JPH02257670A

JPH02257670A - 半導体記憶装置およびその製造方法

Info

Publication number: JPH02257670A
Application number: JP1079403A
Authority: JP
Inventors: Takashi Yamada; 敬山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-30
Filing date: 1989-03-30
Publication date: 1990-10-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置およびその製造方法に係り、
特にＭＯＳＦＥＴやＤＲＡＭ等におけるコンタクト構造
およびストレージノード電極構造に関する。

（従来の技術）近年、半導体技術の進歩、特に微細加工技術の進歩によ
り、いわゆるＭＯ３型ＤＲＡＭの高集積化、大容量化が
急速に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパシ
タの面積は減少し、この結果メモリ内容が誤って読み出
されたり、あるいはα線等によりメモリ内容が破壊され
るソフトエラーなどが問題になっている。さらにトラン
ジスタの°ゲート長が短くなり、トランジスタの信頼性
も問題となっている。

このような問題を解決し、高集積化、大容量化をはかる
ための方法の１つとして、多結晶シリコン等で形成され
たストレージノードをシリコン基板上に形成し、キャパ
シタの占有面積を拡大し、キャパシタ容量を増やし、蓄
積電荷量を増大させるためにいろいろな方法が提案され
ている。

その１つに、ＭＯＳキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスイッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にＭＯＳキャパシタの静
電容量を増大させるようにした積層型メモリセルと呼ば
れるメモリセル構造が提案されている。

この積層型メモリセルは、第１３図に示すように、ｐ型
のシリコン基板１０１内に形成された素子分離絶縁膜１
０２によって素子分離された１メモリセル領域内に、ｎ
−膨拡散層からなるソース・ドレイン領域１０４ａ、１
０４ｂと、ソース・ドレイン領域１０４ａ、１０４ｂ間
にゲート絶縁膜１０５を介してゲート電極１０６とを形
成しスイッチングトランジスタとしてのＭＯＳＦＥＴを
構成すると共に、この上層にＭＯＳＦＥＴのソース領域
１０４ａにコンタクトするようにＭＯＳＦＥＴのゲート
電極１０６および隣接メモリセルのＭＯＳＦＥＴのゲー
ト電極（ワード線）上に絶縁膜１０７を介して形成され
た第１のキャパシタ電極（ストレージノード電極）１１
０と、第２のキャパシタ電極１１２によって絶縁膜１１
１を挾みキャパシタを形成してなるものである。１０７
′１０７′は層間絶縁膜１．１０８はストレージノード
コンタクト、１１３はビット線コンタクト、１１４はビ
ット線である。

このような構成では、ストレージノード電極を素子分離
領域の上まで拡大することができ、また、ストレージ電
極の段差を利用できることから、キャパシタ容量をブレ
ーナ構造の数倍乃至数十倍に高めることができる。

しかしながら、このような積層型メモリセル構造のＤＲ
ＡＭにおいても、高集積化に伴う素子の微細化が進むに
つれて、メモリセル占有面積が縮小化され、ストレージ
ノード電極の平坦部の面積がますます縮小化し、十分な
キャパシタ容量を確保するのが困難になってきている。

また、この構造では、ゲート電極上の層間絶縁膜を平坦
化するためには、層間絶縁膜としてＢＰＳＧ膜など不純
物を含み融点の低い酸化膜が有効であるが、ストレージ
ノードコンタクト側壁において、ストレージノード電極
としての多結晶シリコンとＢＰＳＧ膜とが互いに接した
構造となる。

このため、ストレージノード電極形成後平坦化等の為に
行われる熱処理工程でＢＰＳＧ膜中の不純物であるリン
がストレージノード電極を介して基板中へと拡散し、コ
ンタクト間分離特性を悪化させるという問題が生じてき
ている。

そこで、第１４図に示すように、ストレージノードコン
タクト側壁に、この側壁から突出するように絶縁膜１０
９を形成し、この上層にストレージノード電極１１０を
形成したセル構造が提案されている。この構造によれば
、突出した絶縁膜１−０９の段差上にストレージノード
電極１−１０が形成されるため、ストレージノード電極
の表面積が大きくなり、キャパシタ容量を増大すること
ができ、メモリセル占有面積の縮小化に際しても、十分
なキャパシタ容量を確保することができる。

また、このときコンタクト側壁に残した絶縁膜がストッ
パとなりＢＰＳＧ膜１０膜中０７中などの不純物が基板
中に拡散されるのを防ぐことができる。

さらに、製造に際しても、異方性エツチングによる側壁
絶縁膜のパターニング時に、オーバーエツチングなどの
方法により、表面からやや尖端が突出するような形状の
絶縁膜を形成するようにすればよいため、極めて容易に
形成可能である。

（発明が解決しようとする課題）しかしながら、このような改良型のメモリセル構造のＤ
ＲＡＭにおいても、高集積化に伴う素子の微細化がさら
に進むと、メモリセル占有面積がさらに縮小化され、ス
トレージノード電極の平坦部の面積がますます縮小され
、十分なキャパシタ容量を確保することができないとい
う問題が生じている。

本発明は、前記実情に鑑みてなされたもので、メモリセ
ル占有面積のさらなる縮小化に際しても、十分なキャパ
シタ容量を確保することのできるメモリセル構造を提供
することを目的とする。

〔発明の構成〕

（課題を解決するための手段）そこで本発明のＤＲＡＭでは、ストレージノドコンタク
ト側壁に、絶縁膜を形成し、この上層にこの絶縁膜を覆
うようにストレージノード電極を形成すると共にストレ
ージノードコンタクトの外側の該ストレージノード電極
の膜厚が、ストレージノードコンタクトの内部の該スト
レージノド電極の膜厚に比べ十分に厚くなるようにして
いる。

また、本発明のＤＲＡＭの製造方法では、ストレージノ
ードコンタクト開孔に先立ち、層間絶縁膜上に第１の多
結晶シリコン膜を堆積し、ストレージノードコンタクト
開孔後、コンタクト側壁に絶縁膜を形成し、こののち、
第２の多結晶シリコン膜を堆積し、第１及び第２の多結
晶シリコン膜をパターニングしてストレージノード電極
とするようにしている。

（作用）上記構造によれば、コンタクトの外部におけるストレー
ジノード電極の膜厚がコンタクトの内部における膜厚よ
りも厚く構成されており、この厚さの分だけストレージ
ノード電極の表面積が太きくなり、キャパシタ容量を増
大することができ、メモリセル占有面積の縮小化に際し
ても、十分なキャパシタ容量を確保することができる。

さらにまた、上記方法によれば、ストレージノードコン
タクト開孔に先立ち、第１の多結晶シリコン膜を堆積す
る工程を付加するのみで、パターニングは第２の多結晶
シリコン膜のパターニングンと同時に行うことができ、
極めて容易にストレージノード電極の表面積を大きくす
ることができる。

（実施ｆｌｑ）以下、本発明の実施例について図面を参照しつつ詳細に
説明する。

第１図（ａ）乃至第１図（ｅ）は、本発明実施例の積層
形メモリセル構造のＤＲＡＭのビット線方向に隣接する
２ビット分を示す平面図、その人−Ａ−断面図およびＢ
−Ｂ−断面図である。

このＤＲＡＭは、層間絶縁膜７ａ上にあらかじめ、多結
晶シリコン膜１０ｓを堆積した後、この多結晶シリコン
膜１０ｓと層間絶縁膜７ａとをエツチングしてストレー
ジノードコンタクトを形成し、ストレージノードコンタ
クト８の側壁に、側壁絶縁Ｈ９を形成し、この上層にス
トレージノド電極１０を形成するようにしたことを特徴
とするもので、他部については従来例の積層形メモリセ
ル構造のＤＲＡＭと同様である。

すなわち、ｐ型のシリコン基板１内に形成された素子分
離絶縁膜２により分離された活性化領域内に、ｎ−膨拡
散層からなるソース・ドレイン領域４ａ、４ｂと、ソー
ス・ドレイン領域４ａ、”４５間にゲート絶縁［５を介
してゲート電極６を形成し、ＭＯＳＦＥＴを構成すると
共に、この上層に形成される層間絶縁膜７ａ内に形成さ
れたストレージノードコンタクト８を介して、キャパシ
タを形成してなるものである。このキャパシタは、該ソ
ース◆ドレイン領域４ａにコンタクトし、さらにこのス
トレージノードコンタクト８の内壁に突出するように形
成された側壁絶縁膜９上を覆うようにストレージノード
電極１０が形成され、さらにこの上層に積層されるキャ
パシタ絶縁膜１１およびプレート電極１２とから構成さ
れている。

そして基板表面を覆う層間絶縁膜７ａ、７ｂとしての酸
化シリコン膜にビット線コンタクトのためのコンタクト
ホール１３が形成され、高濃度にドープされた多結晶シ
リコン層とモリブデンシリサイド膜との複合膜からなる
ビット線１４が接続されている。

なお素子分離絶縁１！！２の底部にはパンチスルースト
ッパ用のｐ−膨拡散層３が形成されている。

次に、このＤＲＡＭの製造方法について図面を参照しつ
つ説明する。

まず、比抵抗５ΩＣ１ｌのｐ型のシリコン基板１内に、
通常のＬＯＣＯ８法により素子分離絶縁膜２およびパン
チスルーストッパ用のｐ−膨拡散層３を形成する。そし
て、熱酸化法により膜厚１．Ｏｎｗの酸化シリコン層か
らなるゲート絶縁膜５および°膜厚３００ｎｍの多結晶
シリコン層からなるゲート電極６を形成し、フォトリソ
法および反応性イオンエツチング法によってこれらをパ
ターニングする。そして、このゲート電極６をマスクと
してリン（Ｐ）またはヒ素（Ａｓ）イオンをイオン注入
し、ｎ−膨拡散層からなるソース・ドレイン領域４ａ、
４ｂを形成し、スイッチングトランジスタとしてのＭＯ
ＳＦＥＴを形成する。さらに、第２図（ａ）乃至第２図
（ｅ）に示すように、この上層に、ＣＶＤ法により、例
えばＢＰＳＧ膜を堆積したのち、熱処理により平坦化す
ることにより、表面の平坦な層間絶縁膜７ａを形成する
。

この後、第３図（ａ）乃至第３図（ｃ）に示すように、
さらにこの上層に膜厚１１００ｎ以上の多結晶シリコン
膜１．０　ｓを堆積し、ヒ素またはリンをイオン注入し
たのち、フォトリソ法および反応性イオンエツチング法
により、多結晶シリコン膜１０ｓおよび層間絶縁膜７ａ
を選択的に除去し、ストレージ・ノード・コンタクト８
を形成し、さらに基板表面全体に減圧ＣＶＤ法により、
（側壁）絶縁膜つとしての窒化シリコン膜を堆積する。

このとき、窒化シリコン膜を堆積する前に基板を１００
人〜２００人程度酸化することにより、結晶欠陥の発生
を防止するのが望ましい。

そして、異方性エツチングによりこの窒化シリコン膜を
エツチングして、ストレージ・ノードナコンタクト８の
側壁にのみ残すようにする。このようにして、第４図（
ａ）乃至第４図（ｃ）に示すように側壁絶縁、膜９が形
成される。

この後、全面に多結晶シリコン膜を堆積しＡｓイオンな
どのドーピングを行った後、フォトリソ法および反応性
イオンエツチング法により、２層の多結晶シリコン膜１
０ｓおよび１０をパターニングしてストレージ・ノード
電極１０を形成し、この上層に、ＣＶＤ法により窒化シ
リコン膜を全面に１．０ｎａ＋程度堆積する。次に９５
０℃の水蒸気雰囲気中で３０分程度酸化することにより
酸化シリコン膜と窒化シリコン膜との２層構造のキャパ
シタ絶縁膜１１を形成し、さらに全面に多結晶シリコン
膜１２を堆積しドーピングした後、フォトリソ法および
反応性イオンエツチング法により、パターニングし、プ
レート電極１２を形成する。

さらに、第５図（ａ）乃至第５図（ｃ）に示すように、
このプレート電極１２をマスクとして不要部のキャパシ
タ絶縁膜１１を除去し、全面に、酸化シリコン膜からな
る層間絶縁膜７ｂを堆積する。

こののち、第６図（ａ）乃至第６図（ｃ）に示すように
、ビット線コンタクト１３をフォトリソ法および反応性
イオンエツチング法により、開孔する。

そして、アルミニウム層を堆積し、さらにフォトリソ法
および反応性イオンエツチング法あるいは等方性エツチ
ング法（ＣＤＥ法など）により、パターニングし、ビッ
ト線１４を形成した後、層間絶縁膜７Ｃとしての酸化シ
リコン膜を形成し、第１図（ａ）乃至第１図（ｃ）に示
したようなセル部の基本構造が完成する。

上記構成によれば、ストレージノードコンタクト外部に
おいて、ストレージノード電極が（２層の多結晶シリコ
ン膜１０ｓ、１．０の和となり）厚くなっているため、
外周の表面積を増大することができ、キャパシタ容量の
増大をはかることができる。

また、コンタクト側壁においては層間絶縁膜としてのＢ
ＰＳＧ膜が側壁絶縁膜により保護されているため、ＢＰ
ＳＧ膜中の不純物が拡散し、コンタクト特性を悪化させ
る心配はない。従って、不純物を大量に含むＢＰＳＧ膜
を使用することができ、層間絶縁膜表面の平坦性を良好
にすることができる。また、このため、ストレージノー
ドコンタクト開孔前に堆積する多結晶シリコン膜１０ｓ
を厚くしても容易にパターニングすることができ、キャ
パシタ容量の増大をはかることができる。

また、ストレージノードコンタクト８の側壁が絶縁膜９
で覆われているため、ゲート電極６とストレージノード
電極１０とのショートの発生が防止される。特に、この
例では、ゲート電極６とストレージノード電極１０との
間には酸化シリコン膜からなる層間絶縁膜７ａと窒化シ
リコン膜からなる側壁絶縁膜９との２層構造の絶縁膜が
介在することになり、極めて絶縁性は良好であり、高電
界が印加されても破壊される心配はない。

さらに、仮にストレージノードコンタクト８の形成時に
位置ずれが生じ、ゲート電極が露呈しても、側壁絶縁膜
９により、絶縁性は一応維持できる。

また、さらに、この酸化シリコン膜からなる側壁絶縁膜
９を形成後、この側壁絶縁膜９を介して高濃度のイオン
注入を行い、ＬＤＤ構造としてもよい。

また、キャパシタ絶縁膜としては酸化シリコン膜と窒化
シリコン膜の２層構造膜の他、酸化シリコン膜や五酸化
タンタル（Ｔａ２０ｓ　）等の金属酸化膜を用いるよう
にしても良い。

次に、本発明の第２の実施例について説明する。

この実施例では、ストレージノード電極のパタニング後
、層間絶縁膜７を一層エッチングすることにより、スト
レージノード電極１０の裏面側もキャパシタ絶縁膜と接
するように（７、より−１キャパシタ面積を増大するよ
うにしている。また、層間絶縁膜のエツチングの制御性
を上げるために、層間絶縁膜の途中にエツチングストッ
パとして窒化シリコン膜２０を用いるようにしているが
、この他は前記第１の実施例と全く同様である。

製造に際しては、次のような方法がとられる。

層間絶縁膜７ａの形成までは、前記第１の実施例の場合
と全く同様であり、第２図に示すようにＭ　ＯＳ　Ｆ　
Ｅ　Ｔを形成すると共に、その上層に層間絶縁膜７ａを
堆積する。

この後、第８図（ａ）乃至第８図（Ｃ）に示したように
、全面に窒化シリコン膜２０を数十〜数百へ堆積し、そ
の上にＣＶＤ法により、酸化シリコン［１２１を堆積す
る。

そして、前記第１の実施例と同様にして多結晶シリコン
膜１０　ｓを全面に堆積しヒ素等の不純物を注入した後
、ストレージノードコンタクト８を開口し、窒化シリコ
ン膜９を側壁に残すように形成する。この後、さらに多
結晶シリコン膜を堆積し同様にヒ素等の不純物を注入し
た後、フォトリソ法および反応性イオンエツチング法に
より、ストレージノード電極１０をパターニングする（
第９図（ａ）乃至第９図（Ｃ））。

この後、第１０図（ａ）乃至第１０図（ｃ）に示すよう
に、フッ化アンモニウムＮＨ４Ｆ水溶液等をエツチング
液としてウェットエツチングを行い、酸化シリコン膜を
エツチング除去する。このとき、窒化シリコン膜２０が
エツチングストッパとして働くため、その下の層間絶縁
膜７ｓがエツチングされる心配はない。このようにして
、ストレージノードコンタクト外部においてストレージ
ノード電極１０の裏面側が露呈した構造が得られる。

この後、第１１図（ａ）乃至第１１図（ｃ）に示すよう
に、前記第１の実施例と同様にしてキャパシタ絶縁膜１
１およびプレート電極１２を形成した後、さらに第２の
層間絶縁膜７ｂを堆積し、ビット線コンタクト１３を形
成する。

この後、ビット線１４を形成し、さらに層間絶縁膜７ｃ
としての酸化シリコン膜を形成し、第７図（ａ）乃至第
７図（Ｃ）に示したような、セル部の基１本構造が完成
する。

なお、本発明は、積層キャパシタ構造のＤＲＡＭのスト
レージノード電極の構造に関するものであり、その他の
構造および形成方法については、本発明の趣旨を逸脱し
ない限り、適宜変更可能である。

例えば、ゲート電極とストレージノードコンタクト、あ
るいはゲート電極とビット線コンタクトと、プレート電
、極とビット線コンタクトを自己整合的に形成するよう
にしてもよい。

さらにまた、単結晶シリコンやタングステンなどをコン
タクト孔内に選択的に成長せしめることにより、ビット
線コンタクトでの段差を低減するようにしても良い。

また、ビット線を先に形成した後、ストレージノード電
極を形成するような構造が提案されているが、この構造
にも適用可能であることはいうまでもない。

さらに、前記実施例ではストレージノード電極をストレ
ージノードコンタクトの外部で２層構造となるようにし
たが、第１２図（ａ）乃至第１２図（Ｃ）に示すように
、ストレージノード電極については、第１３図に示した
従来例と同様にし、ストレージノード電極１０の裏面側
もキャパシタ絶縁膜と接するようにし、より一層キャパ
シタ面積を増大するようにしてもよい。

〔発明の効果〕

以上説明してきたように、本発明の半導体記憶装置によ
れば、ストレージノードコンタクト側壁に、絶縁膜を形
成し、この上層にこの絶縁膜を覆うようにストレージノ
ード電極を形成すると共にストレージノードコンタクト
の外側の該ストレージノード電極の膜厚が、ストレージ
ノードコンタクトの内部の該ストレージノード電極の膜
厚に比べ十分に厚くなるようにしているため、この厚さ
の分だけストレージノード電極の表面積が大きくなり、
キャパシタ容量を増大することができ、メモリセル占有
面積の縮小化に際しても、十分なキャパシタ容量を確保
することができる。。

また、本発明のＤＲＡＭの製造方法では、ストレージノ
ードコンタクト開孔に先立ち、第１の多結晶シリコン膜
を堆積する工程を付加するのみで、パターニングは第２
の多結晶シリコン膜のパターニングと同時に行うことが
でき、極めて容易にストレージノード電極の表面積が大
きく、キャパシタ容量の高いＤＲＡＭを提供することが
可能となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｃ）は本発明実施例の積層形
メモリセル構造のＤＲＡＭを示す図、第２図乃至第６図
は第１図の積層形メモリセル構造のＤＲＡＭの製造工程
図、第７図（ａダ乃至第７図（ｃ）は本発明の第２の実
施例の積層形メモリセル構造のＤＲＡＭを示す図、第８
図乃至第１１図は第７図の積層形メモリセル構造のＤＲ
ＡＭの製造工程図、第１２図は、本発明の他の実施例の
ＤＲＡＭを示す図、第１３図および第１４図は従来例の
ＤＲＡＭを示す図である。１・・・ｐ型のシリコン基板、２・・・素子分離絶縁膜
、３・・・ｐ−拡散層、４ａ、４ｂ・・・ソース・ドレ
イン領域、５・・・ゲート絶縁膜、６・・・ゲート電極
、７・・・絶縁膜、８・・・ストレージノードコンタク
ト、９・・・側壁絶縁膜、１０・・・ストレージノード
電極、１１・・・キャパシタ絶縁膜、１２・・・プレー
ト電極、１３・・・コンタク；・ホール、１４・・・ビ
ット線、２０・・・酸化シリコン膜、２１・・・窒化シ
リコン膜。

Claims

【特許請求の範囲】

（１）ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのソースまたはドレイン領域に、ストレージノードコンタクトを介して接続され
たストレージノード電極とキャパシタ絶縁膜とプレート
電極とからなるキャパシタとによって、メモリセルを形
成してなるＤＲＡＭにおいてＭＯＳＦＥＴの形成された
基板表面を覆う絶縁膜内に形成された前記ストレージノードコンタクト
側壁に絶縁膜が形成されており、前記ストレージノード電極は、前記ストレージノードコンタクトの外部での膜厚が、前記ストレー
ジノードコンタクト内部での膜厚よりも厚くなるように
形成されていることを特徴とする半導体記憶装置。
（２）前記キャパシタ絶縁膜およびプレート電極は、前
記ストレージノードコンタクト周縁部の裏面側まで回り
込むように形成されていることを特徴とする請求項（１
）記載の半導体記憶装置。
（３）ＭＯＳＦＥＴと、前記ＭＯＳＦＥＴのソースまたはドレイン領域に、ストレージノードコンタクトを介して接続され
たストレージノード電極とキャパシタ絶縁膜とプレート
電極とからなるキャパシタとによって、メモリセルを形
成してなるＤＲＡＭにおいて、ＭＯＳＦＥＴの形成され
た基板表面を覆う絶縁膜内に形成された前記ストレージノードコンタクト
側壁に絶縁膜が形成されており、前記ストレージノード電極は、前記ストレージノードコンタクトの周縁部まで伸長しており、前記
キャパシタ絶縁膜およびプレート電極は、前記ストレージノードコンタクト周縁部の裏面側ま
で回り込むように形成されていることを特徴とする半導
体記憶装置。
（４）ＭＯＳＦＥＴと、このＭＯＳＦＥＴのソースまたはドレイン領域に、ストレージノードコンタクトを介して接続され
たストレージノード電極とキャパシタ絶縁膜とプレート
電極とからなるキャパシタとによって、メモリセルを形
成してなるＤＲＡＭの製造方法において、半導体基板上にＭＯＳＦＥＴを形成するＭＯＳＦＥＴ形成工程と、第１の層間絶縁膜を堆積する第１の層間絶縁膜堆積工程と、前記第１の層間絶縁膜上に第１の電極膜を堆積する第１の電極膜堆積工程と、前記第１の電極膜および第１の層間絶縁膜を選択的に除去しストレージノードコンタクトを開孔す
るストレージノードコンタクト形成工程と、第２の層間
絶縁膜を堆積する第２の層間絶縁膜堆積工程と、前記第２の層間絶縁膜を異方性エッチングによりエッチングし、前記ストレージノードコンタクト
の側壁に側壁絶縁膜を形成する側壁絶縁膜形成工程と、第２の電極膜を堆積する第２の電極膜堆積工程と、前記第１および第２の電極膜をパターニングし、前記ストレージノードコンタクト内に露呈する基
板表面から前記側壁絶縁膜を覆うように伸長せしめられ
た第１のキャパシタ電極を形成する第１のキャパシタ電
極形成工程と、この第１のキャパシタ電極の表面にキャパシタ絶縁膜を形成するキャパシタ絶縁膜形成工程と、このキャパシタ絶縁膜の表面に第２のキャパシタ電極を形成する第２のキャパシタ電極形成工程と
を具備したことを特徴とする半導体記憶装置の製造方法
。