KR100792372B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 하부전극과 하부전극 콘택플러그간의 접촉 마진을 확보하는 반도체 소자의 제조 방법에 관한 것이다. 이를 위해 본 발명은, 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 하드마스크용 제1 절연막을 형성하는 단계, 상기 제1 절연막을 식각 장벽으로 상기 층간절연막을 식각하여 오픈부를 형성하는 단계, 상기 오픈부가 형성된 결과물 상에 스페이서용 제2 절연막을 형성하는 단계, 상기 오픈부 바닥면의 제2 절연막 보다 상기 오픈부를 제외한 상기 기판 상부의 제1 절연막 및 제2 절연막의 식각을 빠르게 하여 오픈부 내부 측벽에 스페이서를 형성하는 단계 및 상기 오픈부에 하부전극 콘택플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
하부전극, 하부전극 콘택플러그, 오픈부, 반도세 소자, 절연막

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 하부전극의 제조 방법을 나타낸 도면.
도 2a 내지 도 2d는 본 발명에 따른 하부전극의 제조 방법을 나타낸 순서도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : 반도체 기판 12 : 접합 영역
13 : 층간절연막 15 : 하부전극 콘택홀
16A : 하부전극 콘택홀 스페이서
17 : 식각정지막 18 : 하부전극
19 : 하부전극 콘택플러그
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 하부전극 콘택플러그 및 하부전극의 형성 공정에 관한 것이다.
하부전극(Storage Node)콘택플러그는 캐패시터와 트랜지스터의 소스/드레인 영역과 같은 접합영역간을 연결하는 플러그이다. 그리고, 하부전극 콘택플러그는 하부전극 콘택홀(=오픈부, 이하 콘택홀로 칭함)에 형성된다.
하부전극 콘택홀은 ArF감광막을 사용하는데, 이 ArF 포토레지스트로는 층간절연 산화막과의 선택비 부족으로 인해 ArF감광막 하부에 질화막(Si-Rich SiON, Si3N4, 하기 질화막이라는 용어가 중복되기 때문에 상기 질화막과의 차이를 두기 위해 하기부터는 질화막(0)이라 표기함.)을 개재하여 층간절연막(산화막)을 식각한다.
식각이 완료되었을 때의 질화막(0)을 보면 셀 지역과 주변회로 지역에서 두께차가 발생되는데, 이는 셀 지역에서 복수의 하부전극 콘택홀을 형성하기 위해 다량의 식각 이온이 집중되기 때문에 주변회로 지역에 잔류하는 질화막(0)의 두께보다 얇게 잔류하는 것을 의미한다. 이때의 단차는 약 500~1000Å이다.
이렇게 잔류된 질화막(0)은 하부전극 콘택플러그를 형성할 때 함께 제거되는데, 폴리실리콘막을 하부전극 콘택홀에 매립하고 과도한 에치백 공정을 진행하여 질화막(0)을 제거하는 것이다.
그런데, 질화막(0)이 셀 지역과 주변회로 지역에서 단차를 갖고 있기 때문에 - 주변회로 지역의 두께가 두꺼운 질화막(0)을 식각 타겟을 하였기 때문에 - 셀 지역에 형성된 하부전극 콘택플러그는 과도 식각으로 인해 리세스되어 층간절연 산화막과 동일한 단차를 갖지 못하게 된다.
그리고, 하부전극 콘택플러그의 단차로 인해 하부전극을 형성하기 위한 식각 공정에서 식각 정지막으로 사용되는 질화막을 증착할 때, 상기 단차로 인해 질화막이 고른 두께를 갖지 못하게 된다.
이하 도면을 참조하여 설명하도록 한다.
도 1은 종래기술에 따른 하부전극의 제조 방법을 나타낸 도면이다.
도 1의 (A)를 참조하면, 단차가 발생된 하부전극 콘택플러그(13)와 층간절연 산화막(11) 상에 식각 정지용 질화막(14)을 형성한다.
이때, 식각 정지용 질화막(14)이 고른 두께를 갖지 못하고, 차별적인 두께를 갖고 형성된다.
이어서, (B)와 같이 식각장벽용 폴리실리콘막(16)을 이용하여 하부전극 형성을 위한 희생 산화막(15)을 식각하게 되면 얇게 형성된 식각 정지용 질화막(14)도 함께 식각되어 층간절연막(11), 하부전극 콘택홀 스페이서(12) 및 하부전극 콘택플러그(13)가 노출된다.
이어서, (C)와 같이 식각장벽용 폴리실리콘막(16)을 제거할 때, 하부에 노출된 하부전극 콘택플러그(13, 폴리실리콘막)도 일부 제거되는 문제점이 발생된다.
그리고, (D)와 같이 식각정지용 질화막(14)을 제거할 때, 하부전극 콘택홀 스페이서(12, 질화막)이 다량 제거된다.
결과적으로 하부전극과 연결되는 하부전극 콘택 플러그(13)와 하부전극 콘택홀 스페이서(12) 및 층간절연막(11)이 손실(loss)되어 후속 진행되어 형성되는 캐패시터와 비트라인(BL)과 접촉(short)되는 문제점이 발생된다.
이러한 문제점의 원인은 하부전극 콘택홀을 형성하기 위해 층간절연막(11)을 식각할때 질화막(0)을 사용하여 셀 지역과 주변회로 지역에 질화막(0) 단차를 유발시켰기 때문이다.
즉, 이 단차가 유발된 질화막(0)을 어떻게 제거할 것이냐가 중요한 것이다. 기존에는 이를 하부전극 콘택 플러그(13) 형성시 과도식각으로 제거하였으나, 이는 상술과 같은 문제점을 야기시켰다.
또 하나의 방법으로 기존에는 하부전극 콘택홀 스페이서(12) 형성시 상기 질화막(0)을 제거하는 방법을 사용하였으나, 이 방법도 하부전극 콘택홀 바닥면에 형성된 스페이서용 질화막과 층간절연막(11) 상에 형성된 질화막(스페이서용 질화막+질화막(0))간의 두께차로 인해 하부전극 콘택홀 바닥면이 과도하게 리세스되는 문제점을 야기시켰다.
그리고, 질화막(0) 제거 공정을 단독으로 추가하여 제거할 수 있으나, 이는 경제적, 시간적 문제점이 발생된다.
따라서, 위와 같은 문제점을 효과적으로 해결할 수 있는 방안이 요구되고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 하부전극과 하부전극 콘택플러그간의 접촉 마진을 확보하는 반도체 소자의 제조 방법을 제공하는 것을 제1 목적으로 한다.
그리고, 하부전극 형성시, 하부전극 콘택플러그가 손실되는 것을 방지하는 반도체 소자의 제조 방법을 제공하는 것을 제2 목적으로 한다.
또한, 안정적인 하부전극 콘택플러그을 확보하는 반도체 소자의 제조 방법을 제공하는 것을 제3 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기판 상에 층간절연막을 형성하는 단계, 상기 층간절연막 상에 하드마스크용 제1 절연막을 형성하는 단계, 상기 제1 절연막을 식각 장벽으로 상기 층간절연막을 식각하여 오픈부를 형성하는 단계, 상기 오픈부가 형성된 결과물 상에 스페이서용 제2 절연막을 형성하는 단계, 상기 오픈부 바닥면의 제2 절연막 보다 상기 오픈부를 제외한 상기 기판 상부의 제1 절연막 및 제2 절연막의 식각을 빠르게 하여 오픈부 내부 측벽에 스페이서를 형성하는 단계 및 상기 오픈부에 하부전극 콘택플러그를 형성하는 단계를 포함하는 반도체 소자의 제조 방법을 제공한다.
본 발명은 하부전극 콘택홀을 형성하기 위한 하드마스크로써의 질화막(0)이 셀 지역과 주변회로 지역에서 두께차가 발생되어 상술한 문제점이 발생되는 것을 해결하기 위해 제안되었다.
특히, 공정의 단순화를 꾀하는 목적으로 하부전극 콘택홀 스페이서 형성 공정과 맞물려서 상기 질화막(0)을 제거한다.
즉, 하부전극 콘택홀 스페이서를 형성하기 위한 비등방 식각 공정시 층간절연막 상에 형성된 질화막 - 하부전극 콘택홀을 형성하기 위한 하드마스크로써의 질 화막(0)+하부전극 콘택홀 스페이서를 형성하기 위한 질화막 - 을 함께 제거하는 것이다.
이때, 중요한 것은 층간절연막 상에 형성된 질화막과 하부전극 콘택홀 바닥면에 형성된 질화막의 두께차가 있기 때문에 서로의 식각 선택비를 달리해야 한다는 것이다. 그리고, 주변회로 지역의 질화막 보다 얇게 형성된 셀 지역의 층간절연막 상에 형성된 질화막으로 인해 층간절연막이 손실(loss)되는 것을 막아야 한다는 것이다.
이를 위해 본 발명에서는 층간절연막이 식각되는 것을 방지하기 위한 염소계 가스에 질화막을 식각하기 위한 수소계 및 CHF계 가스를 첨가하여 목적한 바를 이룬다.
또한, 고압, 고파워율(바텀 파워보다 5~10배 높은 탑 파워)에서 공정을 진행하여 목적한 바를 이룬다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2d는 본 발명에 따른 하부전극의 제조 방법을 나타낸 순서도이다.
우선 도 2a에 도시된 바와 같이, 반도체 기판(11)에 트랜지스터의 소스/드레인과 같은 접합영역(12)을 형성한다.
여기서, 도시되지는 않았지만, 접합영역(12) 형성전에는 잘 알려진 바와 같이, 소자간 분리를 위한 필드산화막이 형성되고, 반도체 기판(11) 상부에는 게이트 전극이 형성되어 있다. 게이트 전극은 게이트 산화막, 게이트 전도막, 게이트 금속막 및 하드마스크 질화막이 순차적으로 적층된 구조를 갖는다.
이어서, 반도체 기판(11) 상부에 층간절연막(13)을 증착한다. 도시되지는 않았지만, 층간절연막(13) 형성전에는 게이트 전극을 덮는 층간절연막 공정, 비트라인 공정이 진행될 것이고, 따라서, 층간절연막(13)은 다층 구조의 층간절연막이다.
이어서, 층간절연막(13)을 식각하여 접합영역(12)을 노출시키는 하부전극 콘택홀(15)을 형성한다.
이때, 반도체 소자의 집적도가 높아짐에 따라 하부전극 콘택홀(15) 형성시 ArF감광막을 사용한다. 그러나, ArF감광막은 층간절연막(13)과의 선택비 부족하기 때문에 ArF감광막 하부에 하드마스크 질화막(14, Si-Rich SiON, Si3N4)을 개재하여 층간절연막(13)을 식각한다.
하부전극 콘택홀(15) 형성 공정이 완료되었을 때 식각 장벽으로 사용된 하드마스크 질화막의 두께를 보면, 셀 지역보다 주변회로 지역에서 더 두껍게 잔류하고 있다.
이는 셀 지역에서 복수의 하부전극 콘택홀(15)을 형성하기 위해 다량의 식각 이온이 집중되기 때문인 것으로, 이때의 셀 지역과 주변회로 지역간 하드마스크 질화막의 단차는 약 500~1000Å이다.
다음으로, 도 2b에 도시된 바와 같이, 하부전극 콘택홀(15)이 형성된 결과물 상에 하부전극 콘택홀 스페이서를 형성하기 위한 질화막(16)을 증착한다.
하부전극 콘택홀 스페이서용 질화막(16)의 증착 공정이 완료되었을 때의 질화막(16) 두께를 보면, 잔류하는 하드마스크 질화막(14)에 의해 층간절연막(13) 상에 형성되어 있는 질화막(16)의 두께(D6)가 하부전극 콘택홀(15) 내부에 형성된 질화막(16)의 두께(D5) 보다 두껍다. 그리고, 셀 지역의 층간절연막(13) 상에 형성되어 있는 질화막(16)의 두께(D6)가 주변회로 지역의 층간절연막(13) 상에 형성되어 있는 질화막(16)의 두께(D7)보다는 얇다. 즉, D7>D6>D5인 것이다.
다음으로, 도 2c에 도시된 바와 같이, 하부전극 콘택홀 스페이서용 질화막(16) 증착된 결과물에 대해 플라즈마 비등방 식각을 진행한다.
이때의 공정 조건이 본 발명의 특징으로써, 하부전극 콘택홀(15) 내부에 스페이서(16A)가 형성됨과 동시에 층간절연막(13) 상의 질화막(16)이 제거되는 공정 조건을 갖는다.
즉, 하부전극 콘택홀(15)의 내부보다 하부전극 콘택홀(15)의 외부에서 상기 질화막(16)을 더 빠르게 식각하는 공정 조건을 갖는 것이다.
본 발명에서는 위 공정 조건을 3가지 실시예로 나누어 설명한다.
첫번째 실시예로써, 공정 조건은 압력은 300~500mT의 고압(high pressure)이고, 파워는 탑 파워(top power):바텀 파워(bottom power)가 5~10:1의 고파워율(high power ratio)을 갖는다.
고압에서 바텀 파워보다 5~10배 높은 탑 파워에 의해 하부전극 콘택홀(15)의 내부보다 외부에서 상기 질화막(16)을 더 빠르게 식각할 수 있어서 층간절연막(13) 상의 질화막(16)을 제거할 수 있다.
두번째 실시예로써, 식각 가스는 염소계 - 예를 들어 Cl2 - 를 메인 가스(main gas)로 사용한다. 이는 주변회로 지역의 질화막(16) 두께보다 얇은 셀 지역의 질화막(16)으로 인해 층간절연막(13)이 식각되는 것을 방지하기 위해서이다.
그리고, 첨가 가스로 질화막(16)의 식각률을 증대시키기 위해 수소계 및 CHF계 가스를 이용한다.
또한, 이들 식각 가스, CHF계 가스:염소계 가스:수소계 가스는 1:5~10:1의 비율을 갖는다.
이와 같은 식각 가스를 사용하게 되면, 하부전극 콘택홀(15)의 측벽에 스페이서(16A)를 형성과 동시에 층간절연막(13) 상의 질화막(16)을 제거할 수 있다.
세번째 실시예로써, 위 두가지 실시예를 혼합하여 고압, 고파워율 및 혼합 가스(CHF계, H계, Cl계)를 사용한다.
이와 같은 공정 조건에서 플라즈마 식각을 진행하게 되면, 층간절연막(13) 상에 형성된 질화막(16, 600~1000Å)의 식각률 증대로 인해 용이하게 하부 층간절연막(13)과의 고선택비를 유지하며 식각할 수 있다. 동시에, 하부전극 콘택홀(15)의 바닥면 상의 질화막(16, 50~100Å)의 식각률을 감소시켜 하부전극 콘탤홀(15) 바닥면 상의 질화막(16)을 효과적으로 제거할 수 있다.
다음으로, 도 2d에 도시된 바와 같이, 하부전극 콘택홀(15)에 폴실리콘막을 매립하여 하부전극 콘택플러그(19)를 형성한 후, 일반적인 하부전극(18)을 형성한다. 본 실시예에서는 실린더형 캐패시터를 형성하기 위한 하부전극(18)이지만, 컨케이브형 또는 평면형 캐패시터를 위한 하부전극으로도 형성할 수 있다.
설명하지 않은 도면부호 (17)은 식각정지막(17)이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 층간절연막 상에 형성된 하부전극 콘택홀 형성시의 하드마스크 질화막 및 하부전극 콘택홀 스페이서 형성시의 질화막을 효과적으로 제거하므로써, 안정적인 하부전극 콘택플러그를 형성할 수 있다.
따라서, 하부전극과 하부전극 콘택플러그간의 접촉 마진을 효율적으로 확보할 수 있으며, 이에 따라 신뢰성 및 안정성이 확보된 반도체 소자를 제조할 수 있다.

Claims (6)

  1. 기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 하드마스크용 제1 절연막을 형성하는 단계;
    상기 제1 절연막을 식각 장벽으로 상기 층간절연막을 식각하여 오픈부를 형성하는 단계;
    상기 오픈부가 형성된 결과물 상에 스페이서용 제2 절연막을 형성하는 단계;
    상기 오픈부 바닥면의 제2 절연막 보다 상기 오픈부를 제외한 상기 기판 상부의 제1 절연막 및 제2 절연막의 식각을 빠르게 하여 오픈부 내부 측벽에 스페이서를 형성하는 단계; 및
    상기 오픈부에 하부전극 콘택플러그를 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 절연막 및 제2 절연막은 질화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 층간절연막은 산화막인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제3항에 있어서,
    상기 오픈부 바닥면의 제2 절연막 보다 상기 오픈부 외부의 제1 절연막 및 제2 절연막의 식각을 빠르게 하는 단계는 Cl2 가스를 메인 가스로 H2 가스 및 CHF 가스 첨가 가스로 사용하여 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 Cl2 가스:H2 가스:CHF 가스의 비율은 1:5~10:1인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 오픈부 바닥면의 제2 절연막 보다 상기 오픈부 외부의 제1 절연막 및 제2 절연막의 식각을 빠르게 하는 단계는 300~500mT의 고압, 탑 파워:바텀 파워가 5~10:1인 고파워율의 공정 조건으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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JPH02257670A (ja) * 1989-03-30 1990-10-18 Toshiba Corp 半導体記憶装置およびその製造方法
JPH05218332A (ja) * 1991-10-17 1993-08-27 Samsung Electron Co Ltd 半導体メモリ装置およびその製造方法

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