KR20090110568A - 반도체장치의 콘택홀 형성 방법 및 그를 이용한비트라인콘택홀 형성 방법 - Google Patents

반도체장치의 콘택홀 형성 방법 및 그를 이용한비트라인콘택홀 형성 방법 Download PDF

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Abstract

본 발명은 서로 다른 크기의 콘택홀을 동시에 형성할 때 식각로딩 차이을 개선함으로써 콘택저항에 영향을 미치는 기판손실차이를 개선하는 반도체장치의 콘택홀 형성 방법을 제공하기 위한 것으로, 본 발명명의 반도체장치의 콘택홀 형성 방법은 기판 상부에 제1층간절연막, 식각정지막 및 제2층간절연막을 적층하는 단계; 홀형 콘택홀과 슬릿형 콘택홀이 정의된 콘택마스크를 형성하는 단계: 상기 식각정지막에서 식각정지되도록 상기 제2층간절연막을 식각하는 단계; 및 상기 기판을 노출시키도록 상기 식각정지막과 제1층간절연막을 식각하는 단계를 포함하고, 상술한본 발명은 서로 다른 크기를 갖는 비트라인콘택홀을 동시에 형성할 때, 기판손실차이를 억제하므로써 콘택저항 등의 전기적 특성을 개선시킬 수 있는 효과가 있다.
비트라인콘택홀, 슬릿형 콘택홀, 식각정지막, 식각로딩, 기판손실

Description

반도체장치의 콘택홀 형성 방법 및 그를 이용한 비트라인콘택홀 형성 방법{METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE AND METHOD FOR FORMING BITLINE CONTACT HOLE USING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 서로 다른 크기의 콘택홀을 동시에 형성하는 반도체장치의 콘택홀 형성 방법에 관한 것이다.
DRAM 등의 반도체장치가 미세화되면서 비트라인콘택홀 등의 홀 크기가 작아짐에 따라 콘택저항이 커지는 문제가 발생한다. 이를 해결하기 위해 슬릿(Slit) 형콘택홀을 형성하여 콘택홀의 크기를 크게하므로써 콘택저항을 낮출 수 있다. 슬릿형태의 콘택홀을 단독으로 사용하면 DIBL(Drain Induced Barrier Lowering)을 유발시키므로 홀형 콘택홀과 슬릿형 콘택홀을 병행하여 형성하고 있다.
도 1은 종래기술에 따른 반도체장치의 콘택홀 형성 방법을 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 식각하여 홀형 콘택홀(Hole type contact hole, 13)과 슬릿형 콘택 홀(Slit type contact hole, 14)을 동시에 형성한다. 슬릿형 콘택홀(14)은 홀형 콘택홀(13)보다 크기가 더 크므로 식각량이 많다.
위와 같이 홀형 콘택홀(13)과 슬릿형 콘택홀(14)을 동시에 형성하는 경우에는 콘택저항 균일도를 위해 기판(11)의 손실(Sub loss) 차이가 없어야 한다.
그러나, 홀형 콘택홀(13)과 슬릿형 콘택홀(14)을 동시에 형성하는 식각공정시 식각로딩(Etch loading) 문제로 인해 기판손실(L1<L2)의 차이가 발생한다. 즉, 슬릿형 콘택홀(14) 형성시에 식각량이 많이 필요하고, 이로 인해 기판손실(L2)이 발생한다. 이와 같이 기판손실의 차이로 인해 콘택저항 불균일 등 전기적 특성에 나쁜 영향을 미치게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 서로 다른 크기의 콘택홀을 동시에 형성할 때 식각로딩 차이을 개선함으로써 콘택저항에 영향을 미치는 기판손실차이를 개선하는 반도체장치의 콘택홀 형성 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 BLC2 공정시 식각로딩차이을 개선함으로써 비트라인콘택저항에 영향을 미치는 기판손실 차이를 개선하는 반도체장치의 비트라인콘택홀 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 반도체장치의 콘택홀 형성 방법은 기판 상부에 제1층간절연막, 식각정지막 및 제2층간절연막을 적층하는 단계; 홀형 콘택홀과 슬릿형 콘택홀이 정의된 콘택마스크를 형성하는 단계: 상기 식각정지막에서 식각정지되도록 상기 제2층간절연막을 식각하는 단계; 및 상기 기판을 노출시키도록 상기 식각정지막과 제1층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치의 비트라인콘택홀 형성 방법은 기판 상부에 게이트를 형성하는 단계: 상기 게이트 상부에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막을 리세스시키는 단계; 상기 리세스된 제1층간절연막 상에 식각정지막 및 제2층간절연막을 적층하는 단계; 상기 제2층간절연막 상에 홀형 비트라인콘 택홀과 슬릿형 비트라인콘택홀이 동시에 정의된 비트라인콘택마스크를 형성하는 단계: 상기 식각정지막에서 식각정지되도록 상기 제2층간절연막을 식각하는 단계; 및 상기 기판과 게이트가 노출되도록 상기 식각정지막과 제1층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치의 비트라인콘택홀 형성 방법은 주변회로영역으로 정의된 기판 상부에 게이트를 형성하는 단계: 상기 게이트 상부에 제1산화막을 형성하는 단계; 상기 제1산화막을 리세스시키는 단계; 상기 리세스된 제1산화막 상에 질화막 및 제2산화막을 적층하는 단계; 상기 제2산화막 상에 홀형 비트라인콘택홀과 슬릿형 비트라인콘택홀이 동시에 정의된 비트라인콘택마스크를 형성하는 단계: 상기 질화막에서 식각정지되도록 상기 제2산화막을 식각하는 단계; 및 상기 기판과 게이트가 노출되도록 상기 질화막과 제1산화막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 층간절연막 사이에 식각정지막을 삽입하므로써 서로 다른 크기의 콘택홀 형성시 기판손실 차이를 최소화할 수 있는 효과가 있다.
또한, 본 발명은 서로 다른 크기를 갖는 비트라인콘택홀을 동시에 형성할 때, 기판손실차이를 억제하므로써 콘택저항 등의 전기적 특성을 개선시킬 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체장치의 콘택홀 형성 방법을 도시한 공정 단면도이다. 이하, 제1실시예는 홀형 콘택홀과 슬릿형 콘택홀이 혼재되는 반도체장치의 콘택홀 형성 방법에 관한 것이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 제1층간절연막(22)을 형성한다. 제1층간절연막(22)은 산화막을 포함하는데, 바람직하게는 스핀온절연막(Spin On Dieletric, SOD)을 포함한다.
제1층간절연막(22) 상에 식각정지막(23)을 형성한다. 식각정지막(23)은 질화막을 포함하는데, 바람직하게는 실리콘질화막을 포함한다. 식각정지막(23)은 300∼ 500Å 두께로 형성한다.
식각정지막(23) 상에 제2층간절연막(24)을 형성한다. 제2층간절연막(24)은 산화막을 포함하는데, 바람직하게는 BPSG(Boro Phosphorous Silicate Glass)를 포함한다.
제2층간절연막(24) 형성 후에는 평탄화공정이 진행될 수 있다. 평탄화공정은 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정을 적용할 수 있다.
도 2b에 도시된 바와 같이, 감광막을 이용한 콘택마스크(25)를 패터닝한다. 콘택마스크(25)은 홀형 콘택홀과 슬릿형 콘택홀을 동시에 형성하기 위해 패터닝되 어 있다. 도 2d는 본 발명의 제1실시예에 따른 콘택마스크의 평면도로서, 콘택마스크(25)는 홀형 개구(25A)와 슬릿형 개구(25B)가 혼재되어 있다. 슬릿형 개구(25B)는 후속의 슬릿형 콘택홀을 정의하기 위한 것이고, 홀형 개구(25A)는 후속의 홀형 콘택홀을 정의하기 위한 것이다. 홀형 개구(25A)의 선폭은 슬릿형 개구(25B)의 선폭보다 작다.
콘택마스크(25)를 식각장벽으로 하여 제2층간절연막(24)을 식각한다. 제2층간절연막(24)의 식각은 식각정지막(23)에서 정지하도록 한다. 식각정지막(23)에서 식각이 정지하도록 하기 위해 식각정지막(23)이 질화막인 것을 고려하여 질화막에 대한 선택비가 높은 레시피를 적용한다. 예컨대, 불화탄소가스, 산소가스 및 아르곤가스가 혼합된 혼합가스의 플라즈마를 이용하여 식각하고, 이에 따라 식각정지막에서 식각이 정지된다. 혼합가스에 혼합되는 가스 중에서 불화탄소가스는 C4F6를 포함할 수 있고, C4F6외에 질화막에 대한 선택비가 높은 가스를 사용할 수도 있다. 예컨대, 불화탄소가스는 C4F8, CHF3를 사용할 수 있다. 따라서, C4F8, O2 및 Ar의 혼합가스, CHF3, O2 및 Ar의 혼합가스가 사용가능하다.
도 2c에 도시된 바와 같이, 콘택마스크(25)를 식각장벽으로 하여 식각정지막(23)과 제1층간절연막(22)을 식각하여 홀형 콘택홀(26)과 슬릿형 콘택홀(27)을 동시에 형성한다.
식각정지막(23)과 제1층간절연막(22)의 식각은 선택비없이 식각한다. 이를 위해 불화탄소가스, 불화수소탄소가스, 산소가스 및 아르곤가스가 혼합된 혼합가스 의 플라즈마를 이용하여 식각한다. 불화탄소가스는 C4F8을 포함할 수 있고, 불화수소탄소가스는 CH2F2를 포함할 수 있다. 식각정지막(23)이 질화막이고, 제1층간절연막(22)이 산화막이므로, 불화수소탄소가스가 혼합된 혼합가스를 사용하여 식각하면산화막과 질화막을 선택비없이 식각할 수 있다. 도 2e는 제1실시예에 따른 콘택홀의 평면도로서, 홀형 콘택홀(26)과 슬릿형 콘택홀(27)이 동시에 형성된다. 또한, 슬릿형 콘택홀(27)의 선폭이 홀형 콘택홀(26)보다 크다.
위와 같이, 제1실시예는 홀형 콘택홀(26)과 슬릿형 콘택홀(27)을 동시에 형성할 때, 식각정지막(23)에서 식각을 정지시키고, 이후 나머지 제1층간절연막(22)을 식각하므로써 식각로딩 차이를 방지한다. 따라서, 홀형 콘택홀(26)과 슬릿형 콘택홀(27)이 오픈될 때 기판손실이 균일하다(L21=L22)). 한편, 종래에는 층간절연막을 한번에 식각함에 따라 식각로딩차이가 발생하였고, 이에 따라 기판손실의 차이가 발생하였다. 하지만, 제1실시예에서는 식각정지막(23)에서 1차로 식각을 정지시킨 후에 다시 나머지 제1층간절연막(22)을 식각하므로써 식각로딩 차이를 방지한다.
도 3a 내지 도 3e은 본 발명의 제2실시예에 따른 반도체장치의 콘택홀 형성 방법을 도시한 공정단면도이다. 이하, 제2실시예는 주변회로영역에서 형성되는 비트라인콘택홀('BLC2'라 함)을 홀형 콘택홀과 슬릿형 콘택홀이 혼재되는 형태로 형성하는 방법에 관한 것이다. DRAM 등의 메모리장치 제조 공정에서 비트라인을 형성하기 전에 비트라인 아래에 존재하는 접합(junction)이나 게이트에 연결하기 위한 비트라인콘택홀(Bitline Contact Hole; BLC) 공정을 진행하고 있다. 이때 비트라인콘택홀 공정의 종류 중 셀영역 내부에서 형성하는 "BLC1 공정"과 셀영역을 제외한 나머지 주변회로영역에서 형성하는 "BLC2 공정"을 별도로 진행하고 있다. "BLC2"는 주변회로영역에서 비트라인과 게이트를 연결하기 위한 콘택홀 및 비트라인과 접합을 연결하기 위한 콘택홀이다.
도 3a에 도시된 바와 같이, 주변회로영역으로 정의된 기판(31) 상에 게이트를 형성한다. 게이트는 게이트폴리실리콘막(32), 게이트텅스텐막(33) 및 게이트하드마스크막(34)의 순서로 적층된 구조일 수 있고, 게이트 아래에는 게이트절연막(도시 생략)이 위치할 수 있다.
이어서, 게이트 상부에 제1층간절연막(35)을 형성한다. 제1층간절연막(35)은 산화막을 포함하는데, 바람직하게는 스핀온절연막(Spin On Dieletric, SOD)을 포함한다. 제1층간절연막(35) 형성후에는 게이트에 따른 단차를 제거하기 위해 평탄화공정이 진행될 수 있다. 이때, 평탄화공정은 화학적기계적연마(CMP) 공정을 적용할 수 있다.
도 3b에 도시된 바와 같이, 제1층간절연막(35)을 일부 리세스(Recess)시킨다. 이때, 제1층간절연막(35)은 게이트 중 적어도 게이트텅스텐막(33)보다 낮은 높이까지 리세스시킨다.
제1층간절연막(35)의 리세스는 습식식각을 이용하는데, 제1층간절연막(35)이 산화막이므로 BOE(Buffered Oxide Etchant) 용액을 이용한다.
이하, 리세스된 제1층간절연막의 도면부호를 '35A'라 한다.
도 3c에 도시된 바와 같이, 리세스된 제1층간절연막(35A) 상에 식각정지막(36)을 형성한다. 식각정지막(36)은 질화막을 포함하는데, 바람직하게는 실리콘질화막을 포함한다. 식각정지막(36)은 300∼ 500Å 두께로 형성한다.
식각정지막(36) 상에 게이트 상부를 덮을 때까지 제2층간절연막(37)을 형성한다. 제2층간절연막(37)은 산화막을 포함하는데, 바람직하게는 BPSG(Boro Phosphorous Silicate Glass)를 포함한다.
제2층간절연막(37) 형성 후에는 게이트에 의한 단차를 제거하기 위해 평탄화공정이 진행될 수 있다. 평탄화공정은 화학적기계적연마(Chemical Mechanical Polishing, CMP) 공정을 적용할 수 있다. 평탄화공정은 게이트 상부에서 제2층간절연막이 일정 두께를 갖도록 진행되며, 이러한 평탄화공정에 의해 표면이 평활하다.
도 3d에 도시된 바와 같이, 감광막을 이용한 콘택마스크(38)를 패터닝한다. 콘택마스크(38)은 홀형 콘택홀과 슬릿형 콘택홀을 동시에 형성하기 위해 패터닝되어 있다. 도 4a는 본 발명의 제2실시예에 따른 콘택마스크의 평면도로서, 콘택마스크(38)는 홀형 개구(38A, 38B)와 슬릿형 개구(38C)가 혼재되어 있다. 슬릿형 개구(38C)는 후속의 슬릿형 콘택홀을 정의하기 위한 것이고, 홀형 개구(38A, 38B)는 후속의 홀형 콘택홀을 정의하기 위한 것이다. 홀형 개구의 선폭은 슬릿형 개구의 선폭보다 작다.
다음으로, 콘택마스크(38)를 식각장벽으로 하여 제2층간절연막(37)을 식각한다. 제2층간절연막(37)의 식각은 식각정지막(36)에서 정지하도록 한다. 식각정지막(36)에서 식각이 정지하도록 하기 위해 식각정지막(36)이 질화막인 것을 고려하 여 질화막에 대한 선택비가 높은 레시피를 적용한다. 예컨대, 불화탄소가스, 산소가스 및 아르곤가스가 혼합된 혼합가스의 플라즈마를 이용하여 식각하고, 이에 따라 식각정지막(36)에서 식각이 정지된다. 혼합가스에 혼합되는 가스 중에서 불화탄소가스는 C4F6를 포함할 수 있고, C4F6외에 질화막에 대한 선택비가 높은 가스를 사용할 수도 있다. 예컨대, 불화탄소가스는 C4F8, CHF3를 사용할 수 있다. 따라서, C4F8, O2 및 Ar의 혼합가스, CHF3, O2 및 Ar의 혼합가스가 사용가능하다.
도 3e에 도시된 바와 같이, 콘택마스크(38)를 식각장벽으로 하여 식각정지막(36)과 제1층간절연막(35A)을 식각하여 홀형 콘택홀(39, 40)과 슬릿형 콘택홀(41)을 동시에 형성한다. 홀형콘택홀(39, 40)은 기판(31)을 노출시키는 홀형콘택홀(40)과 게이트텅스텐막(33)을 노출시키는 홀형 콘택홀(40)을 포함한다. 게이트텅스텐막(33)을 노출시키는 홀형 콘택홀(40)을 형성하기 위해 제1층간절연막(35A) 식각후 게이트하드마스크막(34)을 추가로 식각할 수 있다.
식각정지막(36)과 제1층간절연막(35A)의 식각은 선택비없이 식각한다. 이를 위해 불화탄소가스, 불화수소탄소가스, 산소가스 및 아르곤가스가 혼합된 혼합가스의 플라즈마를 이용하여 식각한다. 불화탄소가스는 C4F8을 포함할 수 있고, 불화수소탄소가스는 CH2F2를 포함할 수 있다. 식각정지막(23)이 질화막이고, 제1층간절연막(35A)이 산화막이므로, 불화수소탄소가스가 혼합된 혼합가스를 사용하여 식각하면산화막과 질화막을 선택비없이 식각할 수 있다. 도 4b는 제2실시예에 따른 콘택 홀의 평면도로서, 홀형 콘택홀(39, 40)과 슬릿형 콘택홀(41)이 동시에 형성된다. 또한, 슬릿형 콘택홀(41)의 선폭이 홀형 콘택홀(39, 40)보다 크다.
위와 같이, 제2실시예는 홀형 콘택홀(39, 40)과 슬릿형 콘택홀(41)을 동시에 형성할 때, 식각정지막(36)에서 식각을 정지시키고, 이후 나머지 제1층간절연막(35A)을 식각하므로써 식각로딩 차이를 방지한다. 따라서, 홀형 콘택홀(39, 40)과 슬릿형 콘택홀(41)이 오픈될 때 기판손실이 균일하다(L31=L32). 한편, 종래에는 층간절연막을 한번에 식각함에 따라 식각로딩차이가 발생하였고, 이에 따라 기판손실의 차이가 발생하였다. 하지만, 제2실시예에서는 식각정지막(36)에서 1차로 식각을 정지시킨 후에 다시 나머지 제1층간절연막(35A)을 식각하므로써 식각로딩 차이를 방지한다.
상기에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래기술에 따른 반도체장치의 콘택홀 형성 방법을 도시한 도면.
도 2a 내지 도 2c는 본 발명의 제1실시예에 따른 반도체장치의 콘택홀 형성 방법을 도시한 공정 단면도.
도 2d는 본 발명의 제1실시예에 따른 콘택마스크의 평면도.
도 2e는 본 발명의 제2실시예에 따른 콘택홀의 평면도.
도 3a 내지 도 3e은 본 발명의 제2실시예에 따른 반도체장치의 콘택홀 형성 방법을 도시한 공정단면도.
도 4a는 본 발명의 제2실시예에 따른 콘택마스크의 평면도.
도 4b는 본 발명의 제2실시예에 따른 콘택홀의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
31 : 기판 32 : 게이트폴리실리콘막
33 : 게이트텅스텐막 34 : 게이트하드마스크막
35A : 제1층간절연막 36 : 식각정지막
37 : 제2층간절연막 39,40 : 홀형 콘택홀
41 : 슬릿형 콘택홀

Claims (16)

  1. 기판 상부에 제1층간절연막, 식각정지막 및 제2층간절연막을 적층하는 단계;
    홀형 콘택홀과 슬릿형 콘택홀이 정의된 콘택마스크를 형성하는 단계:
    상기 식각정지막에서 식각정지되도록 상기 제2층간절연막을 식각하는 단계; 및
    상기 기판을 노출시키도록 상기 식각정지막과 제1층간절연막을 식각하는 단계
    를 포함하는 반도체장치의 콘택홀 형성 방법.
  2. 제1항에 있어서,
    상기 제2층간절연막을 식각하는 단계는,
    상기 식각정지막에 대한 높은 선택비를 갖는 가스를 사용하여 진행하는 반도체장치의 콘택홀 형성 방법.
  3. 제1항에 있어서,
    상기 식각정지막과 제1층간절연막을 식각하는 단계는,
    상기 식각정지막과 제1층간절연막의 선택비가 없는 가스를 사용하여 진행하 는 반도체장치의 콘택홀 형성 방법.
  4. 제1항에 있어서,
    상기 슬릿형 콘택홀이 상기 홀형 콘택홀보다 크기가 더 큰 반도체장치의 콘택홀 형성 방법.
  5. 제1항에 있어서,
    상기 식각정지막은 질화막을 포함하고, 상기 제1 및 제2층간절연막은 산화막을 포함하는 반도체장치의 콘택홀 형성 방법.
  6. 기판 상부에 게이트를 형성하는 단계:
    상기 게이트 상부에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막을 리세스시키는 단계;
    상기 리세스된 제1층간절연막 상에 식각정지막 및 제2층간절연막을 적층하는 단계;
    상기 제2층간절연막 상에 홀형 비트라인콘택홀과 슬릿형 비트라인콘택홀이 동시에 정의된 비트라인콘택마스크를 형성하는 단계:
    상기 식각정지막에서 식각정지되도록 상기 제2층간절연막을 식각하는 단계; 및
    상기 기판과 게이트가 노출되도록 상기 식각정지막과 제1층간절연막을 식각하는 단계
    를 포함하는 반도체장치의 비트라인콘택홀 형성 방법.
  7. 제6항에 있어서,
    상기 제2층간절연막을 식각하는 단계는,
    상기 식각정지막에 대한 높은 선택비를 갖는 가스를 사용하여 진행하는 반도체장치의 비트라인콘택홀 형성 방법.
  8. 제6항에 있어서,
    상기 식각정지막과 제1층간절연막을 식각하는 단계는,
    상기 식각정지막과 제1층간절연막의 선택비가 없는 가스를 사용하여 진행하는 반도체장치의 비트라인콘택홀 형성 방법.
  9. 제6항에 있어서,
    상기 슬릿형 콘택홀이 상기 홀형 콘택홀보다 크기가 더 큰 반도체장치의 비트라인콘택홀 형성 방법.
  10. 제6항에 있어서,
    상기 식각정지막은 질화막을 포함하고, 상기 제1 및 제2층간절연막은 산화막을 포함하는 반도체장치의 비트라인콘택홀 형성 방법.
  11. 제10항에 있어서,
    상기 제1층간절연막은 스핀온절연막을 포함하고, 상기 제2층간절연막은 BPSG를 포함하는 반도체장치의 비트라인콘택홀 형성 방법.
  12. 제10항에 있어서,
    상기 제2층간절연막을 식각하는 단계는,
    상기 질화막에 대한 높은 선택비를 갖는 가스를 사용하여 진행하는 반도체장치의 비트라인콘택홀 형성 방법.
  13. 제13항에 있어서,
    상기 제2층간절연막을 식각하는 단계는,
    불화탄소가스, 산소가스 및 아르곤가스가 혼합된 혼합가스의 플라즈마를 이용하여 진행하는 반도체장치의 비트라인콘택홀 형성 방법.
  14. 제10항에 있어서,
    상기 식각정지막과 제1층간절연막을 식각하는 단계는,
    상기 질화막과 산화막의 선택비가 없는 가스를 사용하여 진행하는 반도체장치의 비트라인콘택홀 형성 방법.
  15. 제14항에 있어서,
    상기 식각정지막과 제1층간절연막을 식각하는 단계는,
    불화탄소가스, 불화수소탄소가스, 산소가스 및 아르곤가스가 혼합된 혼합가스의 플라즈마를 이용하여 진행하는 반도체장치의 비트라인콘택홀 형성 방법.
  16. 제6항 내지 제15항 중 어느 한 항에 있어서,
    상기 홀형 비트라인콘택홀과 슬릿형 비트라인콘택홀은 주변회로영역에 형성 되는 비트라인콘택홀인 반도체장치의 비트라인콘택홀 형성 방법.
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* Cited by examiner, † Cited by third party
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