KR20040063351A - 패드와 플러그 접촉면의 저항을 감소시키는 반도체 장치형성 방법 - Google Patents
패드와 플러그 접촉면의 저항을 감소시키는 반도체 장치형성 방법 Download PDFInfo
- Publication number
- KR20040063351A KR20040063351A KR1020030000738A KR20030000738A KR20040063351A KR 20040063351 A KR20040063351 A KR 20040063351A KR 1020030000738 A KR1020030000738 A KR 1020030000738A KR 20030000738 A KR20030000738 A KR 20030000738A KR 20040063351 A KR20040063351 A KR 20040063351A
- Authority
- KR
- South Korea
- Prior art keywords
- contact
- contact hole
- interlayer insulating
- pad
- forming
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
기판에 콘택 패드를 형성하는 단계, 콘택 패드 위로 하부 층간 절연막을 적층하는 단계, 하부 층간 절연막 위로 하부 층간 절연막과 식각 선택비를 가지는 보호막으로 상부 및 측부가 이루어지는 구조체를 형성하는 단계, 구조체 위로 상부 층간 절연막을 형성하는 단계, 노광 공정에 의한 식각 마스크 패턴과 구조체를 이용한 자기 정렬형 식각을 통해 콘택 패드 상면의 적어도 일부를 드러내는 콘택 홀을 형성하는 단계, 하부 층간 절연막에 대한 선택성을 가지는 식각 물질을 이용하여 등방성 식각하여 하부 층간 절연막 구간에서 콘택 홀의 폭을 상대적으로 확장시키는 단계, 확장된 구간을 가지는 콘택 홀이 형성된 기판 위로 상기 콘택 홀에 측벽 스페이서를 형성하는 단계, 도전막을 적층하여 측벽 스페이서가 형성된 콘택 홀의 잔여 공간을 채우는 단계를 구비하는 반도체 장치 형성 방법이 개시된다.
따라서, 종래에 비해 콘택 플러그와 접촉되는 콘택 패드의 상면 폭이 넓어지고, 접촉면이 넓어지므로 접촉면에서의 콘택 저항은 줄어들고, 반도체 장치의 동작 기능이 개선되고 소모 전력을 줄일 수 있다.
Description
본 발명은 반도체 장치의 형성 방법에 관한 것으로, 보다 상세하게는 반도체 장치에서 하부 콘택 패드와 상부 콘택 플러그 접촉면의 저항을 감소시킬 수 있는 반도체 장치의 형성 방법에 관한 것이다.
반도체 장치의 소자 고집적화에 따라 개별 소자의 각 영역이 차지하는 면적이 줄어들고 있다. 한편, 반도체 소자 면적에 비해 그 형성 높이는 크게 줄어들지 않아 콘택 홀 등의 가로세로비는 증가되고 있다. 좁은 면적을 가지는 영역에 정확한 위치로 깊은 콘택 홀 등을 형성하기 어려워지면서 밀집 형성되는 게이트 사이의 활성 영역에 자기 정렬형 콘택 패드를 먼저 형성하고, 패드 위에 콘택 플러그를 형성하여 전체적 콘택을 이루는 경우가 일반화되고 있다.
도1a 내지 도3b는 COB(capacitor over bit line) 구조의 디램 반도체 장치의 셀 영역 트랜지스터에서 기판의 소오스 영역에 비트라인 사이로 스토리지 노드 콘택 플러그를 형성하는 과정을 나타내는 공정 단면도이다. 이때, 각 a도는 스토리지 노드 콘택에서 비트라인과 수직한 방향으로 자른 단면을, 각 b도는 스토리지 노드 콘택에서 비트라인과 평행한 단면을 나타낸다.
도1a 및 도1b를 참조하여 설명하면, 먼저, 기판에 소자 분리를 실시하고 셀의 활성 영역에서 게이트와 소오스/드레인을 가진 MOS 트랜지스터를 형성한다. 도면에는 하부 기판 이하는 도시되지 않고 있다. 이때, 게이트 전극(3)의 상부는 실리콘 질화막 재질의 보호층(5)을 가지고, 게이트 측벽에는 실리콘 질화막 스페이서(7)가 형성되어 있다. 게이트 위로 제1 층간 절연막(11)을 적층하고, 게이트 상부까지 평탄화한 뒤 소오스 드레인 영역을 드러내는 패드 홀을 형성한다. 폴리실리콘 같은 도전층을 적층하고 CMP로 소자 분리하여 패드(13)를 형성한다. 도면에 나타난 스토리지 노드 콘택 패드(13)가 형성된다.
콘택 패드(13) 위로 제2 층간 절연막(15)이 적층되고 비트라인 콘택 홀(미도시) 식각이 이루어진다. 이어서, 비트라인 콘택(미도시) 및 비트라인(17)이 형성된다. 비트라인(17)도 게이트와 유사하게 상부 보호층(19) 및 측벽 스페이서(21)가 실리콘 질화막으로 이루어져 보호된다. 보호된 비트라인(17) 위로 제3 층간 절연막(23)이 적층되고 평탄화가 이루어진다. 소오스 위로 형성된 스토리지 노드 콘택 패드(13) 상면을 드러내는 스토리지 노드 콘택 홀(25)을 형성하도록 식각이 이루어진다. 이 식각 과정 말기에 패드(13)층 일부가 도시된 바와 같이 식각될 수 있다.
스토리지 노드 콘택 홀(25)은 비트라인(17) 측벽의 실리콘 질화막 스페이서(21) 및 상부 실리콘 질화막 보호층(19)을 이용하여 자기정렬 방식으로 이루어진다. 이때 소자 고집적화에 따라 비트라인(17) 사이로 형성되는 스토리지 노드 콘택과 비트라인(17) 사이의 단락 가능성이 높아진다. 그러므로 단락을 방지하기 위해 비트라인(17) 측벽의 실리콘 질화막 스페이서(21)의 두께가 증가되어야 한다. 홀을 이루는 벽체에는 손상된 비트라인(17) 측벽의 실리콘 질화막 스페이서(21)가 드러난다.
도2a 및 도2b를 참조하면, 스토리지 노드 콘택 홀(25)이 형성된 기판에 실리콘 질화막 적층이 얇게 이루어진다. 실리콘 질화막에 대한 에치백을 통해 스토리지 노드 콘택 홀(25) 측벽에는 비트라인(17) 측벽 스페이서(21)를 보강하도록 질화막 스페이서(27)가 형성된다. 질화막 스페이서(27)는 스토리지 노드 콘택 홀(25) 측벽 전체에 걸쳐 형성되므로 저면에서 노출되는 패드(13)의 면적을 더욱 좁히게 된다.
도3a 및 도3b를 참조하면, 질화막 스페이서(27)가 보강된 기판에 폴리실리콘 적층을 통해 스토리지 노드 콘택 홀을 채운다. 제3 층간 절연막(23) 위의 폴리실리콘막에 대한 에칭이나 CMP 평탄화를 통해 스토리지 노드 콘택 플러그(29)만 남게 된다.
그런데 이렇게 형성되는 스토리지 노드 콘택 플러그(29)는 도1a,b 및 도2a,b의 설명에서 언급하였듯이 비트라인 측벽 스페이서(21) 폭이 증가하고, 스토리지 노드 콘택 홀의 질화막 스페이서(27)가 형성되면서 패드(13) 상면에 노출되는 폭을 좁게 한다. 따라서, 스토리지 노드 콘택 패드(13)와 스토리지 노드 콘택 플러그(29)는 좁게 노출된 패드(13) 상면에서만 접촉하게 되어 전체 콘택의 저항을 증가시킨다. 집적화가 덜한 반도체 장치에서 큰 문제가 없으나 자기 정렬을 이용하는 근래의 고집적화된 반도체 장치에서 콘택 저항의 증가는 중요한 문제가 되고 있다.
본 발명은 상술한 반도체 장치 콘택 저항의 증가 문제를 해결하기 위한 것으로, 반도체 장치에서 콘택 패드와 그 위에 연결되는 콘택 플러그 사이의 접촉면에서의 저항을 줄일 수 있는 반도체 장치 형성 방법을 제공하는 것을 목적으로 한다.
도1a 내지 도3a는 종래에 COB(capacitor over bit line) 구조의 디램 반도체 장치의 셀 영역 트랜지스터에서 기판의 소오스 영역에 비트라인 사이로 스토리지 노드 콘택 플러그를 형성하는 과정을 스토리지 노드 콘택에서 비트라인과 수직한 방향으로 자른 단면에서 나타내는 공정 단면도들,
도1b 내지 도3b는 종래에 COB 구조의 디램 반도체 장치의 셀 영역 트랜지스터에서 기판의 소오스 영역에 비트라인 사이로 스토리지 노드 콘택 플러그를 형성하는 과정을 스토리지 노드 콘택에서 비트라인과 평행한 방향으로 자른 단면에서 나타내는 공정 단면도들,
도4a 내지 도7a는 COB 구조의 디램 반도체 장치의 셀 영역 트랜지스터에서 본 발명에 따라 기판의 소오스 영역에 비트라인 사이로 스토리지 노드 콘택 플러그를 형성하는 과정을 스토리지 노드 콘택에서 비트라인과 수직한 방향으로 자른 단면에서 나타내는 공정 단면도들,
도4b 내지 도7b는 COB 구조의 디램 반도체 장치의 셀 영역 트랜지스터에서 본 발명에 따라 기판의 소오스 영역에 비트라인 사이로 스토리지 노드 콘택 플러그를 형성하는 과정을 스토리지 노드 콘택에서 비트라인과 평행한 방향으로 자른 단면에서 나타내는 공정 단면도들이다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 형성 방법은, 콘택 패드를 형성하는 단계, 콘택 패드 위로 하부 층간 절연막을 적층하는 단계, 하부 층간 절연막 위로 층간 절연막과 식각 선택비를 가지는 보호막으로 상부 및 측부가 이루어지는 구조체를 형성하는 단계, 상기 구조체 위로 상부 층간 절연막을 형성하는 단계, 노광 공정에서 얻은 식각 마스크 패턴과 상기 구조체를 이용한 자기 정렬형 식각을 통해 상기 상부 층간 절연막을 해당 영역에서 제거하고 상기 콘택 패드 상면의 일부를 드러내는 콘택 홀을 형성하는 단계, 하부 층간 절연막에 대한 선택성을 가지는 식각 물질을 이용하여 등방성 식각을 실시하여 하부 층간 절연막 구간에서 콘택 홀의 폭을 구조체에 의해 제한되는 구간에 비해 상대적으로 확장시키는 단계, 상대적으로 확장된 구간을 가지는 콘택 홀이 형성된 기판 위로 콘택 홀을 채우지 않도록 절연막을 얇게 적층하고 에치백하여 콘택 홀 저면의 콘택 패드를 드러내고 측벽에는 스페이서를 형성하는 단계, 도전막을 적층하여 콘택 홀의 잔여 공간을 채우는 단계를 구비하여 이루어진다.
본 발명에서 소자 고집적화에 따라 콘택 패턴은 라인형 패턴으로 형성될 수 있다.
본 발명에서 상하부 층간 절연막은 통상 CVD(Chemical vapor deposition) 방식으로 형성된 실리콘 산화막으로 이루어지나 다른 절연막을 사용할 수도 있다.
또한, 구조체 상부 및 측부의 보호막과 스페이서는 실리콘 질화막으로 형성되는 경우가 많으나 실리콘 산화막으로 형성될 수 있다. 구조체 상부 및 측부의 보호막이 실리콘 산화막인 경우, 보호막은 상부 및 하부 층간 절연막과의 식각 선택비를 가져 느리게 식각되는 종류를 두껍게 사용하도록 한다. 특히, 하부 층간 절연막은 등방성 식각 단계에서 쉽게 식각될 수 있는 재질을 사용한다.
이하 도면을 참조하면서 일 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.
도4a 내지 도7b는 COB(capacitor over bit line) 구조의 디램 반도체 장치의 셀 영역 트랜지스터에서 본 발명에 따라 기판의 소오스 영역에 비트라인 사이로 스토리지 노드 콘택 플러그를 형성하는 과정을 나타내는 공정 단면도이다. 이때, 각 a도는 스토리지 노드 콘택에서 비트라인과 수직한 방향으로 자른 단면을, 각 b도는 스토리지 노드 콘택에서 비트라인과 평행한 단면을 나타낸다.
도4a 및 도4b를 참조하여 설명하면, 종래와 같이 기판에 소자 분리를 실시하고 셀의 활성 영역에서 게이트와 소오스/드레인을 가진 MOS 트랜지스터를 형성한다. 이때, 게이트 전극(3) 상부는 실리콘 질화막 재질의 보호층(5)을 가지고, 게이트 측벽에는 실리콘 질화막 스페이서(7)가 형성되어 있다. 게이트 위로 제1 층간 절연막(11)을 적층하고, 게이트 상부까지 평탄화한 뒤 소오스 드레인 영역을 드러내는 패드 홀을 형성한다. 폴리실리콘층을 적층하고 에치백이나 CMP로 제1 층간 절연막 상면을 드러내는 소자 분리를 실시하면 패드 홀에만 채워진 폴리실리콘 콘택패드(13)가 형성된다. 도면에는 스토리지 노드 콘택 패드(13)만 나타나 있다.
콘택 패드(13) 위로 제2 층간 절연막(15)이 적층되고 비트라인 콘택 홀(미도시) 식각이 이루어진다. 이어서, 비트라인 콘택(미도시) 및 비트라인(17)이 형성된다. 비트라인(17)도 게이트와 유사하게 상부 보호층(19) 및 측벽 스페이서(21)가 실리콘 질화막으로 보호되도록 형성된다. 비트라인 측벽 스페이서(21)는 폭이 10 내지 500 옹스트롬 정도로 형성한다. 비트라인(17) 위로 통상 실리콘 산화막으로 이루어진 제3 층간 절연막(23)이 적층된다. 제3 층간 절연막(23)에 대해서는 통상적으로 비트라인(17)의 상부 실리콘 질화막 보호층(19)이 드러날 때까지 평탄화 가공이 이루어진다. 소오스 위로 형성된 스토리지 노드 콘택 패드(13) 상면을 드러내는 스토리지 노드 콘택 홀(25)을 형성하도록 식각이 이루어진다. 폴리실리콘 콘택 패드(13)가 드러나면 콘택 패드(13)에 대한 식각을 일부 진행하여 패드층 일부에도 도시된 바와 같은 홈을 형성할 수 있다.
스토리지 노드 콘택 홀은 비트라인 사이 위치에 형성되며, 스토리지 노드 콘택 홀은 평탄화된 제3 층간 절연막(23) 상부의 포토레지스트 패턴(미도시)을 식각 마스크로 사용함과 함께 비트라인 측벽의 실리콘 질화막 스페이서(21) 및 상부 실리콘 질화막 보호층(19)을 식각 마스크로 이용하여 자기정렬 방식으로 이루어진다. 따라서, 콘택 홀(25)을 이루는 벽체에는 콘택 홀 형성 식각에 의해 일부가 손상된 비트라인 측벽의 실리콘 질화막 스페이서(21)가 드러난다.
도5a 및 도5b를 참조하면, 스토리지 노드 콘택 홀(25)이 드러난 상태에서 제2 층간 절연막(15)에 대한 식각성이 높은 식각 물질을 이용하여 등방성 식각을실시하여 변형된 콘택 홀(125)을 형성한다. 등방성 식각에 의한 식각량은 10 내지 500 옹스트롬 정도로 한다. 통상 제2 층간 절연막(15)은 실리콘 산화막이며, 비트라인 측벽은 실리콘 질화막이므로 변형된 콘택 홀(125)은 비트라인 형성 방향과 수직한 방향으로는 식각 선택비에 의해 제2 층간 절연막(15) 부분만 식각되어 제2 층간 절연막 구간(126)의 콘택 홀 폭이 증가되고, 비트라인 아래쪽으로 언더 컷이 형성된다(도5a). 한편, 변형된 콘택 홀(125)에서 비트라인(17) 형성 방향으로는 비트라인(17) 측벽의 실리콘 질화막 스페이서(21)에 의한 제한이 없으므로 제2 층간 절연막(15) 및 제3 층간 절연막(23)에 대한 식각이 함께 이루어지므로 홀의 폭이 모두 증가한다(도5b).
한편, 제3 층간 절연막(23)의 상면이 식각되는 것을 방지하기 위해 스토리지 노드 콘택 홀 식각에 사용된 포토레지스트 패턴(미도시)은 제거되지 않는 것이 바람직하다.
도6a 및 도6b를 참조하면, 구간별로 그리고 방향별로 다르게 폭의 증가가 이루어진 변형된 콘택 홀(125)이 형성된 기판에 실리콘 질화막 혹은 실리콘 산화막 같은 절연막 적층이 10 내지 500 옹스트롬으로 얇게 이루어진다. 이 절연막에 대한 에치백을 통해 변형된 콘택 홀(125) 측벽에는 보강된 스페이서(127)가 형성된다. 보강된 스페이서(127)는 변형된 콘택 홀(125) 측벽 전체에 걸쳐 형성되지만 도6a와 같이 부분적으로 폭이 증가된 제2 층간 절연막 구간(126)에서는 보강된 스페이서(127)도 상면에서 굴곡을 이룬다. 따라서, 보강된 스페이서(127) 형성 후 최종적으로 노출되는 패드면의 폭은 종래에 비해 넓어진다.
또한, 도시된 바와 같이 콘택 패드(13) 상면에 홈이 형성된 경우에도 형성된 홈은 자체의 깊이가 깊지 않고, 변형된 콘택 홀(125)에서는 깊은 곳에 위치하면서 콘택 홀 측벽에 보강된 스페이서(127)를 형성하는 전면 이방성 식각 단계에서는 이방성 식각에 노출되는 부분에 있으므로 홈 측벽에 스페이서는 형성되기 어렵다. 따라서 홈의 측벽과 저면이 모두 콘택 플러그와 콘택 패드 사이의 접촉면으로 이용될 수 있다.
도7a 및 도7b를 참조하면, 변형된 콘택 홀(125) 측벽에 보강된 스페이서(127)가 형성된 기판에 채움성이 좋은 폴리실리콘을 CVD 적층하여 변형된 콘택 홀(125)의 잔여 공간을 채운다. 이어서, 제3 층간 절연막(23) 위의 존재하는 폴리실리콘막은 에칭이나 CMP 평탄화를 통해 제거하면 폴리실리콘은 스토리지 노드 콘택 홀에만 남게 되어 셀 별로 분리된 스토리지 노드 콘택 플러그(129)를 형성한다.
결과적으로, 종래에 비해 콘택 플러그와 접촉되는 콘택 패드의 상면 폭이 넓어지고, 접촉면이 넓어지므로 접촉면에서의 콘택 저항은 줄어든다. 따라서, 콘택 저항 감소로 반도체 장치의 동작 기능이 개선되고 소모 전력을 줄일 수 있으며, 오동작과 공정 불량을 줄일 수 있다.
Claims (4)
- 기판에 콘택 패드를 형성하는 단계,상기 콘택 패드 위로 하부 층간 절연막을 적층하는 단계,상기 하부 층간 절연막 위로 상기 하부 층간 절연막과 식각 선택비를 가지는 보호막으로 상부 및 측부가 이루어지는 구조체를 형성하는 단계,상기 구조체 위로 상부 층간 절연막을 형성하는 단계,노광 공정에 의한 식각 마스크 패턴과 상기 구조체를 이용한 자기 정렬형 식각을 통해 상기 상부 층간 절연막을 제거하여 상기 콘택 패드 상면의 적어도 일부를 드러내는 콘택 홀을 형성하는 단계,상기 하부 층간 절연막에 대한 선택성을 가지는 식각 물질을 이용하여 등방성 식각을 실시하여 하부 층간 절연막 구간에서 상기 콘택 홀의 폭을 상기 구조체에 의해 제한되는 구간에 비해 상대적으로 확장시키는 단계,상대적으로 확장된 구간을 가지는 콘택 홀이 형성된 기판 위로 상기 콘택 홀을 채우지 않도록 절연막을 적층하고 에치백하여 상기 콘택 홀 저면에 상기 콘택 패드를 드러내고 상기 콘택 홀 측벽에는 스페이서를 형성하는 단계,도전막을 적층하여 상기 콘택 홀의 잔여 공간을 채우는 단계를 구비하여 이루어지는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 콘택 홀의 패턴은 라인형 패턴으로 형성하는 것을 특징으로 하는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 상, 하부 층간 절연막은 실리콘 산화막으로 형성하고,상기 구조체 상부 및 측부의 보호막과 상기 스페이서는 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 장치 형성 방법.
- 제 1 항에 있어서,상기 반도체 장치는 COB 구조의 디램장치이며,상기 구조체는 비트라인이고,상기 콘택 패드 및 콘택 플러그는 각각 스토리지 노드 콘택 패드 및 스토리지 노드 콘택 플러그인 것을 특징으로 하는 반도체 장치 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030000738A KR20040063351A (ko) | 2003-01-07 | 2003-01-07 | 패드와 플러그 접촉면의 저항을 감소시키는 반도체 장치형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030000738A KR20040063351A (ko) | 2003-01-07 | 2003-01-07 | 패드와 플러그 접촉면의 저항을 감소시키는 반도체 장치형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040063351A true KR20040063351A (ko) | 2004-07-14 |
Family
ID=37354273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030000738A KR20040063351A (ko) | 2003-01-07 | 2003-01-07 | 패드와 플러그 접촉면의 저항을 감소시키는 반도체 장치형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040063351A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749834B2 (en) | 2005-03-11 | 2010-07-06 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor devices having buried contact plugs |
| WO2020131271A1 (en) * | 2018-12-20 | 2020-06-25 | Micron Technology, Inc. | Microelectronic devices including conductive interconnect structures, related electronic systems, and related methods |
-
2003
- 2003-01-07 KR KR1020030000738A patent/KR20040063351A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7749834B2 (en) | 2005-03-11 | 2010-07-06 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor devices having buried contact plugs |
| WO2020131271A1 (en) * | 2018-12-20 | 2020-06-25 | Micron Technology, Inc. | Microelectronic devices including conductive interconnect structures, related electronic systems, and related methods |
| US11158571B2 (en) | 2018-12-20 | 2021-10-26 | Micron Technology, Inc. | Devices including conductive interconnect structures, related electronic systems, and related methods |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100339683B1 (ko) | 반도체 집적회로의 자기정렬 콘택 구조체 형성방법 | |
| KR101040367B1 (ko) | 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법 | |
| KR0170312B1 (ko) | 고집적 dram 셀 및 그 제조방법 | |
| KR100726145B1 (ko) | 반도체소자 제조방법 | |
| US7462899B2 (en) | Semiconductor memory device having local etch stopper and method of manufacturing the same | |
| KR20020065795A (ko) | 디램 장치 및 그 형성 방법 | |
| KR100378200B1 (ko) | 반도체 소자의 콘택 플러그 형성방법 | |
| US20080061352A1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100355236B1 (ko) | 자기 정렬된 컨택 형성 방법 및 이를 이용한 반도체소자의 제조 방법 | |
| KR100268431B1 (ko) | 자기 정렬 콘택 및 그의 제조 방법 | |
| KR100594279B1 (ko) | 반도체메모리소자의 자기정렬컨택 형성방법 및 이를이용한 반도체메모리소자의 제조방법 | |
| KR100268447B1 (ko) | 커패시터 및 그의 제조 방법 | |
| US6844229B2 (en) | Method of manufacturing semiconductor device having storage electrode of capacitor | |
| KR20050097364A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100699915B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR20040085241A (ko) | 자기 정렬 콘택용 측벽 스페이서 구조물 및 이의 제조 방법 | |
| KR100439038B1 (ko) | 스터드형태의 캡핑층을 구비한 반도체 장치의 비트라인 및그의 형성방법 | |
| KR20040063351A (ko) | 패드와 플러그 접촉면의 저항을 감소시키는 반도체 장치형성 방법 | |
| KR100487552B1 (ko) | 플래시 메모리 장치 및 그 형성 방법 | |
| KR100604812B1 (ko) | 자기 정렬된 컨택 공정을 이용한 반도체 소자의 제조 방법 | |
| KR100859831B1 (ko) | 매립형 비트라인을 구비한 반도체 소자의 제조 방법 | |
| KR20070111795A (ko) | 콘택 구조물 및 그 제조 방법 | |
| KR100293715B1 (ko) | 고집적 반도체 기억소자 제조방법 | |
| KR20030049479A (ko) | 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법 | |
| KR100844939B1 (ko) | 미세 선폭의 게이트 라인을 구비한 반도체 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |