KR100594279B1 - 반도체메모리소자의 자기정렬컨택 형성방법 및 이를이용한 반도체메모리소자의 제조방법 - Google Patents

반도체메모리소자의 자기정렬컨택 형성방법 및 이를이용한 반도체메모리소자의 제조방법 Download PDF

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Abstract

본 발명의 반도체메모리소자의 자기정렬컨택 형성방법은, 반도체기판 위에 도전막 및 절연성 마스크막이 순차적으로 적층되어 이루어지는 도전성스택을 형성하는 단계와, 도전성스택의 측벽에 절연성 스페이서막을 형성하는 단계와, 절연성 스페이서막 사이를 채우는 절연막을 형성하는 단계와, 절연막의 일부를 노출시키는 마스크막패턴을 형성하는 단계와, 마스크막패턴을 식각마스크로 한 식각공정으로 절연막의 일부를 제거하는 단계와, 남은 절연막, 절연성 스페이서막 및 도전성스택 위에 캡핑절연막을 형성하는 단계와, 캡핑절연막 및 남은 절연막의 노출부분을 순차적으로 제거하여 반도체기판을 노출시키는 컨택홀을 형성하는 단계와, 그리고 반도체기판과 접촉되도록 컨택홀 내부를 채우는 도전성패드를 형성하는 단계를 포함한다.

Description

반도체메모리소자의 자기정렬컨택 형성방법 및 이를 이용한 반도체메모리소자의 제조방법{Method of forming self-aligned contact in semiconductor memory device and method of fabricating the semiconductor memory device using the method}
도 1 및 도 2는 종래의 반도체메모리소자의 자기정렬컨택 형성방법 및 그 문제점을 설명하기 위하여 나타내 보인 레이아웃도이다.
도 3 은 도 1의 선 A-A'를 따라 절단하여 나타내 보인 단면도이다.
도 4는 도 1의 선 B-B'를 따라 절단하여 나타내 보인 단면도이다.
도 5는 도 2의 선 A-A'를 따라 절단하여 나타내 보인 단면도이다.
도 6은 도 2의 선 B-B'를 따라 절단하여 나타내 보인 단면도이다.
도 7 내지 도 9는 도 2로 나타낸 공정 이후의 공정을 선 A-A'를 따라 절단하여 나타내 보인 단면도들이다.
도 10 내지 도 29는 본 발명의 일 실시예에 따른 반도체메모리소자의 자기정렬컨택 형성방법 및 이를 이용한 반도체메모리소자의 제조방법을 설명하기 위하여 나타내 보인 도면들이다.
도 30 내지 도 40은 본 발명의 다른 실시예에 따른 반도체메모리소자의 자기정렬컨택 형성방법 및 이를 이용한 반도체메모리소자의 제조방법을 설명하기 위하 여 나타내 보인 도면들이다.
본 발명은 반도체메모리소자의 제조방법에 관한 것으로서, 특히 반도체메모리소자의 자기정렬컨택 형성방법 및 이를 이용한 반도체메모리소자의 제조방법에 관한 것이다.
최근 반도체메모리소자가 미세화되어 라인 폭과 라인들 사이의 간격이 점점 감소되고 있으며, 이에 따라 리소그라피 공정에서의 해상도(resolution)도 현저하게 증가하고 있다. 그러나 얼라인 기술(alignment technique)의 향상은 해상도의 증가 추세를 따라가지 못하고 있으며, 따라서 반도체소자를 제조하는데 있어서, 미스얼라인 발생을 최소화하는 것이 중요한 관건으로 대두되고 있다. 특히 디램(DRAM; Dynamic Random Access Memory)과 같이 커패시터를 포함하는 반도체메모리소자의 경우, 커패시터의 유효 면적을 증가시키기 위하여 먼저 비트라인을 형성한 후에 커패시터를 형성하는데, 이 경우에 비트라인 형성 이후에 트랜지스터의 소스/드레인 영역과 커패시터의 하부 전극(storage electrode)을 전기적으로 연결하기 위한 BC(Buried Contact) 패드를 형성할 필요가 있다. 이 BC 패드를 형성하기 위해서는 좁고 깊은 컨택홀을 형성하여야 한다. 그런데 이와 같이 높은 어스펙트 비(aspect ratio)를 갖는 컨택홀을 형성하기 위하여 수행되는 리소그라피 공정을 수행하는데 있어서 충분한 얼라인 마진을 확보하기가 용이하지 않다. 따라서 최 근에는 하부도전막을 절연막으로 덮은 뒤에 이 하부도전막 및 절연막을 정렬 마스크로 식각공정을 수행하여 컨택홀을 형성하는 자기정렬된 컨택홀 형성 방법이 주로 사용된다.
도 1 및 도 2는 이와 같은 종래의 반도체메모리소자의 자기정렬컨택 형성방법과 이를 이용한 반도체메모리소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도이다. 도 3 및 도 4는 각각 도 1의 선 A-A' 및 선 B-B'를 따라 절단하여 나타내 보인 단면도들이다. 그리고 도 5 및 도 6은 각각 도 2의 선 A-A' 및 선 B-B'를 따라 절단하여 나타내 보인 단면도들이다. 또한 도 7 내지 도 9는 도 2로 나타낸 공정 이후의 공정을 선 A-A'를 따라 절단하여 나타내 보인 단면도들이다.
먼저 도 3 및 도 4와 함께 도 1을 참조하면, 소자분리막(110)에 의해 한정되는 액티브영역(120)을 갖는 반도체기판(100) 위에 가로 방향으로 길게 배치되는 스트라이프 형태의 게이트스택(145)을 형성한다. 다음에 게이트스택(145) 사이의 제1 절연막(131)을 관통하는 도전성패드(141, 142)를 형성한다. 이 도전성패드(141, 142)는 액티브영역(120)과 커패시터의 하부전극을 연결하기 위한 BC 패드(141)와, 액티브영역(120)과 비트라인을 연결하기 위한 DC(Direct Contact) 패드(142)를 포함한다. 다음에 게이트스택(145), 제1 절연막(131) 및 도전성 패드(141, 142) 위에 제2 절연막(132)을 형성한다. 제2 절연막(132)을 형성한 후에는 제2 절연막(132)을 관통하여 하부의 DC 패드(142)와 컨택되는 DC 컨택플러그(144)를 형성한다. 다음에 DC 컨택플러그(144) 위에 세로 방향으로 길게 배치되는 스트라이프 형태의 비트라인스택(150)을 형성하는데, 비트라인스택(150)은 장벽층(151), 금속막(152) 및 마 스크막(153)이 순차적으로 적층된 구조로 이루어진다. 다음에 비트라인스택(150)의 측벽에 비트라인 스페이서막(160)을 형성하고, 비트라인스택(150) 사이를 제3 절연막(133)으로 채운다.
다음에 도 5 및 도 6과 함께 도 2를 참조하면, 비트라인스택(150) 및 제3 절연막(133) 위에, 예컨대 폴리실리콘막으로 이루어진 도전막(171) 및 포토레지스트막패턴(172)을 순차적으로 형성한다. 포토레지스트막패턴(172)은 라인형태(line type)로 이루어지며, 비트라인스택(150)과는 교차하고 게이트스택(145)과는 나란하게 배치된다. 특히 포토레지스트막패턴(172)은 DC 패드(142)가 배치되는 부분은 덮고 BC 패드(141)가 배치되는 부분 위의 도전막(171) 표면은 노출시키는 개구부를 갖는다. 경우에 따라서 상기 도전막(171)을 형성하는 공정은 생략할 수도 있다. 비록 도 2에는 상기 도전막(171)이 도시되어 있지 않지만, 이하에서는 상기 도전막(171)이 형성되는 것으로 간주하여 설명하기로 한다.
계속해서 도 7을 참조하면, 상기 포토레지스트막패턴(172)을 마스크로 한 식각공정을 수행하여 상기 도전막(171)의 노출부분을 모두 제거한다. 다음에 포토레지스트막패턴(172)을 제거하고, 도전막(171)의 남아 있는 부분을 마스크로 한 식각공정을 수행하여 제3 절연막(133) 및 제2 절연막(132)을 순차적으로 제거한다. 그러면 BC 패드(141)의 상부표면을 노출시키는 BC 컨택홀(180)이 만들어진다. 제3 절연막(133) 및 제2 절연막(132)이 제거되는 동안 도전막(171)에 의해 노출되는 비트라인스택(150)의 마스크막(152)과 비트라인 스페이서막(160)도 일부 제거된다. 따라서 마스크막(152)의 경우 소정 두께(d1)만큼 감소된 두께를 갖게 되며, 스페이서 막(160)의 경우에도 소정 두께(d2)만큼 감소된 두께를 갖게 된다.
다음에 도 8을 참조하면, BC 컨택홀(180) 내부가 완전히 채워지도록 도전성 물질막을 형성하고, 이어서 식각공정을 수행하여 상호 분리되는 BC 컨택플러그(143)를 형성한다. 이때 상기 식각은 비트라인스택(150)의 마스크막(153)의 상부를 일정 두께(d1')만큼 제거시키는 과도식각공정으로 수행한다. 그 이유는 도전막(171)에 의해 노출되어 있어 소정 두께(d1)만큼 두께가 감소된 마스크막(153)의 두께와 D도전막(171)에 의해 덮여있어서 두께감소가 없는 마스크막(153)의 두께 사이에는 단차가 존재하며, 이 단차로 인하여 경계면의 구석에 잔류될 수 있는 도전성 물질막을 제거하기 위해서이다. 따라서 이 과정에서도 마스크막(153)의 두께는 더 줄어든다.
다음에 도 9를 참조하면, BC 컨택플러그(143) 및 비트라인스택(150) 위에 식각저지막(134) 및 몰드산화막(135)을 순차적으로 적층한다. 그리고 몰드산화막(135) 위에 몰드산화막(135)의 일부표면을 노출시키는 개구부를 갖는 포토레지스트막패턴(미도시)을 형성한다. 이어서 포토레지스트막패턴을 식각마스크로 한 식각공정을 수행하여 몰드산화막(135) 및 식각저지막(134)의 노출 부분을 순차적으로 제거한다. 이 식각공정에 의해 비트라인스택(150)의 마스크막(153)의 일부도 식각되며, 그 결과 몰드산화막(135) 및 식각저지막(134)으로 덮이지 않고 노출되는 부분에서의 마스크막(153)의 두께는 더 얇아진다. 다음에 상기 식각공정에 의해 노출되는 BC 컨택플러그(143)의 상부표면과 컨택되도록 하부전극막(190)을 형성한다. 이어서 도면상에는 나타내지 않았지만, 통상의 커패시터 형성공정을 통해 하 부전극막(190) 위에 커패시터의 유전체막 및 상부전극막을 순차적으로 형성한다.
그런데 이와 같은 종래의 자기정렬컨택 형성방법 및 이를 이용한 반도체메모리소자의 제조방법에 의하면, BC 컨택홀(180) 형성을 위한 식각공정(도 7 참조)에 의해 비트라인스택(153)의 마스크막(153)의 두께와 비트라인 스페이서막(160)의 두께가 얇아지고, 또한 BC 컨택플러그(143)의 분리를 위한 식각공정(도 8 참조)과, 하부전극막 형성을 위하여 몰드산화막(135) 및 식각저지막(134)에 대한 식각공정(도 9 참조)에 의해 비트라인스택(153)의 마스크막(153)의 두께가 계속 얇아지게 되며, 그 결과 인접하는 커패시터의 하부전극막(190)이나 또는 BC 컨택플러그(143)와 비트라인스택(150)의 금속막(152) 사이의 전기적인 숏(short) 현상이 발생할 가능성이 높아져서 소자의 신뢰성을 악화시킨다. 특히 이와 같은 전기적인 숏 현상은, 도 9에서 화살표들(a, b, c)로 나타낸 부분에서 발생할 가능성이 높다.
본 발명이 이루고자 하는 기술적 과제는, 반도체메모리소자의 제조과정에 있어서 비트라인스택의 마스크막의 두께 감소를 방지하여 비트라인스택의 금속막과 인접하는 커패시터의 하부전극막이나 BC 컨택플러그 사이의 전기적인 숏 현상의 발생가능성을 감소시킬 수 있는 반도체메모리소자의 자기정렬컨택 형성방법 및 이를 이용한 반도체메모리소자의 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체메모리소자의 자기정렬컨택 형성방법은, 반도체기판 위에 도전막 및 절연성 마스크막이 순차적으 로 적층되어 이루어지는 도전성스택을 형성하는 단계; 상기 도전성스택의 측벽에 절연성 스페이서막을 형성하는 단계; 상기 절연성 스페이서막 사이를 채우는 절연막을 형성하는 단계; 상기 절연막의 일부를 노출시키는 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 절연막의 일부를 제거하는 단계; 상기 남은 절연막, 절연성 스페이서막 및 도전성스택 위에 캡핑절연막을 형성하는 단계; 상기 캡핑절연막 및 남은 절연막의 노출부분을 순차적으로 제거하여 상기 반도체기판을 노출시키는 컨택홀을 형성하는 단계; 및 상기 반도체기판과 접촉되도록 상기 컨택홀 내부를 채우는 도전성패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체메모리소자의 자기정렬컨택 형성방법은, 하부의 도전성패드를 덮는 하부 절연막 위에 비트라인스택을 형성하는 단계; 상기 비트라인스택의 측벽에 비트라인 스페이서막을 형성하는 단계; 상기 비트라인 스페이서막 사이를 채우는 상부 절연막을 형성하는 단계; 상기 상부 절연막의 일부를 노출시키는 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 상부 절연막의 일부를 제거하여 상기 하부 절연막 위에 일정 두께의 상부 절연막이 남도록 하는 단계; 상기 남은 상부 절연막, 비트라인 스페이서막 및 비트라인스택 위에 캡핑절연막을 형성하는 단계; 상기 캡핑절연막, 남은 상부 절연막 및 하부 절연막의 노출부분을 순차적으로 제거하여 상기 도전성패드를 노출시키는 컨택홀을 형성하는 단계; 및 상기 도전성패드와 접촉되도록 상기 컨택홀 내부를 채우는 도전성플러그를 형성하는 단 계를 포함하는 것을 특징으로 한다.
상기 비트라인스택은 장벽층, 도전막 및 마스크막이 순차적으로 적층되는 구조를 갖도록 형성하는 것이 바람직하다.
이 경우 상기 상부 절연막에 대한 식각은, 상기 남은 상부 절연막의 상부면이 상기 비트라인스택의 도전막의 상부면보다 높게 배치되도록 수행하는 것이 바람직하다.
상기 캡핑절연막은 스텝커버리지가 좋지 않은 화학기상증착법에 의한 옥사이드막으로 형성하는 것이 바람직하다.
이 경우 상기 캡핑절연막은 상기 비트라인스택 위의 캡핑절연막 두께가 상기 하부 절연막 위의 캡핑절연막 두께보다 더 크도록 형성하는 것이 바람직하다.
상기 캡핑절연막은 스텝커버리지가 좋지 않은 물리적기상증착법에 의한 실리콘질화막으로 형성할 수도 있다.
상기 캡핑절연막은 저압 화학기상증착법에 의해 성장된 실리콘질화막으로 형성할 수도 있다.
상기 마스크막패턴은, 상기 절연막의 일부를 노출시키는 라인 형태의 포토레지스트막패턴인 것이 바람직하다.
상기 마스크막패턴은, 상기 절연막의 일부를 노출시키는 라인 형태의 폴리실리콘막패턴으로 형성할 수도 있다.
이 경우 상기 폴리실리콘막패턴으로 상기 마스크막패턴을 형성하는 단계는, 상기 상부 절연막 및 비트라인스택 위에 폴리실리콘막을 형성하는 단계; 상기 폴리 실리콘막의 일부를 노출시키는 라인 형태의 포토레지스트막패턴을 상기 폴리실리콘막 위에 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 한 식각공정으로 상기 폴리실리콘막의 노출부분을 제거하는 단계; 및 상기 포토레지스트막패턴을 제거하여 폴리실리콘막패턴이 노출되도록 하는 단계를 포함하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체메모리소자의 자기정렬컨택 형성방법은, 하부의 도전성패드를 덮는 하부 절연막 위에 비트라인스택을 형성하는 단계; 상기 비트라인스택 사이의 상기 하부 절연막 위에 제1 상부 절연막을 일정 두께로 형성하는 단계; 상기 비트라인스택의 측벽에 비트라인 스페이서막을 형성하는 단계; 상기 비트라인 스페이서막 사이의 상기 제1 상부 절연막 위에 제2 상부 절연막을 형성하는 단계; 상기 제2 상부 절연막의 일부를 노출시키는 마스크막패턴을 형성하는 단계; 상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 제2 상부 절연막의 일부를 제거하는 단계; 상기 남은 제2 상부 절연막, 비트라인 스페이서막 및 비트라인스택 위에 캡핑절연막을 형성하는 단계; 상기 캡핑절연막, 남은 제2 상부 절연막, 제1 상부 절연막 및 하부 절연막의 노출부분을 순차적으로 제거하여 상기 도전성패드를 노출시키는 컨택홀을 형성하는 단계; 및 상기 도전성패드와 접촉되도록 상기 컨택홀 내부를 채우는 도전성플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
제1 상부 절연막은 상기 비트라인 스페이서막보다 유전율이 작은 물질막을 사용하여 형성하는 것이 바람직하다.
상기 비트라인스택은 장벽층, 도전막 및 마스크막이 순차적으로 적층되는 구 조를 갖도록 형성하는 것이 바람직하다.
이 경우 상기 제2 상부 절연막에 대한 식각은, 상기 남은 제2 상부 절연막의 상부면이 상기 비트라인스택의 도전막의 상부면보다 높게 배치되도록 수행하는 것이 바람직하다.
상기 캡핑절연막은 스텝커버리지가 좋지 않은 화학기상증착법에 의한 옥사이드막으로 형성하는 것이 바람직하다.
이 경우 상기 캡핑절연막은 상기 비트라인스택 위의 캡핑절연막 두께가 상기 하부 절연막 위의 캡핑절연막 두께보다 더 크도록 형성하는 것이 바람직하다.
상기 캡핑절연막은 스텝커버리지가 좋지 않은 물리적기상증착법에 의한 실리콘질화막으로 형성할 수도 있다.
상기 캡핑절연막은 저압 화학기상증착법에 의해 성장된 실리콘질화막으로 형성할 수도 있다.
상기 마스크막패턴은, 상기 절연막의 일부를 노출시키는 라인 형태의 포토레지스트막패턴인 것이 바람직하다.
경우에 따라서 상기 마스크막패턴은, 상기 절연막의 일부를 노출시키는 라인 형태의 폴리실리콘막패턴으로 형성할 수도 있다.
상기 폴리실리콘막패턴으로 상기 마스크막패턴을 형성하는 단계는, 상기 상부 절연막 및 비트라인스택 위에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막의 일부를 노출시키는 라인 형태의 포토레지스트막패턴을 상기 폴리실리콘막 위에 형성하는 단계; 상기 포토레지스트막패턴을 식각마스크로 한 식각공정으로 상기 폴리실리콘막의 노출부분을 제거하는 단계; 및 상기 포토레지스트막패턴을 제거하여 폴리실리콘막패턴이 노출되도록 하는 단계를 포함하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체메모리소자의 제조방법은, 반도체기판 위의 제1 절연막을 관통하여 상기 반도체기판의 액티브영역에 연결되는 도전성패드를 형성하는 단계; 상기 제1 절연막 및 상기 도전성패드 위에 제2 절연막을 형성하는 단계; 상기 제2 절연막 위에 비트라인스택을 형성하는 단계; 상기 비트라인스택의 측벽에 비트라인 스페이서막을 형성하는 단계; 상기 비트라인 스페이서막 사이를 채우는 제3 절연막을 형성하는 단계; 상기 제3 절연막의 일부를 노출시키는 마스크막패턴을 식각마스크로 한 식각공정으로 상기 제3 절연막의 일부를 제거하여 상기 제2 절연막 위에 일정 두께의 제3 절연막이 남도록 하는 단계; 상기 남은 제3 절연막, 비트라인 스페이서막 및 비트라인스택 위에 캡핑절연막을 형성하는 단계; 상기 캡핑절연막, 남은 제3 절연막 및 제2 절연막의 노출부분을 순차적으로 제거하여 상기 도전성패드를 노출시키는 컨택홀을 형성하는 단계; 상기 도전성패드와 접촉되도록 상기 컨택홀 내부를 채우는 도전성플러그를 형성하는 단계; 상기 도전성플러그 및 상기 비트라인스택 위에 식각저지막 및 몰드산화막을 순차적으로 형성하는 단계; 상기 식각저지막 및 몰드산화막을 패터닝하여 상기 도전성플러그를 노출시키는 컨택홀을 형성하는 단계; 상기 도전성플러그, 상기 식각저지막 및 몰드산화막 위에 커패시터 하부전극용 도전막을 형성하는 단계; 상기 하부전극용 도전막을 노드 분리하여 하부전극막을 형성하는 단계; 및 상기 노드 분리된 커패시터 하부전극막 위에 유전체막 및 커패시터 상부전극막 을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체메모리소자의 제조방법은, 반도체기판 위의 제1 절연막을 관통하여 상기 반도체기판의 액티브영역에 연결되는 도전성패드를 형성하는 단계; 상기 제1 절연막 및 상기 도전성패드 위에 제2 절연막을 형성하는 단계; 상기 제2 절연막 위에 비트라인스택을 형성하는 단계; 상기 비트라인스택 사이의 상기 제2 절연막 위에 하부 제3 절연막을 형성하는 단계; 상기 비트라인스택의 측벽에 비트라인 스페이서막을 형성하는 단계; 상기 비트라인 스페이서막 사이의 상기 하부 제3 절연막 위에 상부 제3 절연막을 형성하는 단계; 상기 상부 제3 절연막의 일부를 노출시키는 마스크막패턴을 식각마스크로 한 식각공정으로 상기 상부 제3 절연막의 일부를 제거하는 단계; 상기 남은 상부 제3 절연막, 비트라인 스페이서막 및 비트라인스택 위에 캡핑절연막을 형성하는 단계; 상기 캡핑절연막, 남은 상부 제3 절연막, 하부 제3 절연막 및 제2 절연막의 노출부분을 순차적으로 제거하여 상기 도전성패드를 노출시키는 컨택홀을 형성하는 단계; 상기 도전성패드와 접촉되도록 상기 컨택홀 내부를 채우는 도전성플러그를 형성하는 단계; 상기 도전성플러그 및 상기 비트라인스택 위에 식각저지막 및 몰드산화막을 순차적으로 형성하는 단계; 상기 식각저지막 및 몰드산화막을 패터닝하여 상기 도전성플러그를 노출시키는 컨택홀을 형성하는 단계; 상기 도전성플러그, 상기 식각저지막 및 몰드산화막 위에 커패시터 하부전극용 도전막을 형성하는 단계; 상기 하부전극용 도전막을 노드 분리하여 하부전극막을 형성하는 단계; 및 상기 노드 분리된 커패시터 하부전극막 위에 유전체막 및 커패시터 상부 전극막을 형성하는 단계를 포함하는 것을 특징으로 한다.
하부 제3 절연막은 상기 비트라인 스페이서막보다 유전율이 작은 물질막을 사용하여 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 예컨대 본 발명은 디램 소자의 게이트스택 레벨 및 비트라인 레벨 모두 적용이 가능하다. 그러나 중복되는 설명을 생략하기 위해서 이하에서는 비트라인 레벨에 대해서만 설명하기로 한다. 그러나 게이트스택 레벨에서도 동일하게 적용할 수 있다는 것은 당연하다.
도 10 내지 도 30은 본 발명의 일 실시예에 따른 반도체메모리소자의 자기정렬컨택 형성방법 및 이를 이용한 반도체메모리소자의 제조방법을 설명하기 위하여 나타내 보인 레이아웃도들이다. 구체적으로 도 17 및 도 18은 각각 도 12의 선 A-A' 및 선 B-B'를 따라 절단하여 나타내 보인 단면도들이다. 도 19 및 도 20은 각각 도 14의 선 A-A' 및 선 B-B'를 따라 절단하여 나타내 보인 단면도들이다. 도 21 은 도 15의 선 B-B'를 따라 절단하여 나타내 보인 단면도이고, 도 24 내지 도 27은 도 15의 선 A-A'를 따라 절단하여 나타내 보인 단면도들이며, 그리고 도 22 및 도 23은 도 15의 선 A-A' 및 선 B-B'를 따라 절단하여 나타내 보인 단면도들로서, 다른 예를 나타내 보인 것이다. 끝으로 도 28 및 도 29는 도 16의 선 A-A'를 따라 절단하여 나타내 보인 단면도들이다.
먼저 도 17 및 도 18과 함께 도 10 내지 도 12를 참조하면, 예컨대 실리콘기판과 같은 반도체기판(300)에 소자분리막(310)을 형성하여 소자가 만들어지는 액티브영역(320)을 한정한다. 소자분리막(310)은 트랜치 형태로 만들지만, 통상의 로코스(LOCOS; local oxidation of silicon) 형태로 만들 수도 있다는 것은 당연하다. 다음에 반도체기판(300) 위에 게이트스택(350)을 형성한다. 게이트스택(350)은 가로방향으로 길게 배치되는 스트라이프 형태로 형성시킨다. 도면에 나타내지는 않았지만, 게이트스택(350)을 형성한 후에는 게이트스택(350)의 측면에 게이트스페이서막(미도시)을 형성한다. 게이트스택(350)이 만들어지면, 액티브영역(320)의 일부는 게이트스택(350)으로 덮이고, 일부만 노출되게 된다.
다음에 게이트스택(350) 사이의 제1 절연막(331)을 관통하는 도전성패드들(341, 342)을 형성한다. 이 도전성패드들(341, 342)은 액티브영역(320)과 커패시터의 하부전극을 연결하기 위한 BC 패드(341)와, 액티브영역(320)과 비트라인을 연결하기 위한 DC 패드(342)를 포함한다. 상기 도전성패드들(341, 342)을 형성하기 위해서는, 먼저 게이트스택(350) 및 게이트스페이서막(미도시)이 형성된 반도체기판(300) 위에 제1 절연막(331)을 형성한다. 그리고 제1 절연막(331) 위에 소정의 마스크막패턴(미도시)을 형성한다. 다음에 이 마스크막패턴, 게이트스택(350) 및 게이트스페이서막(미도시)을 식각마스크로 한 식각공정을 수행하여 반도체기판(300)의 액티브영역(320)의 일부 표면이 노출되도록 한다. 다음에 이 노출된 액티브영역(320)과 접촉되도록 도전막을 형성하고, 평탄화공정을 수행하여 도전막을 분리시키면 상기 도전성패드들(341, 342)이 만들어진다.
다음에 도 19 및 도 20과 함께 도 13 및 도 14를 참조하면, 게이트스택(350) 및 도전성패드들(341, 342) 위에 제2 절연막(332)을 형성한다. 그리고 소정의 마스크막패턴을 식각마스크로 한 식각공정으로 제2 절연막(332)의 일부를 제거하여 상기 도전성패드들(341, 342) 중 DC 패드(342)만을 노출시키는 컨택홀을 형성한다. 다음에 이 컨택홀 내부를 도전성물질로 채워서 하부의 DC 패드(342)와 접촉되는 DC 컨택플러그(344)를 형성한다. 다음에 제2 절연막(332) 및 DC 컨택플러그(344)가 형성된 반도체기판(300) 위에 비트라인스택(360)을 형성한다. 비트라인스택(360)은, 세로방향으로 길게 배치되어 게이트스택(350)과는 교차되는 스트라이프 형태로 형성되며, 장벽층(361), 금속막(362) 및 마스크막(363)이 순차적으로 적층된 구조를 갖는다. 통상적으로 마스크막(363)은 실리콘나이트라이드(SiN)막을 사용하여 형성한다. 다음에 통상의 측벽스페이서 형성공정을 수행하여 비트라인스택(360)의 측벽에 비트라인 스페이서막(370)을 형성한다. 이 비트라인 스페이서막(370) 또한 통상적으로 실리콘나이트라이드막을 사용하여 형성한다. 다음에 비트라인스택(360) 사이를 제3 절연막(333)으로 채운다.
다음에 도 21과 함께 도 15를 참조하면, 비트라인스택(360) 및 제3 절연막(333) 위에, 마스크막패턴으로서 포토레지스트막패턴(382)을 형성한다. 이 포토레지스트막패턴(382)은 가로 방향으로 길게 배치되는 라인형태로 이루어지며, 그 결과 비트라인스택(360)과는 교차하고 게이트스택(350)과는 일부가 중첩되면서 나란하게 배치된다. 특히 포토레지스트막패턴(382)은, DC 컨택플러그(344)를 덮으면서 BC 패드(341)가 배치되는 부분 위의 제3 절연막(333) 표면을 노출시키는 개구 부를 갖는다. 따라서 도 15의 선 A-A'를 따라 절단하여 나타내 보인 단면구조는 도 19에 나타낸 단면구조와 동일하다.
경우에 따라서 도 22 및 도 23에 나타낸 바와 같이, 먼저 폴리실리콘막으로 이루어진 도전막(381)을 형성하고, 그 위에 마스크막패턴으로서의 포토레지스트막패턴(382)을 형성할 수도 있다. 이 경우 도전막과 포토레지스트막을 순차적으로 적층한 후에 포토레지스트막을 패터닝하여, DC 컨택플러그(344)를 덮으면서 BC 패드(341)가 배치되는 부분 위의 도전막(333) 표면이 노출되도록 한다.
계속해서 도 24를 참조하면, 상기 제3 절연막(333)의 일부를 제거하는 식각공정을 수행한다. 여기서 식각공정은 건식식각공정을 이용하여 수행할 수 있고, 또는 습식식각공정을 이용하여 수행할 수 있으며, 경우에 따라서는 건식식각공정과 습식식각공정을 모두 이용하여 수행할 수도 있다. 먼저 상기 도전막(381)을 형성하지 않는 경우를 설명하면, 포토레지스트막패턴(382)을 식각마스크로 한 식각공정을 수행하며, 이때 제3 절연막(333)의 노출부분을 일정 두께만큼 제거한다. 이때 남는 제3 절연막(333')의 상부면이 적어도 비트라인스택(360)의 도전막(362)의 상부면의 레벨(L1)보다는 높도록 한다. 다음에 상기 도전막(381)을 형성하는 경우를 설명하면, 상기 포토레지스트막패턴(382)을 식각마스크로 한 식각공정을 수행하여 상기 도전막(381)의 노출부분을 모두 제거하면, 포토레지스트막패턴(382) 하부의 도전막패턴(381)이 만들어진다. 다음에 포토레지스트막패턴(382)을 제거하면, 상기 도전막패턴(381)이 노출되고, 이 도전막패턴(381)을 식각마스크로 한 식각공정을 수행하여 제3 절연막(333)의 일부를 제거한다. 이때에도 남는 제3 절연막(333')의 상부 면이 적어도 비트라인스택(360)의 도전막(362)의 상부면의 레벨(L1)보다는 높도록 한다. 이와 같이 제3 절연막(333)의 일부 두께만을 제거하기 위한 식각공정을 수행하므로, 종래의 식각공정에 비하여 충분히 높은 식각선택비 조건으로 식각공정을 수행할 수 있다.
다음에 도 25를 참조하면, 제3 절연막(333)의 일부를 제거한 후에는 남은 제3 절연막(333'), 비트라인스택(360) 및 비트라인 스페이서막(370) 위에 예컨대 실리콘옥사이드막으로 이루어진 캡핑(capping)절연막(334)을 형성한다. 이 캡핑절연막(334)은 화학기상증착(CVD) 방법에 의해 스텝커버리지(step coverage)가 좋지 않은 막, 예컨대 옥사이드막으로 형성하며, 그 결과 제3 절연막(333') 상부의 캡핑절연막(334)의 두께(db)보다 비트라인스택(360) 상부의 캡핑절연막(334)의 두께(dt )가 더 크게 형성된다. 경우에 따라서 상기 캡핑절연막(334)은 스텝커버리지가 좋지 않은 물리적기상증착(PVD)법에 의한 실리콘질화막으로 형성할 수 있으며, 또는 저압 화학기상증착(LP-CVD)법에 의해 성장된 실리콘질화막으로 형성할 수도 있다.
다음에 도 26을 참조하면, 캡핑절연막(334)이 형성된 결과물 전면에 건식식각공정을 수행하여 캡핑절연막(334), 남은 제3 절연막(333') 및 제2 절연막(332)의 노출부분을 순차적으로 제거한다. 이때의 건식식각공정은 제3 절연막(333)의 일부를 제거하기 위한 식각공정에 비하여 상대적으로 낮은 식각선택비 조건에서 수행되도록 한다. 상기 건식식각공정이 끝나면, BC 패드(341)의 상부표면을 노출시키는 BC 컨택홀(391)이 만들어진다. 상기 건식식각공정 동안에 비트라인스택(360)의 마 스크막(363) 위의 캡핑절연막(334)은 마스크막(363)에 대해 버퍼역할을 수행하며, 따라서 식각공정에 의해 식각되는 마스크막(363)의 두께(d3)는 크지 않게 된다. 그리고 비트라인 스페이서막(370) 위의 캡핑절연막(334) 또한 비트라인 스페이서막(370)에 대해 버퍼역할을 수행하여 식각공정에 의해 비트라인 스페이서막(370)의 두께가 작아지는 것이 억제된다.
다음에 도 27을 참조하면, BC 컨택홀(391) 내부가 완전히 채워지도록 도전성 물질막을 형성하고, 이어서 식각공정을 수행하여 상호 분리되는 BC 컨택플러그(343)를 형성한다. 경우에 따라서 상기 식각공정 다음에 평탄화공정을 수행할 수도 있다. 상기 식각은 비트라인스택(360)의 마스크막(363)의 상부를 일정 두께(d4)만큼 제거시키는 과도식각공정으로 수행하는데, 제거되는 마스크막(363)의 두께(d4)는 종래의 경우(도 8의 d1')보다 작아도 무방하다. 그 이유는 남은 제3 절연막(333') 및 제2 절연막(332)에 대한 식각공정에 의한 마스크막(363)의 두께(도 26의 d3) 감소가 비교적 적으므로, 두께가 감소된 부분에서의 마스크막(363)의 두께와 두께 감소가 없는 부분에서의 마스크막(363)의 두께 사이의 단차가 크지 않기 때문이다.
다음에 도 28 및 도 29와 함께 도 16을 참조하면, 먼저 도 28에 도시된 바와 같이, BC 컨택플러그(343) 및 비트라인스택(360) 위에 식각저지막(335) 및 몰드산화막(336)을 순차적으로 적층한다. 그리고 몰드산화막(336) 위에 몰드산화막(336)의 일부표면을 노출시키는 개구부를 갖는 포토레지스트막패턴(미도시)을 형성한다. 이어서 포토레지스트막패턴을 식각마스크로 한 식각공정을 수행하여 몰드산화막(336) 및 식각저지막(335)의 노출 부분을 순차적으로 제거한다. 그러면 BC 컨택플러그(343)의 상부 표면이 노출되는 컨택홀이 만들어진다. 비록 이 식각공정에 의해 비트라인스택(360)의 마스크막(363)의 일부도 식각되지만, 마스크막(363)의 두께를 충분하게 확보한 상태이므로 마스크막(363)의 남은 두께도 충분히 크다.
다음에 도 29에 도시된 바와 같이, 식각공정에 의해 노출되는 BC 컨택플러그(343)의 상부표면과 컨택되도록 하부전극막(400)을 형성한다. 이어서 도면상에는 나타내지 않았지만, 통상의 커패시터 형성공정을 통해 하부전극막(400) 위에 커패시터의 유전체막 및 상부전극막을 순차적으로 형성한다.
도 30 내지 도 40은 본 발명의 다른 실시예에 따른 반도체메모리소자의 자기정렬컨택 형성방법 및 이를 이용한 반도체메모리소자의 제조방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 실시예에서는 비트라인 스페이서막의 일부를 실리콘나이트라이드막보다 유전율이 낮은 실리콘옥사이드막으로 형성함으로써 비트라인 로딩 커패시턴스(loading capacitance)가 감소될 수 있도록 한다. 구체적으로 비트라인 로딩 커패시턴스(CBL)는 아래의 수학식 1과 같이 나타낼 수 있다.
Figure 112004024465425-pat00001
여기서 ε은 유전율이고, A는 접촉면적이며, 그리고 t는 유전막의 두께이다.
상기 수학식 1에서 알 수 있듯이 비트라인 로딩 커패시턴스(CBL)는 유전율(ε)에 비례한다. 따라서 비트라인스택 사이의 유전물질의 유전율이 작으면 비트라인 로딩 커패시턴스(CBL) 또한 낮아진다. 본 실시예의 경우, 비트라인 스페이서막의 하부가 실리콘나이트라이드막이 아닌 실리콘옥사이드막으로 배치되도록 함으로써 상기 비트라인 로딩 커패시턴스(CBL)를 감소시킨다.
구체적으로 도 30 및 도 31은 각각 도 14의 선 A-A' 및 선 B-B'를 따라 절단하여 나타내 보인 단면도들이다. 도 32 은 도 15의 선 B-B'를 따라 절단하여 나타내 보인 단면도이고, 도 35 내지 도 38은 도 15의 선 A-A'를 따라 절단하여 나타내 보인 단면도들이며, 도 33 및 도 34는 각각 도 15의 선 A-A' 및 선 B-B'를 따라 절단하여 나타내 보인 단면도들로서, 다른 예를 나타내 보인 것이다. 그리고 도 39 및 도 40은 도 16의 선 A-A'를 따라 절단하여 나타내 보인 단면도들이다.
먼저 도 30 및 도 31과 함께 도 10 내지 도 12를 참조하면, 반도체기판(300)에 소자분리막(310)을 형성하여 소자가 만들어지는 액티브영역(320)을 한정한다. 다음에 반도체기판(300) 위에 게이트스택(350)을 형성한다. 게이트스택(350)은 가로방향으로 길게 배치되는 스트라이프 형태로 형성시킨다. 도면에 나타내지는 않았지만, 게이트스택(350)을 형성한 후에는 게이트스택(350)의 측면에 게이트스페이서막(미도시)을 형성한다. 다음에 게이트스택(350) 사이의 제1 절연막(331)을 관통하는 도전성패드들(341, 342)을 형성한다. 이 도전성패드들(341, 342)은 액티브영역(320)과 커패시터의 하부전극을 연결하기 위한 BC 패드(341)와, 액티브 영역(320)과 비트라인을 연결하기 위한 DC 패드(342)를 포함한다. 다음에 게이트스택(350) 및 도전성패드들(341, 342) 위에 제2 절연막(332)을 형성한다. 그리고 소정의 마스크막패턴을 식각마스크로 한 식각공정으로 제2 절연막(332)의 일부를 제거하여 상기 도전성패드들(341, 342) 중 DC 패드(342)만을 노출시키는 컨택홀을 형성한다. 다음에 이 컨택홀 내부를 도전성물질로 채워서 하부의 DC 패드(342)와 접촉되는 DC 컨택플러그(344)를 형성한다.
다음에 제2 절연막(332) 및 DC 컨택플러그(344)가 형성된 반도체기판(300) 위에 비트라인스택(360)을 형성한다. 비트라인스택(360)은, 세로방향으로 길게 배치되어 게이트스택(350)과는 교차되는 스트라이프 형태로 형성되며, 장벽층(361), 금속막(362) 및 마스크막(363)이 순차적으로 적층된 구조를 갖는다. 통상적으로 마스크막(363)은 실리콘나이트라이드(SiN)막을 사용하여 형성한다.
다음에 제2 절연막(332) 위에 제3 절연막(333)의 일부를 구성하는 하부 제3 절연막(333a)을 형성한다. 이때 하부 제3 절연막(333a)의 상부면은 비트라인스택(360)의 도전막(362)의 상부면보다 높게 배치되도록 한다. 상기 하부 제3 절연막(333a)은 화학기상증착(CVD)에 의한 옥사이드막으로 형성하거나 또는 고밀도플라즈마(HDP; High Density Plasma)에 의한 옥사이드막으로 형성한다. 다음에 통상의 측벽스페이서 형성공정을 수행하여 비트라인스택(360)의 측벽 상부에 비트라인 스페이서막(370)을 형성한다. 다음에 비트라인 스페이서막(370) 사이를 제3 절연막(333)의 일부를 구성하는 상부 제3 절연막(333b)을 형성한다. 이와 같은 결과, 제3 절연막(333)은 하부의 제3 절연막(333a) 및 상부의 제3 절연막(333b)이 순 차적으로 적층되는 구조를 갖게 된다.
다음에 도 32와 함께 도 15를 참조하면, 비트라인스택(360) 및 상부의 제3 절연막(333b) 위에, 마스크막패턴으로서 포토레지스트막패턴(382)을 형성한다. 이 포토레지스트막패턴(382)은 가로 방향으로 길게 배치되는 라인형태로 이루어지며, 그 결과 비트라인스택(360)과는 교차하고 게이트스택(350)과는 일부가 중첩되면서 나란하게 배치된다. 특히 포토레지스트막패턴(382)은, DC 컨택플러그(344)를 덮으면서 BC 패드(341)가 배치되는 부분 위의 제3 절연막(333) 표면을 노출시키는 개구부를 갖는다. 따라서 이 경우 도 15의 선 A-A'를 따라 절단하여 나타내 보인 단면구조는 도 30에 나타낸 단면구조와 동일하다.
경우에 따라서 도 33 및 도 34에 나타낸 바와 같이, 먼저 폴리실리콘막으로 이루어진 도전막(381)을 형성하고, 그 위에 마스크막패턴으로서의 포토레지스트막패턴(382)을 형성할 수도 있다. 이 경우 도전막과 포토레지스트막을 순차적으로 적층한 후에 포토레지스트막을 패터닝하여, DC 컨택플러그(344)를 덮으면서 BC 패드(341)가 배치되는 부분 위의 도전막(333) 표면이 노출되도록 한다.
계속해서 도 35를 참조하면, 상기 상부의 제3 절연막(333b)의 일부를 제거하는 식각공정을 수행한다. 먼저 상기 도전막(381)을 형성하지 않는 경우를 설명하면, 포토레지스트막패턴(382)을 식각마스크로 한 식각공정을 수행하며, 이때 상부의 제3 절연막(333b)의 노출부분을 일정 두께만큼 제거한다. 이때 남는 상부의 제3 절연막(333b')의 상부면이 적어도 비트라인스택(360)의 도전막(362)의 상부면의 레벨(L1)보다는 높게 된다. 다음에 상기 도전막(381)을 형성하는 경우를 설명하면, 상기 포토레지스트막패턴(382)을 식각마스크로 한 식각공정을 수행하여 상기 도전막(381)의 노출부분을 모두 제거하면, 포토레지스트막패턴(382) 하부의 도전막패턴(381)이 만들어진다. 다음에 포토레지스트막패턴(382)을 제거하면, 상기 도전막패턴(381)이 노출되고, 이 도전막패턴(381)을 식각마스크로 한 식각공정을 수행하여 상기 상부의 제3 절연막(333b)의 일부를 제거한다. 어느 경우이거나 상기와 같이 상부의 제3 절연막(333b)의 일부 두께만을 제거하기 위한 식각공정을 수행하므로, 종래의 식각공정에 비하여 충분히 높은 식각선택비 조건으로 식각공정을 수행할 수 있다.
다음에 도 36을 참조하면, 상부의 제3 절연막(333b)의 일부를 제거한 후에는 남은 상부의 제3 절연막(333b'), 비트라인스택(360) 및 비트라인 스페이서막(370) 위에 예컨대 실리콘옥사이드막으로 이루어진 캡핑절연막(334)을 형성한다. 이 캡핑절연막(334)은 화학기상증착(CVD) 방법에 의해 스텝커버리지(step coverage)가 좋지 않은 막으로 형성하며, 그 결과 상부의 제3 절연막(333b') 상부의 캡핑절연막(334)의 두께(db')보다 비트라인스택(360) 상부의 캡핑절연막(334)의 두께(dt')가 더 크게 형성된다.
다음에 도 37을 참조하면, 캡핑절연막(334)이 형성된 결과물 전면에 건식식각공정을 수행하여 캡핑절연막(334), 남은 상부의 제3 절연막(333b'), 하부의 제3 절연막(333a) 및 제2 절연막(332)의 노출부분을 순차적으로 제거한다. 이때의 건식식각공정은 상부의 제3 절연막(333b)의 일부를 제거하기 위한 식각공정에 비하여 상대적으로 낮은 식각선택비 조건에서 수행되도록 한다. 상기 건식식각공정이 끝나면, BC 패드(341)의 상부표면을 노출시키는 BC 컨택홀(391)이 만들어지는 동시에, 비트라인스택(360)의 측벽에는 제거되지 않고 남은 하부의 제3 절연막(333a')이 존재하며, 이 남은 하부의 제3 절연막(333a')은 비트라인 스페이서막(370)과 함께 비트라인의 측벽 스페이서막 역할을 수행한다. 남은 하부의 제3 절연막(333a')의 두께는 캡핑절연막(334)의 두께에 의해 조절될 수 있다.
한편 상기 건식식각공정 동안에 비트라인스택(360)의 마스크막(363) 위의 캡핑절연막(334)은 마스크막(363)에 대해 버퍼역할을 수행하며, 따라서 식각공정에 의해 식각되는 마스크막(363)의 두께(d3)는 크지 않게 된다. 그리고 비트라인 스페이서막(370) 위의 캡핑절연막(334) 또한 비트라인 스페이서막(370)에 대해 버퍼역할을 수행하여 식각공정에 의해 비트라인 스페이서막(370)의 두께가 작아지는 것이 억제된다.
다음에 도 38을 참조하면, BC 컨택홀(391) 내부가 완전히 채워지도록 도전성 물질막을 형성하고, 이어서 식각공정을 수행하여 상호 분리되는 BC 컨택플러그(343)를 형성한다. 경우에 따라서 상기 식각공정 다음에 평탄화공정을 수행할 수도 있다. 상기 식각은 비트라인스택(360)의 마스크막(363)의 상부를 일정 두께(d4)만큼 제거시키는 과도식각공정으로 수행하는데, 제거되는 마스크막(363)의 두께(d4)는 종래의 경우(도 8의 d1')보다 작아도 무방하다. 그 이유는 남은 상부의 제3 절연막(333b'), 하부의 제3 절연막(333a) 및 제2 절연막(332)에 대한 식각공정에 의한 마스크막(363)의 두께(도 37의 d3) 감소가 비교적 적으므로, 두께가 감소 된 부분에서의 마스크막(363)의 두께와 두께 감소가 없는 부분에서의 마스크막(363)의 두께 사이의 단차가 크지 않기 때문이다.
다음에 도 39와 함께 도 16을 참조하면, 먼저 도 39에 도시된 바와 같이, BC 컨택플러그(343) 및 비트라인스택(360) 위에 식각저지막(335) 및 몰드산화막(336)을 순차적으로 적층한다. 그리고 몰드산화막(336) 위에 몰드산화막(336)의 일부표면을 노출시키는 개구부를 갖는 포토레지스트막패턴(미도시)을 형성한다. 이어서 포토레지스트막패턴을 식각마스크로 한 식각공정을 수행하여 몰드산화막(336) 및 식각저지막(335)의 노출 부분을 순차적으로 제거한다. 그러면 BC 컨택플러그(343)의 상부 표면이 노출되는 컨택홀이 만들어진다. 비록 이 식각공정에 의해 비트라인스택(360)의 마스크막(363)의 일부도 식각되지만, 마스크막(363)의 두께를 충분하게 확보한 상태이므로 마스크막(363)의 남은 두께도 충분히 크다.
다음에 도 40에 도시된 바와 같이, 식각공정에 의해 노출되는 BC 컨택플러그(343)의 상부표면과 컨택되도록 하부전극막(400)을 형성한다. 이어서 도면상에는 나타내지 않았지만, 통상의 커패시터 형성공정을 통해 하부전극막(400) 위에 커패시터의 유전체막 및 상부전극막을 순차적으로 형성한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체메모리소자의 자기정렬컨택 형성방법 및 이를 이용한 반도체메모리소자의 제조방법에 의하면, BC 컨택플러그 형성을 위한 컨택홀 형성을 위해 먼저 층간절연막의 일부를 제거하고, 그 상태에서 비트라인스택을 덮는 캡핑절연막을 형성한 후에 캡핑절연막 및 층간절연막의 노출부분을 제거하는 식각공정을 수행하므로, 캡핑절연막이 버퍼 역할을 수행하여 비트라인스택의 도전막을 마스킹 하는 마스크막이 식각되는 양을 감소시키고, 따라서 후속공정에서 형성되는 커패시터의 하부전극막과 비트라인스택의 도전막 사이의 숏 현상이 발생할 가능성을 현저하게 감소시킬 수 있다는 이점이 제공된다. 이 외에도 비트라인스택의 측벽에 배치되는 측벽스페이서막의 하부를 상대적으로 유전율이 낮은 절연막을 사용하여 형성함으로써 비트라인 로딩 커패시턴스를 감소시킬 수 있다는 이점도 또한 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (26)

  1. 반도체기판 위에 도전막 및 절연성 마스크막이 순차적으로 적층되어 이루어지는 도전성스택을 형성하는 단계;
    상기 도전성스택의 측벽에 절연성 스페이서막을 형성하는 단계;
    상기 절연성 스페이서막 사이를 채우는 절연막을 형성하는 단계;
    상기 절연막의 일부를 노출시키는 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 절연막의 일부를 제거하되, 남은 절연막의 상부면이 상기 도전성스택의 도전막의 상부면보다 높게 배치되도록 제거하는 단계;
    상기 남은 절연막, 절연성 스페이서막 및 도전성스택 위에 캡핑절연막을 형성하는 단계;
    상기 캡핑절연막 및 남은 절연막의 노출부분을 순차적으로 제거하여 상기 반도체기판을 노출시키는 컨택홀을 형성하는 단계; 및
    상기 반도체기판과 접촉되도록 상기 컨택홀 내부를 채우는 도전성패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  2. 하부의 도전성패드를 덮는 하부 절연막 위에 비트라인스택을 형성하는 단계;
    상기 비트라인스택의 측벽에 비트라인 스페이서막을 형성하는 단계;
    상기 비트라인 스페이서막 사이를 채우는 상부 절연막을 형성하는 단계;
    상기 상부 절연막의 일부를 노출시키는 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 상부 절연막의 일부를 제거하여 상기 하부 절연막 위에 일정 두께의 상부 절연막이 남도록 하는 단계;
    상기 남은 상부 절연막, 비트라인 스페이서막 및 비트라인스택 위에 캡핑절연막을 형성하는 단계;
    상기 캡핑절연막, 남은 상부 절연막 및 하부 절연막의 노출부분을 순차적으로 제거하여 상기 도전성패드를 노출시키는 컨택홀을 형성하는 단계; 및
    상기 도전성패드와 접촉되도록 상기 컨택홀 내부를 채우는 도전성플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  3. 제2항에 있어서,
    상기 비트라인스택은 장벽층, 도전막 및 마스크막이 순차적으로 적층되는 구조를 갖도록 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  4. 제3항에 있어서,
    상기 상부 절연막에 대한 식각은, 상기 남은 상부 절연막의 상부면이 상기 비트라인스택의 도전막의 상부면보다 높게 배치되도록 수행하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  5. 제2항에 있어서,
    상기 캡핑절연막은 스텝커버리지가 좋지 않은 화학기상증착법에 의한 옥사이드막으로 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  6. 제5항에 있어서,
    상기 캡핑절연막은 상기 비트라인스택 위의 캡핑절연막 두께가 상기 하부 절연막 위의 캡핑절연막 두께보다 더 크도록 형성하는 것을 특징으로 하는 반도체메 모리소자의 자기정렬컨택 형성방법.
  7. 제2항에 있어서,
    상기 캡핑절연막은 스텝커버리지가 좋지 않은 물리적기상증착법에 의한 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  8. 제2항에 있어서,
    상기 캡핑절연막은 저압 화학기상증착법에 의해 성장된 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  9. 제2항에 있어서,
    상기 마스크막패턴은, 상기 절연막의 일부를 노출시키는 라인 형태의 포토레지스트막패턴인 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  10. 제2항에 있어서,
    상기 마스크막패턴은, 상기 절연막의 일부를 노출시키는 라인 형태의 폴리실리콘막패턴으로 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  11. 제10항에 있어서, 상기 폴리실리콘막패턴으로 상기 마스크막패턴을 형성하는 단계는,
    상기 상부 절연막 및 비트라인스택 위에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 일부를 노출시키는 라인 형태의 포토레지스트막패턴을 상기 폴리실리콘막 위에 형성하는 단계;
    상기 포토레지스트막패턴을 식각마스크로 한 식각공정으로 상기 폴리실리콘막의 노출부분을 제거하는 단계; 및
    상기 포토레지스트막패턴을 제거하여 폴리실리콘막패턴이 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  12. 하부의 도전성패드를 덮는 하부 절연막 위에 비트라인스택을 형성하는 단계;
    상기 비트라인스택 사이의 상기 하부 절연막 위에 제1 상부 절연막을 일정 두께로 형성하는 단계;
    상기 비트라인스택의 측벽에 비트라인 스페이서막을 형성하는 단계;
    상기 비트라인 스페이서막 사이의 상기 제1 상부 절연막 위에 제2 상부 절연막을 형성하는 단계;
    상기 제2 상부 절연막의 일부를 노출시키는 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 제2 상부 절연막의 일부를 제거하는 단계;
    상기 남은 제2 상부 절연막, 비트라인 스페이서막 및 비트라인스택 위에 캡 핑절연막을 형성하는 단계;
    상기 캡핑절연막, 남은 제2 상부 절연막, 제1 상부 절연막 및 하부 절연막의 노출부분을 순차적으로 제거하여 상기 도전성패드를 노출시키는 컨택홀을 형성하는 단계; 및
    상기 도전성패드와 접촉되도록 상기 컨택홀 내부를 채우는 도전성플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  13. 제12항에 있어서,
    제1 상부 절연막은 상기 비트라인 스페이서막보다 유전율이 작은 물질막을 사용하여 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  14. 제12항에 있어서,
    상기 비트라인스택은 장벽층, 도전막 및 마스크막이 순차적으로 적층되는 구조를 갖도록 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  15. 제14항에 있어서,
    상기 제2 상부 절연막에 대한 식각은, 상기 남은 제2 상부 절연막의 상부면 이 상기 비트라인스택의 도전막의 상부면보다 높게 배치되도록 수행하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  16. 제12항에 있어서,
    상기 캡핑절연막은 스텝커버리지가 좋지 않은 화학기상증착법에 의한 옥사이드막으로 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  17. 제16항에 있어서,
    상기 캡핑절연막은 상기 비트라인스택 위의 캡핑절연막 두께가 상기 하부 절연막 위의 캡핑절연막 두께보다 더 크도록 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  18. 제12항에 있어서,
    상기 캡핑절연막은 스텝커버리지가 좋지 않은 물리적기상증착법에 의한 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  19. 제12항에 있어서,
    상기 캡핑절연막은 저압 화학기상증착법에 의해 성장된 실리콘질화막으로 형 성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  20. 제12항에 있어서,
    상기 마스크막패턴은, 상기 절연막의 일부를 노출시키는 라인 형태의 포토레지스트막패턴인 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  21. 제12항에 있어서,
    상기 마스크막패턴은, 상기 절연막의 일부를 노출시키는 라인 형태의 폴리실리콘막패턴으로 형성하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  22. 제21항에 있어서, 상기 폴리실리콘막패턴으로 상기 마스크막패턴을 형성하는 단계는,
    상기 상부 절연막 및 비트라인스택 위에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막의 일부를 노출시키는 라인 형태의 포토레지스트막패턴을 상기 폴리실리콘막 위에 형성하는 단계;
    상기 포토레지스트막패턴을 식각마스크로 한 식각공정으로 상기 폴리실리콘막의 노출부분을 제거하는 단계; 및
    상기 포토레지스트막패턴을 제거하여 폴리실리콘막패턴이 노출되도록 하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
  23. 반도체기판 위의 제1 절연막을 관통하여 상기 반도체기판의 액티브영역에 연결되는 도전성패드를 형성하는 단계;
    상기 제1 절연막 및 상기 도전성패드 위에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 위에 비트라인스택을 형성하는 단계;
    상기 비트라인스택의 측벽에 비트라인 스페이서막을 형성하는 단계;
    상기 비트라인 스페이서막 사이를 채우는 제3 절연막을 형성하는 단계;
    상기 제3 절연막의 일부를 노출시키는 마스크막패턴을 식각마스크로 한 식각공정으로 상기 제3 절연막의 일부를 제거하여 상기 제2 절연막 위에 일정 두께의 제3 절연막이 남도록 하는 단계;
    상기 남은 제3 절연막, 비트라인 스페이서막 및 비트라인스택 위에 캡핑절연막을 형성하는 단계;
    상기 캡핑절연막, 남은 제3 절연막 및 제2 절연막의 노출부분을 순차적으로 제거하여 상기 도전성패드를 노출시키는 컨택홀을 형성하는 단계;
    상기 도전성패드와 접촉되도록 상기 컨택홀 내부를 채우는 도전성플러그를 형성하는 단계;
    상기 도전성플러그 및 상기 비트라인스택 위에 식각저지막 및 몰드산화막을 순차적으로 형성하는 단계;
    상기 식각저지막 및 몰드산화막을 패터닝하여 상기 도전성플러그를 노출시키는 컨택홀을 형성하는 단계;
    상기 도전성플러그, 상기 식각저지막 및 몰드산화막 위에 커패시터 하부전극용 도전막을 형성하는 단계;
    상기 하부전극용 도전막을 노드 분리하여 하부전극막을 형성하는 단계; 및
    상기 노드 분리된 커패시터 하부전극막 위에 유전체막 및 커패시터 상부전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 제조방법.
  24. 반도체기판 위의 제1 절연막을 관통하여 상기 반도체기판의 액티브영역에 연결되는 도전성패드를 형성하는 단계;
    상기 제1 절연막 및 상기 도전성패드 위에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 위에 비트라인스택을 형성하는 단계;
    상기 비트라인스택 사이의 상기 제2 절연막 위에 하부 제3 절연막을 형성하는 단계;
    상기 비트라인스택의 측벽에 비트라인 스페이서막을 형성하는 단계;
    상기 비트라인 스페이서막 사이의 상기 하부 제3 절연막 위에 상부 제3 절연막을 형성하는 단계;
    상기 상부 제3 절연막의 일부를 노출시키는 마스크막패턴을 식각마스크로 한 식각공정으로 상기 상부 제3 절연막의 일부를 제거하는 단계;
    상기 남은 상부 제3 절연막, 비트라인 스페이서막 및 비트라인스택 위에 캡핑절연막을 형성하는 단계;
    상기 캡핑절연막, 남은 상부 제3 절연막, 하부 제3 절연막 및 제2 절연막의 노출부분을 순차적으로 제거하여 상기 도전성패드를 노출시키는 컨택홀을 형성하는 단계;
    상기 도전성패드와 접촉되도록 상기 컨택홀 내부를 채우는 도전성플러그를 형성하는 단계;
    상기 도전성플러그 및 상기 비트라인스택 위에 식각저지막 및 몰드산화막을 순차적으로 형성하는 단계;
    상기 식각저지막 및 몰드산화막을 패터닝하여 상기 도전성플러그를 노출시키는 컨택홀을 형성하는 단계;
    상기 도전성플러그, 상기 식각저지막 및 몰드산화막 위에 커패시터 하부전극용 도전막을 형성하는 단계;
    상기 하부전극용 도전막을 노드 분리하여 하부전극막을 형성하는 단계; 및
    상기 노드 분리된 커패시터 하부전극막 위에 유전체막 및 커패시터 상부전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 제조방법.
  25. 제24항에 있어서,
    하부 제3 절연막은 상기 비트라인 스페이서막보다 유전율이 작은 물질막을 사용하여 형성하는 것을 특징으로 하는 반도체메모리소자의 제조방법.
  26. 반도체기판 위에 도전막 및 절연성 마스크막이 순차적으로 적층되어 이루어지는 도전성스택을 형성하는 단계;
    상기 도전성 스택사이의 상기 반도체 기판 위에 하부 절연막을 형성하는 단계;
    상기 도전성스택의 측벽에 절연성 스페이서막을 형성하는 단계;
    상기 절연성 스페이서막 사이의 상기 하부 절연막 위에 상부 절연막을 형성하는 단계;
    상기 상부 절연막의 일부를 노출시키는 마스크막패턴을 형성하는 단계;
    상기 마스크막패턴을 식각마스크로 한 식각공정으로 상기 상부 절연막의 일부를 제거하되, 남은 상부 절연막의 상부면이 상기 도전성 스택의 상기 도전막의 상부면보다 높게 배치되도록 제거하는 단계;
    상기 남은 상부 절연막, 절연성 스페이서막 및 도전성스택 위에 캡핑절연막을 형성하는 단계;
    상기 캡핑절연막 및 남은 상부 절연막의 노출부분을 순차적으로 제거하여 상기 반도체기판을 노출시키는 컨택홀을 형성하는 단계; 및
    상기 반도체기판과 접촉되도록 상기 컨택홀 내부를 채우는 도전성패드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체메모리소자의 자기정렬컨택 형성방법.
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