CN112885831B - 半导体存储器及其制备方法 - Google Patents

Abstract

本申请涉及半导体存储器及其制备方法。该制备方法包括：提供基底，基底具有暴露的第一区域和第二区域；在第二区域上形成电容阵列和覆盖电容阵列的导电层；形成覆盖导电层和第一区域的绝缘填充层；在绝缘填充层上形成第一掩膜层，在第一掩膜层上开设第一刻蚀窗口并对绝缘填充层进行刻蚀，形成暴露出第一区域的第一通孔；沉积第二掩膜层以填充第一通孔并覆盖第一通孔和第一掩膜层；在第二掩膜层和第一掩膜层上开设第二刻蚀窗口并对绝缘填充层进行各向同性刻蚀，形成暴露出导电层的第二通孔；在第一通孔和第二通孔内填充导电材料以分别形成第一接触结构和第二接触结构。通过上述制备方法，可以避免第二接触结构穿透导电层，提升器件良率。

Description

半导体存储器及其制备方法

技术领域

本发明涉及半导体领域，尤其涉及一种半导体存储器及其制备方法。

背景技术

半导体存储器集成有电容阵列，通过电容存储电荷和释放电荷来记录信息。为了提高器件的集成度，通常在基底上方形成沟槽式电容。具体将基底划分为第一区域和第二区域，电容阵列仅形成于第二区域上，在电容阵列上形成与电容上电极接触的导电层，在导电层和第二区域还覆盖一层较厚的绝缘填充层，此时，第二区域的绝缘填充层厚度远大于第一区域导电层上方的绝缘填充层厚度。在形成绝缘填充层后，需要通过第一接触结构引出基底的电连接端子，通过第二接触结构引出导电层的电连接端子。然而，在产品电性测试时，经常会出现部分电容失效异常的问题，影响产品良率。

发明内容

基于此，本申请提出一种半导体存储器及其制备方法，有利于提高产品良率。

为解决上述技术问题，本申请提出的第一种技术方案为：

一种半导体存储器制备方法，包括：

提供基底，所述基底具有暴露的第一区域和第二区域；

在所述第二区域的所述基底上形成电容阵列和覆盖所述电容阵列的导电层，所述电容阵列的上电极层与所述导电层接触；

形成覆盖所述导电层和所述第一区域的绝缘填充层，覆盖所述第一区域的绝缘填充层的厚度大于覆盖所述导电层的绝缘填充层的厚度；

在所述绝缘填充层上形成第一掩膜层，在所述第一掩膜层上开设正对所述第一区域的第一刻蚀窗口，暴露所述绝缘填充层，通过所述第一刻蚀窗口对所述绝缘填充层进行刻蚀，形成暴露出所述第一区域的第一通孔；

沉积第二掩膜层，所述第二掩膜层填充于所述第一通孔内并覆盖所述第一通孔和所述第一掩膜层；

在所述第二掩膜层和所述第一掩膜层上开设正对所述导电层的第二刻蚀窗口，暴露所述绝缘填充层，通过所述第二刻蚀窗口对所述绝缘填充层进行各向同性刻蚀，形成暴露出所述导电层的第二通孔；

去除所述第二掩膜层，在所述第一通孔和所述第二通孔内填充导电材料以分别形成第一接触结构和第二接触结构。

在其中一个实施例中，所述第一掩膜层为硬掩膜层，所述第二掩膜层为抗反射层。

在其中一个实施例中，所述各向同性刻蚀对所述绝缘填充层和所述第一掩膜层的刻蚀选择比大于100:1，所述各向同性刻蚀对所述绝缘填充层和所述导电层的刻蚀选择比大于80:1。

在其中一个实施例中，所述各向同性刻蚀为湿法刻蚀。

在其中一个实施例中，所述绝缘填充层包括氧化硅，所述湿法刻蚀的刻蚀剂包括氢氟酸。

在其中一个实施例中，所述形成覆盖所述导电层和所述第一区域的绝缘填充层，包括：

在所述导电层和所述第一区域上沉积一层绝缘填充层；

通过研磨工艺对所述绝缘填充层的上表面进行平坦化处理。

在其中一个实施例中，所述第二通孔在第一掩膜层中的开口宽度与所述第二通孔在所述绝缘填充层中的最大开口宽度之比的比值范围为1:1.5～1:10。

在其中一个实施例中，所述第二区域上形成有支撑所述电容阵列的支撑层，所述支撑层上开设有开口，所述第二通孔的中心轴穿过相邻电容之间未形成所述开口的区域内。

在其中一个实施例中，所述支撑层包括至少一层与基底间隔的浮空支撑层，所述电容阵列划分为多个子区域，各所述子区域间的所述浮空支撑层互不相连。

在其中一个实施例中，所述第一区域具有平面晶体管结构，所述第一接触结构与所述平面晶体管结构连接。

上述制备方法，一方面，对第一区域上方的绝缘填充层的刻蚀和对第二区域上方的绝缘填充层的刻蚀分开进行，即形成第一通孔和第二通孔的步骤分开执行，由此可以避免同时刻蚀时由于两处绝缘填充层厚度不一致所导致的在第二通孔处过刻蚀的现象，继而避免第二接触结构底部延伸深度过深并穿透导电层、与电容的下电极层接触而使该电容失效。另一方面，第二通孔的刻蚀采用各向同性刻蚀，各向同性刻蚀向下的刻蚀强度弱于各向异性刻蚀，可以更好地控制向下刻蚀的程度，避免第二通孔刻穿导电层；且通过各向同性刻蚀所得到的第二通孔底部呈碟型，使得第二接触结构与导电层具有较大的接触面积，也有利于提升电性效果。

为解决上述技术问题，本申请提出的第二种技术方案为：

一种半导体存储器，包括：

基底，所述基底具有暴露的第一区域和第二区域；

电容阵列，形成于所述第二区域的所述基底上；

导电层，覆盖所述第二区域上的电容阵列；

绝缘填充层，覆盖所述导电层和所述第一区域，覆盖所述第一区域的绝缘填充层的厚度大于覆盖所述导电层的绝缘填充层的厚度；

第一掩膜层，覆盖所述绝缘填充层，所述第一掩膜层为硬掩膜；

第一接触结构，依次穿透正对所述第一着陆垫的所述第一掩膜层和所述绝缘填充层并与所述第一区域接触；

第二接触结构，依次穿透正对所述导电层的所述第一掩膜层和所述绝缘填充层并与所述导电层接触，所述第二接触结构位于所述绝缘填充层内的部分呈碟型，所述第二接触结构位于第一掩膜层内的宽度与位于所述绝缘填充层内的最大宽度之比的比值范围为1:1.5～1:10。

上述半导体存储器，由于第二接触接触结构底部宽度较大，呈碟型，使得第二接触结构与导电层具有较大的接触面积，也有利于提升电性效果。同时，第二接触结构顶部开口尺寸与传统接触结构的开口尺寸相当，依然适配于后续的设计，即使对第二接触结构的形态进行了改进，但是并不影响后续工艺制程。

附图说明

图1为传统技术形成的半导体存储器的侧剖图；

图2为本申请一实施例中半导体存储器制备方法的步骤流程图；

图3a为本申请一实施例中步骤S210形成结构的局部侧剖图；

图3b为本申请一实施例中对应图3a中电容阵列的局部分布俯视图；

图3c为本申请一实施例中电容阵列整体分布图；

图3d为本申请一实施例中电容阵列具体结构图；

图4为本申请一实施例中步骤S240形成结构的局部侧剖图；

图5为本申请一实施例中步骤S250形成结构的局部侧剖图；

图6为本申请一实施例中步骤S260形成结构的局部侧剖图；

图7为本申请一实施例中步骤S270形成结构的局部侧剖图。

标号说明

100基底；110平面晶体管；120着陆垫；A1第一区域；A2第二区域；210电容阵列；220导电层；230绝缘填充层；240支撑底层；250浮空支撑层；251第一支撑埋层；252第二支撑埋层；253支撑顶层；260开口；270切割槽；310第一掩膜层；320第二掩膜层；410第一通孔；420第二通孔；510第一接触结构；520第二接触结构；OO＇第二通孔的中心轴。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

如背景技术所言，对电容阵列进行测试时，经常会出现部分电容失效异常的问题，导致产品良率较低。

如图1所示为通过传统制备方法形成的半导体存储器，该半导体存储器包基底100＇，基底100＇具有第一区域A1＇和第二区域A2＇；电容阵列210＇形成于第二区域A2＇的基底100＇上，导电层220＇覆盖电容阵列210＇并为电容的上电极层提供电信号；绝缘填充层230＇覆盖整体第一区域A1＇和第二区域A2＇，第一接触结构310＇贯穿绝缘填充层230＇并与第一区域A1＇接触，第二接触结构320＇贯穿绝缘填充层230＇并与导电层220＇接触。研究发现，导致电容失效的原因是部分第二接触结构320＇底部穿透电容上方的导电层220＇，使得电容的上电极层和下电极层均与第二接触结构320＇接触而使该电容失效。除此之外，还有出现第二接触结构320＇延伸至电容之间的导电层220＇内，使得导电层220＇填充不足而影响器件性能。通过进一步研究得知，导致第二接触结构320＇位置过深的原因是第一接触结构310＇和第二接触结构320＇是同步形成的，具体为：首先同时刻蚀绝缘填充层230＇，形成第一通孔和第二通孔，然后在第一通孔和第二通孔内填充导电材料，分别形成第一接触结构310＇和第二接触结构320＇。由于第一区域A1＇上方的绝缘填充层230＇的厚度大于导电层220＇上方绝缘填充层230＇的厚度，因此，在保证第一通孔刻蚀到位的情况下，第二通孔很有可能出现过刻蚀的现象，从而使得第二接触结构320＇的底部延伸深度过深。

为解决上述问题，本申请提出一种电容阵列制备方法。

如图2所示，电容阵列制备方法包括以下几个步骤：

步骤S210：提供基底，所述基底具有暴露的第一区域和第二区域。

步骤S220：在所述第二区域的所述基底上形成电容阵列和覆盖所述电容阵列的导电层，所述电容阵列的上电极层与所述导电层接触。

步骤S230：形成覆盖所述导电层和所述第一区域的绝缘填充层，覆盖所述第一区域的绝缘填充层的厚度大于覆盖所述导电层的绝缘填充层的厚度。

在经过步骤S210～步骤S230之后所形成的结构如图3a所示。其中，基底100具有相互独立的第一区域A1和第二区域A2，第一区域A1和第二区域A2的上表面均暴露在外。

在第二区域A2的基底100上形成电容阵列210并在第二区域A2形成覆盖电容阵列210的导电层220，可以理解的，电容包括下电极层、上电极层和隔离上下电极层的电容介质层，电容阵列210的上电极层与导电层220接触，以通过导电层220获取上电极电信号。此时第二区域A2上形成结构的厚度大于第一区域A1上形成结构的厚度。

在第一区域A1上方和第二区域A2上方沉积一层较厚的绝缘填充层230，此时，第一区域A1上方的绝缘填充层的厚度大于第二区域A2上方的绝缘填充层的厚度。进一步的，可通过研磨工艺对绝缘填充层230的上表面进行研磨处理，得到平坦的上表面。此时，第一区域A1对应的绝缘填充层230的厚度大于第二区域A2对应的绝缘填充层230的厚度。

在一具体的实施例中，参考图3a～图3d，介绍步骤S220的子步骤，其中，图3b为一实施例中电容阵列分布的布局俯视图，图3a中的电容阵列对应的是图3b沿EE＇剖面线的侧剖图，图3c是电容阵列整体分布的俯视图，图3d是其中部分电容的具体结构图。

上述步骤S220可包括以下几个子步骤：

步骤S221：在所述第二区域的所述基底上形成牺牲层和覆盖所述牺牲层的支撑层。

在本实施例中，形成的电容为沟槽式电容，电容是通过对沟槽进行填充形成，因此，需要先形成具有一定深度的电容孔阵列。

具体的，在开设电容孔之前，先在基底100上形成牺牲层和支撑层，牺牲层的顶面被支撑层覆盖，然后刻蚀支撑层和牺牲层，形成暴露出基底第二区域的电容孔阵列。

在本实施例中，如图3d所示，支撑层包括沉积于基底100上并与基底100接触的支撑底层240以及形成于支撑基底240上并与支撑底层间隔设置的浮空支撑层250。具体的，浮空支撑层250包括自下而上相互间隔的第一支撑埋层251、第二支撑埋层252和支撑顶层253，牺牲层形成于各支撑层之间。在后续的工艺中，牺牲层会被去除而保留支撑层，浮空支撑层250便形成格架结构以支撑电容阵列。

步骤S222：刻蚀所述支撑层和所述牺牲层，形成暴露出所述第二区域的电容孔阵列。

步骤S223：在各电容孔的内壁形成下电极层。

具体的，如图3d所示，通过沉积工艺，在电容孔阵列的各电容孔的内壁沉积一层下电极层211，位于电容孔底部的下电极层211便与第二区域A2接触。在一实施例中，第二区域A2内形成有着陆垫120且着陆垫120的上表面暴露于基底100外，电容阵列210的各下电极层与着陆垫120一一对应接触，在器件工作时，下电极层211可通过着陆垫120获取电信号。

步骤S224：在所述支撑层上形成开口，通过所述开口刻蚀并去除所述牺牲层。

具体的，由于牺牲层被支撑层覆盖，因此，需要在支撑层上开设开口，刻蚀剂通过开口与牺牲层接触以对其进行刻蚀。

在一实施例中，如图3b所示，每三个电容孔对应一个开口260。需要说明的是，在一些实施例中，在开设开口260的过程中，对支撑层进行刻蚀的同时，与开口交叠的位于电容孔侧壁的部分下电极层211也会被刻蚀掉，如图3d虚线部分所示为开设开口过程中被刻蚀掉的部分浮空支撑层250和部分下电极层211。

在一实施例中，结合图3a和图3c所示，其中，图3c为电容阵列的整体分布示意图，基底100上形成有浮空支撑层250时，基底100上的电容阵列被划分为多个子区域，各子区域之间的浮空支撑层250互不相连。具体的，在上述步骤S224中，刻蚀支撑层形成开口并刻蚀牺牲层的同时，还形成切割槽270，通过切割槽270将电容阵列切割为多个子区域，各子区域间的浮空支撑层250被切割槽270切断，由此避免浮空支撑层250在高温环境下向内收缩而使电容阵列弯曲形变的现象。

步骤S225：在所述下电极层上形成覆盖所述下电极层的电容介质层，所述下电极层和所述电容介质层均未填满所述电容孔。

具体的，如图3d所示，继续通过沉积工艺，在各电容孔的下电极层211上沉积一层电容介质层212，电容介质层212覆盖下电极层211。

步骤S226：在所述电容介质层上形成上电极层，所述下电极层、电容介质层和上电极层形成电容。

具体的，如图3d所示，继续通过沉积工艺，沉积上电极层、电容介质层212和下电极层形成电容。在一实施例中，上电极层和导电层220一体成型，即导电层220作为电容的上电极层直接与电容介质层212接触。在其他实施例中，上电极层和导电层220可为独立的两层，先沉积一层上电极层，然后再在上电极层上沉积一层导电层220。

在步骤S210～步骤S230之后，还包括：

步骤S240：在所述绝缘填充层上形成第一掩膜层，在所述第一掩膜层上开设正对所述第一区域的第一刻蚀窗口，暴露所述绝缘填充层，通过所述第一刻蚀窗口对所述绝缘填充层进行刻蚀，形成暴露出所述第一区域的第一通孔。

如图4所示，在绝缘填充层230上形成第一掩膜层310，在第一掩膜层310上开设正对第一区域A1的第一刻蚀窗口，通过第一刻蚀窗口暴露出绝缘填充层230，通过第一刻蚀窗口对绝缘填充层230进行刻蚀，形成暴露出第一区域A1的第一通孔410。

在一实施例中，由于第一通孔410具有较高的深宽比，可采用深反应离子体刻蚀，相应的，第一掩膜层310采用阻挡能力较强的硬掩膜，如氮化硅、氧化硅、氮氧化硅或碳氮化硅等硬度较强的绝缘材料。在一实施例中，当第一区域A1上覆盖有支撑底层240时，该刻蚀步骤需依次刻蚀绝缘填充层230和支撑底层240以暴露出第一区域A1。

步骤S250：沉积第二掩膜层，所述第二掩膜层填充于所述第一通孔内并覆盖所述第一通孔和所述第一掩膜层。

如图5所示，沉积一定厚度的第二掩膜层320，第二掩膜层320填充于第一通孔410内并覆盖第一通孔410和第一掩膜层310。在一实施例中，第二掩膜层320可为抗反射层，如聚合物等，以在后期便于去除。

步骤S260：在所述第二掩膜层和所述第一掩膜层上开设正对所述导电层的第二刻蚀窗口，暴露所述绝缘填充层，通过所述第二刻蚀窗口对所述绝缘填充层进行各向同性刻蚀，形成暴露出所述导电层的第二通孔。

如图6所示，在第二掩膜层320上形成光刻胶层，通过光刻胶定义出第二刻蚀窗口的位置，依次刻蚀第二掩膜层320和第一掩膜层310，形成暴露出绝缘填充层230的第二刻蚀窗口，通过第二刻蚀窗口对绝缘填充层230进行各向同性刻蚀，形成暴露出导电层220的第二通孔420。在该步骤中，对绝缘填充层230采用各向同性刻蚀，各向同性刻蚀向下的刻蚀强度弱于各向异性刻蚀，因此，采用各向同性刻蚀，可更好地控制对绝缘填充层230的向下刻蚀程度，避免过度向下刻蚀。同时，由于各向同性刻蚀可沿各个方向对绝缘填充层230进行刻蚀，使得位于绝缘填充层内的第二通孔420呈碟型，由于可以增大导电层220的暴露面积，以增大后期第二接触结构与导电层220的接触面积，提高器件电性性能。

具体的，各向同性刻蚀可采用干法刻蚀，也可采用湿法刻蚀，在本实施例中，具体采用湿法刻蚀对绝缘填充层230进行各向同性刻蚀。进一步的，绝缘填充层可包括氧化硅，湿法刻蚀的刻蚀剂可包括氢氟酸。在一实施例中，各向同性刻蚀对绝缘填充层230和第一掩膜层310的刻蚀选择比大于100:1，且各向同性刻蚀对绝缘填充层230和导电层220的刻蚀选择比大于80:1，在该步骤中，当对绝缘填充层230进行各向同性刻蚀时，基本不会刻蚀第一掩膜层310和导电层220，使得第二通孔420在第一掩膜层310中的开口宽度小于第二通孔420在绝缘填充层230中的开口宽度。具体的，还可以通过调节相关膜层如绝缘填充层230的厚度以及各向同性刻蚀的刻蚀条件来控制第二通孔420在绝缘填充层中的开口宽度。在一具体的实施例中，第二通孔420在第一掩膜层310中的开口宽度与第二通孔420在绝缘填充层230中的最大开口宽度之比的比值范围为1:1.5～1:10。

在一实施例中，如图6所示，支撑层上开设有用于释放牺牲层的开口260，第二通孔420的中心轴OO＇穿过相邻电容之间未形成该开口260的区域，即第二通孔420需要尽量避开电容以及支撑层上的开口位置，其中，避开电容，是为了在第二通孔420一旦出现过度刻蚀时防止第二接触结构同时与电容的下电极和上电极接触而使该电容失效；避开支撑层的开口，是在其他没有形成开口260的位置，支撑层可以进一步阻挡第二通孔420的刻蚀，避免第二通孔420继续向下刻蚀而影响导电层220的填充程度。

步骤S270：去除所述第二掩膜层，在所述第一通孔和所述第二通孔内填充导电材料以分别形成第一接触结构和第二接触结构。

如图7所示，先去除第二掩膜层320，通过第一通孔暴露出第一区域A1，通过第二通孔暴露出导电层220。继续沉积一层导电材料，第一通孔410内填充导电材料形成与第一区域A1接触的第一接触结构510，第二通孔420内填充导电材料形成与导电层220接触的第二接触结构520。

在一实施例中，在去除第二掩膜层320后，保留第一掩膜层310，此时，第二通孔420包括位于绝缘填充层230内的部分和第一掩膜层310内的部分，第二接触结构520的顶部尺寸依然与传统的接触结构的尺寸保持一致，以继续适配其他结构，因此，在本实施例中，只增大第二接触结构520底部尺寸，第二接触结构520顶部尺寸保持不变，因此不需要变动其他的工艺。在一实施例中，第一区域A1具有平面晶体管110，第一接触结构510具体与平面晶体管110连接。具体的，上述半导体存储器可为动态随机存储器。

在本申请中，通过上述制备方法制备半导体存储器，一方面，对第一区域上方的绝缘填充层的刻蚀和对第二区域上方的绝缘填充层的刻蚀分开进行，即形成第一通孔和第二通孔的步骤分开执行，由此避免同时刻蚀时由于两处绝缘填充层厚度不一致所导致的在第二通孔处过刻蚀的现象，从而避免第二接触结构底部延伸深度过深并穿透导电层、与电容的下电极层接触而使该电容失效。另一方面，第二通孔的刻蚀采用各向同性刻蚀，各向同性刻蚀向下的刻蚀强度弱于各向异性刻蚀，可以更好地控制向下刻蚀的程度，避免刻穿导电层，且通过各向同性刻蚀所得到的第二通孔呈碟型，使得第二接触结构与导电层具有较大的接触面积，也有利于提升电性效果。

本申请还涉及一种通过上述方法制备而成的半导体存储器，如图7所示，该半导体存储器包括：

基底100，基底100具有第一区域A1和第二区域A2；

电容阵列210，电容阵列210形成于第二区域A2的基底100上，可以理解的，电容阵列中的各电容均包括下电极层、电容介质层和上电极层；

导电层220，覆盖于第二区域A2上的电容阵列210；

绝缘填充层230，覆盖导电层220以及第一区域A1，覆盖第一区域A1的绝缘填充层的厚度大于覆盖导电层220的绝缘填充层的厚度；

第一掩膜层310，第一掩膜层310为硬掩膜且覆盖绝缘填充层230；

第一接触结构510，依次穿透正对第一区域A1的第一掩膜层310和绝缘填充层230并延伸至第一区域A1处，以与第一区域A1接触；

第二接触结构520，依次穿透正对导电层220的第一掩膜层310和绝缘填充层230并延伸至导电层220处，以与导电层220接触，其中，第二接触结构520位于绝缘填充层230内的部分呈碟型，且第二接触结构520位于第一掩膜层310内的宽度与位于绝缘填充层230内的最大宽度之比的比值范围为1:1.5～1:10。

进一步的，第一区域A1内形成有暴露的平面晶体管110，第二区域A2形成有暴露的着陆垫120，上述电容阵列210的各下电极层与着陆垫120一一对应接触，上述第一接触结构510与平面晶体管110连接。

上述半导体存储器，由于第二接触接触结构底部宽度较大，呈碟型，使得第二接触结构与导电层具有较大的接触面积，也有利于提升电性效果。同时，第二接触结构顶部开口与传统接触结构的开口相当，依然适配于后续的设计，即使对第二接触结构的形态进行了改进，但是并不影响后续工艺制程。

以上实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种半导体存储器制备方法 ，其特征在于，包括：

提供基底，所述基底具有暴露的第一区域和第二区域；

在所述第二区域的所述基底上形成电容阵列和覆盖所述电容阵列的导电层，所述电容阵列的上电极层与所述导电层接触；

形成覆盖所述导电层和所述第一区域的绝缘填充层，覆盖所述第一区域的绝缘填充层的厚度大于覆盖所述导电层的绝缘填充层的厚度；

在所述绝缘填充层上形成第一掩膜层，在所述第一掩膜层上开设正对所述第一区域的第一刻蚀窗口，暴露所述绝缘填充层，通过所述第一刻蚀窗口对所述绝缘填充层进行刻蚀，形成暴露出所述第一区域的第一通孔；

沉积第二掩膜层，所述第二掩膜层覆盖所述第一通孔和所述第一掩膜层；

在所述第二掩膜层和所述第一掩膜层上开设正对所述导电层的第二刻蚀窗口，暴露所述绝缘填充层，通过所述第二刻蚀窗口对所述绝缘填充层进行各向同性刻蚀，形成暴露出所述导电层的第二通孔；所述各向同性刻蚀对所述绝缘填充层和所述第一掩膜层的刻蚀选择比大于100:1，所述各向同性刻蚀对所述绝缘填充层和所述导电层的刻蚀选择比大于80:1；

去除所述第二掩膜层，在所述第一通孔和所述第二通孔内填充导电材料以分别形成第一接触结构和第二接触结构；所述第二通孔在第一掩膜层中的开口宽度与所述第二通孔在所述绝缘填充层中的最大开口宽度之比的比值范围为1:1.5~1:10。

2.如权利要求1所述的制备方法，其特征在于，所述第一掩膜层为硬掩膜层，所述第二掩膜层为抗反射层。

3.如权利要求1所述的制备方法，其特征在于，所述各向同性刻蚀为湿法刻蚀。

4.如权利要求3所述的制备方法，其特征在于，所述绝缘填充层包括氧化硅，所述湿法刻蚀的刻蚀剂包括氢氟酸。

5.如权利要求1所述的制备方法，其特征在于，所述形成覆盖所述导电层和所述第一区域的绝缘填充层，包括：

在所述导电层和所述第一区域上沉积一层绝缘填充层；

通过研磨工艺对所述绝缘填充层的上表面进行平坦化处理。

6.如权利要求1所述的制备方法，其特征在于，所述第二区域上形成有支撑所述电容阵列的支撑层，所述支撑层上开设有开口，所述第二通孔的中心轴穿过相邻电容之间未形成所述开口的区域。

7.如权利要求6所述的制备方法，其特征在于，所述支撑层包括至少一层与所述基底间隔的浮空支撑层，所述电容阵列划分为多个子区域，各所述子区域间的所述浮空支撑层互不相连。

8.如权利要求1所述的制备方法，其特征在于，所述第一区域具有平面晶体管结构，所述第一接触结构与所述平面晶体管结构连接。

9.一种半导体存储器，其特征在于，采用权利要求1-8任一项所述的制备方法制备而成，所述半导体存储器包括：

基底，所述基底具有暴露的第一区域和第二区域；

电容阵列，形成于所述第二区域的所述基底上；

导电层，覆盖所述第二区域上的电容阵列；

绝缘填充层，覆盖所述导电层和所述第一区域，覆盖所述第一区域的绝缘填充层的厚度大于覆盖所述导电层的绝缘填充层的厚度；

第一掩膜层，覆盖所述绝缘填充层，所述第一掩膜层为硬掩膜；

第一接触结构，依次穿透正对所述第一区域的所述第一掩膜层和所述绝缘填充层并与所述第一区域接触；

第二接触结构，依次穿透正对所述导电层的所述第一掩膜层和所述绝缘填充层并与所述导电层接触，所述第二接触结构位于所述绝缘填充层内的部分呈碟型，所述第二接触结构位于第一掩膜层内的宽度与位于所述绝缘填充层内的最大宽度之比的比值范围为1:1.5~1:10。

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