CN114171464A - 半导体结构及其制作方法 - Google Patents
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Abstract
本发明实施例提供一种半导体结构及其制作方法，半导体结构的制作方法包括：提供衬底，衬底包括相邻的阵列区和外围区，阵列区包括与外围区相连的缓冲区；在衬底上形成依次层叠的第一介质层、第一支撑层、第二介质层、第二支撑层以及第三介质层，第一支撑层至少位于外围区，且覆盖所述第一介质层顶面和侧壁，第二介质层覆盖第一支撑层和衬底，第二支撑层以及第三介质层位于阵列区和外围区；在缓冲区内形成至少贯穿第三介质层以及第二支撑层的凹槽型下电极，凹槽型下电极的底面位于第一介质层内或者位于第二介质层内；采用湿法刻蚀工艺去除第三介质层；在去除第三介质层之后刻蚀外围区的第二支撑层。本发明有利于避免外围区的衬底受到损伤。
Description
技术领域
本发明实施例涉及半导体领域，特别涉及一种半导体结构及其制作方法。
背景技术
随着半导体结构尺寸微缩，要增大或保持单个电容结构的电容值变得越来越困难。在使用同一介电层材料时，只有增加电极板表面积或减薄介电层厚度才能实现电容值的增加。
目前，电容结构通常采用具有支撑层的双面电容结构，在形成双面电容结构的过程中，经常会出现因电容阵列边缘尺寸效应以及刻蚀负载效应而形成的刻蚀缺陷。
发明内容
本发明实施例提供了一种半导体结构及其制作方法，有利于避免外围区的衬底受到损伤。
为解决上述问题，本发明实施例提供一种半导体结构的制作方法，包括：提供衬底，所述衬底包括相邻的阵列区和外围区，所述阵列区包括与所述外围区相连的缓冲区；在所述衬底上形成依次层叠的第一介质层、第一支撑层、第二介质层、第二支撑层以及第三介质层，所述第一支撑层至少位于所述外围区，且覆盖所述第一介质层顶面和侧壁，所述第二介质层覆盖所述第一支撑层和所述衬底，所述第二支撑层以及所述第三介质层位于所述阵列区和所述外围区；在所述缓冲区内形成至少贯穿所述第三介质层以及所述第二支撑层的凹槽型下电极，所述凹槽型下电极的底面位于所述第一介质层内或者位于所述第二介质层内；采用湿法刻蚀工艺去除所述第三介质层；在去除所述第三介质层之后刻蚀所述外围区的所述第二支撑层。
另外，所述阵列区包括位于中心的功能区和位于边缘的所述缓冲区；形成所述第一介质层和所述第一支撑层的工艺步骤包括：形成位于缓冲区和外围区的所述第一介质层和覆盖所述第一介质层顶面的第一顶部支撑层；形成覆盖所述第一介质层侧壁的第一侧壁支撑层，所述第一顶部支撑层和所述第一侧壁支撑层构成所述第一支撑层。
另外，在刻蚀所述第二支撑层之后，去除所述第二介质层。
另外，所述衬底内具有导电结构；在去除所述第二介质层之后，形成覆盖所述凹槽型下电极内壁和外壁的上电极；形成第一导电插塞和第二导电插塞，所述第一导电插塞与所述上电极电连接，所述第二导电插塞与所述外围区的所述导电结构电连接。
另外，采用沉积工艺形成覆盖所述第一支撑层表面、所述第二支撑层表面以及所述凹槽型下电极表面的上电极膜；去除所述外围区的所述上电极膜，形成上电极；采用沉积工艺，形成位于所述阵列区和所述外围区的隔离层；形成贯穿所述隔离层的所述第一导电插塞和所述第二导电插塞，所述隔离层隔离所述上电极和所述第二导电插塞。如此，有利于避免上电极与第二导电插塞接触，保证信号的有序传输。
另外，所述阵列区包括位于中心的功能区和位于边缘的所述缓冲区；在同一形成工艺下，形成位于所述缓冲区和所述功能区的所述凹槽型下电极，在所述阵列区朝向所述外围区的方向上，所述功能区的所述凹槽型下电极的开口宽度大于所述缓冲区的所述凹槽型下电极的开口宽度。
另外，在形成所述第三介质层之后，形成覆盖所述第三介质层的第三支撑层；去除所述第三介质层的工艺步骤包括：刻蚀所述第三支撑层以形成第一开口，通过所述第一开口刻蚀去除所述第三介质层。
相应地，本发明实施例还提供一种半导体结构，包括：衬底，所述衬底包括相邻的阵列区和外围区，所述阵列区包括与所述外围区相连的缓冲区；第一介质层、第一支撑层和第二支撑层，所述第一支撑层位于所述外围区，所述第一支撑层覆盖所述第一介质层顶面和侧壁，所述第二支撑层位于所述阵列区，所述第二支撑层高于所述第一支撑层；凹槽型下电极，所述凹槽型下电极位于所述缓冲区内，所述凹槽型下电极贯穿所述第二支撑层，所述凹槽型下电极的底面位于所述第一介质层内，或者，位于所述第一支撑层远离所述第一介质层的一侧且低于所述第二支撑层。
另外，所述第一介质层位于所述缓冲区，所述凹槽型下电极的底面位于所述第一介质层内。
另外，所述凹槽型下电极的底面位于所述第一介质层内，在垂直于所述衬底表面的方向上，位于所述第一介质层内的部分所述凹槽型下电极的厚度为90nm～110nm。
另外，所述半导体结构还包括：上电极，所述上电极覆盖所述凹槽型下电极内壁和外壁；第一导电插塞，与所述上电极电连接；第二导电插塞，贯穿所述第一支撑层与所述第一介质层，并与所述外围区的至少一所述导电结构电连接。
另外，所述半导体结构还包括：第三支撑层，所述第三支撑层位于所述阵列区且高于所述第二支撑层，所述凹槽型下电极贯穿所述第三支撑层；隔离层，位于所述阵列区和所述外围区，所述第一导电插塞和所述第二导电插塞贯穿所述隔离层。
与现有技术相比，本发明实施例提供的技术方案具有以下优点：
上述技术方案中，第一支撑层隔离第一介质层和第二介质层，若凹槽型下电极底部具有缺陷而刻蚀液可以通过该缺陷渗漏，在刻蚀第三介质层的过程中，第一介质层和第二介质层中仅一者会被渗漏的刻蚀液刻蚀而形成空洞，也就是说，外围区的第二支撑层和衬底之间，第一介质层和第二介质层中至少一者是完好的，如此，在刻蚀去除外围区的第二支撑层时，刻蚀液不会因空洞的存在而与外围区的衬底直接接触，从而避免外围区的衬底受到损伤。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制。
图1至图4为半导体结构的制作方法各步骤对应的剖面结构示意图；
图5至图21为本发明一实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
具体实施方式
图1至图4为半导体结构的制作方法各步骤对应的剖面结构示意图。
参考图1和图2，在阵列区102形成暴露导电结构101的电容槽106，电容槽106用于形成凹槽型下电极15。
衬底10可划分为阵列区102和外围区103，阵列区102包括位于中心的功能区104和位于边缘的缓冲区105，导电结构101位于衬底10内。
在形成电容槽106的过程中，由于边缘尺寸效应，在阵列区102朝向外围区103的方向上，电容槽106的顶部开口宽度d1逐渐减小；同时，由于刻蚀负载效应，位于缓冲区105的电容槽106的刻蚀深度较浅，即电容槽106的底面可能位于衬底10内而不暴露出导电结构，也可能位于第一介质层11内。
此外，在进行沉积工艺以形成凹槽型下电极15的过程中，由于缓冲区105的电容槽106的顶部开口宽度d1较小，深宽比较大，电极材料难以均匀覆盖电容槽106的任意表面，因此缓冲区105的凹槽型下电极15可能存在沉积厚度异常问题。具体可表现为，凹槽型下电极15底部因沉积厚度不均而形成孔洞，位于凹槽型下电极15内侧的刻蚀液可通过孔洞流动至凹槽型下电极15外侧。
参考图3，刻蚀第二支撑层14以形成第一开口141，通过第一开口141去除第二介质层13(参考图2)。
由于在刻蚀第二介质层13的过程中，缓冲区105内具有顶部被暴露的凹槽型下电极15，且部分凹槽型下电极15的底面位于第一介质层11内，因此，刻蚀第二介质层13的刻蚀液会通过凹槽型下电极15的底部孔洞与第一介质层11接触并进行刻蚀，从而在第一介质层11内形成渗漏空洞111。渗漏空洞111可贯穿第一介质层11。
参考图4，刻蚀第一支撑层12以形成第二开口121。
在形成第二开口121的过程中，需要刻蚀位于阵列区102和外围区103的第二支撑层12。由于渗漏空洞111贯穿第一介质层11而暴露衬底10，因此，刻蚀液在刻穿外围区103的第二支撑层12之后，会通过渗漏空洞111流动至衬底10表面，继续刻蚀衬底10，从而造成衬底10的局部过刻蚀，甚至导致导电结构101金属层剥落。
为解决上述问题，本发明实施提供一种半导体结构及其制作方法，通过设置第一支撑层，将第二支撑层和衬底之间的介质层隔离为两层；进一步地，通过调整第一支撑层与凹槽型下电极底面的位置关系，使得从凹槽型下电极底部孔洞中流出的刻蚀液仅会与其中一层介质层接触，即使得渗漏空洞仅会存在于一层介质层中。如此，在刻蚀第二支撑层的过程中，即便第二支撑层被刻穿，刻蚀液也不会直接与衬底接触，而是会被结构完整的第一介质层或第二介质层隔离，从而保证外围区的衬底和导电结构的结构完整性和功能完整性。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本申请而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本申请所要求保护的技术方案。
图5至图21为本发明一实施例提供的半导体结构的制作方法各步骤对应的结构示意图。
参考图5，提供衬底20和位于衬底20上的第一介质膜210和第一支撑膜221。
衬底20包括相邻的阵列区202和外围区203，阵列区202包括位于中心的功能区204和位于边缘的缓冲区205。衬底20内具有导电结构201，导电结构201位于功能区204、缓冲区205以及外围区203。
本实施例中，衬底20和第一支撑膜221的材料包括氮化硅，衬底20内的氮化硅可作为隔离结构，起到电隔离作用；第一介质膜210的材料包括二氧化硅；导电结构201可以是位于衬底20内的导电接触区域，例如有源区，也可以是独立的由金属材料构成的导电插塞，例如钨块。
参考图6至图8，形成第一介质层21和第一支撑层22。
具体地，参考图6，去除功能区204的第一介质膜210以及第一支撑膜221，剩下的第一介质膜210作为第一介质层21，剩下的第一支撑膜221作为第一顶部支撑层220。
本实施例中，第一顶部支撑层220不仅位于外围区203，还位于缓冲区205，第一顶部支撑层220能够为后续形成于缓冲区205的凹槽型下电极提供支撑，避免凹槽型下电极因为缺少支撑而断裂形成缺陷。
参考图7，采用沉积工艺，形成覆盖衬底20表面、第一介质层21侧壁以及第一顶部支撑膜220顶面的第二支撑膜222。
参考图8，采用无掩膜干法刻蚀工艺，去除覆盖衬底20表面以及覆盖第一顶部支撑层220顶面的第二支撑膜222(参考图7)，剩下的第二支撑膜222作为第一侧壁支撑层(未标示)，第一顶部支撑层220(参考图7)和第一侧壁支撑层构成第一支撑层22。
由于第一支撑层22覆盖第一介质层21顶面和侧壁，因此第一支撑层22能够对第一介质层21和后续形成的第二介质层进行有效隔离，从而避免在渗漏的刻蚀液同时刻蚀第一介质层21和第二介质层，保证其中一层介质层可起到隔离刻蚀液的作用；同时，避免在去除第二介质层的过程中，对第一介质层21造成过刻蚀，从而保证第一介质层21的结构完整性。
结构完好的第一介质层21可作为半导体结构的额外支撑结构，起到支撑凹槽型下电极和导电插塞的作用，凹槽型下电极位于缓冲区205，导电插塞位于外围区203；此外，第一介质层21结构完整，有利于避免上电极材料沉积于第一支撑层22和衬底20之间，无需设置额外的上电极材料清洗步骤，也无需重新形成用于电隔离上电极和导电插塞的介质层，有利于减少工艺步骤和缩短工艺周期。
参考图9和图10，形成第二介质层23，并对第二介质层23进行离子掺杂。
本实施例中，掺杂后的第二介质层23在湿法刻蚀工艺下的刻蚀速率高于掺杂前的第二介质层23。如此，有利于缩短第二介质层23的刻蚀时间，提高半导体结构的制作效率。
参考图11，依次形成第二支撑层24、第三介质层25和第三支撑层26；形成位于功能区204和缓冲区205的电容槽261。
第二支撑层24和第三支撑层26的材料包括氮化硅，第三介质层25的材料包括二氧化硅。
由于边缘尺寸效应和刻蚀负载效应，功能区204的电容槽261可暴露出衬底20内的导电结构201，而缓冲区205的电容槽261的底面与导电结构201之间具有间距，具体地，缓冲区205的电容槽261的底面位于衬底20、第一介质层21或第二介质层23内。
本实施例中，缓冲区205的电容槽261的底面位于衬底20内或第一介质层21内。如此，当刻蚀液发生渗漏时，仅会在第一介质层21内形成渗漏空洞，第二介质层23可保持完好，第二介质层23可阻隔刻蚀第二支撑层24的刻蚀液，避免刻蚀液刻蚀第一支撑层22，保证第一支撑层22可对缓冲区205的凹槽型下电极起到支撑作用。
在其他实施例中，缓冲区的电容槽的底面位于衬底内或第二介质层内。需要说明的是，这一实施例是建立在底面位于衬底内的凹槽型下电极不会发生渗漏的基础上，当底面位于衬底内的凹槽型下电极也会发生渗漏时，将缓冲区的凹槽型下电极的底面限定在衬底内或第一介质层内，有利于避免第一介质层和第二介质层内都形成渗漏空洞，从而避免刻蚀液刻穿第一支撑层，进而与衬底接触，进而保证衬底和导电结构具有预设性能。
本实施例中，在垂直于衬底20表面的方向上，位于第一介质层21内的部分电容槽261的厚度d2为90nm～110nm，例如为95nm、100nm或105nm。由于孔洞缺陷通常是位于凹槽型下电极的底部拐角区域，因此需要控制凹槽型下电极侧壁的孔洞也位于第一介质层21内，即孔洞的分布区域厚度小于等于厚度d2，才能保证渗漏的刻蚀液仅刻蚀第一介质层21，进而保证第二介质层23具有较好的结构完整性。
本实施例中，厚度d2为电容槽261底面与第一支撑层22第一表面221之间的垂直间距，不包括第一支撑层22自身的厚度，即没有考虑第一支撑层22对凹槽型下电极侧壁孔洞的封堵效果；在其他实施例中，考虑第一支撑层的厚度因素，即高度差为电容槽底面与第一支撑层顶面之间的间距，如此，有利于提高第一支撑层的位置灵活性，降低第一支撑层的位置精度要求，增加工艺可行性。
参考图12，在同一形成工艺下，形成位于缓冲区205和功能区204的凹槽型下电极262。
在形成凹槽型下电极262的过程中，由于缓冲区205的电容槽261顶部开口宽度d1较小，深宽比较大，因此采用沉积工艺沉积电极材料可能存在沉积厚度不均匀以及形成孔洞等问题，孔洞问题通常出现在凹槽型下电极262底部拐角区域，顶部开口宽度d1越小，孔洞问题越严重。
凹槽型下电极262具有电极槽262a，刻蚀液可通过电极槽262a以及孔洞与第一介质层21接触，从而刻蚀第一介质层21。
参考图13，形成掩膜层27，以对第三支撑层26进行图案化刻蚀。
掩膜层27包括硬掩膜层271和光刻胶层272，光刻胶层272具有图案化开口272a，图案化开口272a用于定义第三支撑层26的待刻蚀区域。
本实施例中，在垂直于衬底20表面的方向上，图案化开口272a的正投影与部分凹槽型下电极262的正投影重合，光刻胶层272的正投影与底面位于第一介质层21内的凹槽型下电极262的正投影重合。如此，有利于保证在刻蚀第三支撑层26之后，剩余的掩膜层27可封堵特定凹槽型下电极262的顶部开口。
参考图14，刻蚀第三支撑层26形成第一开口260。
本实施例中，在形成第一开口260之后，去除光刻胶层272(参考图13)，保留硬掩膜层271，剩余的硬掩膜层271用于封堵凹槽型下电极262的顶部开口，避免后续刻蚀第三介质层25时，刻蚀液通过电极槽262a和底部孔洞与第一介质层21接触，从而保证第一介质层21具有较好的结构完整性。
本实施例中，第一开口260暴露出部分凹槽型下电极262的电极槽262a；在其他实施例中，在垂直于衬底表面的方向上，第一开口的正投影与凹槽型下电极的正投影不重合，如此，有利于避免刻蚀第三介质层的刻蚀液进入任一凹槽型下电极的电极槽，从而进一步保证第一介质层和第二介质层的结构完整性。
参考图15和图16，去除第三介质层25(参考图14)以及刻蚀第二支撑层24形成第二开口241。
在去除第三介质层25的过程中，由于硬掩膜层271的封堵，刻蚀液不会进入特定凹槽型下电极262的电极槽262a，也不会通过底部孔洞刻蚀第一介质层21，因此，第一介质层21具有较好的结构完整性。
本实施例中，可采用无掩膜干法刻蚀工艺同时刻蚀第二支撑层24和剩余的硬掩膜层271，以去除硬掩膜层271以及形成位于阵列区202和外围区203的第二开口241。由于第二介质层23顶面与凹槽型下电极262顶面的高度差较大，后续湿法刻蚀第二介质层23时，刻蚀液进入电极槽262a的可能性较小，因此，在刻蚀第二介质层23时，可去除剩余的硬掩膜层271。
本实施例中，在去除外围区203的第二支撑层24的过程中，由于第二介质层23具有较好的结构完整性，且第二介质层23与第二支撑层24具有较大的刻蚀选择比，因此第二介质层23能够有效隔离刻蚀第二支撑层24的刻蚀液，避免刻蚀液与衬底20接触，从而保证衬底20和导电结构201具有良好性能。
参考图17，去除第二介质层23(参考图16)。
本实施例中，由于第一支撑层22的隔离，去除第二介质层23的过程中不会对第一介质层21造成额外刻蚀。需要说明的是，设置缓冲区205内的电容结构通常只是为了让半导体结构整体逻辑正确或保证功能区204的电容结构正常，缓冲区205的电容结构本身一般不起到数据存储的作用，因此，第一介质层21位于缓冲区205内不会影响半导体结构的性能。
参考图18至图20，形成介电层263和上电极264。
本实施例中，可采用沉积工艺形成覆盖凹槽型下电极262表面的介电层263，以及采用沉积工艺形成覆盖第一介质层21、第一支撑层22、介电层263、第二支撑层24和第三支撑层26表面的上电极膜264a，在形成上电极膜264a之后，去除位于外围区203的上电极膜264a，形成上电极264，避免上电极264与后续形成的第二导电插塞电接触。
参考图21，形成隔离层28、第一导电插塞291以及第二导电插塞292。
本实施例中，在形成上电极264之后，可采用沉积工艺形成覆盖上电极264顶面和填充外围区203的隔离层28；在形成隔离层28之后，形成贯穿隔离层28并与上电极264电连接的第一导电插塞291，以及形成贯穿隔离层28并与外围区203的导电结构201连接的第二导电插塞。
本实施例中，通过在外围区形成第一支撑层，将第二支撑层和衬底之间的介质层分为两层，且使得凹槽型下电极的底面位于第一介质层或第二介质层内，从而保证渗漏形成的刻蚀液仅能在其中一层介质层内形成渗漏空洞，进而使得另一层介质层有效隔离刻蚀第二支撑层的刻蚀液。
相应地，本发明实施例还提供一种半导体结构，可采用上述半导体结构的制作方法制成。
参考图21，半导体结构包括：衬底20，衬底包括相邻的阵列区202和外围区203，阵列区203包括与外围区203相连的缓冲区205；第一介质层21、第一支撑层22和第二支撑层24，第一支撑层22位于外围区203，第一支撑层22覆盖第一介质层21顶面和侧壁，第二支撑层24位于阵列区202，第二支撑层24高于第一支撑层22；凹槽型下电极262，凹槽型下电极262位于缓冲区205内，凹槽型下电极262贯穿第二支撑层24，凹槽型下电极262的底面位于第一介质层21内，或者，位于第一支撑层22远离第一介质层21的一侧且低于第二支撑层24。
本实施例中，第一介质层21位于缓冲区205，凹槽型下电极262的底面位于第一介质层21内。
本实施例中，凹槽型下电极262的底面位于第一介质层21内，在垂直于衬底20表面的方向上，位于第一介质层21内的部分凹槽型下电极262的厚度为90nm～110nm，例如95nm、100nm或105nm。
本实施例中，半导体结构还包括：上电极264，上电极264覆盖凹槽型下电极264内壁和外壁，形成双面电容结构，上电极264与凹槽型下电极262之间具有介电层263；第一导电插塞291，与上电极264电连接；第二导电插塞292，贯穿第一支撑层22与第一介质层21，并与外围区203的至少一导电结构201电连接。
本实施例中，半导体结构还包括：第三支撑层26，第三支撑层26位于阵列区202且高于第二支撑层24，凹槽型下电极262贯穿第三支撑层26；隔离层28，位于阵列区202和外围区203，第一导电插塞291和第二导电插塞292贯穿隔离层292。
本实施例中，提供一种半导体结构，该半导体结构包括位于外围区的第一支撑层，第一支撑层可用于限定从凹槽型下电极底部流出的刻蚀液的刻蚀范围，从而保证其他区域的结构的完整性，进而起到保护衬底的目的。
本领域的普通技术人员可以理解，上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各自更动与修改，因此本发明的保护范围应当以权利要求限定的范围为准。
Claims (12)
1.一种半导体结构的制作方法，其特征在于，包括：
提供衬底，所述衬底包括相邻的阵列区和外围区，所述阵列区包括与所述外围区相连的缓冲区；
在所述衬底上形成依次层叠的第一介质层、第一支撑层、第二介质层、第二支撑层以及第三介质层，所述第一支撑层至少位于所述外围区，且覆盖所述第一介质层顶面和侧壁，所述第二介质层覆盖所述第一支撑层和所述衬底，所述第二支撑层以及所述第三介质层位于所述阵列区和所述外围区；
在所述缓冲区内形成至少贯穿所述第三介质层以及所述第二支撑层的凹槽型下电极，所述凹槽型下电极的底面位于所述第一介质层内或者位于所述第二介质层内；
采用湿法刻蚀工艺去除所述第三介质层；
在去除所述第三介质层之后刻蚀所述外围区的所述第二支撑层。
2.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述阵列区包括位于中心的功能区和位于边缘的所述缓冲区；形成所述第一介质层和所述第一支撑层的工艺步骤包括：形成位于缓冲区和外围区的所述第一介质层和覆盖所述第一介质层顶面的第一顶部支撑层；形成覆盖所述第一介质层侧壁的第一侧壁支撑层，所述第一顶部支撑层和所述第一侧壁支撑层构成所述第一支撑层。
3.根据权利要求1所述的半导体结构的制作方法，其特征在于，在刻蚀所述第二支撑层之后，去除所述第二介质层。
4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述衬底内具有导电结构；在去除所述第二介质层之后，形成覆盖所述凹槽型下电极内壁和外壁的上电极；形成第一导电插塞和第二导电插塞，所述第一导电插塞与所述上电极电连接，所述第二导电插塞与所述外围区的所述导电结构电连接。
5.根据权利要求4所述的半导体结构的制作方法，其特征在于，采用沉积工艺形成覆盖所述第一支撑层表面、所述第二支撑层表面以及所述凹槽型下电极表面的上电极膜；去除所述外围区的所述上电极膜，形成上电极；采用沉积工艺，形成位于所述阵列区和所述外围区的隔离层；形成贯穿所述隔离层的所述第一导电插塞和所述第二导电插塞，所述隔离层隔离所述上电极和所述第二导电插塞。
6.根据权利要求1所述的半导体结构的制作方法，其特征在于，所述阵列区包括位于中心的功能区和位于边缘的所述缓冲区；在同一形成工艺下，形成位于所述缓冲区和所述功能区的所述凹槽型下电极，在所述阵列区朝向所述外围区的方向上，所述功能区的所述凹槽型下电极的开口宽度大于所述缓冲区的所述凹槽型下电极的开口宽度。
7.根据权利要求1所述的半导体结构的制作方法，其特征在于，在形成所述第三介质层之后，形成覆盖所述第三介质层的第三支撑层；去除所述第三介质层的工艺步骤包括：刻蚀所述第三支撑层以形成第一开口，通过所述第一开口刻蚀去除所述第三介质层。
8.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括相邻的阵列区和外围区，所述阵列区包括与所述外围区相连的缓冲区；
第一介质层、第一支撑层和第二支撑层，所述第一支撑层位于所述外围区，所述第一支撑层覆盖所述第一介质层顶面和侧壁，所述第二支撑层位于所述阵列区，所述第二支撑层高于所述第一支撑层；
凹槽型下电极，所述凹槽型下电极位于所述缓冲区内，所述凹槽型下电极贯穿所述第二支撑层，所述凹槽型下电极的底面位于所述第一介质层内，或者，位于所述第一支撑层远离所述第一介质层的一侧且低于所述第二支撑层。
9.根据权利要求8所述的半导体结构，其特征在于，所述第一介质层位于所述缓冲区，所述凹槽型下电极的底面位于所述第一介质层内。
10.根据权利要求8所述的半导体结构，其特征在于，所述凹槽型下电极的底面位于所述第一介质层内，在垂直于所述衬底表面的方向上，位于所述第一介质层内的部分所述凹槽型下电极的厚度为90nm～110nm。
11.根据权利要求8所述的半导体结构，其特征在于，还包括：上电极，所述上电极覆盖所述凹槽型下电极内壁和外壁；第一导电插塞，与所述上电极电连接；第二导电插塞，贯穿所述第一支撑层与所述第一介质层，并与所述外围区的至少一所述导电结构电连接。
12.根据权利要求11所述的半导体结构，其特征在于，还包括：第三支撑层，所述第三支撑层位于所述阵列区且高于所述第二支撑层，所述凹槽型下电极贯穿所述第三支撑层；隔离层，位于所述阵列区和所述外围区，所述第一导电插塞和所述第二导电插塞贯穿所述隔离层。
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