CN116801611A - 存储器、半导体结构及其制备方法 - Google Patents

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Abstract

本公开涉及半导体技术领域，主要涉及一种存储器、半导体结构及其制备方法，本公开的制备方法包括：提供衬底，衬底包括并排分布的阵列区和外围区，阵列区形成有隔离层、导电接触塞及多个间隔分布的位线结构，位线结构沿垂直于衬底的方向延伸，隔离层覆盖位线结构的侧壁，导电接触塞形成于相邻位线结构之间的隔离层围成的区域；外围区形成有堆叠膜层；形成覆盖位线结构、隔离层、导电接触塞及堆叠膜层的掩膜层；蚀刻掩膜层，以露出隔离层的顶部。本公开的制备方法可降低外围区损伤风险，提高产品良率。

Description

存储器、半导体结构及其制备方法
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种存储器、半导体结构及其制备方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。
现有动态随机存储器包括阵列区和外围区，然而，在对阵列区进行图形化工艺的过程中，受制备工艺影响，易使外围区出现结构异常，致使器件良率降低。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
本公开的目的在于克服上述现有技术的不足，提供一种存储器件、半导体结构及其制备方法，可降低外围区损伤风险，提高产品良率。
根据本公开的一个方面，提高一种半导体结构的制备方法，包括：
提供衬底，所述衬底包括并排分布的阵列区和外围区，所述阵列区形成有隔离层、导电接触塞及多个间隔分布的位线结构，所述位线结构沿垂直于所述衬底的方向延伸，所述隔离层覆盖所述位线结构的侧壁，所述导电接触塞形成于相邻所述位线结构之间的所述隔离层围成的区域；所述外围区形成有堆叠膜层；
形成覆盖所述位线结构、所述隔离层、所述导电接触塞及所述堆叠膜层的掩膜层；
蚀刻所述掩膜层，以露出所述隔离层的顶部。
在本公开的一种示例性实施例中，所述掩膜层包括一层或多层子膜层，所述蚀刻所述掩膜层，以露出所述隔离层的顶部，包括：
对所述子膜层进行多次蚀刻，直至露出所述隔离层的顶部。
在本公开的一种示例性实施例中，所述隔离层包括第一隔离层和第二隔离层，所述第一隔离层覆盖于所述位线结构的侧壁，所述第二隔离层覆盖于所述第一隔离层的表面，所述导电接触塞形成于相邻所述位线结构之间的所述第二隔离层围成的区域；所述堆叠膜层包括多个驱动电路和分隔各所述驱动电路的绝缘层，所述掩膜层覆盖所述绝缘层及所述驱动电路的表面；所述蚀刻所述掩膜层，以露出所述隔离层的顶部，包括：
去除位于所述位线结构、所述第一隔离层、所述第二隔离层及所述导电接触塞表面的所述掩膜层。
在本公开的一种示例性实施例中，所述制备方法还包括：
去除所述第一隔离层，以在所述位线结构和所述第二隔离层之间形成空隙；
形成覆盖所述空隙的开口的封闭层。
在本公开的一种示例性实施例中，所述掩膜层包括多层所述子膜层，所述形成覆盖所述位线结构、所述隔离层、所述导电接触塞及所述堆叠膜层的掩膜层，包括：
在所述位线结构、所述隔离层、所述导电接触塞及所述堆叠膜层共同构成的结构的表面形成第一预设厚度的第一子膜层；
在所述第一子膜层的表面形成第二预设厚度的第二子膜层。
在本公开的一种示例性实施例中，所述第一预设厚度为2nm～4nm，所述第二预设厚度为3nm～6nm。
在本公开的一种示例性实施例中，所述第一子膜层和所述第二子膜层的材料相同。
在本公开的一种示例性实施例中，每两个相邻分布的所述位线结构之间分布一个所述导电接触塞，各所述导电接触塞呈阵列分布。
在本公开的一种示例性实施例中，所述去除位于所述位线结构、所述第一隔离层、所述第二隔离层及所述导电接触塞表面的所述掩膜层，包括：
在所述掩膜层的表面形成光阻层；
对所述光阻层进行曝光并显影，以形成显影区，所述显影区露出位于所述阵列区的所述掩膜层；
在所述显影区对所述掩膜层进行干法蚀刻，以去除位于所述阵列区的所述掩膜层。
在本公开的一种示例性实施例中，所述去除所述第一隔离层，以在所述位线结构和所述第二隔离层之间形成空隙，包括：
采用干法蚀刻工艺去除位于所述第一隔离层顶部的所述第二隔离层，以露出所述第一隔离层的顶部；
采用干法蚀刻工艺去除所述第一隔离层。
在本公开的一种示例性实施例中，所述干法蚀刻包括等离子体蚀刻。
在本公开的一种示例性实施例中，所述干法蚀刻的蚀刻气体为HF。
在本公开的一种示例性实施例中，所述掩膜层的材料为氮化硅。
根据本公开的一个方面，提供一种半导体结构，包括：
衬底，所述衬底包括并排分布的阵列区和外围区，所述阵列区上形成有多个间隔分布的位线结构、与所述位线结构的侧壁同向延伸的第二隔离层及位于所述第二隔离层和所述位线结构的侧壁之间的空隙，相邻所述位线结构之间的所述第二隔离层围成的区域形成有导电接触塞；所述外围区上形成有堆叠膜层；
掩膜层，覆盖于所述堆叠膜层的表面；
封闭层，覆盖所述空隙的开口。
根据本公开的一个方面，提供一种存储器，包括上述任意一项所述的半导体结构。
本公开的存储器件、半导体结构及其制备方法，一方面，可通过隔离层对位线结构及导电接触塞的两侧进行绝缘保护，进而防止位线结构与导电接触塞之间发生短路，降低器件的短路风险，提高产品良率；另一方面，在蚀刻露出隔离层的顶部的过程中，可通过掩膜层对外围区的堆叠膜层的表面进行保护，避免在对阵列区进行蚀刻的过程中对外围区表面的膜层造成损伤；此外，在对隔离层进行后续图案化处理的过程中，掩膜层仍然可作为保护屏障，对外围区内的堆叠膜层的表面进行保护，可进一步提高产品良率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中阵列区的示意图；
图2为相关技术中阵列区的形貌图；
图3为本公开一实施方式中半导体结构的制备方法的流程图；
图4为本公开实施方式中衬底的阵列区的结构示意图；
图5为本公开实施方式中衬底的外围区的结构示意图；
图6为本公开实施方式中完成步骤S120后阵列区的结构示意图；
图7为本公开实施方式中步骤S120的流程图；
图8为本公开实施方式中完成步骤S130后阵列区的结构示意图；
图9为本公开实施方式中步骤S130的流程图；
图10为本公开一实施方式中半导体结构的制备方法的流程图；
图11为本公开实施方式中完成步骤S140后阵列区的结构示意图；
图12为本公开实施方式中步骤S140的流程图；
图13为本公开实施方式中蚀刻气体扩散示意图；
图14为本公开实施方式中完成步骤S150后阵列区的结构示意图。
附图标记说明：
1、隔离层；11、第一隔离层；12、第二隔离层；2、位线结构；21、第一导电层；22、第一导电层；23、第一导电层；3、覆盖层；4、导电接触塞；5、掩膜层；6、堆叠膜层；7、空隙；8、封闭层；100、字线结构。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。
虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。
如图1所示，半导体结构主要包括衬底和形成于衬底内的多个位线结构及电路结构，各位线结构之间通过绝缘材料隔开，在制造过程中，需要对绝缘材料进行图案化处理以减小位线结构之间的寄生电容。具体而言，衬底包括阵列区和外围区，各位线结构主要分布于阵列区，电路结构主要分布于外围区，在产品制造过程中，可对阵列区中相邻位线结构之间的绝缘层进行蚀刻形成空隙，以便减小各位线结构之间的寄生电容。然而，在此过程中，受工艺限制，易损伤外围区的结构，产品良率较低，例如，如图1及图2所示，在蚀刻阵列区的过程中易损伤外围区中A区域的绝缘层，进而在A区域出现孔洞，使得后续沉积绝缘层比较困难，且在对阵列区进行蚀刻以形成空隙的过程中，蚀刻气体易穿过孔洞，进而与外围区内部电路接触，容易对外围区的内部电路造成蚀刻损伤，降低产品良率。
基于此，本公开提供了一种半导体结构的制备方法以解决上述技术问题。该半导体结构可为动态随机存取存储器(dynamic random access memory，DRAM)、静态随机存取存储器(static random access memory，SRAM)等。图3示出了本公开实施方式的半导体结构的制备方法的流程图，参见图3所示，该制备方法可包括步骤S110-步骤S130，其中：
步骤S110，提供衬底，所述衬底包括并排分布的阵列区和外围区，所述阵列区形成有隔离层、导电接触塞及多个间隔分布的位线结构，所述位线结构沿垂直于所述衬底的方向延伸，所述隔离层覆盖所述位线结构的侧壁，所述导电接触塞形成于相邻所述位线结构之间的所述隔离层围成的区域；所述外围区形成有堆叠膜层；
步骤S120，形成覆盖所述位线结构、所述隔离层、所述导电接触塞及所述堆叠膜层的掩膜层；
步骤S130，蚀刻所述掩膜层，以露出所述隔离层的顶部。
本公开的半导体结构的制备方法，一方面，可通过隔离层对位线结构及导电接触塞的两侧进行绝缘保护，进而防止位线结构与导电接触塞之间发生短路，降低器件的短路风险，提高产品良率；另一方面，在蚀刻露出隔离层的顶部的过程中，可通过掩膜层对外围区的堆叠膜层的表面进行保护，避免在对阵列区进行蚀刻的过程中对外围区表面的膜层造成损伤；此外，在对隔离层进行后续图案化处理的过程中，掩膜层仍然可作为保护屏障，对外围区内的堆叠膜层的表面进行保护，进一步提高产品良率。
下面对本公开实施方式半导体结构的制备方法的各步骤进行详细说明：
如图3所示，在步骤S110中，提供衬底，所述衬底包括并排分布的阵列区和外围区，所述阵列区形成有隔离层、导电接触塞及多个间隔分布的位线结构，所述位线结构沿垂直于所述衬底的方向延伸，所述隔离层覆盖所述位线结构的侧壁，所述导电接触塞形成于相邻所述位线结构之间的所述隔离层围成的区域；所述外围区形成有堆叠膜层。
衬底可呈平板结构，衬底内含有字线结构(图中未示出)，可在衬底上预先定义出位线结构形成区域和电容接触孔形成区域，位线结构形成区域可用于形成位线结构，电容接触孔形成区域可用于形成导电接触塞。衬底可为矩形、圆形、椭圆形、多边形或不规则图形，其材料可以是硅或其他半导体材料，在此不对衬底的形状及材料做特殊限定。
衬底可包括阵列区和外围区，该阵列区可用于形成电容阵列和位线结构。阵列区可为圆形区域、矩形区域或不规则图形区域，在此不做特殊限定。外围区可与阵列区邻接分布。举例而言，外围区可为环形区域，并可环绕于阵列区的外周，例如，其可为矩形环区域，在此不做特殊限定。外围区可用于形成电路结构，该电路结构可与阵列区中的存储阵列模块连接，以便通过电路结构控制存储阵列模块充放电。
衬底可包括牺牲层，牺牲层的厚度可与所需的位线结构的厚度相同。可通过原子层沉积、真空蒸镀、磁控溅射、化学气相沉积或物理气相沉积等方式形成牺牲层，当然，还可通过其他工艺形成牺牲层，在此不对牺牲层的成型工艺做特殊限定。
可根据预先定义好的位线形成区域和电容接触孔形成区域采用光刻工艺对牺牲层进行图案化处理，以在牺牲层中形成并排分布的多个沟槽及多个通孔。需要说明的是，沟槽可至少分布于阵列区。
在平行于衬底的方向上沟槽可两端贯通，并可沿平行于衬底的方向延伸。通孔可为圆形孔、矩形孔或不规则形状的孔状结构，在此不做特殊限定。
通孔可为多个，多个通孔可排成一列，并可沿沟槽的延伸方向间隔设置。在一实施方式中，每条沟槽可与每列通孔构成一组，可形成多组并排分布的沟槽和通孔，且在相邻两组中沟槽与通孔所构成的列交替分布，即：各通孔分布于沟槽两侧，并可延沟槽的延伸方向间隔设置。
可在各沟槽的侧壁形成隔离层，隔离层可以是随形贴附于沟槽侧壁的薄膜或涂层，在此不做特殊限定。隔离层可由绝缘材料构成，以便对各沟槽中的结构进行绝缘保护，防止结构短路。
在本公开的一种示例性实施方式中，如图4所示，隔离层1可包括第一隔离层11和第二隔离层12，可在各沟槽的侧壁形成第二隔离层12，第二隔离层12可以是随形贴附于沟槽侧壁的薄膜或涂层，在此不做特殊限定。
第二隔离层12可由绝缘材料构成，以便对各沟槽中的结构进行绝缘保护，防止结构短路。例如，第二隔离层12的材料可为氮化硅。可采用化学气相沉积、物理气相沉积、热蒸发或原子层沉积等工艺在沟槽侧壁形成第二隔离层12，当然，也可通过其他工艺形成第二隔离层12，在此不做特殊限定。
可在第二隔离层12背离沟槽侧壁的表面形成第一隔离层11，第一隔离层11可以是随形贴附于第二隔离层12表面的薄膜或涂层，在此不做特殊限定。第一隔离层11可由绝缘材料构成，进而可通过第一隔离层11和第二隔离层12对各沟槽中的结构进行双重绝缘保护，进一步防止结构短路。举例而言，第一隔离层11的材料可为氧化硅。可采用化学气相沉积、物理气相沉积、热蒸发或原子层沉积等工艺在第二隔离层12的表面形成第一隔离层11，当然，也可通过其他工艺形成第一隔离层11，在此不做特殊限定。
可在各沟槽内分别形成位线结构2，位线结构2可由导电材料构成，举例而言，位线结构2可包括堆叠分布的第一导电层21、第二导电层22及第三导电层23，第一导电层21、第二导电层22及第三导电层23可沿垂直于衬底的方向分布，其中，第二导电层22位于第一导电层21和第三导电层23之间，第一导电层21的材料可为多晶硅；第二导电层22的材料可为氮化钛；第三导电层23的材料可为钨。
在一实施方式中，可采用真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积、热蒸发或原子层沉积等工艺在沟槽内依次形成第一导电层21、第二导电层22和第三导电层23，进而通过第一导电层21、第二导电层22和第三导电层23共同构成位线结构2。需要说明的是，位线结构2位于沟槽内，第一隔离层11覆盖于位线结构2的侧壁，第二隔离层12覆盖于第一隔离层11的表面。
在本公开的另一种示例性实施方式中，可先在沟槽内形成位线结构2，再在位线结构2的侧壁形成第一隔离层11，随后，在第一隔离层11的表面形成第二隔离层12，在此过程中，第二隔离层12可填满第一隔离层11与沟槽之间的间隙，并可同时覆盖第一隔离层11的顶部。
在本公开的一种示例性实施方式中，隔离层1与位线结构2之间还设有覆盖层3，可采用化学气相沉积、物理气相沉积、热蒸发或原子层沉积等工艺在各位线结构2的表面形成覆盖层3，举例而言，覆盖层3可覆盖各位线结构2的侧壁及顶部，第一隔离层11和第二隔离层12位于覆盖层3的侧壁。覆盖层3可由绝缘材料构成，进而可通过覆盖层3、第一隔离层11及第二隔离层12对相邻两个位线结构2进行三重绝缘保护，防止位线结构2与周围其他结构之间发生短路，降低器件的短路风险。覆盖层3的材料可与第二隔离层12的材料相同，举例而言，其材料可为氮化硅，当然，可以是其他绝缘材料，在此不再一一列举。
在一实施方式中，覆盖层3的顶部与电容接触孔的底部的之间的距离可为650埃，其中，隔离层1顶部与覆盖层3顶部的距离为300埃，进而有利于后续形成空隙的过程中蚀刻气体顺利进入；隔离层1的顶部与电容接触孔底部的距离可为350埃，在后续蚀刻过程中，可避免电容接触孔底部的结构被蚀刻掉，进而避免空隙失效。
在本公开的一种示例性实施方式中，可在位于阵列区的各通孔中沉积导电材料，进而形成导电接触塞4，如图4所示，导电接触塞4可填充于相邻两个位线结构2之间的隔离层1围成的区域，举例而言，导电接触塞4可填充于相邻两个位线结构2之间的第二隔离层12围成的区域。举例而言，导电材料可为多晶硅或钨。可采用真空蒸镀、磁控溅射、化学气相沉积、物理气相沉积、热蒸发或原子层沉积等工艺在各通孔内形成导电接触塞4，当然，也可采用其他工艺形成导电接触塞4，在此不再一一列举。
需要说明的是，各导电接触塞4可呈阵列间隔分布，每两个相邻分布的位线结构2之间可分布一个导电接触塞4，相邻两个导电接触塞4之间通过绝缘材料隔开，进而避免相邻两个导电接触塞4之间发生短路或耦合。该绝缘材料可以是隔离层1的材料，也可以是覆盖层3的材料，在此不做特特殊限定。
在一实施方式中，导电接触塞4可呈“Z”字型，其“Z”字的底部的顶表面可低于隔离层1的顶部，进而避免在蚀刻形成空隙的过程中，损伤电容接触塞4周围的氧化物。举例而言，“Z”字的底部的顶表面与隔离层1的顶部的间距可为130埃。“Z”字型中斜面的厚度可为11nm～12nm，举例而言，其厚度可为11nm、11.2nm、11.4nm、11.6nm、11.8nm或12nm，当然，也可以是其他厚度，在此不再一一列举。
在形成导电接触塞4后可去除牺牲层，举例而言，可采用酸性溶液进行湿法蚀刻，在使用时，可根据牺牲层的具体材料设定酸性溶液与去离子水的配制比例，在此不对蚀刻溶液的配比及浓度做特殊限定。
如图5所示，外围区可设有堆叠膜层6，堆叠膜层6可包括驱动电路和绝缘层，驱动电路可为多个，可通过绝缘层将各驱动电路分隔开，以免各驱动电路之间发生耦合或短路。
如图3所示，在步骤S120中，形成覆盖所述位线结构、所述隔离层、所述导电接触塞及所述堆叠膜层的掩膜层。
可在位线结构2、隔离层1、导电接触塞4及堆叠膜层6的表面形成掩膜层5，掩膜层5可随型贴附于位线结构2、隔离层1、导电接触塞4及堆叠膜层6的表面，其可以是形成于位线结构2、隔离层1、导电接触塞4及堆叠膜层6的表面的薄膜，也可以是形成于位线结构2、隔离层1、导电接触塞4及堆叠膜层6的表面的涂层，在此不对掩膜层5的类型做特殊限定。
需要说明的是，当堆叠膜层6包括绝缘层及驱动电路时，掩膜层5可同时覆盖绝缘层及驱动电路的表面，以便在对阵列区进行后续蚀刻的过程中通过掩膜层5保护外围区内的绝缘层及驱动电路表面，避免外围区内的绝缘层及驱动电路损伤，可提高产品良率。
举例而言，掩膜层5的材料可为绝缘材料，例如，其材料可为氮化硅，可采用物理气相沉积、化学气相沉积、原子层沉积、真空蒸镀或磁控溅射等工艺在位线结构2、隔离层1、导电接触塞4及堆叠膜层6的表面形成掩膜层5，当然，还可通过其他工艺在位线结构2、隔离层1、导电接触塞4及堆叠膜层6的表面形成掩膜层5，在此不对掩膜层5的形成工艺做特殊限定。
在本公开的一种示例性实施方式中，掩膜层5的厚度可为2nm～10nm，举例而言，其可为2nm、4nm、6nm、8nm或10nm，当然，也可以是其他厚度，只要能保证在对阵列区做图案化处理时，外围区不被损伤即可，在此不再一一列举。
在本公开的一种示例性实施方式中，为了保证各个区域中的掩膜层5的厚度均相等，可通过多次沉积工艺沉积形成掩膜层5。举例而言，掩膜层5可包括一层或多层子膜层；当其包括一层子膜层时，可通过多次沉积工艺沉积形成该子膜层，每次沉积的厚度相对较小，进而避免在一部分区域沉积的较厚，另一部分区域沉积的较薄，保证各个区域中的掩膜层5的厚度大致相等。当其包括多层子膜层时，各子膜层的材料可以相同，也可以不同，在此不对各子膜层的材料做特殊限定，在沉积各子膜层的过程中，每次可沉积一层子膜层，相邻子膜层的厚度可以相同，也可以不同，在此不做特殊限定。在本公开实施方式中，完成步骤S120后阵列区的结构如图6所示。
在本公开的一种示例性实施方式中，掩膜层5可包括多层子膜层，例如，掩膜层5可包括第一子膜层和第二子膜层，形成覆盖位线结构2、隔离层1、导电接触塞4及堆叠膜层6的掩膜层5，即步骤S120可包括步骤S1201及步骤S1202，如图7所示，其中：
步骤S1201，在所述位线结构、所述隔离层、所述导电接触塞及所述堆叠膜层共同构成的结构的表面形成第一预设厚度的第一子膜层。
第一子膜层可以是形成于位线结构2、隔离层1、导电接触塞4及堆叠膜层6表面的薄膜，也可以是形成于位线结构2、隔离层1、导电接触塞4及堆叠膜层6表面的涂层，在此不对第一子膜层的具体形式做特殊限定。
第一子膜层的材料可为绝缘材料，例如，其可为氮化硅。可采用物理气相沉积、化学气相沉积或原子层沉积等工艺在位线结构2、隔离层1、导电接触塞4及堆叠膜层6的表面形成第一预设厚度的第一子膜层，当然，也可采用其他工艺形成第一子膜层，在此不对第一子膜层的形成工艺做特殊限定。
在一实施方式中，第一预设厚度可为2nm～4nm，举例而言，其可为2nm、2.5nm、3nm、3.5nm或4nm，当然，也可以是其他厚度，在此不再一一列举。
步骤S1202，在所述第一子膜层的表面形成第二预设厚度的第二子膜层。
第二子膜层可形成于第一子膜层背离衬底的一侧。第二子膜层可以是形成于第一子膜层表面的薄膜，也可以是形成于第一子膜层表面的涂层，在此不对第二子膜层的具体形式做特殊限定。
第二子膜层的材料可为绝缘材料，其与第一子膜层的材料可以相同，举例而言，第一子膜层和第二子膜层的材料可均为氮化硅。可采用物理气相沉积、化学气相沉积或原子层沉积等工艺在第一子膜层的表面形成第二预设厚度的第二子膜层，当然，也可采用其他工艺形成第二子膜层，在此不对第二子膜层的形成工艺做特殊限定。
在一实施方式中，第二预设厚度可为3nm～6nm，举例而言，其可为3nm、4nm、5nm或6nm，当然，也可以是其他厚度，在此不再一一列举。
如图3所示，在步骤S130中，蚀刻所述掩膜层，以露出所述隔离层的顶部。
可采用蚀刻工艺去除位于隔离层1顶部的掩膜层5，以将隔离层1的顶部暴露出来。在此过程中，可通过同一次蚀刻工艺一并去除位于阵列区内的其他区域中的掩膜层5，避免额外设置蚀刻工艺去除阵列区内的其他区域中的掩膜层5，可简化工艺，降低生产成本。即：可同时去除位于位线结构2、第一隔离层11、第二隔离层12及导电接触塞4表面的掩膜层5，只保留位于外围区的绝缘层及驱动电路表面的掩膜层5。
举例而言，可采用干法蚀刻工艺去除位于位线结构2、第一隔离层11、第二隔离层12及导电接触塞4表面的掩膜层5，只保留位于外围区的绝缘层及驱动电路表面的掩膜层5。
在本公开的一种示例性实施方式中，当掩膜层5包括一层子膜层时，可对子膜层进行多次蚀刻，在每一次蚀刻的过程中均可同时蚀刻位于位线结构2、第一隔离层11、第二隔离层12及导电接触塞4表面的掩膜层5，直至其露出隔离层1的顶部，即，每一次蚀刻工艺均可蚀刻一定厚度子膜层，如此，每一次蚀刻的厚度较小，可保证阵列区中每一部分结构对应的区域的表面的掩膜层5都可被恰好蚀刻完，而不会损伤阵列区中任何一部分结构，在此过程中，若有某一部分上的掩膜层5被最先蚀刻完，在下一次蚀刻工艺时，可针对该区域以外的区域进行蚀刻，而不再对该区域进行蚀刻，以避免该区域内的结构被损伤，有助于提高产品良率；当然，当掩膜层5包括一层子膜层时，也可对该子膜层进行一次蚀刻，只要不损伤阵列区中各区域内的结构即可，在此不对蚀刻次数做特殊限定。
在本公开的一种示例性实施方式中，当掩膜层5包括多层子膜层时，可对各子膜层进行分层蚀刻，在每一次蚀刻的过程中均可同时蚀刻位于位线结构2、第一隔离层11、第二隔离层12及导电接触塞4表面的掩膜层5，直至其露出隔离层1的顶部，即，可对掩膜层5进行多次蚀刻，每一次蚀刻工艺可蚀刻一层子膜层，如此，每一次蚀刻的厚度较小，可保证阵列区中每一部分结构对应的区域的表面的掩膜层5都可被恰好蚀刻完，而不会损伤阵列区中任何一部分结构，在此过程中，若有某一部分上的掩膜层5被最先蚀刻完，在下一次蚀刻工艺时，可针对该区域以外的区域进行蚀刻，而不再对该区域进行蚀刻，以避免该区域内的结构被损伤，有助于提高产品良率；当然，当掩膜层5包括多层子膜层时，也可对多层子膜层进行一次性蚀刻，只要不损伤阵列区中各区域内的结构即可，在此不对蚀刻次数做特殊限定。在本公开实施方式中，完成步骤S130后阵列区的结构如图8所示。
在本公开的一种示例性实施方式中，去除位于位线结构2、第一隔离层11、第二隔离层12及导电接触塞4表面的掩膜层5，即步骤S130可包括步骤S1301-步骤S1303，如图9所示，其中：
步骤S1301，在所述掩膜层的表面形成光阻层。
可通过旋涂或其它方式在掩膜层5背离衬底的表面形成光阻层，光阻层的材料可以是正性光刻胶或负性光刻胶，在此不做特殊限定。
步骤S1302，对所述光阻层进行曝光并显影，以形成显影区，所述显影区露出位于所述阵列区的所述掩膜层。
可采用掩膜版对光阻层进行曝光，该掩膜版的图案可与光阻层所需的图案匹配，例如，掩膜图案可与阵列区的形状相匹配，其尺寸可与阵列区的尺寸相同。可对曝光后的光阻层进行显影，从而形成显影区，该显影区可露出掩膜层5。
步骤S1303，在所述显影区对所述掩膜层进行干法蚀刻，以去除位于所述阵列区的所述掩膜层。
可通过干法蚀刻在显影区对掩膜层5进行蚀刻，以形成开口，开口可露出导电接触塞4、隔离层1的顶部以及位于阵列区的位线结构2顶部的覆盖层3，进而保留位于外围区表面的掩膜层5。
举例而言，可采用蚀刻气体对掩膜层5进行等离子体蚀刻，进而去除位于导电接触塞4表面、隔离层1的顶部以及位于阵列区的位线结构2顶部的覆盖层3表面的掩膜层5。在一实施方式中，可通过蚀刻气体对掩膜材料层进行选择性蚀刻，举例而言，蚀刻气体可为HF，在等离子体蚀刻过程中蚀刻气体可在设备空间内扩散，进而横向进入，以将掩膜蚀刻掉。
在本公开的一种示例性实施方式中，本公开的半导体结构的制备方法还可包括步骤S140及步骤S150，如图10所示，其中：
步骤S140，去除所述第一隔离层，以在所述位线结构和所述第二隔离层之间形成空隙。
可采用干法蚀刻工艺去除第一隔离层11，进而在位线结构2和第二隔离层12之间形成空隙7，可通过空隙7的设置减小各位线结构2之间的寄生电容。在此过程中，由于外围区的结构表面被掩膜层5覆盖，在此过程中，即便会对外围区表面的膜层有所消耗，其消耗的也是掩膜层5的材料，不会对外围区的绝缘层及驱动电路的表面造成损伤。在本公开实施方式中，完成步骤S140后阵列区的结构如图11所示。
在一实施方式中，空隙7的高度可大于100埃，举例而言，其可为100埃、120埃、140埃、160埃、180埃或200埃，当然，也可以是其他高度，在此不再一一列举。
在一实施方式中，去除所述第一隔离层11，以在所述位线结构2和所述第二隔离层12之间形成空隙7，即步骤S140可包括步骤S1401及步骤S1402，如图12所示，其中：
步骤S1401，采用干法蚀刻工艺去除位于所述第一隔离层顶部的所述第二隔离层，以露出所述第一隔离层的顶部。
可采用等离子体蚀刻工艺去除位于第一隔离层11顶部的第二隔离层12，以将第一隔离层11的顶部露出，举例而言，可通过蚀刻气体对位于第一隔离层11顶部的第二隔离层12进行选择性蚀刻，举例而言，蚀刻气体可为HF。在此过程中，由于外围区的结构表面被掩膜层5覆盖，即便会对外围区表面的膜层有所消耗，其消耗的也是掩膜层5的材料，不会对外围区的绝缘层及驱动电路的表面造成损伤。
步骤S1402，采用干法蚀刻工艺去除所述第一隔离层。
可采用等离子体蚀刻工艺去除第一隔离层11，进而在位线结构2和第二隔离层12之间形成空隙7，可通过空隙7的设置减小各位线结构2之间的寄生电容。在此过程中，由于外围区的结构表面被掩膜层5覆盖，在此过程中，即便会对外围区表面的膜层有所消耗，其消耗的也是掩膜层5的材料，不会对外围区的绝缘层及驱动电路的表面造成损伤。举例而言，可通过蚀刻气体对位于第一隔离层11进行选择性蚀刻，举例而言，蚀刻气体可为HF。如图13所示，在蚀刻过程中蚀刻气体可沿图13中箭头所示方向在字线结构100、位线结构2及电容接触塞4之间的间隙处扩散，进而扩散至位线结构2侧壁上的第一隔离层11所在位置，从而将第一隔离层11去除。
步骤S150，形成覆盖所述空隙的开口的封闭层。
在去除第一隔离层11后，可对空隙7进行封口处理，以增强结构支撑强度。例如，可采用物理气相沉积、化学气相沉积或原子层沉积等工艺在空隙7的开口处形成封闭层8。封闭层8的材料可为绝缘材料，例如，其材料可为氮化硅。
需要说明的是，为了工艺方便，可在位线结构2、第二隔离层12及导电接触塞4共同构成的结构的表面同时形成封闭层8。封闭层8的厚度可根据产品需要设定，在此不做特殊限定，例如，其厚度可为100埃。在本公开实施方式中，完成步骤S150后阵列区的结构如图14所示。
需要说明的是，尽管在附图中以特定顺序描述了本公开中半导体结构的制备方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及/或者将一个步骤分解为多个步骤执行等。
本公开实施例还提供一种半导体结构，图13示出了本公开实施方式的半导体结构的示意图，参见图13所示，该半导体结构可包括衬底、掩膜层5及封闭层8，其中：
衬底包括并排分布的阵列区和外围区，阵列区上形成有多个间隔分布的位线结构2、与位线结构2的侧壁同向延伸的第二隔离层12及位于第二隔离层12和位线结构2的侧壁之间的空隙7，相邻位线结构2之间的第二隔离层12围成的区域形成有导电接触塞4；外围区上形成有堆叠膜层6；
掩膜层5覆盖于堆叠膜层6的表面；
封闭层8覆盖空隙7的开口。
上述半导体结构中各部分的具体细节、制备工艺以及有益效果已经在对应的半导体结构的制备方法中进行了详细描述，因此，此处不再赘述。
本公开实施例还提供一种存储器件，该存储器件可包括由上述任一实施方式中的半导体结构，其具体细节、形成工艺以及有益效果已经在对应的半导体结构的制备方法及半导体结构中进行了详细说明，此处不再赘述。
举例而言，该存储器件可以是动态随机存取存储器(Dynamic Random AccessMemory，DRAM)、静态随机存取存储器(static random access memory，SRAM)等。当然，还可以是其它存储装置，在此不再一一列举。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由所附的权利要求指出。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：
提供衬底，所述衬底包括并排分布的阵列区和外围区，所述阵列区形成有隔离层、导电接触塞及多个间隔分布的位线结构，所述位线结构沿垂直于所述衬底的方向延伸，所述隔离层覆盖所述位线结构的侧壁，所述导电接触塞形成于相邻所述位线结构之间的所述隔离层围成的区域；所述外围区形成有堆叠膜层；
形成覆盖所述位线结构、所述隔离层、所述导电接触塞及所述堆叠膜层的掩膜层；
蚀刻所述掩膜层，以露出所述隔离层的顶部。
2.根据权利要求1所述的制备方法，其特征在于，所述掩膜层包括一层或多层子膜层，所述蚀刻所述掩膜层，以露出所述隔离层的顶部，包括：
对所述子膜层进行多次蚀刻，直至露出所述隔离层的顶部。
3.根据权利要求1所述的制备方法，其特征在于，所述隔离层包括第一隔离层和第二隔离层，所述第一隔离层覆盖于所述位线结构的侧壁，所述第二隔离层覆盖于所述第一隔离层的表面，所述导电接触塞形成于相邻所述位线结构之间的所述第二隔离层围成的区域；所述堆叠膜层包括多个驱动电路和分隔各所述驱动电路的绝缘层，所述掩膜层覆盖所述绝缘层及所述驱动电路的表面；所述蚀刻所述掩膜层，以露出所述隔离层的顶部，包括：
去除位于所述位线结构、所述第一隔离层、所述第二隔离层及所述导电接触塞表面的所述掩膜层。
4.根据权利要求3所述的制备方法，其特征在于，所述制备方法还包括：
去除所述第一隔离层，以在所述位线结构和所述第二隔离层之间形成空隙；
形成覆盖所述空隙的开口的封闭层。
5.根据权利要求2所述的制备方法，其特征在于，所述掩膜层包括多层所述子膜层，所述形成覆盖所述位线结构、所述隔离层、所述导电接触塞及所述堆叠膜层的掩膜层，包括：
在所述位线结构、所述隔离层、所述导电接触塞及所述堆叠膜层共同构成的结构的表面形成第一预设厚度的第一子膜层；
在所述第一子膜层的表面形成第二预设厚度的第二子膜层。
6.根据权利要求5所述的制备方法，其特征在于，所述第一预设厚度为2nm～4nm，所述第二预设厚度为3nm～6nm。
7.根据权利要求5所述的制备方法，其特征在于，所述第一子膜层和所述第二子膜层的材料相同。
8.根据权利要求1所述的制备方法，其特征在于，每两个相邻分布的所述位线结构之间分布一个所述导电接触塞，各所述导电接触塞呈阵列分布。
9.根据权利要求3所述的制备方法，其特征在于，所述去除位于所述位线结构、所述第一隔离层、所述第二隔离层及所述导电接触塞表面的所述掩膜层，包括：
在所述掩膜层的表面形成光阻层；
对所述光阻层进行曝光并显影，以形成显影区，所述显影区露出位于所述阵列区的所述掩膜层；
在所述显影区对所述掩膜层进行干法蚀刻，以去除位于所述阵列区的所述掩膜层。
10.根据权利要求4所述的制备方法，其特征在于，所述去除所述第一隔离层，以在所述位线结构和所述第二隔离层之间形成空隙，包括：
采用干法蚀刻工艺去除位于所述第一隔离层顶部的所述第二隔离层，以露出所述第一隔离层的顶部；
采用干法蚀刻工艺去除所述第一隔离层。
11.根据权利要求9或10所述的制备方法，其特征在于，所述干法蚀刻包括等离子体蚀刻。
12.根据权利要求9或10所述的制备方法，其特征在于，所述干法蚀刻的蚀刻气体为HF。
13.根据权利要求1-10任一项所述的制备方法，其特征在于，所述掩膜层的材料为氮化硅。
14.一种半导体结构，其特征在于，包括：
衬底，所述衬底包括并排分布的阵列区和外围区，所述阵列区上形成有多个间隔分布的位线结构、与所述位线结构的侧壁同向延伸的第二隔离层及位于所述第二隔离层和所述位线结构的侧壁之间的空隙，相邻所述位线结构之间的所述第二隔离层围成的区域形成有导电接触塞；所述外围区上形成有堆叠膜层；
掩膜层，覆盖于所述堆叠膜层的表面；
封闭层，覆盖所述空隙的开口。
15.一种存储器，其特征在于，包括权利要求14所述的半导体结构。
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