CN114758989A

CN114758989A - 电容阵列结构及其制备方法、半导体结构

Info

Publication number: CN114758989A
Application number: CN202210338384.2A
Authority: CN
Inventors: 周刘涛; 潘烁
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2022-04-01
Filing date: 2022-04-01
Publication date: 2022-07-15

Abstract

本申请实施例涉及一种电容阵列结构及其制备方法、半导体结构。该方法包括：提供包括用于形成电容器件的阵列区域和位于阵列区域外围的阵列边缘区域的基底，于基底上形成包括依次交替叠置的支撑层及牺牲层的叠层结构，叠层结构的底层及顶层均为支撑层；于阵列边缘区域形成邻接阵列区域，且贯穿叠层结构顶层的支撑层的沟槽；于阵列区域形成若干贯穿叠层结构，并暴露出基底的电容孔，位于阵列区域边缘的部分电容孔与沟槽邻接；于电容孔中形成覆盖电容孔的侧壁和底部的下电极层；去除牺牲层及阵列边缘区域中位于叠层结构的底层上的支撑层。避免了阵列区域与阵列边缘区域邻接区域出现裂缝和裂纹的风险。

Description

电容阵列结构及其制备方法、半导体结构

技术领域

本申请实施例涉及半导体技术领域，特别是涉及一种电容阵列结构及其制备方法，一种半导体结构。

背景技术

随着半导体技术的不断发展，对半导体集成电路中电容器的性能要求越来越高，为了使电容器能有提高或维持足够高的电容值，通常会增加电容器中下电极层的高度，以增大下电极层和电容介质之前的接触面积，随着下电极层高度的增加，下电极层的深宽比也相应的增大，甚至达到35:1，极易导致下电极层弯曲变形或倒塌，典型的，通过添加电极的横向连续支撑层来增加稳定性，但是，横向支撑层会形成不平整的电容器阵列边界，后续填充绝缘材料，研磨形成绝缘层的过程中，容易在电容器阵列的不平整边界位置形成缝隙和裂纹；在后续形成导电接触插塞工艺中，填充在裂缝中的金属导电材料会造成导电接触插塞和电容器阵列边界之间直接发生短路，影响电容器的可靠性，如何避免因电容器阵列的边界处形成裂缝和裂纹导致的短路问题成为急需解决的问题。

发明内容

本申请提供了一种电容阵列结构及其制备方法，一种半导体结构，可以避免因电容器阵列的边界处形成裂缝和裂纹导致的短路，提高电容器的可靠性。

本申请提供一种电容阵列结构的制备方法，包括：

提供基底，基底包括用于形成电容器件的阵列区域和位于阵列区域外围的阵列边缘区域；

于基底上形成叠层结构，叠层结构包括依次交替叠置的支撑层及牺牲层，叠层结构的底层及顶层均为支撑层；

于阵列边缘区域形成沟槽，所述沟槽邻接阵列区域，且贯穿叠层结构顶层的支撑层；

于阵列区域形成若干电容孔，电容孔贯穿叠层结构，并暴露出基底，位于阵列区域边缘的部分电容孔与沟槽邻接；

于电容孔中形成下电极层，所述下电极层覆盖电容孔的侧壁和底部；

去除牺牲层及阵列边缘区域中位于叠层结构的底层上的支撑层。

在其中一个实施例中，电容阵列结构的制备方法还包括：

于下电极层的内外表面依次形成电容介质层和上电极层，以构成电容器件。

在其中一个实施例中，于阵列边缘区域形成沟槽包括：

于叠层结构上形成第一图形化掩膜层，第一图形化掩膜层定义出沟槽的形状及位置；

基于第一图形化掩膜层对叠层结构进行图形化处理，以得到沟槽。

在其中一个实施例中，于叠层结构上形成第一图形化掩膜层之前还包括：

于叠层结构的上表面形成第一掩膜结构；

基于第一图形化掩膜层对叠层结构进行图形化处理包括：

基于第一图形化掩膜层对第一掩膜结构进行图形化处理，得到第一掩膜层；

基于第一掩膜层对叠层结构进行图形化处理，得到所述沟槽。

在其中一个实施例中，基于第一掩膜层对叠层结构进行图形化处理之前还包括：

去除第一图形化掩膜层；

基于第一掩膜层对叠层结构进行图形化处理之后还包括：

去除第一掩膜层。

在其中一个实施例中，第一掩膜结构包括无定形碳掩膜层、氮氧化硅掩膜层；于叠层结构的上表面形成第一掩膜结构包括：

于叠层结构的上表面形成无定形碳掩膜层；

于无定形碳掩膜层上表面形成氮氧化硅掩膜层。

在其中一个实施例中，于阵列区域形成若干电容孔包括：

于叠层结构上形成第二图形化掩膜层，第二图形化掩膜层定义出电容孔的形状及位置；

基于第二图形化掩膜层对叠层结构进行图形化处理，以得到电容孔；

其中，位于阵列区域边缘的部分电容孔在基底上的正投影与沟槽在基底上的正投影相接触。

在其中一个实施例中，沟槽的尺寸大于或等于形成第二图形化掩膜层时的对位偏差。

在其中一个实施例中，叠层结构包括自基底依次叠置的底层支撑层、底层牺牲层、中层支撑层、顶层牺牲层、顶层支撑层，沟槽的底部暴露出顶层牺牲层的上表面。

在其中一个实施例中，去除牺牲层及阵列边缘区域中位于叠层结构的底层上的支撑层，包括：

于阵列区域上形成贯穿顶层支撑层的第一开口，同时去除阵列边缘区域上的顶层支撑层；

去除阵列边缘区域及电容孔之间的顶层牺牲层；

于第一开口的下方形成贯穿中层支撑层的第二开口，同时去除阵列边缘区域上的中层支撑层；

去除阵列边缘区域及电容孔之间的底层牺牲层。

在其中一个实施例中，支撑层的材料包括氮化硅，牺牲层的材料包括氧化硅。

本申请还提供一种电容阵列结构，包括：

基底，基底包括用于形成电容器件的阵列区域和位于阵列区域外围的阵列边缘区域；

若干电容孔，开设于阵列区域中，电容孔暴露出基底；

支撑层，位于相邻电容孔之间，包括位于基底表面的底层支撑层和自底层支撑层向远离底层支撑层方向依次叠置的叠置支撑层，位于阵列区域边缘的电容孔朝向阵列边缘区域一侧的外壁不具有叠置支撑层；

下电极层，覆盖电容孔的侧壁和底部。

在其中一个实施例中，电容阵列结构还包括:

电容介质层，电容介质层覆盖所述下电极层的表面；

上电极层，上电极层覆盖电容介质层的表面。

本申请还提供一种半导体结构，包括如上所述的电容阵列结构，以及位于基底表面的晶体管阵列结构，电容阵列结构与晶体管阵列结构电连接。

在其中一个实施例中，半导体结构包括动态随机存取存储器。

上述电容阵列结构的制备方法，通过在阵列边缘区域形成邻接阵列区域且贯穿叠层结构顶层的支撑层的沟槽，增加了形成电容孔时的容错率，通过去除牺牲层及阵列边缘区域中位于叠层结构的底层上的支撑层，使得位于阵列区域边缘的电容孔朝向阵列边缘区域一侧的外壁自叠层结构的底层上的支撑层向上不存在其他支撑层，避免了阵列区域与阵列边缘区域邻接区域出现裂缝和裂纹的风险，消除了阵列边缘区域靠近阵列区域的位置形成的导电接触插塞与阵列区域的电容器之间发生短路，影响电容器的可靠性的问题，同时，阵列区域与阵列边缘区域邻接区域的电容器边界不会有副产物残留。

上述电容阵列结构，位于阵列区域边缘的电容孔朝向阵列边缘区域一侧的外壁不具有叠置支撑层，避免了阵列区域与阵列边缘区域邻接区域出现裂缝和裂纹的风险，消除了阵列边缘区域靠近阵列区域的位置形成的导电接触插塞与阵列区域的电容器之间发生短路，影响电容器的可靠性的问题，同时，阵列区域与阵列边缘区域邻接区域的电容器边界不会有副产物残留。

附图说明

为了更清楚地说明本申请实施例或相关技术中的技术方案，下面将对实施例或相关技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一实施例电容阵列结构的制备方法的流程示意图；

图2为一实施例中形成叠层结构之后半导体结构的剖面示意图；

图3为一实施例中于阵列边缘区域形成沟槽的流程示意图；

图4为一实施例中形成沟槽之后半导体结构的剖面示意图；

图5为一实施例中于叠层结构的上表面形成第一掩膜结构的流程示意图；

图6为一实施例中于阵列区域形成若干电容孔的流程示意图；

图7为图4对应的一实施例中形成第二图形化掩膜层后半导体结构的剖面示意图；

图8为图7对应的形成电容孔后半导体结构的剖面示意图；

图9为图8对应的一实施例中形成下电极材料层后半导体结构的剖面示意图；

图10为图9对应的一实施例中形成下电极层后半导体结构的剖面示意图；

图11为一实施例中去除牺牲层及阵列边缘区域中位于叠层结构的底层上的支撑层的流程示意图；

图12为图10对应的形成第三图形化掩膜层后半导体结构的剖面示意图；

图13为图12对应的一实施例中去除阵列边缘区域上的顶层支撑层后半导体结构的剖面示意图；

图14为图13对应的一实施例中去除阵列边缘区域及电容孔之间的顶层牺牲层后半导体结构的剖面示意图；

图15为图14对应的一实施例中去除阵列边缘区域上的中层支撑层后半导体结构的剖面示意图；

图16为图15对应的一实施例中去除阵列边缘区域及电容孔之间的底层牺牲层后半导体结构的剖面示意图。

附图标记说明：

1、阵列区域；2、阵列边缘区域；102、基底；104、叠层结构；106、第一图形化掩膜层；108、第一掩膜结构；110、第二图形化掩膜层；112、硬掩膜填充层；114、下电极层；116、掩膜支撑层；118、第三图形化掩膜层；120、支撑层；202、底层支撑层；204、底层牺牲层；206、中间支撑层；208、顶层牺牲层；210、顶层支撑层；212、无定形碳掩膜层；214、氮氧化硅掩膜层；302、沟槽；304、电容孔。

具体实施方式

为了便于理解本申请实施例，下面将参照相关附图对本申请实施例进行更全面的描述。附图中给出了本申请实施例的首选实施例。但是，本申请实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本申请实施例的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请实施例的技术领域的技术人员通常理解的含义相同。本文中在本申请实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

在本申请实施例的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本申请实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请实施例的限制。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一图形化掩膜层称为第二图形化掩膜层，且类似地，可将第二图形化掩膜层称为第一图形化掩膜层。第一图形化掩膜层和第二客图形化掩膜层两者都是图形化掩膜层，但其不是同一图形化掩膜层。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本申请的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。

图1为一实施例电容阵列结构的制备方法的流程示意图，如图1所示，在本实施例中，提供一种电容阵列结构的制备方法，包括：

S102，提供基底。

具体的，提供基底，基底包括用于形成电容器件的阵列区域和位于阵列区域外围的阵列边缘区域。所述阵列区域与所述阵列边缘区域可以通过浅沟槽隔离结构(未图示)隔离开。所述基底可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。或者本领域技术人员已知的其他材料。作为示例，在本实施例中，基底的构成材料选用单晶硅。可以理解的是，在阵列区域的基底中还形成有呈阵列排布的多个电容接触节点，所述电容接触节点可以呈六方阵列排布，与后续制作的电容器件的排布相对应，且所述电容接触节点与后续所形成的电容器件的下电极层电性连接。

S104，于基底上形成叠层结构，叠层结构包括依次交替叠置的支撑层及牺牲层，叠层结构的底层及顶层均为支撑层。

具体的，在基底上形成叠层结构，该叠层结构包括依次交替叠置的支撑层及牺牲层，叠层结构的底层及顶层均为支撑层，即支撑层及牺牲层交替叠置的方向为自基底向远离基底的方向，叠层结构中牺牲层的上表面和下表面均与支撑层接触。

S106，于阵列边缘区域形成沟槽，所述沟槽邻接阵列区域，且贯穿叠层结构顶层的支撑层。

具体的，在阵列边缘区域形成沟槽，沟槽邻接阵列区域，即沟槽开设于阵列边缘区域且沟槽靠近阵列区域的一侧位于阵列边缘区域和阵列区域的交界处，沟槽贯穿位于叠层结构的顶层的支撑层。

S108，于阵列区域形成若干电容孔，电容孔贯穿叠层结构，并暴露出基底，位于阵列区域边缘的部分电容孔与沟槽邻接。

具体的，通过光刻刻蚀工艺在阵列区域形成多干个电容孔，各电容孔贯阵列区域的叠层结构，且暴露出位于叠层结构下的基底，可以理解的是，电容孔中形成的电容器件的下电极层与基底中的电容接触节点电性连接，因此，阵列区域形成的电容孔暴露出基底中的电容接触节点。位于阵列区域边缘的部分电容孔与沟槽邻接，即位于阵列区域边缘的部分电容孔朝向阵列边缘区域一侧与沟槽相连通。

S110，于电容孔中形成下电极层，下电极层覆盖电容孔的侧壁和底部。

具体的，在电容孔中形成下电极层，下电极层覆盖在电容孔的侧壁以及电容孔的底部。

S112，去除牺牲层及阵列边缘区域中位于叠层结构的底层上的支撑层。

具体的，去除阵列区域和阵列边缘区域的叠层结构中的牺牲层，以及阵列边缘区域中位于叠层结构的底层上的支撑层，即阵列区域保留叠层结构中存在的各支撑层，阵列边缘区域仅保留叠层结构底层的支撑层。

图2为一实施例中形成叠层结构之后半导体结构的剖面示意图，如图2所示，提供基底102，基底102包括用于形成电容器件的阵列区域1和位于阵列区域1外围的阵列边缘区域2。然后，在基底上形成叠层结构104。在其中一个实施例中，叠层结构104包括自基底102依次叠置的底层支撑层202、底层牺牲层204、中层支撑层206、顶层牺牲层208和顶层支撑层210，此时，形成于阵列边缘区域的沟槽的底部暴露出顶层牺牲层208的上表面。

具体的，可以通过化学气相沉积工艺在基底102的表面上依次形成底层支撑层202、底层牺牲层204、中间支撑层206、顶层牺牲层208和顶层支撑层210，即在基底102上交替层叠牺牲层和支撑层，其中，底层支撑层202一方面用于对后续形成的下电极层进行底部支撑，另一方面还用于隔离基底102的内部元件与上方的电容器件等元件。所述底层支撑层202、中间支撑层206和顶层支撑层210的材质包含但不限于氮化硅，底层牺牲层204、顶层牺牲层208的材质包含但不限于氧化硅。在本发明的其他实施例中，为了对下电极层进行更好的支撑，底层支撑层202和顶层支撑层210之间还可以层叠两层以上的中间支撑层206，相邻中间支撑层之间有牺牲层进行隔离。

图3为一实施例中于阵列边缘区域形成沟槽的流程示意图，图4为一实施例中形成沟槽之后半导体结构的剖面示意图，如图2、图3、图4所示，在其中一个实施例中，于阵列边缘区域形成沟槽包括：

S202，于叠层结构上形成第一图形化掩膜层。

具体的，在叠层结构104上形成第一图形化掩膜层106，第一图形化掩膜层106定义出沟槽302的形状及位置。

S204，基于第一图形化掩膜层对叠层结构进行图形化处理，以得到沟槽。

如图2所示，在其中一个实施例中，于叠层结构104上形成第一图形化掩膜层106之前还包括：于叠层结构104的上表面形成第一掩膜结构108；基于第一图形化掩膜层106对叠层结构104进行图形化处理包括：首先，基于第一图形化掩膜层106对第一掩膜结构108进行图形化处理，得到第一掩膜层(图中未示出)；然后，基于第一掩膜层对叠层结构104进行图形化处理，得到所述沟槽302，沟槽302贯穿顶层支撑层210，且露出顶层牺牲层208的上表面。

图5为一实施例中于叠层结构的上表面形成第一掩膜结构的流程示意图，如图2、图5所示，在其中一个实施例中，第一掩膜结构108包括无定形碳掩膜层212和氮氧化硅掩膜层214；于叠层结构104的上表面形成第一掩膜结构108包括：

S302，于叠层结构的上表面形成无定形碳掩膜层。

S304，于无定形碳掩膜层上表面形成氮氧化硅掩膜层。

步骤S302-S304具体为，首先，采用化学气相沉积工艺在顶层支撑层210上沉积无定形碳掩膜层212；然后，采用化学气相沉积工艺在无定形碳掩膜层212上沉积氮氧化硅掩膜层214，这里的氮氧化硅掩膜层214起硬掩膜的作用，在其他实施例中，可以使用金属氮化物掩膜层或多晶硅掩膜层来替代氮氧化硅掩膜层214。通过调节氮氧化硅掩膜层214的可以控制阵列边缘区域2形成的沟槽302的形貌和尺寸。

在其中一个实施例中，基于第一掩膜层对叠层结构104进行图形化处理之前还包括：去除第一图形化掩膜层106；基于第一掩膜层对叠层结构104进行图形化处理之后还包括：去除第一掩膜层。

图6为一实施例中于阵列区域形成若干电容孔的流程示意图，图7为图4对应的一实施例中形成第二图形化掩膜层后半导体结构的剖面示意图，图8为图7对应的形成电容孔后半导体结构的剖面示意图，如图6至图8所示，在其中一个实施例中，于阵列区域1形成若干电容孔304包括：

S402，于叠层结构上形成第二图形化掩膜层。

具体的，于叠层结构104上形成第二图形化掩膜层110，第二图形化掩膜层110定义出电容孔304的形状及位置。

S402，基于第二图形化掩膜层对叠层结构进行图形化处理，以得到电容孔。

具体的，以第二图形化掩膜层110为掩膜对叠层结构104进行图形化处理，以得到位于阵列区域1中的电容孔304，其中，位于阵列区域1边缘的部分电容孔304在基底102上的正投影与沟槽302在基底102上的正投影相接触。

可以理解的是，阵列边缘区域2形成有沟槽302，于叠层结构104上形成第二图形化掩膜层110之前还包括：于叠层结构104上表面形成硬掩膜填充层112，硬掩膜填充层112填满沟槽302，且硬掩膜填充层112的上表面高于顶层支撑层210的上表面，第二图形化掩膜层110位于硬掩膜填充层112上，示例性的，第二图形化掩膜层110位于硬掩膜填充层112的上表面。示例性的，硬掩膜填充层112的构成材料包括多晶硅。此时，基于第二图形化掩膜层110对叠层结构104进行图形化处理，以得到电容孔304的步骤包括：第一步，以第二图形化掩膜层110为掩膜依次对硬掩膜填充层112和叠层结构104进行图形化处理，得到贯穿叠层结构104且暴露出基底102的电容孔304。第二步，去除第二图形化掩膜层110和基底102上剩余的硬掩膜填充层112。

在其中一个实施例中，沟槽302的尺寸大于或等于形成第二图形化掩膜层110时的对位偏差，通过该设置可以消除形成第二图形化掩膜层110时的对准偏差的影响，进一步提高容错率。

此外，可以理解的是，由于需要在所述交替叠置的支撑层和牺牲层中形成电容孔304，进而在后续可在电容孔304的底璧和侧壁上形成具有一筒状结构的下电极层，可见，用于形成电容孔304的叠层结构的总高度可界定出后续形成的下电极层中的各个筒状结构的高度，因此，可通过增加底层牺牲层204和顶层牺牲层208的厚度，来增大后续所形成的电容器件的下电极层的高度，从而可增加电容器件的下电极层的表面积，进而可提高形成的电容器件的电容值。

图9为图8对应的一实施例中形成下电极材料层后半导体结构的剖面示意图，图10为图9对应的一实施例中形成下电极层后半导体结构的剖面示意图；如图9、图10所示，形成一下电极层114覆盖于电容孔304的侧壁和底部，所述下电极层114位于电容孔304中的部分，其形貌与所述电容孔304的形貌一致，从而使得位于各个电容孔304中的下电极层114构成一筒状结构，所有的筒状结构呈阵列排布。具体的，下电极层114可以采用沉积工艺形成，在一个实施例中，于电容孔304中形成下电极层114的步骤包括：首先，采用物理气相沉积或化学气相沉积等工艺形成一下电极材料层212于电容孔304的底部和侧壁，并沿电容孔304的侧壁延伸覆盖在顶层支撑层210的表面上；然后，通过刻蚀工艺(例如干法刻蚀工艺)去除下电极材料层212位于顶层支撑层210上方的部分以及位于沟槽302底部的部分，剩余的下电极材料层包括位于电容孔304中的下电极层114和位于沟槽302远离电容孔304一侧侧壁的下电极材料层212。此外，在本实施例中，基底102中的电容接触节点1通过电容孔304暴露出来，从而使得下电极层114填充在电容孔304中部分的底部能够与电容接触节点电性连接。

进一步的，所述下电极层114可以是多晶硅电极或金属电极。当下电极层114为金属电极时，还可以采用氮化钛(TiN)和Ti层叠结构。当下电极层114为多晶硅电极时，可以采用零掺杂和/或掺杂的多晶硅材料形成。

图11为一实施例中去除牺牲层及阵列边缘区域中位于叠层结构的底层上的支撑层的流程示意图，图12为图10对应的形成第三图形化掩膜层后半导体结构的剖面示意图，图13为图12对应的一实施例中去除阵列边缘区域上的顶层支撑层后半导体结构的剖面示意图，图14为图13对应的一实施例中去除阵列边缘区域及电容孔之间的顶层牺牲层后半导体结构的剖面示意图，图15为图14对应的一实施例中去除阵列边缘区域上的中层支撑层后半导体结构的剖面示意图，图16为图15对应的一实施例中去除阵列边缘区域及电容孔之间的底层牺牲层后半导体结构的剖面示意图；如图11-图16所示，其中一个实施例中，去除牺牲层及阵列边缘区域中位于叠层结构的底层上的支撑层，包括：

S502，于阵列区域上形成贯穿顶层支撑层的第一开口，同时去除阵列边缘区域上的顶层支撑层。

具体的，首先，在叠层结构104上形成掩膜支撑层116，其中，掩膜支撑层116可以有多层薄膜叠置而成。其次，在掩膜支撑层116上表面形成第三图形化掩膜层118，第三图形化掩膜层118暴露出位于阵列边缘区域2上的顶层支撑层210上的掩膜支撑层116、位于沟槽302远离电容孔304一侧侧壁的下电极材料层212上的掩膜支撑层116以及阵列区域1上第一开口预设位置上的掩膜支撑层116。再次，以第三图形化掩膜层118为掩膜进行图形化处理，于阵列区域1上形成贯穿顶层支撑层210的第一开口，此时，第一开口暴露出顶层牺牲层208；同时去除阵列边缘区域2上的顶层支撑层210以及位于沟槽302远离电容孔304一侧侧壁的下电极材料层212，此时，半导体结构的剖面示意图如图13所示。其中，一个第一开口仅与一个电容孔304交叠，或者一个第一开口同时与多个电容孔304交叠。

S504，去除阵列边缘区域及电容孔之间的顶层牺牲层。

具体的，采用湿法刻蚀工艺，去除阵列边缘区域2上的顶层牺牲层208以及电容孔304之间的顶层牺牲层208，此时，半导体结构的剖面示意图如图14所示。

S506，于第一开口的下方形成贯穿中层支撑层的第二开口，同时去除阵列边缘区域上的中层支撑层。

具体的，在第一开口的下方形成贯穿中层支撑层206的第二开口，此时，第二开口暴露出底层牺牲层204，同时去除阵列边缘区域2上的中层支撑层206，此时，半导体结构的剖面示意图如图15所示。其中，一个第二开口仅与一个电容孔304交叠，或者一个第二开口同时与多个电容孔304交叠，此外，第二开口可以与第一开口完全对齐。

S508，去除阵列边缘区域及电容孔之间的底层牺牲层。

具体的，采用湿法刻蚀工艺，去除阵列边缘区域2上的底层牺牲层204以及电容孔304之间的底层牺牲层204，此时，半导体结构的剖面示意图如图16所示，此时，底层支撑层202、中间支撑层206和顶层支撑层210共同构成支撑层120。

在其中一个实施例中，电容阵列结构的制备方法还包括：

应该理解的是，虽然图1、图3、图5、图6、图11的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1、图3、图5、图6、图11中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

如图8、图16所示，本申请还提供一种电容阵列结构，包括：基底102、若干电容孔304、支撑层120和下电极层114；基底102包括用于形成电容器件的阵列区域1和位于阵列区域1外围的阵列边缘区域2；所述阵列区域1与所述阵列边缘区域2可以通过浅沟槽隔离结构(未图示)隔离开。所述基底102可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。或者本领域技术人员已知的其他材料。作为示例，在本实施例中，基底102的构成材料选用单晶硅。可以理解的是，在阵列区域1的基底102中还形成有呈阵列排布的多个电容接触节点，所述电容接触节点可以呈六方阵列排布，与后续制作的电容器件的排布相对应，且所述电容接触节点与后续所形成的电容器件的下电极层电性连接。若干电容孔304开设于阵列区域1中，电容孔304暴露出基底102，可以理解的是，电容孔304中形成的电容器件的下电极层114与基底102中的电容接触节点电性连接，因此，阵列区域1形成的电容孔暴露出基底102中的电容接触节点。支撑层120位于相邻电容孔304之间，包括位于基底102表面的底层支撑层202和自底层支撑层202向远离底层支撑层202方向依次叠置的叠置支撑层(中间支撑层206和顶层支撑层210)，位于阵列区域1边缘的电容孔304朝向阵列边缘区域1一侧的外壁不具有叠置支撑层(中间支撑层206和顶层支撑层210)；下电极层114覆盖电容孔304的侧壁和底部。其中，底层支撑层202一方面用于对后续形成的下电极层进行底部支撑，另一方面还用于隔离基底102的内部元件与上方的电容器件等元件。所述底层支撑层202、中间支撑层206和顶层支撑层210的材质包含但不限于氮化硅在本发明的其他实施例中，为了对下电极层进行更好的支撑，底层支撑层202和顶层支撑层210之间还可以层叠两层以上的中间支撑层206，相邻中间支撑层之间有牺牲层进行隔离。

在其中一个实施例中，电容阵列结构还包括:电容介质层和上电极层；电容介质层覆盖下电极层114的表面，即下电极层的内外表面形成有电容介质层；上电极层覆盖电容介质层的表面。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请实施例构思的前提下，还可以做出若干变形和改进，这些都属于本申请实施例的保护范围。因此，本申请实施例专利的保护范围应以所附权利要求为准。

Claims

1.一种电容阵列结构的制备方法，其特征在于，包括：

提供基底，所述基底包括用于形成电容器件的阵列区域和位于所述阵列区域外围的阵列边缘区域；

于所述基底上形成叠层结构，所述叠层结构包括依次交替叠置的支撑层及牺牲层，所述叠层结构的底层及顶层均为所述支撑层；

于所述阵列边缘区域形成沟槽，所述沟槽邻接所述阵列区域，且贯穿所述叠层结构顶层的所述支撑层；

于所述阵列区域形成若干电容孔，所述电容孔贯穿所述叠层结构，并暴露出所述基底，位于所述阵列区域边缘的部分所述电容孔与所述沟槽邻接；

于所述电容孔中形成下电极层，所述下电极层覆盖所述电容孔的侧壁和底部；

去除所述牺牲层及所述阵列边缘区域中位于所述叠层结构的底层上的所述支撑层。

2.根据权利要求1所述的制备方法，其特征在于，还包括：

于所述下电极层的内外表面依次形成电容介质层和上电极层，以构成电容器件。

3.根据权利要求1所述的制备方法，其特征在于，所述于所述阵列边缘区域形成沟槽包括：

于所述叠层结构上形成第一图形化掩膜层，所述第一图形化掩膜层定义出所述沟槽的形状及位置；

基于所述第一图形化掩膜层对所述叠层结构进行图形化处理，以得到所述沟槽。

4.根据权利要求3所述的制备方法，其特征在于，所述于所述叠层结构上形成第一图形化掩膜层之前还包括：

于所述叠层结构的上表面形成第一掩膜结构；

所述基于所述第一图形化掩膜层对所述叠层结构进行图形化处理包括：

基于所述第一图形化掩膜层对所述第一掩膜结构进行图形化处理，得到第一掩膜层；

基于所述第一掩膜层对所述叠层结构进行图形化处理，得到所述沟槽。

5.根据权利要求4所述的制备方法，其特征在于，所述基于所述第一掩膜层对所述叠层结构进行图形化处理之前还包括：

去除所述第一图形化掩膜层；

所述基于所述第一掩膜层对所述叠层结构进行图形化处理之后还包括：

去除所述第一掩膜层。

6.根据权利要求4所述的制备方法，其特征在于，所述第一掩膜结构包括无定形碳掩膜层、氮氧化硅掩膜层；所述于所述叠层结构的上表面形成第一掩膜结构包括：

于所述叠层结构的上表面形成无定形碳掩膜层；

于所述无定形碳掩膜层上表面形成氮氧化硅掩膜层。

7.根据权利要求1所述的制备方法，其特征在于，所述于所述阵列区域形成若干电容孔包括：

于所述叠层结构上形成第二图形化掩膜层，所述第二图形化掩膜层定义出所述电容孔的形状及位置；

基于所述第二图形化掩膜层对所述叠层结构进行图形化处理，以得到所述电容孔；

其中，位于所述阵列区域边缘的部分所述电容孔在所述基底上的正投影与所述沟槽在所述基底上的正投影相接触。

8.根据权利要求7所述的制备方法，其特征在于，所述沟槽的尺寸大于或等于形成所述第二图形化掩膜层时的对位偏差。

9.根据权利要求1所述的制备方法，其特征在于，所述叠层结构包括自基底依次叠置的底层支撑层、底层牺牲层、中层支撑层、顶层牺牲层、顶层支撑层，所述沟槽的底部暴露出所述顶层牺牲层的上表面。

10.根据权利要求9所述的制备方法，其特征在于，所述去除所述牺牲层及所述阵列边缘区域中位于所述叠层结构的底层上的所述支撑层，包括：

于所述阵列区域上形成贯穿所述顶层支撑层的第一开口，同时去除所述阵列边缘区域上的所述顶层支撑层；

去除所述阵列边缘区域及所述电容孔之间的所述顶层牺牲层；

于所述第一开口的下方形成贯穿所述中层支撑层的第二开口，同时去除所述阵列边缘区域上的所述中层支撑层；

去除所述阵列边缘区域及所述电容孔之间的所述底层牺牲层。

11.根据权利要求1-10任一项所述的制备方法，其特征在于，所述支撑层的材料包括氮化硅，所述牺牲层的材料包括氧化硅。

12.一种电容阵列结构，其特征在于，包括：

基底，所述基底包括用于形成电容器件的阵列区域和位于所述阵列区域外围的阵列边缘区域；

若干电容孔，开设于所述阵列区域中，所述电容孔暴露出所述基底；

支撑层，位于相邻电容孔之间，包括位于基底表面的底层支撑层和自所述底层支撑层向远离所述底层支撑层方向依次叠置的叠置支撑层，位于所述阵列区域边缘的所述电容孔朝向所述阵列边缘区域一侧的外壁不具有所述叠置支撑层；

下电极层，覆盖所述电容孔的侧壁和底部。

13.根据权利要求12所述的电容阵列结构，其特征在于，还包括:

电容介质层，所述电容介质层覆盖所述下电极层的表面；

上电极层，所述上电极层覆盖所述电容介质层的表面。

14.一种半导体结构，其特征在于，包括如权利要求12或权利要求13所述的电容阵列结构，以及位于所述基底表面的晶体管阵列结构，所述电容阵列结构与所述晶体管阵列结构电连接。

15.根据权利要求14所述的半导体结构，其特征在于，所述半导体结构包括动态随机存取存储器。