KR20170030357A - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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KR20170030357A
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Abstract

반도체 소자는, 기판 상면에 수직한 제1 방향으로 연장되는 반도체 패턴과, 상기 반도체 패턴 상에 상기 반도체 패턴과 상기 제1 방향으로 이격되도록 구비되는 채널 패턴과, 상기 반도체 패턴 및 채널 패턴 사이에서 상기 반도체 패턴 및 채널 패턴을 전기적으로 연결시키는 연결 구조물과, 상기 반도체 패턴을 둘러싸면서 상기 기판 상면에 평행한 제2 방향을 따라 연장되는 제1 게이트와, 상기 채널 패턴을 둘러싸면서 상기 제2 방향을 따라 연장되는 복수의 제2 게이트들 및 상기 채널 패턴 및 제2 게이트 사이에 구비되고, 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹 패턴을 포함하는 정보 저장 구조물을 포함한다. 상기 연결 구조물에 의해 상기 채널 패턴 및 반도체 패턴이 전기적으로 연결될 수 있다.

Description

반도체 소자 및 이의 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게, 수직형 메모리 소자 및 이의 제조 방법에 관한 것이다.
수직형 메모리 소자에서, 수직 채널 패턴과 기판은 전기적으로 연결되어야 한다. 그러나, 상기 수직 채널 패턴의 종횡비가 증가됨에 따라, 상기 수직 채널 패턴과 기판을 전기적으로 연결하는 것이 용이하지 않다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 반도체 소자를 제공한다.
본 발명의 일 과제는 우수한 전기적 특성을 갖는 반도체 소자의 제조 방법을 제공한다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판 상에 게이트들 및 층간 절연막들이 적층된다. 상기 게이트들을 관통하면서 상기 기판 상면에 수직한 제1 방향으로 연장되는 채널 패턴이 구비된다. 상기 채널 패턴 아래에는 반도체 패턴이 구비된다. 상기 채널 패턴과 반도체 패턴을 전기적으로 연결시키는 도전성 패턴이 구비된다. 상기 도전성 패턴은 상기 채널 패턴 하부의 가장자리를 둘러싸면서 상기 반도체 패턴의 상부와 연결된다.
예시적인 실시예들에 있어서, 상기 도전성 패턴은 폴리실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 도전성 패턴은 상기 채널 패턴의 저면의 가장자리와 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 도전성 패턴은 상기 채널 패턴의 저면의 가장자리 및 상기 채널 패턴의 하부 측벽과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 도전성 패턴의 내벽과 접촉하고, 상기 채널 패턴 및 반도체 패턴 사이에 구비되는 절연 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 채널 패턴 및 게이트들 사이에는 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹 패턴을 포함하는 정보 저장 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연 구조물은 상기 정보 저장 구조물에 포함된 물질과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 절연 구조물은 상기 반도체 패턴 상에 적층되는 제1 내지 제3 패턴들을 포함하고, 상기 제1 내지 제3 패턴들은 각각 상기 블로킹 패턴, 전하 저장막 패턴 및 터널 절연막 패턴과 동일한 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 정보 저장 구조물은 상기 채널 패턴 표면 상에 구비되고 하부가 뚤린 원통 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 정보 저장 구조물은 상기 반도체 패턴의 상부면과 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 도전성 패턴은 상기 채널 패턴의 저면의 가장자리, 상기 채널 패턴의 하부 측벽 및 정보 저장 구조물의 저면과 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 절연 구조물은 복수의 패턴들이 적층된 구조를 갖고, 상기 복수의 패턴들 중 일부는 측방으로 돌출된 구조를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 절연 구조물에 포함된 패턴들은 각각 상기 채널 패턴의 저면의 폭보다 좁은 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패턴의 측벽을 둘러싸면서 연장되는 하부 게이트를 더 포함할 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자는, 기판 상면과 이격되고, 상기 기판 상면과 수직인 제1 방향으로 연장되고, 채널 패턴 및 상기 채널 패턴의 측벽 상에 정보 저장 구조물을 포함하는 채널 구조물이 구비된다. 상기 채널 구조물과 기판 사이에 구비되어 상기 채널 패턴과 기판을 전기적으로 연결시키고, 뚫린 원통 형상을 갖는 도전성 패턴을 포함하는 연결 구조물이 구비된다. 그리고, 상기 채널 구조물을 둘러싸면서 상기 기판 상면에 평행한 제2 방향을 따라 연장되는 복수의 게이트들이 구비된다.
예시적인 실시예들에 있어서, 상기 연결 구조물에는 상기 도전성 패턴 내벽에 접촉하고 상기 채널 구조물의 저면을 지지하는 절연 구조물이 더 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 절연 구조물은 상기 정보 저장 구조물에 포함되는 물질로 형성된 패턴들이 순차적으로 적층될 수 있다.
예시적인 실시예들에 있어서, 상기 정보 저장 구조물의 저면은 상기 채널 패턴의 저면보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 기판과 연결 구조물 사이에는 반도체 패턴이 구비될 수 있다. 또한, 상기 반도체 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 하부 게이트가 구비될 수 있다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법으로, 기판 상에 제1 몰드 구조물, 하부 희생막 패턴, 제2 몰드 구조물이 순차적으로 적층되고 상기 기판을 노출시키는 채널홀을 포함하는 구조물을 형성한다. 상기 채널홀 하부에 상기 기판과 접촉하는 반도체 패턴을 형성한다. 상기 채널홀 내부에 예비 정보 저장 구조물 및 채널 패턴을 순차적으로 형성한다. 상기 예비 정보 저장 구조물이 노출되도록 상기 하부 희생막 패턴을 제거하여 제1 갭을 형성한다. 상기 채널 패턴의 측벽이 일부 노출되도록 상기 제1 갭을 통해 상기 예비 정보 저장 구조물의 일부를 제거하여, 상기 채널 패턴의 측벽에 정보 저장 구조물 및 상기 채널 패턴 저면에 절연 구조물을 각각 형성한다. 상기 절연 구조물 측벽 상에, 상기 채널 패턴과 상기 반도체 패턴을 전기적으로 연결하는 도전 패턴을 형성한다. 그리고, 상기 반도체 패턴을 둘러싸면서 상기 기판 상면에 평행한 제2 방향을 따라 연장되는 제1 게이트와, 상기 정보 저장 구조물을 둘러싸면서 상기 제2 방향을 따라 연장되는 복수의 제2 게이트들을 각각 형성한다.
예시적인 실시예들에 있어서, 상기 반도체 패턴의 상부면은 상기 하부 희생막 패턴 상, 하부면 사이에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패턴은 에피택셜 성장 공정을 통해 형성된 단결정 반도체를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 희생막 패턴은 상기 제1 및 제2 몰드 구조물과 상기 반도체 패턴 및 채널 패턴과 각각 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 희생막 패턴은 불순물이 도핑된 실리콘 산화물 또는 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 희생막 패턴을 제거하여 제1 갭을 형성하기 위하여, 상기 제1 몰드 구조물, 하부 희생막 패턴, 제2 몰드 구조물을 관통하는 제1 개구부를 형성한다. 그리고, 상기 제1 개구부 측벽에 노출되는 상기 하부 희생막 패턴을 등방성 식각을 통해 제거하여 상기 제1 갭을 형성한다.
예시적인 실시예들에 있어서, 상기 도전 패턴을 형성하기 위하여, 상기 제1 개구부 및 제1 갭의 표면을 따라 컨포멀하게 도전막을 형성한다. 그리고, 상기 절연막 구조물의 측벽에만 상기 도전막이 남도록 상기 도전막을 등방성 식각한다.
예시적인 실시예들에 있어서, 상기 도전 패턴을 형성하고 난 다음, 상기 제1 갭을 채우는 제2 절연막 패턴을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 몰드 구조물은 각각 제1 절연막 및 상기 제1 절연막과 식각 선택비를 갖는 제1 희생막이 번갈아 적층될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 및 제2 게이트들을 형성하기 위하여, 상기 제1 및 제2 몰드 구조물에 포함되는 제1 희생막들을 제거하여 제1 몰드 구조물에 제2 갭 및 제2 몰드 구조물에 제3 갭들을 각각 형성한다. 상기 제2 갭 내에 제1 게이트를 형성한다. 그리고, 상기 제3 갭들 내부에 제2 게이트들을 형성한다.
상기 본 발명의 일 과제를 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법으로, 기판 상에 하부 희생막 패턴 및 몰드 구조물이 적층되고 상기 기판을 노출시키는 채널홀을 포함하는 구조물을 형성한다. 상기 채널홀 내부에 예비 정보 저장 구조물 및 채널 패턴을 순차적으로 형성한다. 상기 예비 정보 저장 구조물이 노출되도록 상기 하부 희생막 패턴을 제거하여 제1 갭을 형성한다. 상기 제1 갭을 통해 상기 예비 정보 저장 구조물을 일부 제거하여 상기 채널 패턴의 측벽에 정보 저장 구조물 및 상기 채널 패턴의 저면에 절연 구조물을 각각 형성한다. 상기 절연 구조물 측벽 상에 상기 채널 패턴과 상기 기판을 전기적으로 연결하는 도전성 패턴을 형성한다. 그리고, 상기 정보 저장 구조물을 둘러싸면서 상기 기판 상면에 평행한 방향을 따라 연장되는 게이트들을 형성한다.
예시적인 실시예들에 있어서, 상기 채널 패턴의 저면은 상기 하부 희생막 패턴의 상부면보다 낮게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 하부 희생막 패턴은 상기 기판과 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 희생막 패턴은 상기 몰드 구조물, 채널 패턴 및 기판과 각각 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 하부 희생막 패턴을 제거하기 위하여, 상기 몰드 구조물 및 하부 희생막 패턴을 관통하는 제1 개구부를 형성한다. 그리고, 상기 제1 개구부 측벽에 노출되는 상기 하부 희생막 패턴을 등방성 식각하여 제1 갭을 형성한다.
예시적인 실시예들에 있어서, 상기 도전 패턴을 형성하기 위하여, 상기 제1 개구부 및 제1 갭의 내벽을 따라 컨포멀하게 도전막을 형성한다. 상기 절연막 구조물의 측벽에만 상기 도전막이 남도록 상기 도전막을 등방성 식각한다.
예시적인 실시예들에 있어서, 상기 예비 정보 저장 구조물을 일부 제거하는 것은 등방성 식각을 포함할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 상기 반도체 패턴 및 채널 패턴이 서로 제1 방향으로 이격되고, 상기 연결 구조물에 의해 전기적으로 연결된 구조를 갖는다. 따라서, 상기 반도체 패턴 및 채널 패턴이 전기적으로 연결되지 못하는 불량이 감소될 수 있다.
도 1, 2a, 2b내지 및 도 3은 각각 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도, 확대된 단면도, 절개 사시도 및 평면도이다.
도 4 내지 도 6은 각각 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 확대된 단면도들이다. 도 7 내지 도 21은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 22 및 23은 각각 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도 및 확대된 단면도이다.
도 24 내지 도 31은 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 32는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블로도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다. 도 2a 및 도 2b는 상기 수직형 반도체 소자의 확대한 단면도 소자의 및 부분 절개 사시도이다. 도 3은 수직형 반도체 소자에서 각 채널 구조물의 배치를 나타내는 평면도이다. 도 4, 5, 6는 각각 예시적인 실시예들에 따른 수직형 반도체 소자의 확대한 단면도이다. 구체적으로, 도 2a는 도 1의 A부위를 확대한 것이고, 도 2b는 도 2a의 B 부위의 절개 사시도이다. 도 1은 도 3의 I_I'부위의 단면도이다. 도 4, 5, 6는 도 1의 A부위의 다른 예시를 나타낸다.
상기 도면들에서 기판 상면에 수직한 방향을 제1 방향, 상기 기판 상면에 평행하면서 서로 수직한 두 방향들을 각각 제2 및 제3 방향으로 정의하며, 도면상에서 화살표로 표시된 방향 및 이의 반대 방향은 모두 동일한 방향으로 간주한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1, 2a, 2b 및 3을 참조하면, 기판(100) 상에 게이트들 및 층간 절연막들이 적층된다. 상기 기판(100) 상면에 수직한 제1 방향으로 연장되는 채널 패턴(146a)이 구비된다. 상기 채널 패턴(146a) 아래에는 반도체 패턴(130)이 구비된다. 상기 채널 패턴(146a)과 반도체 패턴(130)을 전기적으로 연결시키는 연결 구조물(171)이 구비된다. 상기 연결 구조물(171)은 상기 채널 패턴(146a) 하부의 가장자리를 둘러싸면서 상기 반도체 패턴(130)의 상부와 연결되는 상기 도전성 패턴(170a)을 포함한다.
상기 기판(100)은 예를 들어 실리콘, 게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 반도체 패턴(130)은 원기둥 형상을 가질 수 있다. 예시적인 실시예에서, 상기 반도체 패턴(130)은 단결정 반도체 물질을 포함할 수 있다. 예를들어, 상기 반도체 패턴은 실리콘, 폴리실리콘 등을 포함할 수 있다. 상기 반도체 패턴(130)은 불순물이 도핑될 수 있다.
상기 반도체 패턴(130)의 상부면의 형상은 한정되지 않는다.
예시적인 실시예에서, 상기 반도체 패턴(130)의 상부면은 평탄한 형상을 가질 수 있다. 예를들어, 도 2a 및 도 2b에 도시된 것과 같이, 상기 반도체 패턴(130)은 상부면 위치에 따라 동일한 높이를 가질 수 있다.
일부 실시예에서, 상기 반도체 패턴(130)의 상부면은 적어도 일부분이 돌출된 형상을 가질 수 있다. 예를들어, 도 3에 도시된 것과 같이, 상기 반도체 패턴(130)의 중심 부위가 가장자리 부위보다 돌출된 형상을 가질 수 있다.
일부 실시예에서, 상기 반도체 패턴(130)의 상부면은 위치에 따라 높이가 다른 형상을 가질 수 있다. 예를들어, 도 4에 도시된 것과 같이, 상기 반도체 패턴(130)의 상부면은 경사를 가질 수 있다.
예시적인 실시예에서, 상기 채널 패턴(146a)은 저면이 상기 연결 구조물(171)의 상부면과 접촉하는 컵 형상을 가질 수 있다. 상기 채널 패턴(146a) 상에는 상기 채널 패턴(146a)의 요부의 내부를 채우는 매립 절연막 패턴(148a)이 구비될 수 있다. 예시적인 실시예에서, 상기 채널 패턴(146a)은 폴리실리콘을 포함하고, 상기 매립 절연막 패턴(148a)은 실리콘 산화물을 포함할 수 있다. 상기 채널 패턴(146a)은 불순물이 도핑될 수 있다.
다른 예로, 상기 채널 패턴은 내부가 채워진 원기둥 형상을 가질 수도 있다. 이 경우, 상기 매립 절연막 패턴은 형성되지 않을 수 있다.
상기 채널 패턴(146a)의 하부면은 상기 반도체 패턴(130)의 상부면과 오버랩되게 배치될 수 있다. 상기 채널 패턴(146a)의 하부면의 폭은 상기 반도체 패턴(130)의 상부면의 폭보다 작을 수 있다.
상기 정보 저장 구조물(145)은 상기 채널 패턴(146a)의 측벽을 둘러싸는 형상을 가질 수 있다. 상기 터널 절연막 패턴(144b), 전하 저장막 패턴(142b) 및 제1 블로킹 패턴(140c)은 각각 하부가 뚫린 원통 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 터널 절연막 패턴(144b)은 실리콘 산화물과 같은 산화물을 포함할 수 있고, 상기 전하 저장막 패턴(142b)은 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 상기 제1 블로킹 패턴(140c)은 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 정보 저장 구조물(145)은 상기 반도체 패턴(130) 상부면과 이격될 수 있다. 상기 정보 저장 구조물(145)의 저면은 상기 채널 패턴(146a)의 저면보다 높게 위치할 수 있다.
상기 연결 구조물(171)은 상기 반도체 패턴(130) 및 채널 패턴(146a)의 제1 방향의 사이에 형성된다. 따라서, 상기 반도체 패턴(130), 연결 구조물(171) 및 채널 패턴(146a)이 적층되어 필러 형상의 채널 구조물이 형성될 수 있다. 상기 반도체 패턴(130) 및 채널 패턴(146a)은 상기 기판(100)과 전기적으로 연결될 수 있다.
상기 연결 구조물(171)은 상기 도전성 패턴(170a) 및 상기 도전성 패턴(170a)의 내벽과 접촉하고, 상기 채널 패턴(146a) 및 반도체 패턴(130) 사이에 구비되는 절연 구조물(165)을 포함한다.
상기 도전성 패턴(170a)은 상기 채널 패턴(146a) 저면의 가장자리 부위 및 상기 반도체 패턴(130) 상부면과 접촉하는 하부가 뚤린 원통형을 가질 수 있다. 상기 절연 구조물(165)은 상기 채널 패턴 저면(146a)의 중심부 및 상기 반도체 패턴(130) 상부면과 접촉할 수 있다.
예시적인 실시예에서, 상기 도전성 패턴(170a)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 도전성 패턴(170a)에 의해 상기 반도체 패턴(130) 및 채널 패턴(146a)이 전기적으로 연결될 수 있다. 한편, 상기 절연 구조물(165)은 상기 반도체 패턴(130) 상부면에 형성되어 상기 채널 패턴(146a)의 저면을 지지할 수 있다.
상기 반도체 패턴(130)의 상부면의 형상에 따라 상기 절연 구조물(165) 및 채널 패턴(146a)의 저면의 형상은 달라질 수 있다.
예시적인 실시예들에 있어서, 도 2a 및 도 2b에 도시된 것과 같이, 상기 절연 구조물(165) 및 채널 패턴(146a)의 저면은 평탄할 수 있다.
일부 실시예들에 있어서, 도 3에 도시된 것과 같이, 상기 절연 구조물(165) 및 채널 패턴(146a)의 저면은 중심 부위가 가장자리 부위보다 돌출된 형상을 가질 수 있다.
일부 실시예에서, 도 4에 도시된 것과 같이, 상기 절연 구조물(165) 및 채널 패턴(146a)의 저면은 경사를 가질 수 있다.
상기 절연 구조물(165)은 상기 정보 저장 구조물(145)에 포함된 물질과 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 절연 구조물(165)은 상기 제1 블로킹 패턴(140c)과 동일한 물질을 포함하는 제1 패턴(160a), 상기 전하 저장막 패턴(142b)과 동일한 물질을 포함하는 제2 패턴(162), 상기 터널 절연막 패턴(144b)과 동일한 물질을 포함하는 제3 패턴(164)이 순차적으로 적층될 수 있다.
상기 절연 구조물(165)은 측벽에 요철을 포함할 수 있다. 예시적인 실시예에서, 상기 절연 구조물(165)에 포함되는 제1 내지 제3 패턴들(160a, 162, 164) 중 적어도 하나는 측방으로 돌출된 구조를 가질 수 있다. 일 예로, 도시된 것과 같이, 상기 제2 패턴(162)이 상기 제1 및 제3 패턴들(160a, 164)보다 측방으로 돌출될 수 있다. 다른 예로, 상기 제1 패턴(160a) 및 상기 제3 패턴(164) 중 적어도 하나가 상기 제2 패턴(162)보다 측방으로 돌출될 수 있다.
한편, 상기 제1 내지 제3 패턴(160a, 162, 164)은 상기 채널 패턴(146a)의 저면 가장자리보다 돌출되지 않을 수 있다. 즉, 상기 제1 내지 제3 패턴의 각각의 폭은 상기 채널 패턴(146a)의 저면의 폭보다 좁을 수 있다.
상기 도전성 패턴(170a)은 상기 절연 구조물(165)의 측벽을 둘러싸는 형상을 가질 수 있다. 상기 도전성 패턴(170a)은 상기 절연 구조물(165)의 측벽, 상기 반도체 패턴(130) 상부면 및 채널 패턴(146a)의 하부면에 의해 정의되는 요부를 채우는 형상을 가질 수 있다.
예시적인 실시예에서, 상기 도전성 패턴(170a)은 상기 채널 패턴(146a)의 저면의 가장자리와 접촉하는 원통 형상을 가질 수 있다. 이 경우, 상기 연결 구조물(171)의 폭은 상기 반도체 패턴(130)의 상부면의 폭보다 좁을 수 있다.
일부 실시예에서, 상기 도전성 패턴(170a)은 상기 채널 패턴(146a)의 저면의 가장자리 및 상기 채널 패턴(146a)의 하부 측벽과 접촉하는 형상을 가질 수 있다.
일부 실시예에서, 도 6에 도시된 것과 같이, 상기 도전성 패턴(170a)은 상기 채널 패턴(146a)의 저면의 가장자리, 상기 채널 패턴(146a)의 하부 측벽, 정보 저장 구조물(145)의 저면 및 반도체 패턴(130)의 상부면과 접촉하는 형상을 가질 수 있다. 상기 게이트들은 제1 게이트(176a) 및 제2 게이트들(176b)을 포함할 수 있다.
상기 제1 게이트(176a)는 그라운드 선택 라인(Ground Selection Line: GSL)으로 제공될 수 있다. 상기 반도체 패턴(130)은 제1 게이트(176a)를 관통할 수 있다.
예시적인 실시예에서, 상기 반도체 패턴(130)의 측벽을 둘러싸는 하나의 제1 게이트(176a)가 구비될 수 있다. 다른 예로, 상기 반도체 패턴(130)에는 2개 이상의 제1 게이트들(176a)이 상기 제1 방향으로 이격되게 배치될 수도 있다.
상기 제2 게이트들(176b)은 워드 라인 및 스트링 선택 라인(String Selection Line: SSL)으로 제공될 수 있다. 상기 채널 패턴(146a)은 상기 제2 게이트들(176b)을 관통할 수 있다.
예시적인 실시예에서, 상기 SSL은 상기 채널 패턴(146a)의 상부에 1개 또는 복수개가 구비될 수 있다. 상기 워드 라인은 상기 GSL 및 SSL사이에 복수개가 구비될 수 있다.
상기 제1 게이트(176a)와 제2 게이트(176b) 사이의 제1 방향으로의 제1 거리는 상기 제2 게이트들(176b) 사이의 제1 방향으로의 제2 거리보다 더 넓을 수 있다.
예시적인 실시예들에 따르면, 상기 제1 및 제2 게이트들(176a, 176b)은 금속 및/또는 금속 질화물을 포함할 수 있다. 예를 들어, 제1 및 제2 게이트들(176a, 176b)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 또는 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 포함할 수 있다. 상기 제1 및 제2 게이트들(176a, 176b)은 실질적으로 동일한 물질을 포함할 수 있다.
상기 제1 및 제2 게이트들(176a, 176b)은 상기 제3 방향으로 배열되는 복수의 채널 구조물들을 함께 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
예시적인 실시예에서, 상기 제1 게이트(176a) 및 상기 반도체 패턴(130) 사이와, 상기 제2 게이트(176b) 및 상기 정보 저장 구조물(145) 사이에 제2 블로킹막(174)이 구비될 수 있다. 상기 제2 블로킹막(174)은 상기 제1 블로킹 패턴(140c)보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 제2 블로킹막(174)은 상기 제1 및 제2 게이트들(176a, 176b)의 상, 하부면을 둘러싸면서 제1 방향으로 연결될 수 있다.
예시적인 실시예에서, 상기 제2 블로킹막(174)은 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 포함할 수 있다.
상기 층간 절연막은 제1 절연막 패턴들(110a) 및 제2 절연막 패턴(172a)을 포함할 수 있다.
예시적인 실시예에서, 상기 제2 게이트들(176b) 사이에는 상기 제1 절연막 패턴(110a)이 구비될 수 있다. 상기 제1 게이트(176a)와 제2 게이트(176b) 사이에는 상기 제1 절연막 패턴(110a), 제2 절연막 패턴(172a) 및 제1 절연막 패턴(110a)들이 적층될 수 있다. 상기 제2 절연막 패턴(172a)은 상기 제1 절연막 패턴들(110a)이 모두 형성된 후에 증착 공정을 수행하여 형성할 수 있다. 그러나, 상기 제1 및 제2 절연막 패턴들(110a, 172a)은 동일한 절연 물질을 포함할 수 있다. 상기 제1 및 제2 절연막 패턴(110a, 172a)은 실리콘 산화물을 포함할 수 있다. 상기 제1 및 제2 절연막 패턴(110a, 172a)은 플라즈마 강화 CVD공정, 고밀도 플라즈마 공정 등을 통해 형성될 수 있다.
상기 제1 게이트(176a)와 기판(100) 사이에는 제1 절연막 패턴(110a)이 구비될 수 있다.
상기 제2 방향으로 연장되는 상기 제1 및 제2 게이트(177a, 176b)의 양 측으로 상기 제2 방향으로 연장되는 제1 개구부가 구비될 수 있다. 상기 제1 개구부의 양 측에는 스페이서 형상의 제3 절연막 패턴(178)이 구비될 수 있다. 상기 제3 절연막 패턴(178)은 실리콘 산화물이 포함될 수 있다.
상기 제3 절연막 패턴(178) 사이의 제2 개구부 내부에는 상기 기판(100)과 접촉하는 도전 패턴(180)이 구비될 수 있다. 상기 도전 패턴(180)은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 도전 패턴(180)은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 혹은 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 사용하여 형성될 수 있다.
상기 도전 패턴(180)은 공통 소스 라인(Common Source Line : CSL)로 제공될 수 있다. 또한, 상기 도전 패턴(180)과 접하는 기판 부위에는 불순물 영역(도시안됨)이 형성될 수 있다.
상기 매립 절연막 패턴(148a), 채널 패턴(146a) 및 정보 저장 구조물(145) 상에는 패드(150)가 구비될 수 있다.
도시하지는 않았지만, 상기 패드(150) 상에 상기 패드(150)와 전기적으로 연결되는 비트 라인 콘택 및 비트 라인이 더 구비될 수 있다.
상기 수직형 반도체 소자는 상기 채널 패턴(146a)에 적층되는 제2 게이트의 수가 증가되더라도 상기 연결 구조물(171)에 의해 상기 반도체 패턴(130) 및 채널 패턴(146a)을 용이하게 전기적으로 연결시킬 수 있다. 따라서, 상기 반도체 패턴(130) 및 채널 패턴(146a)이 전기적으로 연결되지 않아서 발생되는 불량이 감소될 수 있다.
도 7 내지 도 21는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
구체적으로, 도 12 내지 도 16은 일부분이 확대된 단면도들이다.
도 7을 참조하면, 기판(100) 상에 제1 몰드 구조물(111), 하부 희생막(112) 및 제2 몰드 구조물(113)을 순차적으로 형성한다.
기판(100)은 실리콘, 게르마늄 등과 같은 반도체 물질을 포함할 수 있다.
상기 제1 몰드 구조물(111)은 기판 상에 제1 절연막(110)을 형성하고, 상기 제1 절연막 상에, 제1 희생막(120) 및 제1 절연막(110)을 적어도 1번 반복 적층하여 형성할 수 있다. 따라서, 상기 제1 몰드 구조물의 최상부에는 제1 절연막이 형성될 수 있다. 상기 제1 몰드 구조물(111)에 포함되는 상기 제1 희생막(120)의 적층 수는 제1 게이트의 적층 수와 동일할 수 있다. 하나의 셀 스트링에 하나의 GSL이 형성되는 경우, 도시된 것과 같이, 1층의 제1 희생막(120)이 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 절연막들(110) 및 제1 희생막들(120)은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성할 수 있다. 상기 기판과 접하는 제1 절연막(110)은 열산화 공정에 의해 형성될 수도 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있다. 예를 들어, 제1 절연막들(110)은 피이-테오스(PE-TEOS), 고밀도 플라즈마(HDP) 산화물 또는 피이오엑스(PEOX)를 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 희생막들(120)은 제1 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
상기 하부 희생막(112)은 상기 제1 몰드 구조물(111) 상에 1층으로 형성될 수 있다. 상기 하부 희생막(112)은 상기 제1 및 제2 몰드 구조물(111, 113)에 포함되는 막들과, 반도체 패턴 및 채널 패턴에 포함되는 물질과 각각 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들어, 상기 하부 희생막(112)은 상기 제1 및 제2 몰드 구조물(111, 113)에 포함되는 산화물 및 질화물과 후속 공정에 의해 형성되는 반도체 패턴 및 채널 패턴에 포함되는 실리콘과 각각 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 하부 희생막(112)은 상기 제1 절연막(110)보다 높은 식각율을 갖는 실리콘 산화물을 사용하여 형성될 수 있다. 즉, 상기 하부 희생막(112)을 습식 식각하는데 식각액으로 사용되는 불산에 대해 상대적으로 높은 식각율을 갖는 실리콘 산화물을 사용하여 형성할 수 있다. 이에 따라, 상기 하부 희생막(112)은 상기 제1 절연막과 다른 물질로 형성하거나 동일한 물질에 불순물을 더 도핑하여 형성할 수 있다. 이와는 달리, 상기 제1 절연막(110)과 동일한 불순물이 도핑된 동일한 물질로 형성하되 상대적으로 상기 불순물의 농도가 높도록 형성하여 높은 식각율을 갖도록 하거나, 혹은 동일한 물질로 형성하되 상대적으로 저온에서 증착 공정을 수행하여 다공질 막으로 형성함으로써 결과적으로 높은 식각률을 갖도록 형성할 수도 있다.
예를들어, 상기 제1 절연막(110)이 피이오엑스(PEOX)를 포함하는 경우, 상기 하부 희생막(112)은 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG), 비피에스지(BPSG) 등을 사용하여 형성할 수 있고, 제1 절연막(110)이 피이-테오스(PE-TEOS)를 포함하는 경우, 상기 하부 희생막(112)은 피이오엑스(PEOX), 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG), 비피에스지(BPSG) 등을 사용하여 형성할 수 있으며, 제1 절연막(110)이 고밀도(HDP) 산화물을 포함하는 경우, 상기 하부 희생막(112)은 피이-테오스(PE-TEOS), 피이오엑스(PEOX), 비테오스(BTEOS), 피테오스(PTEOS), 비피테오스(BPTEOS), 비에스지(BSG), 피에스지(PSG), 비피에스지(BPSG) 등을 사용하여 형성할 수 있다.
예시적인 실시예에서, 상기 반도체 패턴이 실리콘을 포함하는 경우, 상기 하부 희생막(112)은 실리콘 게르마늄을 사용하여 형성할 수도 있다.
예시적인 실시예에서, 상기 하부 희생막(112)은 후속 공정에서 형성되는 블로킹막, 전하 저장막, 터널 절연막 및 채널막 각각의 증착 두께의 합보다 더 두껍게 형성할 수 있다.
상기 제2 몰드 구조물(113)은 상기 하부 희생막(112) 상에 제1 절연막(110) 및 제1 희생막(112)을 반복 적층하여 형성할 수 있다. 상기 제2 몰드 구조물에 포함되는 상기 제1 희생막(112)의 적층수는 제2 게이트의 적층 수와 동일할 수 있다. 즉, 상기 제2 몰드 구조물에 포함되는 상기 제1 희생막(112)의 적층수는 하나의 셀 스트링에 포함되는 워드 라인 및 SSL의 수와 동일할 수 있다.
도 8을 참조하면, 상기 제2 몰드 구조물(113) 상에 상부 절연막(124)을 형성한다. 예시적인 실시예들에 따르면, 상부 절연막(124)은 화학 기상 증착(CVD) 공정, 플라즈마 화학 기상 증착(PECVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 상부 절연막(124)은 실리콘 산화물을 사용하여 형성할 수 있다. 상기 상부 절연막(124)은 경우에 따라 형성되지 않고 생략될 수도 있다.
상기 상부 절연막(124), 제1 절연막들(110), 제1 희생막들(120) 및 하부 희생막(112)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(holes)(126)을 형성한다. 상기 홀들 내부를 부분적으로 채우는 반도체 패턴(130)을 형성한다.
예시적인 실시예들에 따르면, 상기 상부 절연막(124) 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 홀들(126)은 상기 제2 및 제3 방향들을 따라 각각 복수 개로 형성될 수 있으며, 이에 따라 홀 어레이(array)가 정의될 수 있다.
상기 반도체 패턴(130)은 상기 홀들(126)에 의해서 노출된 기판(100) 상면을 시드(seed)로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG) 공정을 수행하여 형성할 수 있다. 이에 따라, 상기 반도체 패턴은 기판(100)의 재질에 따라 단결정 실리콘을 포함하도록 형성될 수 있으며, 불순물이 도핑될 수도 있다. 이와는 달리, 상기 홀들(126)을 채우는 비정질 실리콘막을 형성한 후, 상기 비정질 실리콘막에 레이저 에피택시얼 성장(Laser Epitaxial Growth: LEG) 공정 혹은 고상 에피택시(Solid Phase Epitaxy: SPE) 공정을 수행하여 상기 반도체 패턴을 형성할 수 있다.
상기 반도체 패턴(130)의 상부면은 상기 하부 희생막(112)의 상부면 및 하부면 사이에 위치할 수 있다. 상기 반도체 패턴(130)은 원기둥 형상을 가질 수 있다. 상기 에피택시얼 공정에 따라 상기 반도체 패턴(130)의 상부면은 다양한 형상을 가지면서 형성될 수 있다.
예시적인 실시예에서, 상기 반도체 패턴(130)의 상부면은 평탄한 형상을 가질 수 있다.
일부 실시예에서, 상기 반도체 패턴(130)의 상부면은 일부분이 돌출될 수 있다. 예를들어, 상기 반도체 패턴의 상부면은 중심 부위가 가장자리 부위보다 돌출되는 형상을 가질 수 있다. 이 경우, 후속 공정들에 의해 도 3에 도시된 수직형 반도체 소자가 제조될 수 있다.
일부 실시예에서, 상기 반도체 패턴(130)의 상부면은 경사를 가질 수있다. 이 경우, 후속 공정들에 의해 도 4에 도시된 수직형 반도체 소자가 제조될 수 있다.
도 9를 참조하면, 상기 홀들(126)의 내측벽, 반도체 패턴(130)의 상면 및 상부 절연막(124) 상에 컨포멀하게 블로킹막(140), 전하 저장막(142), 터널 절연막(144), 채널막(146)을 순차적으로 형성한다. 또한, 상기 채널막(146) 상에 상기 홀들(126) 내부를 완전하게 채우는 매립 절연막(148)을 형성한다.
예시적인 실시예들에 있어서, 상기 블로킹막(140)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있고, 전하 저장막(142)은 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있으며, 터널 절연막(144)은 실리콘 산화물과 같은 산화물을 사용하여 형성할 수 있다. 상기 블로킹막(140), 전하 저장막(142), 터널 절연막(144)의 적층 구조는 정보 저장막으로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 채널막(146)은 불순물이 도핑되거나 또는 도핑되지 않은 폴리실리콘을 사용하여 형성할 수 있다. 상기 채널막(146)의 최하부 바닥면은 상기 하부 희생막(112)의 상부면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 상기 매립 절연막(148)은 실리콘 산화물을 사용하여 형성할 수 있다.
도 10을 참조하면, 상기 상부 절연막(124) 상에 형성된 상기 매립 절연막(148), 채널막(146), 터널 절연막(144), 전하 저장막(142) 및 블로킹막(140)을 제거한다. 상기 제거는 에치백 공정 또는 화학기계적 연마 공정을 통해 수행할 수 있다. 이 후, 상기 홀(126)의 상부에 위치하는 매립 절연막(148), 채널막(146), 터널 절연막(144), 전하 저장막(142) 및 블로킹막(140)을 부분적으로 제거하여 리세스부를 형성한다. 상기 리세스부 내부를 채우는 패드막을 형성하고 이를 평탄화하여 패드(150)를 형성한다. 예시적인 실시예들에 따르면, 상기 패드(150)는 불순물이 도핑된 폴리실리콘을 사용하여 형성될 수 있다.
상기 공정을 수행하면, 상기 홀들(126) 내에는 제1 예비 블로킹 패턴(140a), 예비 전하 저장막 패턴(142a), 예비 터널 절연막 패턴(144a), 채널 패턴(146a) 및 매립 절연막 패턴(148a)이 각각 형성된다. 상기 제1 예비 블로킹 패턴(140a)은 상기 반도체 패턴(130)의 상부면과 접촉될 수 있다.
이 후, 상기 상부 절연막(124), 제2 몰드 구조물(113), 하부 희생막(112) 및 제1 몰드 구조물(111)을 관통하는 제1 개구부(152)를 형성하여 기판(100)의 상부면을 노출시킨다.
예시적인 실시예들에 따르면, 제1 개구부(152)는 상기 상부 절연막(124) 및 패드(150) 상에 하드 마스크(도시안됨)를 형성하고, 상기 하드 마스크를 식각 마스크로 사용하는 건식 식각 공정을 통해 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 개구부(152)는 상기 제2 방향을 따라 연장되도록 형성될 수 있으며, 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 이에 따라, 제1 희생막(120), 제1 절연막(110) 및 하부 희생막(112)은 각각 제1 희생막 패턴(120a), 제1 절연막 패턴(110a) 및 하부 희생막 패턴(112a)으로 변환될 수 있다.
도 11을 참조하면, 상기 제1 개구부(152)의 측벽에 노출되는 상기 하부 희생막 패턴(112a)을 선택적으로 제거하여 제1 갭(154)을 형성한다.
상기 하부 희생막 패턴(112a)은 등방성 식각 공정을 통해 제거될 수 있다. 상기 등방성 식각 공정은 습식 식각 또는 등방성 건식 식각을 포함할 수 있다. 상기 하부 희생막 패턴(112a)이 실리콘 산화물을 포함하는 경우, 불산을 포함하는 식각액을 사용하여 상기 제1 갭(154)을 형성할 수 있다. 상기 제1 갭(154)을 통해 상기 제1 예비 블로킹 패턴(140a)의 일부가 노출될 수 있다.
이하에서는, 도 11의 A 부위를 확대 도시한 도 12 내지 도 16을 참조로 설명한다.
도 12를 참조하면, 상기 제1 갭(154)에 의해 노출된 제1 예비 블로킹 패턴(140a)을 선택적으로 식각한다. 상기 식각 공정은 습식 식각 또는 등방성 건식 식각을 포함하는 등방성 식각 공정일 수 있다. 예시적인 실시예들에 따르면, 불산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 갭(154)에 의해 노출된 제1 예비 블로킹 패턴(140a)을 일부 제거할 수 있다.
상기 식각 공정을 수행하면, 상기 제1 예비 블로킹 패턴(140a)은 상기 제1 방향으로 연장되는 제2 예비 블로킹 패턴(140b)과 상기 반도체 패턴(130) 상부면에 형성되는 제1 예비 패턴(160)으로 분리될 수 있다. 또한, 상기 제1 갭(154) 내부에는 상기 예비 전하 저장막 패턴(142a)이 부분적으로 노출될 수 있다.
도시하지는 않았지만, 상기 식각 공정을 수행할 때, 상기 제1 갭(154)의 상, 하부와 상기 제1 개구부 측벽에 노출되는 제1 절연막 패턴들(110a)이 일부 제거될 수도 있다. 따라서, 상기 제1 갭(154)의 제1 방향의 폭과, 상기 제1 개구부(152)의 상기 제3 방향의 폭이 부분적으로 증가될 수도 있다.
도 13을 참조하면, 상기 제1 갭(154)에 의해 노출된 예비 전하 저장막 패턴(142a)을 선택적으로 식각한다. 상기 식각 공정은 습식 식각 또는 등방성 건식 식각을 포함하는 등방성 식각 공정일 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 갭(154)에 의해 노출된 예비 전하 저장막 패턴(142a)을 일부 제거할 수 있다.
상기 식각 공정을 수행하면, 상기 예비 전하 저장막 패턴(142a)은 상기 제1 방향으로 연장되는 전하 저장막 패턴(142b)과 상기 제1 예비 패턴(160) 상에 형성되는 제2 패턴(162)으로 분리될 수 있다. 또한, 상기 제1 갭(154) 내부에는 상기 예비 터널 절연막 패턴(144a)이 부분적으로 노출될 수 있다. 상기 제2 패턴(162)의 폭은 상기 채널 패턴(146a)의 저면의 폭보다 더 좁을 수 있다.
상기 식각 공정을 수행할 때, 도시하지는 않았지만, 상기 제1 개구부(152)에 의해 노출되는 제1 희생막 패턴들(120a)의 측벽이 일부 제거될 수도 있다. 따라서, 상기 제1 개구부(152)의 상기 제3 방향의 폭이 부분적으로 증가될 수 있다.
도 14를 참조하면, 상기 제1 갭(154)에 의해 노출된 예비 터널 절연막 패턴(144a)을 선택적으로 식각한다. 상기 식각 공정은 습식 식각 또는 등방성 건식 식각을 포함하는 등방성 식각 공정일 수 있다. 예시적인 실시예들에 따르면, 불산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 갭(154)에 의해 노출된 예비 터널 절연막 패턴(144a)을 일부 제거할 수 있다.
상기 식각 공정을 수행하면, 상기 예비 터널 절연막 패턴(144a)은 상기 제1 방향으로 연장되는 터널 절연막 패턴(144b)과 상기 제2 패턴(162) 상부면에 형성되는 제3 패턴(164)으로 분리될 수 있다. 또한, 상기 제1 갭(154) 내부에는 상기 채널 패턴(146a)이 부분적으로 노출될 수 있다. 상기 제3 패턴(164)의 폭은 상기 채널 패턴(146a)의 저면의 폭보다 더 좁을 수 있다. 따라서, 상기 채널 패턴(146a)의 저면은 상기 제3 패턴(164)의 상부면을 완전히 덮을 수 있다.
한편, 상기 식각 공정에서 상기 제2 예비 블로킹 패턴(140b) 및 제1 예비 패턴(160)도 일부 식각되어, 제1 블로킹 패턴(140c) 및 제1 패턴(160a)이 각각 형성될 수 있다. 상기 제1 패턴(160a)의 폭은 상기 채널 패턴(146a)의 저면의 폭보다 더 좁을 수 있다.
따라서, 상기 반도체 패턴(130) 상에는 제1 내지 제3 패턴(160a, 162, 164)이 적층되는 절연 구조물(165)이 형성된다. 상기 절연 구조물(165)은 상기 채널 패턴(146a) 아래에서 상기 채널 패턴(146a)을 지지하는 필러 형상을 가질 수 있다.
예시적인 실시예에서, 상기 절연 구조물(165)의 측벽은 요철을 가질 수 있다. 즉, 상기 제1 내지 제3 패턴(160a, 162, 164)은 중 일부는 측방으로 돌출된 구조를 가질 수 있다. 일 예로, 도시된 것과 같이, 상기 제2 패턴(162)이 상기 제1 및 제3 패턴(160a, 164)보다 측방으로 돌출될 수 있다. 다른 예로, 상기 제1 및/또는 제3 패턴(160a, 164)이 상기 제2 패턴(162)보다 측방으로 돌출될 수 있다.
예시적인 실시예에서, 상기 절연 구조물(165)의 측벽은 요철을 갖지 않을 수도 있다. 즉, 상기 제1 내지 제3 패턴(160a, 162, 164)은 측방으로 돌출되지 않을 수 있다.
상기 식각 공정을 수행할 때, 상기 제1 갭(154)의 상, 하부의 제1 절연막 패턴(110a)과 상기 제1 개구부(152)에 의해 노출되는 제1 절연막 패턴들(110a)의 측벽이 일부 제거될 수도 있다. 따라서, 상기 제1 갭(154)의 제1 방향의 폭과 상기 제1 개구부(152)의 상기 제3 방향의 폭이 다소 증가될 수도 있다.
도 15를 참조하면, 상기 제1 개구부(152)의 측벽 및 저면과 상기 제1 갭(154)의 표면, 상부 절연막(124, 도 11)과 패드(150, 도 11) 상부면을 따라 컨포멀하게 도전막(170)을 형성한다. 상기 도전막(170)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 도전막(170)은 ALD 공정 또는 CVD 공정을 통해 형성할 수 있다.
상기 도전막(170)은 상기 절연 구조물(165) 측벽을 둘러싸도록 형성될 수 있다. 상기 도전막(170)은 상기 채널 패턴(146a) 하부와 상기 절연 구조물(170) 측벽 및 상기 반도체 패턴(130) 상부에 의해 생기는 홈 부위를 완전하게 채우는 형상을 가질 수 있다. 상기 홈 부위의 표면은 꺽여지거나 접혀지는 부위를 포함할 수 있다.
예시적인 실시예에서, 상기 도전막(170)은 상기 제1 개구부(152) 측벽 및 저면 상에서 제1 두께를 갖도록 형성할 수 있다. 그런데, 상기 홈의 서로 다른 표면에 형성되는 도전막(170)은 서로 접촉될 수 있어서 상기 홈 부위의 도전막(170)은 다른 부위의 도전막(170)보다 더 두껍게 형성될 수 있다. 즉, 상기 홈 부위에서 상기 도전막(170)은 상기 제1 두께보다 더 두껍게 형성될 수 있다.
도 16을 참조하면, 상기 홈의 내부에 형성되는 도전막(170)을 남기면서 상기 제1 개구부(152)의 측벽 및 저면과 상기 제1 갭(154)의 상, 하부면 및 상부 절연막(124, 도 11)과 패드(150, 도 11) 상부면에 형성된 도전막(170)을 등방성 식각하여 도전성 패턴(170a)을 형성한다. 상기 등방성 식각은 습식 식각 또는 등방성 건식 식각을 포함할 수 있다. 예시적인 실시예에서, 상기 등방성 식각 공정을 수행할 때, 상기 도전막이 제1 두께만큼 제거되도록 할 수 있다.
상기 도전성 패턴(170a)은 상기 절연 구조물(165)의 측벽을 둘러싸는 형상을 가질 수 있다. 또한, 상기 도전성 패턴(170a)은 상기 채널 패턴(146a)의 저면의 가장자리 및 상기 반도체 패턴(130) 상부면과 접촉하고, 하부가 뚫린 원통 형상을 가질 수 있다. 따라서, 상기 도전성 패턴(170a)에 의해 상기 반도체 패턴(130) 및 채널 패턴(146a)이 전기적으로 연결될 수 있다.
이와같이, 상기 반도체 패턴(130) 및 채널 패턴(146a) 사이에 상기 절연 구조물(165) 및 도전성 패턴(170a)을 포함하는 연결 구조물(171)이 형성될 수 있다. 상기 반도체 패턴 및 채널 패턴(130, 146a)은 상기 제1 방향으로 서로 이격될 수 있다.
일부 실시예에서, 상기 홈의 내부, 상기 채널 패턴(146a)의 측벽 및 상기 제1 갭(154)의 일부 상, 하부면에 컨포멀하게 상기 도전막이 남도록 등방성 식각 공정이 수행될 수 있다. 이 경우, 도 6에 도시된 것과 같은 형상의 도전성 패턴(170a)이 형성될 수 있다.
도 17을 참조하면, 상기 제1 개구부(152)의 측벽 및 저면, 상부 절연막(124) 및 패드(150)의 상부면 및 제1 갭(154) 내부에 제2 절연막(172)을 형성한다. 상기 제2 절연막(172)은 상기 제1 갭을 채우도록 형성할 수 있다. 상기 제2 절연막(172)은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 절연막(172)은 상기 제1 절연막 패턴(110a)과 실질적으로 동일한 물질을 사용하여 형성할 수 있다.
상기 제2 절연막(172)은 ALD 공정 또는 CVD 공정을 통해 형성할 수 있다.
도 18을 참조하면, 상기 제1 개구부(152)의 측벽 및 저면, 상부 절연막(124) 및 패드(150)의 상부면 상에 형성된 제2 절연막(172)을 등방성 식각 공정을 통해 제거한다. 따라서, 상기 제1 갭(154) 내부에 제2 절연막 패턴(172a)을 형성한다. 상기 등방성 식각 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
도 19를 참조하면, 상기 제1 희생막 패턴들(120a)을 제거하여 제2 갭(156)을 형성한다. 상기 제2 갭(156)에 의해 상기 제1 블로킹 패턴(140c) 과 반도체 패턴(130)의 측벽 일부가 노출될 수 있다. 상기 제1 희생막을 제거하는 공정은 습식 식각 공정 또는 등방성 건식 식각 공정을 포함하는 등방성 식각 공정을 통해 수행할 수 있다. 예시적인 실시예들에 따르면, 인산 혹은 황산을 포함하는 식각액을 사용하는 습식 식각 공정을 통해 제1 개구부(152)에 의해 노출된 제1 희생막 패턴들(120a)을 제거할 수 있다.
도 20을 참조하면, 상기 노출된 제1 블로킹 패턴(140c)의 외측벽, 노출된 반도체 패턴(130)의 측벽, 제2 갭(156)의 내벽, 제1 절연막 패턴들(110a) 및 상부 절연막(124), 패드(150) 및 노출된 기판(100) 상면 상에 제2 블로킹막(174)을 형성한다. 그리고, 상기 제2 블로킹막(174) 상에 제2 갭(290)을 채우는 제1 및 제2 게이트들을(176a, 176b)을 형성한다.
예시적인 실시예들에 따르면, 제2 블로킹막(174)은 예를 들어, 알루미늄 산화물, 하프늄 산화물, 란탄 산화물, 란탄 알루미늄 산화물, 란탄 하프늄 산화물, 하프늄 알루미늄 산화물, 티타늄 산화물, 탄탈륨 산화물, 지르코늄 산화물 등의 금속 산화물을 사용하여 형성할 수 있다.
상기 제1 및 제2 게이트들(176a, 176b)을 형성하기 위하여, 먼저 게이트 전극막을 형성한다. 상기 게이트 전극막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 게이트 전극막은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 혹은 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 사용하여 형성될 수 있다. 상기 게이트 전극막을 부분적으로 제거하여, 상기 제2 갭(156) 내부에 제1 및 제2 게이트들(176a, 176b)을 형성한다. 예시적인 실시예들에 따르면, 상기 게이트 전극막은 습식 식각 공정을 통해 부분적으로 제거될 수 있다.
즉, 상기 반도체 패턴(130) 측벽 상에는 GSL로 제공되는 제1 게이트(176a)가 형성될 수 있다. 상기 채널 패턴(146a) 측벽 상에는 워드 라인 및 SSL로 제공되는 제2 게이트(176b)가 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트들(176a, 176b)은 상기 제2 갭(156) 내부을 완전하게 채우지 않을 수 있다. 따라서, 상기 제1 및 제2 게이트들(176a, 176b)에 의해 상기 제1 개구부(152)의 측벽에 요철이 생길 수 있다. 다른 예로, 상기 제1 및 제2 게이트들(176a, 176b)은 상기 제2 갭(156) 내부을 완전하게 채울 수도 있다.
도 21을 참조하면, 상기 제2 블로킹막 상에 상기 제1 개구부(152)의 측벽 및 저면을 따라 컨포멀하게 제3 절연막을 형성한다. 상기 제1 개구부(152) 저면에 형성된 제3 절연막을 이방성으로 식각하여 상기 기판(100) 표면이 노출되도록 한다. 따라서, 스페이서 형상을 갖는 제3 절연막 패턴(178)을 형성한다. 또한, 상기 제3 절연막 패턴(178)에 의해 제2 개구부가 형성될 수 있다. 상기 제2 개구부를 통해 노출되는 기판(100) 부위에 불순물을 도핑하여 불순물 영역(도시안됨)을 형성한다. 이 후, 상기 제2 개구부 내부를 채우는 도전 패턴(180)을 형성한다. 상기 도전 패턴(180)은 CSL로 제공될 수 있다.
구체적으로, 상기 도전 패턴(180)은 제2 개구부 내부를 채우는 도전막을 형성하고, 이를 평탄화하여 형성할 수 있다. 상기 도전막은 금속 및/또는 금속 질화물을 사용하여 형성될 수 있다. 예를 들어, 상기 도전막은 텅스텐, 티타늄, 탄탈륨, 백금 등의 전기 저항이 낮은 금속 혹은 티타늄 질화물, 탄탈륨 질화물 등의 금속 질화물을 사용하여 형성될 수 있다.
이후, 도시하지 않았지만, 상기 패드(150)와 전기적으로 연결되는 비트 라인 콘택(400) 및 비트 라인을 형성할 수 있다. 따라서, 수직형 반도체 소자를 완성할 수 있다.
도 22는 예시적인 실시예들에 따른 수직형 반도체 소자를 설명하기 위한 단면도이다. 도 23은 상기 수직형 반도체 소자의 확대한 단면도이다. 구체적으로, 도 23은 도 22의 C 부위를 확대한 것이다.
도 22 및 23에 도시된 수직형 반도체 소자는 기판 상에 반도체 패턴이 구비되지 않는 것을 제외하고, 도 1, 2a, 2b 및 3을 참조로 설명한 수직형 반도체 소자와 실질적으로 동일하거나 유사하다.
도 22 및 23을 참조하면, 기판(100)과 제1 방향으로 이격되도록 구비되는 채널 패턴(146a)이 구비된다. 상기 기판(100) 및 채널 패턴(146a) 사이에는 상기 기판(100)과 채널 패턴(146a)을 전기적으로 연결시키는 연결 구조물(211)이 구비된다. 상기 채널 패턴(146a)을 둘러싸면서 제2 방향으로 연장되는 복수의 게이트들(232)이 구비된다. 또한, 상기 채널 패턴(146a) 및 게이트(232) 사이에는, 상기 채널 패턴(146a) 표면 상으로부터 터널 절연막 패턴(144b), 전하 저장막 패턴(142b) 및 제1 블로킹 패턴(140c)이 적층된 정보 저장 구조물(145)이 포함된다.
상기 채널 패턴(146a)은 도 1, 2a, 2b 및 3을 참조로 설명한 것과 실질적으로 동일할 수 있다. 다만, 상기 채널 패턴(146a)의 아래에 반도체 패턴이 구비되지 않기 때문에, 상기 채널 패턴(146a)의 저면은 평탄한 형상을 가질 수 있다. 상기 채널 패턴(146a) 상에는 상기 채널 패턴(146a)의 요부 내부를 채우는 매립 절연막 패턴(148a)이 구비될 수 있다.
상기 정보 저장 구조물(145)은 상기 채널 패턴(146a)의 측벽을 둘러싸는 형상을 가질 수 있다. 상기 정보 저장 구조물(145)은 1, 2a, 2b 및 3을 을 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 연결 구조물(211)은 상기 기판(100)과 채널 패턴(146a)의 제1 방향의 사이에 형성된다.
상기 연결 구조물(211)은 상기 채널 패턴(146a) 저면의 가장자리 부위 및 상기 기판(100) 표면과 접촉하는 하부가 뚤린 원통형의 도전성 패턴(210) 및 상기 도전성 패턴(210)의 내벽과 접촉하고 상기 채널 패턴(146a) 저면의 중심부 및 상기 기판(100) 표면과 접촉하는 절연 구조물(205)을 포함할 수 있다. 따라서, 상기 연결 구조물(211)은 필러 형상을 가질 수 있다.
상기 도전성 패턴(210)에 의해 상기 기판(100) 및 채널 패턴(146a)이 전기적으로 연결될 수 있다.
상기 절연 구조물(205)은 상기 정보 저장 구조물(145)에 포함된 물질과 동일한 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 절연 구조물(205)은 상기 제1 블로킹 패턴(140c)과 동일한 물질을 포함하는 제1 패턴(200a), 상기 전하 저장막 패턴(142b)과 동일한 물질을 포함하는 제2 패턴(202), 상기 터널 절연막 패턴(144b)과 동일한 물질을 포함하는 제3 패턴(204)이 순차적으로 적층될 수 있다.
상기 절연 구조물(205)은 측벽에 요철을 포함할 수 있다. 예시적인 실시예에서, 상기 절연 구조물(205)에 포함되는 제1 내지 제3 패턴들(200a, 202, 204) 중 적어도 하나는 측방으로 돌출된 구조를 가질 수 있다. 일 예로, 도시된 것과 같이, 상기 제1 패턴(200a) 및 상기 제3 패턴(204)이 상기 제2 패턴(202)보다 측방으로 돌출될 수 있다. 다른 예로, 도 1에 도시된 것과 같이, 상기 제2 패턴(202)이 상기 제1 및 제3 패턴(200a, 204)보다 측방으로 돌출될 수도 있다.
한편, 상기 제1 내지 제3 패턴(200a, 202, 204)은 상기 채널 패턴(146a)의 저면 가장자리보다 돌출되지 않을 수 있다. 즉, 상기 제1 내지 제3 패턴(200a, 202, 204)의 각각의 폭은 상기 채널 패턴(146a)의 저면의 폭보다 좁을 수 있다.
상기 도전성 패턴(210a)은 상기 절연 구조물(205)의 측벽, 상기 채널 패턴(146a)의 저면 및 기판(100)의 상부면에 의해 정의되는 요부를 채우는 형상을 가질 수 있다.
상기 게이트들(232)은 GSL, 워드 라인 및 SSL로 각각 제공될 수 있다. 예시적인 실시예에서, 최 하부에 위치한 하나 이상의 게이트들(232)은 GSL로 제공되고, 최상부에 위치한 하나 이상의 게이트들(232)은 SSL로 제공되고, 상기 GSL 및 SSL 사이의 게이트들(232)은 워드 라인으로 제공될 수 있다.
상기 게이트(232)의 측벽 및 저면을 둘러싸도록 제2 블로킹막(230)이 더 구비될 수 있다.
상기 기판(100)과 최하부 게이트(232) 사이 및 상기 게이트들(232) 사이에는 절연막 패턴들(110a, 220)이 구비될 수 있다.
예시적인 실시예에서, 상기 게이트들(232) 사이에는 제1 절연막 패턴들(110a)이 구비될 수 있다. 상기 기판(100)과 최하부 게이트(232) 사이에는 제2 절연막 패턴(220) 및 제1 절연막 패턴(110a)이 적층될 수 있다. 상기 제2 절연막 패턴(220)은 상기 제1 절연막 패턴들(110a)이 모두 형성된 후에 증착 공정을 수행하여 형성할 수 있다. 그러나, 상기 제1 및 제2 절연막 패턴들(110a, 220)은 동일한 절연 물질을 포함할 수 있다. 상기 제1 및 제2 절연막 패턴(110a, 220)은 실리콘 산화물을 포함할 수 있다.
상기 기판(100)과 최하부 게이트(232) 사이의 제1 방향의 제1 거리는 상기 게이트들(232) 사이의 제1 방향으로의 제2 거리보다 더 넓을 수 있다.
또한, 도 1, 2a, 2b 및 도 3을 참조로 설명한 것과 동일하게, 제3 절연막 패턴(240) 및 도전 패턴(242)이 구비될 수 있다. 도시하지는 않았지만, 상기 패드(150) 상에 상기 패드(150)와 전기적으로 연결되는 비트 라인 콘택 및 비트 라인이 더 구비될 수 있다.
도 24 내지 도 31는 예시적인 실시예들에 따른 수직형 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다. 도 28 내지 도 30은 확대된 단면도들이다.
도 24를 참조하면, 기판(100) 상에 하부 희생막(112)을 형성한다. 상기 하부 희생막(112) 상에 제1 절연막(110) 및 제1 희생막(120)을 반복 적층하여 몰드 구조물을 형성한다.
상기 하부 희생막(112)은 상기 기판(100)과 직접 접촉하도록 형성할 수 있다.
상기 하부 희생막(112)은 상기 몰드 구조물에 포함되는 막들과 채널 패턴에 포함되는 물질과 각각 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들어, 상기 하부 희생막(112)은 상기 몰드 구조물에 포함되는 산화물 및 질화물과 후속 공정에서 형성되는 채널 패턴에 포함되는 실리콘과 각각 식각 선택비를 갖는 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 하부 희생막(112)은 상기 제1 절연막(110)보다 높은 식각율을 갖는 실리콘 산화물을 사용하여 형성될 수 있다. 예시적인 실시예에서, 상기 기판(100)이 단결정 실리콘을 포함하는 경우, 상기 하부 희생막(112)은 실리콘 게르마늄을 사용하여 형성할 수도 있다. 예시적인 실시예에서, 상기 하부 희생막(112)은 도 7를 참조로 설명한 물질을 사용하여 형성할 수 있다.
예시적인 실시예에서, 상기 하부 희생막(112)은 후속 공정에서 형성되는 블로킹막, 전하 저장막, 터널 절연막 및 채널막 각각의 증착 두께의 합보다 더 두껍게 형성할 수 있다.
상기 제1 희생막들(120)의 적층수는 하나의 셀 스트링에 포함되는 게이트의 적층 수와 동일할 수 있다.
예시적인 실시예들에 따르면, 제1 절연막들(110)은 실리콘 산화물을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 제1 희생막들(120)은 제1 절연막들(110)에 대해 식각 선택비를 갖는 물질, 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
도 23을 참조하면, 상기 몰드 구조물 상부 절연막(124)을 형성한다. 상기 상부 절연막(124), 제1 절연막들(110), 제1 희생막들(120) 및 하부 희생막(112)을 관통하여 기판(100) 상면을 노출시키는 복수 개의 홀들(126)을 형성한다. 상기 홀들(126)을 형성하는 공정에서 상기 기판(100)이 오버에치 되지 않는 것이 바람직하다. 상기 홀들(126)의 내측벽, 기판(100)의 상면 및 상부 절연막(124) 상면에 블로킹막(140), 전하 저장막(142), 터널 절연막(144), 채널막(146)을 순차적으로 형성한다. 또한, 상기 채널막(146) 상에 상기 홀들(126) 내부를 완전하게 채우는 매립 절연막(148)을 형성한다.
상기 공정들은 도 8 및 도 9를 참조로 설명한 것과 유사하거나 동일하다. 다만, 상기 홀들(126)을 형성한 다음에, 반도체 패턴을 형성하지 않는다.
도 24를 참조하면, 상기 상부 절연막(124) 상에 형성된 상기 매립 절연막(148), 채널막(146), 터널 절연막(144), 전하 저장막(142) 및 블로킹막(140)을 제거한다. 이 후, 상기 홀(126)의 상부에 위치하는 매립 절연막(148), 채널막(146), 터널 절연막(144), 전하 저장막(142) 및 블로킹막(140)을 부분적으로 제거하여 리세스부를 형성한다. 상기 리세스부 내부를 채우는 패드막을 형성하고 이를 평탄화하여 패드(150)를 형성한다.
상기 공정을 수행하면, 상기 홀들(126) 내에는 제1 예비 블로킹 패턴(140a), 예비 전하 저장막 패턴(142a), 예비 터널 절연막 패턴(144a), 채널(146a) 및 매립 절연막 패턴(148a)이 각각 형성된다. 상기 제1 예비 블로킹 패턴(140a)은 상기 기판(100)의 상부면과 접촉될 수 있다.
상기 상부 절연막(124), 몰드 구조물 및 하부 희생막(112)을 관통하는 제1 개구부(152)를 형성하여 기판(100)의 상부면을 노출시킨다.
상기 공정들은 도 10을 참조로 설명한 것과 유사하거나 동일하다.
도 25를 참조하면, 상기 제1 개구부(152)의 측벽에 노출되는 상기 하부 희생막 패턴(112a)을 선택적으로 제거하여 제1 갭(154a)을 형성한다.
상기 하부 희생막 패턴(112a)은 습식 식각 또는 등방성 건식 식각을 포함하는 등방성 식각 공정을 통해 제거될 수 있다. 상기 하부 희생막 패턴(112a)이 실리콘 산화물을 포함하는 경우, 불산을 포함하는 식각액을 사용하여 상기 제1 갭(154a)을 형성할 수 있다. 상기 제1 갭(154a)을 통해 상기 제1 예비 블로킹 패턴(140a) 및 기판(100)의 일부가 노출될 수 있다.
이하에서는, 도 27의 D 부위를 확대 도시한 도 28 내지 도 30을 참조로 설명한다.
도 28을 참조하면, 상기 제1 갭(154a)에 의해 노출된 제1 예비 블로킹 패턴(140a)을 선택적으로 식각한다. 상기 식각 공정은 등방성 식각 공정일 수 있다. 상기 등방성 식각 공정은 습식 식각 및 등방성 건식 식각을 포함할 수 있다.
상기 식각 공정을 수행하면, 상기 제1 예비 블로킹 패턴(140a)은 상기 제1 방향으로 연장되는 제2 예비 블로킹 패턴(140b)과 상기 반도체 패턴(130) 상부면에 형성되는 제1 예비 패턴(200)으로 분리될 수 있다. 또한, 상기 제1 갭(154a) 내부에는 상기 예비 전하 저장막 패턴(142a)이 부분적으로 노출될 수 있다.
도 29를 참조하면, 상기 제1 갭(154a)에 의해 노출된 예비 전하 저장막 패턴(142a)을 선택적으로 식각한다. 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 등방성 식각 공정은 습식 식각 및 등방성 건식 식각을 포함할 수 있다.
상기 식각 공정을 수행하면, 상기 예비 전하 저장막 패턴(142a)은 상기 제1 방향으로 연장되는 전하 저장막 패턴(142b)과 상기 제1 예비 패턴(200) 상에 형성되는 제2 패턴(202)으로 분리될 수 있다. 상기 식각 공정 조건에 따라 상기 제2 패턴(202)의 폭을 조절할 수 있다. 또한, 상기 제1 갭(154a) 내부에는 상기 예비 터널 절연막 패턴(144a)이 부분적으로 노출될 수 있다.
도 30을 참조하면, 상기 제1 갭(154a)에 의해 노출된 예비 터널 절연막 패턴(144a)을 선택적으로 식각한다. 상기 식각 공정은 등방성 식각 공정을 포함할 수 있다. 상기 등방성 식각 공정은 습식 식각 및 등방성 건식 식각을 포함할 수 있다.
상기 식각 공정을 수행하면, 상기 예비 터널 절연막 패턴(144a)은 상기 제1 방향으로 연장되는 터널 절연막 패턴(144b)과 상기 제2 패턴(202) 상부면에 형성되는 제3 패턴(204)으로 분리될 수 있다. 또한, 상기 제1 갭(154a) 내부에는 상기 채널 패턴(146a)이 부분적으로 노출될 수 있다.
한편, 상기 식각 공정에서 상기 제2 예비 블로킹 패턴(140b) 및 제1 예비 패턴(160)도 일부 식각되어, 제1 블로킹 패턴(140c) 및 제1 패턴(200a)이 각각 형성될 수 있다.
따라서, 상기 반도체 패턴(130) 상에는 제1 내지 제3 패턴(200a, 202, 204)이 적층되는 절연 구조물(205)이 형성된다. 상기 절연 구조물(205)은 상기 채널 패턴(146a) 아래에서 상기 채널 패턴(146a)을 지지하는 필러 형상을 가질 수 있다.
예시적인 실시예에서, 상기 절연 구조물(205)의 측벽은 요철을 가질 수 있다. 즉, 상기 제1 내지 제3 패턴(200a, 202, 204)은 중 일부는 측방으로 돌출된 구조를 가질 수 있다.
도 31을 참조하면, 상기 제1 개구부(152)의 측벽 및 저면과 상기 제1 갭(154a)의 표면, 상부 절연막(124, 도 27)과 패드(150, 도 27) 상부면을 따라 컨포멀하게 도전막을 형성한다.
상기 채널 패턴(146a) 하부와 상기 절연 구조물(205) 측벽 및 상기 기판(100) 표면에 의해 생기는 홈의 내부에 형성된 도전막을 남기면서 상기 제1 개구부(152)의 측벽 및 저면과 상기 제1 갭(154a)의 상, 하부면 및 상부 절연막(124, 도 27)과 패드(150, 도 27) 상부면에 형성된 도전막을 등방성 식각하여 도전성 패턴(210)을 형성한다.
상기 공정은 도 15 및 도 16를 참조로 설명한 것과 동일할 수 있다.
계속하여 도 17 내지 도 21을 참조로 설명한 공정들을 동일하게 수행함으로써, 도 22 및 23에 도시된 반도체 소자를 제조할 수 있다.
상기 예시적인 실시예들에 따른 반도체 소자는 컴퓨팅 시스템과 같은 다양한 형태의 시스템들에 적용될 수 있다.
도 32는 예시적인 실시예들에 따른 시스템의 개략적인 구성을 나타내는 블로도이다.
도 32를 참조하면, 정보처리 시스템(400)은 시스템 버스(405)에 전기적으로 연결된 중앙처리장치(CPU)(420), 램(RAM)(430), 사용자 인터페이스(User Interface)(440), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(MODEM)(450) 및 메모리 시스템(410)을 포함할 수 있다. 메모리 시스템(410)은 메모리 소자(412)와 메모리 컨트롤러(411)를 포함할 수 있다. 메모리 소자(412)는 상술한 예시적인 실시예들에 따른 반도체 소자를 포함할 수 있다. 따라서, 중앙처리장치(420)에서 처리된 데이터 또는 외부에서 입력된 고용량의 데이터를 안정적으로 저장할 수 있다. 메모리 컨트롤러(411)는 메모리 소자(412)를 제어할 수 있도록 구성된다. 메모리 소자(412)와 메모리 컨트롤러(411)의 결합에 의해 메모리 시스템(410)은 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD) 등으로 제공될 수 있다. 상기 정보처리 시스템(400)이 모바일 장치인 경우, 시스템(400)의 동작 전압을 공급하기 위한 배터리가 추가적으로 제공될 수 있다. 도시되지 않았지만, 예시적인 실시예들에 따른 정보처리 시스템(400)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수도 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 예시적인 실시예들에 따른 반도체 소자는 기판, 반도체 패턴 및 채널 패턴 간의 전기적 연결 불량이 감소될 수 있다. 상기 반도체 소자는 다양한 전자 제품에 사용될 수 있다.
100 : 기판 110a : 제1 절연막 패턴
120a : 제1 희생막 패턴 126 : 홀
130 : 반도체 패턴 140c : 제1 블로킹 패턴
142b : 전하 저장막 패턴 144b : 터널 절연막 패턴
146a : 채널 패턴 145 : 정보 저장 구조물
148a : 매립 절연막 패턴 150 : 패드
152 : 제1 개구부 154, 154a : 제1 갭
156 : 제2 갭 160a, 200a : 제1 패턴
162, 202 : 제2 패턴 164, 204 : 제3 패턴
165, 205 : 절연 구조물 170a : 도전성 패턴
171 : 연결 구조물 172a, 220 : 제2 절연막 패턴
174, 230 : 제2 블로킹막 176a : 제1 게이트
176b : 제2 게이트 178, 240 : 제3 절연막 패턴
180, 242 : 도전 패턴 232 : 게이트

Claims (20)

  1. 기판 상에 적층되는 게이트들 및 층간 절연막들;
    상기 게이트들을 관통하면서 상기 기판 상면에 수직한 제1 방향으로 연장되는 채널 패턴;
    상기 채널 패턴 아래에 구비되는 반도체 패턴; 및
    상기 채널 패턴과 반도체 패턴을 전기적으로 연결시키는 도전성 패턴을 포함하고,
    상기 도전성 패턴은 상기 채널 패턴 하부의 가장자리를 둘러싸면서 상기 반도체 패턴의 상부와 연결되는 반도체 소자.
  2. 제1항에 있어서, 상기 도전성 패턴은 폴리실리콘을 포함하는 반도체 소자.
  3. 제1항에 있어서, 상기 도전성 패턴은 상기 채널 패턴의 저면의 가장자리와 접촉하는 반도체 소자.
  4. 제1항에 있어서, 상기 도전성 패턴은 상기 채널 패턴의 저면의 가장자리 및 상기 채널 패턴의 하부 측벽과 접촉하는 반도체 소자.
  5. 제1항에 있어서, 상기 도전성 패턴의 내벽과 접촉하고, 상기 채널 패턴 및 반도체 패턴 사이에 구비되는 절연 구조물을 더 포함하는 반도체 소자.
  6. 제5항에 있어서, 상기 채널 패턴 및 게이트들 사이에는 터널 절연막 패턴, 전하 저장막 패턴 및 블로킹 패턴을 포함하는 정보 저장 구조물을 포함하는 반도체 소자.
  7. 제6항에 있어서, 상기 절연 구조물은 상기 정보 저장 구조물에 포함된 물질과 동일한 물질을 포함하는 반도체 소자.
  8. 제6항에 있어서, 상기 절연 구조물은 상기 반도체 패턴 상에 적층되는 제1 내지 제3 패턴들을 포함하고, 상기 제1 내지 제3 패턴들은 각각 상기 블로킹 패턴, 전하 저장막 패턴 및 터널 절연막 패턴과 동일한 물질을 포함하는 반도체 소자.
  9. 제6항에 있어서, 상기 정보 저장 구조물은 상기 반도체 패턴의 상부면과 이격되는 반도체 소자.
  10. 제5항에 있어서, 상기 절연 구조물은 복수의 패턴들이 적층된 구조를 갖고, 상기 복수의 패턴들 중 일부는 측방으로 돌출된 구조를 갖는 반도체 소자.
  11. 제10항에 있어서, 상기 절연 구조물에 포함된 패턴들은 각각 상기 채널 패턴의 저면의 폭보다 좁은 폭을 갖는 반도체 소자.
  12. 제1항에 있어서, 상기 반도체 패턴의 측벽을 둘러싸면서 연장되는 하부 게이트를 더 포함하는 반도체 소자.
  13. 기판 상면과 이격되고, 상기 기판 상면과 수직인 제1 방향으로 연장되고, 채널 패턴 및 상기 채널 패턴의 측벽 상에 정보 저장 구조물을 포함하는 채널 구조물;
    상기 채널 구조물과 기판 사이에 구비되어 상기 채널 패턴과 기판을 전기적으로 연결시키고, 뚫린 원통 형상을 갖는 도전성 패턴을 포함하는 연결 구조물; 및
    상기 채널 구조물을 둘러싸면서 상기 기판 상면에 평행한 제2 방향을 따라 연장되는 복수의 게이트들을 포함하는 반도체 소자.
  14. 제13항에 있어서, 상기 연결 구조물에는 상기 도전성 패턴 내벽에 접촉하고 상기 채널 구조물의 저면을 지지하는 절연 구조물을 더 포함하는 반도체 소자.
  15. 제14항에 있어서, 상기 절연 구조물은 상기 정보 저장 구조물에 포함되는 물질로 형성된 패턴들이 순차적으로 적층되는 반도체 소자.
  16. 제13항에 있어서, 상기 정보 저장 구조물의 저면은 상기 채널 패턴의 저면보다 높은 반도체 소자.
  17. 제13항에 있어서,
    상기 기판과 연결 구조물 사이에 구비되는 반도체 패턴; 및
    상기 반도체 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 하부 게이트를 더 포함하는 반도체 소자.
  18. 기판 상에 제1 몰드 구조물, 하부 희생막 패턴, 제2 몰드 구조물이 순차적으로 적층되고 상기 기판을 노출시키는 채널홀을 포함하는 구조물을 형성하고;
    상기 채널홀 하부에 상기 기판과 접촉하는 반도체 패턴을 형성하고;
    상기 채널홀 내부에 예비 정보 저장 구조물 및 채널 패턴을 순차적으로 형성하고;
    상기 예비 정보 저장 구조물의 일부가 노출되도록 상기 하부 희생막 패턴을 제거하여 갭을 형성하고;
    상기 채널 패턴의 측벽이 일부 노출되도록 상기 갭을 통해 상기 예비 정보 저장 구조물의 일부를 제거하여, 상기 채널 패턴의 측벽에 정보 저장 구조물 및 상기 채널 패턴 저면에 절연 구조물을 각각 형성하고;
    상기 절연 구조물 측벽 상에, 상기 채널 패턴과 상기 반도체 패턴을 전기적으로 연결하는 도전 패턴을 형성하고; 그리고,
    상기 반도체 패턴을 둘러싸면서 상기 기판 상면에 평행한 제2 방향을 따라 연장되는 제1 게이트와, 상기 정보 저장 구조물을 둘러싸면서 상기 제2 방향을 따라 연장되는 복수의 제2 게이트들을 각각 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서, 상기 반도체 패턴의 상부면은 상기 하부 희생막 패턴 상, 하부면 사이에 위치하는 반도체 소자의 제조 방법.
  20. 제18항에 있어서, 상기 예비 정보 저장 구조물을 일부 제거하는 것은 등방성 식각을 포함하는 반도체 소자 제조 방법.
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