CN108550577A

CN108550577A - 三维存储器以及三维存储器的制造方法

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Publication number: CN108550577A
Application number: CN201810471990.5A
Authority: CN
Inventors: 汤召辉; 肖莉红; 陶谦; 胡禺石; 王恩博
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2018-05-17
Filing date: 2018-05-17
Publication date: 2018-09-18

Abstract

本发明提供一种三维存储器及其制造方法，提供栅极预留堆叠结构，所述栅极预留堆叠结构包括若干层间隔排列的栅极预留层、以及穿过所述栅极预留堆叠结构的柱状结构，所述柱状结构包括沟道层以及至少环绕所述沟道层的存储器层；在所述柱状结构的上方形成漏极；所述漏极的侧壁与所述存储器层的外侧壁对齐，或者，所述漏极沿所述柱状结构的径向向外的方向突出于所述存储器层的外侧壁。

Description

三维存储器以及三维存储器的制造方法

技术领域

本发明涉及半导体制造领域，尤其涉及一种三维存储器以及该三维存储器的制造方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维存储器结构应运而生，通过把内存颗粒堆叠在一起来解决2D或者平面NAND闪存带来的限制。

三维存储器、例如三维闪存的存储单元包括交替沉积的导电层和层间绝缘层以及穿通导电层和层间绝缘层的垂直沟道孔(下文简称为沟道孔)。沟道孔中通过PECVD、HDPCVD、UHVCVD、MOCVD、MBE、ALD等工艺形成有存储器层。存储器层包括隧穿层、电荷捕获层以及阻挡层。隧穿层起电荷F-N隧穿的能量势垒层的作用，可以由氧化硅形成。电荷捕获层可以是能够捕获电荷的氮化物层。阻挡层起防止储存在电荷捕获层中的电荷移动到栅极的作用，可以由氧化硅形成。以下将由隧穿层、电荷捕获层以及阻挡层构成的存储器层简称为ONO结构。

在沟道孔中形成ONO结构之后，还需要形成沟道层、沟道氧化物以及漏极。

发明内容

发明所要解决的技术问题

在形成漏极时，由于沟道孔的内壁已经形成有ONO结构，因此只能利用由顶部的ONO结构包围而成的空间来形成漏极。这使得漏极的尺寸受到限制，从而导致漏极电阻(接触电阻)升高。而且，在通过导电接触孔将漏极连接到位线时，导电接触孔的设置也将受到限制。

本发明为了解决上述问题而完成，其目的在于提供一种三维存储器以及该三维存储器的制造方法，能以低成本增大沟道孔顶部的漏极尺寸。

解决技术问题所采用的技术手段

为了实现发明目的，本发明的三维存储器的制造方法，包括：提供栅极预留堆叠结构，所述栅极预留堆叠结构包括若干层间隔排列的栅极预留层、以及穿过所述栅极预留堆叠结构的柱状结构，所述柱状结构包括沟道层以及至少环绕所述沟道层的存储器层；在所述柱状结构的上方形成漏极；所述漏极的侧壁与所述存储器层的外侧壁对齐，或者，所述漏极沿所述柱状结构的径向向外的方向突出于所述存储器层的外侧壁。

在本发明的至少一实施例中，在所述柱状结构的上方形成漏极的步骤包括：在所述柱状结构的上方及所述栅极预留堆叠结构的上方形成漏极材料层、以及位于所述漏极材料层之上的图形化刻蚀保护层，所述图形化刻蚀保护层用于定义所述漏极的形状；以所述图形化刻蚀保护层为掩模对所述漏极材料层进行刻蚀，以形成所述漏极。

在本发明的至少一实施例中，所述刻蚀为干法刻蚀。

在本发明的至少一实施例中，进行所述干法刻蚀时，对所述漏极的位于所述柱状结构的上方的部分施加偏置电场。

在本发明的至少一实施例中，所述刻蚀后，还包括利用湿法刻蚀去除残留的所述图形化刻蚀保护层的步骤。

在本发明的至少一实施例中，所述图形化刻蚀保护层为无定形碳层。

在本发明的至少一实施例中，所述栅极预留堆叠结构的形成方法包括：在衬底上形成伪栅/介电层堆叠结构，所述伪栅/介电层堆叠结构包括交替堆叠的若干栅极预留层和若干介电层；在所述伪栅/介电层堆叠结构上形成图形化硬掩模层；以所述图形化硬掩模层为掩模对所述伪栅/介电层堆叠结构进行刻蚀，以形成沟道孔；在所述沟道孔内形成初始柱状结构，所述柱状结构包括沟道层以及至少环绕所述沟道层的存储器层；去除所述图形化硬掩模层；去除所述初始柱状结构突出于所述伪栅/介电层堆叠结构的部分，以形成所述柱状结构。

在本发明的至少一实施例中，所述栅极预留层、图形化硬掩模层的材料包括氮化硅。

本发明的三维存储器包括：栅极堆叠结构，包括若干层间隔排列的栅极层；穿过所述栅极堆叠结构的柱状结构，所述柱状结构包括沟道层以及至少环绕所述沟道层的存储器层；以及位于所述柱状结构上方的漏极，所述漏极的侧壁与所述存储器层的外侧壁对齐，或者，所述漏极沿所述柱状结构的径向向外的方向突出于所述存储器层的外侧壁。

在本发明的至少一实施例中，所述漏极的上方形成有导电接触孔，所述导电接触孔与所述漏极电连接。

在本发明的至少一实施例中，所述漏极的材料与所述沟道层的材料相同。

在本发明的至少一实施例中，所述材料包括多晶硅。

发明效果

通过采用本发明的漏极形成方法，能够将沟道孔顶部的隧穿层、电荷捕获层、以及阻挡层去除，从而能利用沟道孔上方的所有空间形成漏极。因此，能够增大漏极的横向尺寸，从而降低漏极电阻。由于漏极的横向尺寸得到提高，因此连接到漏极导电接触孔的布局余量也相应提高。

利用上述形成方法或的三维存储器中，由于沟道孔、即柱状结构上方的所有空间均能用于形成漏极，因此具有较低的漏极电阻和优异的布局性能。

附图说明

图1A至图1C是作为参考例的三维存储器在不同制造阶段的截面图。

图2是作为参考例的三维存储器的结构的剖视图。

图3是作为参考例的三维存储器的结构的俯视图。

图4至图10是本发明实施方式所涉及的三维存储器在不同制造过程中的截面图。

具体实施方式

下面，基于附图对本发明的三维存储器及其制造方法的实施方式及其变形例进行说明，在各图中对相同或相当部件、部位标注相同标号来进行说明。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个发明实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

图1(A)至图1(C)示出作为参考例的三维存储器在不同制造阶段的截面图。如图1(A)所示，NO堆叠501内形成有沟道孔CH，该NO堆叠501由氧化物层 502和氮化物层503交替层叠形成，氧化物层502作为层间介电层。氮化物层 503作为栅极预留层，会在后续工艺中去除，并由栅极层取代。根据垂直方向所需形成的存储单元的个数来确定层叠结构的层数，层叠结构的层数例如可以为8层、32层、64层等，层叠结构的层数越多，越能提高集成度。其中一层氮化物层503与其一侧相邻的氧化物层502为层叠结构的一层结构。此外，在形成NO堆叠501时还在其上方形成有硬掩模HM以保护下方的NO堆叠501，之后再进行沟道孔CH的刻蚀。

沟道孔CH内壁形成有存储器层3，该存储器层3包括隧穿层301、电荷捕获层302以及阻挡层303，下文有时也称为ONO结构。

在形成漏极202时，利用设置在NO堆叠501上方的硬掩模HM保护下方的NO堆叠501，例如通过CVD(化学气相沉积)在沟道孔CH内侧形成沟道层 201。之后，例如通过ALD(原子层沉积法)在沟道孔CH中形成沟道氧化物4。

如图1(B)所示，在形成沟道氧化物4之后，将顶部的一部分沟道氧化物4 去除，沟道层201的顶部围成一开孔(未标识)，然后如图1(C)所示，在沟道层201顶部的该开孔内形成漏极，并使多晶硅层与沟道层201相连，从而形成漏极202。

图2是表示该三维存储器的沟道孔的连接状态的示意图。如图2所示，漏极202经由导电接触孔V0来与位线(未图示)等BEOL(Back End of Line)线相连。

图3是表示作为参考例的三维存储器的沟道孔的结构的俯视图。如图2 和图3所示，由于沟道孔CH的内壁存在ONO结构，使得漏极202的尺寸受到限制，即，只能在图2中虚线所示的横向范围内设置漏极202。这会导致漏极电阻(接触电阻)升高。而且，导电接触孔V0的布线位置及布线余量也受到限制。这在导电接触孔V0连接到双图案结构的位线时尤为显著。具体而言，漏极202通过导电接触孔V0引出，与双图案结构的位线相通，导电接触孔V0的布线位置及布线余量直接影响位线的尺寸、对准以及接触电阻。因此，增大导电接触孔V0的布线范围尤为重要。

为改善这一问题，本申请发明人提出以下实施方式来增大沟道孔顶部的漏极的尺寸。

实施方式

本实施方式的三维存储器具有至少一个存储单元，每个存储单元具有沿垂直方向的柱状结构。本实施方式的三维存储器的制造方法用于在该柱状结构的上方形成漏极结构。作为该柱状结构的一个例子，例如，通过前序工艺在沟道孔内沿着内壁向轴心依次形成有存储器层(ONO结构)以及沟道层，并且在该沟道孔的外侧形成有由氧化物层和氮化物层交替层叠而成的NO堆叠。在NO堆叠的上方可以设置有硬掩模来保护下方的NO堆叠。如上所述，硬掩模的设置是在形成NO堆叠之后、刻蚀沟道孔之前，但并非必须。

本实施方式的三维存储器的制造方法主要包括在柱状结构的上方形成漏极的步骤。该漏极的侧壁与存储器层的外侧壁对齐，或者，漏极沿柱状结构的径向向外的方向突出于存储器层的外侧壁。

图4至图10是表示本发明实施方式所涉及的三维存储器在不同制造过程中的截面图。下面对本实施方式的制造方法进行详细说明。

如图4所示，通过前端工艺在衬底101上形成有NO堆叠501。

NO堆叠501是一种栅极预留堆叠结构，有时也称为伪栅/介电层堆叠结构，作为一个例子，例如由交替层叠的氮化物层503和氧化物层502构成。氮化物层503作为栅极预留层，会在后续工艺中被去除并替换成栅极。氧化物层502作为层间介电层。层间介电层不限于氧化物层，也可以是由其它介电材料构成，或者也可以不设置层间介电层，而用真空将栅极层隔开。根据垂直方向所需形成的存储单元的个数来确定层叠结构的层数，层叠结构的层数例如可以为8层、32层、64层等，层叠结构的层数越多，越能提高集成度。其中一层氮化物层503与其上相邻的氧化物层502为层叠结构的一层结构。作为一个例子，可以采用化学气相沉积、原子层沉积法或其他合适的沉积方法，依次在衬底上交替沉积氧化硅和氮化硅，形成该层叠结构。衬底为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)等。还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以是其他外延结构，例如SGOI(绝缘体上锗硅)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。

可选地，在形成NO堆叠501后，可以在其上方形成硬掩模HM。硬掩模 HM用于定义沟道孔CH的形状，也称为图形化硬掩模层。接着，例如以所述硬掩模HM为掩模对NO堆叠501进行刻蚀，以形成沿垂直方向贯穿NO堆叠 501的沟道孔CH，然后例如通过选择性外延生长在沟道孔CH的底部生长单晶硅SEG来构成底部选择管。

之后，例如通过薄膜沉积工艺沿着沟道孔CH的内壁依次形成阻挡层 303、电荷捕获层302、隧穿层301以及沟道层201。阻挡层303、电荷捕获层 302以及隧穿层301构成存储器层3，该存储器层3环绕沟道层201。薄膜沉积工艺包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺。需要注意的是，阻挡层303、电荷捕获层302、隧穿层301(即ONO结构)以及沟道层201的形成工艺不作特别限定，可以依次形成，也可以分多次形成。

沟道孔CH中例如通过原子层沉积(ALD)形成有沟道氧化物4。这里将沟道孔内的结构统称为柱状结构。

需要注意的是，本申请不对以上步骤作特别限定，可以采用任何工艺获得图4所示的结构。以上所述的步骤仅仅是一个示例，并非用于限定本发明。

在通过前序工艺获得图4所示的结构后，如图5所示，例如通过湿法刻蚀将图4所示的NO堆叠501上方的硬掩模HM去除。湿法刻蚀的刻蚀液例如可以采用磷酸(H₃PO₄)，优选为热磷酸。

之后，可选地，通过例如化学机械研磨(CMP)将沟道孔CH以及沟道孔 CH内的柱状结构从NO堆叠501顶部露出的部分去除，从而得到图5所示的平坦顶部。当然，该平坦化处理并非必须，不影响获得本发明的效果。

接着，如图6至图8所示，在沟道孔CH以及NO堆叠501的上方形成漏极材料层601。漏极材料层601的材料可以与沟道层201相同，例如为多晶硅。该漏极材料层601与沟道层201相连。漏极材料层601可以通过薄膜沉积工艺来形成。薄膜沉积工艺包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)、或原子层沉积法(ALD)和电镀工艺。优选为对漏极材料层601进行 p型掺杂，以提高其导电性。p型掺杂可以是利用原子层沉积法(ALD)的原位掺杂，也可以是非原位掺杂，例如在形成多晶硅层后进行p型离子注入或者热扩散。

接着，将漏极材料层601的位于NO堆叠501上方的部分去除来形成漏极。作为一个例子，例如可以使用形成沟道孔CH时所使用的掩模板来进行曝光和刻蚀，从而将漏极材料层601的位于NO堆叠501上方的部分去除，仅保留漏极材料层601的位于沟道孔CH上方的部分。漏极材料层601例如可以通过干法刻蚀来去除。由此得到的漏极(多晶硅层)的边界尺寸与沟道孔CH的边界尺寸(即沟道孔CH的孔径)相同。与参考例相比，漏极并未被存储器层的顶部围绕，故漏极的形成空间不会被存储器层占用，能利用沟道孔、即柱状结构上方的所有空间设置漏极，因此能降低漏极电阻，提高电学性能。

当然，本发明并不限于此，也可以仅将漏极材料层601的位于NO堆叠 501上方的一部分去除。该情况下，可以另外使用单独的掩模板进行曝光和刻蚀，使得漏极沿柱状结构的径向向外的方向突出于存储器层的外侧壁。这样，导电接触孔的设置能更自由。但需要注意的是，在这种情况下，要使漏极与位于同一平面的其他导体(例如其他沟道孔上方的漏极)保持一定间隔，以避免短路。

优选为，在去除漏极材料层601的位于NO堆叠501上方的部分时，如图 6所示，先在漏极材料层601上方形成刻蚀材料层602。刻蚀材料层602例如可以是无定形碳层，用于在干法刻蚀时对漏极材料层601的位于沟道孔CH上方的部分进行保护，防止其被等离子体破坏。

在形成刻蚀材料层602后，可以使用已知的光刻工艺对刻蚀材料层602 进行图形化，将刻蚀材料层602的位于NO堆叠501上方的部分去除，剩余的刻蚀材料层602覆盖在沟道孔的正上方来作为图形化刻蚀保护层。该图形化刻蚀保护层用于定义漏极的形状。在使得漏极沿柱状结构的径向向外的方向突出于存储器层的外侧壁的情况下，相应地保留刻蚀材料层602的位于NO堆叠501上方的一部分即可。在本实施例中，优选为使用负性光阻的光刻工艺。作为一个例子，如图6所示，可以在刻蚀材料层602上依次形成防反射层701 和负性光阻702。防反射层701用于防止溅射时等离子体的反射。负性光阻 702具有曝光后发生固化的性质。在形成防反射层701和负性光阻702后，可以如图7所示，利用形成沟道孔CH时使用的掩模板进行曝光和刻蚀，从而将刻蚀材料层602的位于NO堆叠501上方的至少一部分去除。之后，如图8所示，进一步通过干法刻蚀将漏极材料层601的位于NO堆叠501上方的至少一部分去除。该步骤中，由于刻蚀材料层602的存在，使得漏极材料层601的位于沟道孔CH上方的部分不会被等离子体溅射。且漏极材料层601上方的刻蚀材料层602、即图形化刻蚀保护层会一并被去除。

图8示出了干法刻蚀后在漏极材料层601上方残留有刻蚀材料层602、即图形化刻蚀保护层的情况。此时，例如可以通过湿法刻蚀将该剩余的刻蚀材料层602清除。当然，在工艺参数设置合理的情况下，能够在将漏极材料层 601的位于NO堆叠501上方的部分去除的同时，将漏极材料层601上方的刻蚀材料层602全部清除，此时不再需要额外进行湿法刻蚀。

优选为，在通过干法刻蚀去除漏极材料层601的位于NO堆叠501上方的部分时，对漏极材料层601的位于沟道孔CH上方的部分施加偏置电场。该偏置电场对溅射用的等离子体具有吸引作用，能防止NO堆叠501顶部的氧化物层502受损。

以上示出了去除漏极材料层601的位于NO堆叠501上方的至少一部分的方法的一个示例，本领域技术人员可以根据需要对各个步骤进行适当变更、或组合，也可以采用其他工艺，只要能实现上文所述的本发明的主要步骤，皆包含在本发明请求的保护范围之内。

在如图8所示将漏极材料层601的位于NO堆叠501上方的部分去除，并将残留的刻蚀材料层602去除后，如图9所示，形成覆盖层801以将NO堆叠 501以及沟道孔CH上方的漏极材料层601覆盖。覆盖层801例如可以由与氧化物层502相同的材料构成。可选地，覆盖层801可以通过采用TEOS(正硅酸乙脂)的PECVD来形成，也可以通过高密度等离子体(HDP)化学气相沉积(CVD) 沉积氧化物来形成，还可以通过原子层沉积法沉积氧化物来形成。

在形成覆盖层801时，由于漏极材料层601的存在，会导致所形成的覆盖层801具有台阶。此时，可以如图10所示对覆盖层进行平坦化处理，来将顶部的台阶去除。该平坦化处理例如可以是化学机械研磨。

如图10所示，通过采用本实施方式的制造方法，与图2相比，能够将沟道孔、即柱状结构上方的所有空间全部用于形成多晶硅层来作为漏极。漏极 (漏极材料层601)的边界尺寸大于图2中的漏极202的边界尺寸，并且与沟道孔CH的边界尺寸相同。其结果，能最大限度地降低漏极电阻，提高存储器的电学性能，并为之后导电接触孔V0的设置留出最大的布线余量(参见图10 中的虚线)。并且，本实施方式的制造方法的各个工艺步骤简单，具有低成本的优点。

以上详细描述了本发明的优选实施方式。但应当理解为本发明在不脱离其广义精神和范围的情况下可以采用各种实施方式及变形。本领域的普通技术人员无需创造性劳动就可以根据本发明的构思做出诸多修改和变化。因此，凡本领域技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应属于由本发明的权利要求书所确定的保护范围内。

标号说明

CH 沟道孔

101 衬底

201 沟道层

202 漏极

3 存储器层

301 隧穿层

302 电荷捕获层

303 阻挡层

4 沟道氧化物

501 NO堆叠

502 氧化物层

503 氮化物层

601 漏极材料层

602 刻蚀材料层

701 防反射层

702 负性光阻

801 覆盖层

HM 硬掩模

V0 导电接触孔。

Claims

1.一种三维存储器的制造方法，其特征在于，包括：

提供栅极预留堆叠结构，所述栅极预留堆叠结构包括若干层间隔排列的栅极预留层、以及穿过所述栅极预留堆叠结构的柱状结构，所述柱状结构包括沟道层以及至少环绕所述沟道层的存储器层；

在所述柱状结构的上方形成漏极；

所述漏极的侧壁与所述存储器层的外侧壁对齐，或者，所述漏极沿所述柱状结构的径向向外的方向突出于所述存储器层的外侧壁。

2.如权利要求1所述的三维存储器的制造方法，其特征在于，

在所述柱状结构的上方形成漏极的步骤包括：

在所述柱状结构的上方及所述栅极预留堆叠结构的上方形成漏极材料层、以及位于所述漏极材料层之上的图形化刻蚀保护层，所述图形化刻蚀保护层用于定义所述漏极的形状；

以所述图形化刻蚀保护层为掩模对所述漏极材料层进行刻蚀，以形成所述漏极。

3.如权利要求2所述的三维存储器的制造方法，其特征在于，

所述刻蚀为干法刻蚀。

4.如权利要求3所述的三维存储器的制造方法，其特征在于，

进行所述干法刻蚀时，对所述漏极的位于所述柱状结构的上方的部分施加偏置电场。

5.如权利要求2所述的三维存储器的制造方法，其特征在于，

所述刻蚀后，还包括利用湿法刻蚀去除残留的所述图形化刻蚀保护层的步骤。

6.如权利要求2所述的三维存储器的制造方法，其特征在于，

所述图形化刻蚀保护层为无定形碳层。

7.如权利要求1所述的三维存储器的制造方法，其特征在于，所述栅极预留堆叠结构的形成方法包括：

在衬底上形成伪栅/介电层堆叠结构，所述伪栅/介电层堆叠结构包括交替堆叠的若干栅极预留层和若干介电层；

在所述伪栅/介电层堆叠结构上形成图形化硬掩模层；

以所述图形化硬掩模层为掩模对所述伪栅/介电层堆叠结构进行刻蚀，以形成沟道孔；

在所述沟道孔内形成初始柱状结构，所述柱状结构包括沟道层以及至少环绕所述沟道层的存储器层；

去除所述图形化硬掩模层；

去除所述初始柱状结构突出于所述伪栅/介电层堆叠结构的部分，以形成所述柱状结构。

8.如权利要求1所述的三维存储器的制造方法，其特征在于，所述栅极预留层、图形化硬掩模层的材料包括氮化硅。

9.一种三维存储器，其特征在于，包括：

栅极堆叠结构，包括若干层间隔排列的栅极层；

穿过所述栅极堆叠结构的柱状结构，所述柱状结构包括沟道层以及至少环绕所述沟道层的存储器层；以及

位于所述柱状结构上方的漏极，所述漏极的侧壁与所述存储器层的外侧壁对齐，或者，所述漏极沿所述柱状结构的径向向外的方向突出于所述存储器层的外侧壁。

10.如权利要求9所述的三维存储器，其特征在于，

所述漏极的上方形成有导电接触孔，所述导电接触孔与所述漏极电连接。

11.如权利要求9所述的三维存储器，其特征在于，所述漏极的材料与所述沟道层的材料相同。

12.如权利要求11所述的三维存储器，其特征在于，所述材料包括多晶硅。