CN112002695A - 一种3d nand存储器件的制造方法 - Google Patents

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Abstract

本申请提供一种3D NAND存储器件的制造方法，包括先对第二介质层进行刻蚀，形成贯穿至导电层的导电层接触孔，沉积保护材料，以在导电层接触孔侧壁和底部形成保护层，对第二介质层和第一介质层进行刻蚀，形成台阶区外围贯穿至衬底的外围接触孔，之后，可以通过刻蚀后处理，去除保护层，并对外围接触孔进行清理。也就是说，刻蚀后处理过程可以对外围接触孔进行处理，从而降低衬底的接触电阻，保护层可以在后续的刻蚀后处理过程中保护导电层接触孔，避免导电层接触孔的尺寸被错误的扩大而出现短路，且刻蚀后处理过程能够去除保护层，无需额外的操作，因此能够在较少操作的基础上，刻蚀得到可靠的导电层接触孔和外围接触孔，有效控制工艺质量。

Description

一种3D NAND存储器件的制造方法
技术领域
本发明涉及半导体器件及其制造领域，特别涉及一种3D NAND存储器件的制造方法。
背景技术
在3D NAND存储器件结构中，采用垂直堆叠多层栅极的方式，堆叠层的中心区域为核心存储区、边缘区域为台阶结构，核心存储区用于形成存储单元串，堆叠层中的栅极层作为每一层存储单元的栅线，栅极层通过台阶上的接触引出，从而实现堆叠式的3D NAND存储器件。
在形成核心存储区的存储单元串以及台阶结构后，可以覆盖介质层，并在介质层中刻蚀形成贯穿至存储单元串的导电层的导电层接触孔以及贯穿至台阶结构的台阶接触孔，此外，在台阶接触孔的外围还可以形成外围接触孔，用于实现衬底的引出。之后，可以在台阶接触孔、导电层接触孔和外围接触孔中填充导电材料作为引出线，从而实现介质层对器件的保护，以及存储单元串、台阶上栅极层和衬底的引出。台阶接触孔、导电层接触孔和外围接触孔的工艺质量，往往会影响各个引出线的形状，工艺质量差时可能会导致不同引出线之间错误接触，影响器件性能。
因此在3D NAND器件的制造过程中，如何有效控制导电层接触孔、台阶接触孔和外围接触孔的工艺质量，是3D NAND存储器件发展中的研究重点。然而实际操作中，导电层接触孔和外围接触孔的工艺质量存储冲突。
发明内容
有鉴于此，本申请的目的在于提供一种3D NAND存储器件的制造方法，有效控制工艺质量，保证器件性能。
为实现上述目的，本申请有如下技术方案：
一种3D NAND存储器件的制造方法，包括：
提供衬底，所述衬底上形成有绝缘层和栅极层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述台阶结构上形成有填充所述台阶区的第一介质层，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述第一介质层、核心存储区及导电层上设置有第二介质层；
对所述第二介质层进行刻蚀，形成贯穿至所述导电层的导电层接触孔；
沉积保护材料，以在所述导电层接触孔侧壁和底部形成保护层；
对所述第二介质层和所述第一介质层进行刻蚀，形成在所述台阶区外围贯穿至所述衬底的外围接触孔；
通过刻蚀后处理，去除所述保护层，并对所述外围接触孔进行清理。
可选的，所述对所述第二介质层和所述第一介质层进行刻蚀，还用于：形成贯穿至所述台阶结构的台阶接触孔。
可选的，所述第一介质层和所述第二介质层为氧化硅层，所述保护层为氮化硅层。
可选的，所述保护层的厚度范围为50-150埃。
可选的，所述台阶接触孔和所述外围接触孔较所述导电层接触孔具有更大的尺寸。
可选的，所述对所述第二介质层进行刻蚀，形成贯穿至所述导电层的导电层接触孔，包括：
在所述第二介质层上形成具有导电层接触图形的第一掩模层；
以所述第一掩模层为掩蔽，对所述第二介质层进行刻蚀，形成贯穿至所述导电层的导电层接触孔；
去除所述第一掩模层。
可选的，所述台阶接触孔和所述外围接触孔的形成步骤，包括：
在所述第二介质层上形成具有台阶接触图形和外围接触图形的第二掩模层；
以所述第二掩模层为掩蔽，对所述第二介质层和所述第一介质层进行刻蚀，形成贯穿至所述台阶结构的台阶接触孔，以及在所述台阶区外围贯穿至所述衬底的外围接触孔；
去除所述第二掩模层。
可选的，所述导电层的材料为多晶硅。
可选的，在刻蚀后处理之后，还包括：
在所述导电层接触孔、所述外围接触孔和所述台阶接触孔中分别形成导电层接触部、外围接触部和台阶接触部。
可选的，所述导电层接触部、所述外围接触部和所述台阶接触部，通过同时对所述导电层接触孔、所述外围接触孔和所述台阶接触孔填充得到。
本申请实施例提供了一种3D NAND存储器件的制造方法，包括提供衬底，衬底上形成有绝缘层和栅极层交替层叠的堆叠层，堆叠层包括核心存储区以及台阶区，台阶区形成有台阶结构，台阶结构上形成有填充台阶区的第一介质层，核心存储区中形成有存储单元串，存储单元串上设置有导电层，第一介质层、核心存储区及导电层上设置有第二介质层，对第二介质层进行刻蚀，形成贯穿至导电层的导电层接触孔，沉积保护材料，以在导电层接触孔侧壁和底部形成保护层，对第二介质层和第一介质层进行刻蚀，形成台阶区外围贯穿至衬底的外围接触孔，之后，可以通过刻蚀后处理，去除保护层，并对外围接触孔进行清理。也就是说，刻蚀后处理过程可以对外围接触孔进行处理，从而降低衬底的接触电阻，保护层可以在后续的刻蚀后处理过程中保护导电层接触孔，避免导电层接触孔的尺寸被错误的扩大而出现短路，且刻蚀后处理过程能够去除保护层，无需额外的操作，因此能够在较少操作的基础上，刻蚀得到可靠的导电层接触孔和外围接触孔，有效控制工艺质量，保证器件性能。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了根据本申请实施例3D NAND存储器件的制造方法的流程示意图；
图2-8示出了根据本申请实施例的制造方法形成存储器件过程中的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，台阶接触孔、导电层接触孔和外围接触孔的工艺质量，往往会影响各个引出线的形状，工艺质量差时可能导致不同引出线之间错误连接，影响器件性能。因此在3D NAND器件的制作过程中，如何有效控制导电层接触孔、台阶接触孔和外围接触孔的工艺质量，是3D NAND存储器件发展中的研究重点。
发明人经过研究发现，在导电层接触孔和外围接触孔的刻蚀过程中，外围接触孔在形成之后需要进行刻蚀后处理，从而去除外围接触孔底部的氧化物，以降低外围接触孔的接触电阻，若将台阶接触孔在外围接触孔之前形成，则刻蚀后处理过程将会导致导电层接触孔横向扩大，通常导电层接触孔的尺寸较小，若横向扩大的范围较大，容易导致不同的导电层接触孔错误的连通，影响器件的质量。而若将导电层接触孔的刻蚀设置在外围接触孔的刻蚀之后，则外围接触孔的刻蚀后处理过程中产生的杂质会停留在核心存储区的表面，导电层接触孔尺寸较小，精度要求较高，掩模层厚度较小，在核心存储区表面停留的杂质对导电层接触孔的刻蚀精度影响较大，因此不利于得到可靠的器件。
基于以上技术问题，本申请实施例提供了一种3D NAND存储器件的制造方法，包括提供衬底，衬底上形成有绝缘层和栅极层交替层叠的堆叠层，堆叠层包括核心存储区以及台阶区，台阶区形成有台阶结构，台阶结构上形成有填充台阶区的第一介质层，核心存储区中形成有存储单元串，存储单元串上设置有导电层，第一介质层、核心存储区及导电层上设置有第二介质层，对第二介质层进行刻蚀，形成贯穿至导电层的导电层接触孔，沉积保护材料，以在导电层接触孔侧壁和底部形成保护层，对第二介质层和第一介质层进行刻蚀，形成台阶区外围贯穿至衬底的外围接触孔，之后，可以通过刻蚀后处理，去除保护层，并对外围接触孔进行清理。也就是说，刻蚀后处理过程可以对外围接触孔进行处理，从而降低衬底的接触电阻，保护层可以在后续的刻蚀后处理过程中保护导电层接触孔，避免导电层接触孔的尺寸被错误的扩大而出现短路，且刻蚀后处理过程能够去除保护层，无需额外的操作，因此能够在较少操作的基础上，刻蚀得到可靠的导电层接触孔和外围接触孔，有效控制工艺质量，保证器件性能。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图1和附图2-8对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种3D NAND存储器件的制造方法的流程图，该方法包括以下步骤：
S01，提供衬底100，所述衬底100上形成有绝缘层104与栅极层102交替层叠的堆叠层110，所述堆叠层110包括核心存储区1101以及台阶区1102，所述台阶区1102形成有台阶结构120，所述台阶结构120上形成有填充有所述台阶区1102的第一介质层130，所述核心存储区1101中形成有存储单元串150，所述存储单元串150上设置有导电层152，所述第一介质层130、核心存储区1101及导电层152上覆盖有第二介质层154，参考图2所示。
在本申请实施例中，衬底100为半导体衬底，例如可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium OnInsulator)等。在其它实施例中，所述半导体衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其它外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。
该堆叠层110可以形成在阱区(图未示出)上，阱区形成于衬底100中，阱区为核心存储区中存储器件的阵列共源区(Array Common Source)，可以通过P型或N型重掺杂来形成，在本实施例中，该阱区为P型重掺杂阱区(HVPW)，在P型重掺杂阱区外围还形成有相反掺杂的外围阱区，N型重掺杂阱区(HVNW)，该外围阱区形成在核心存储区及台阶区之外的区域。
堆叠层110由交替层叠的栅极层102和绝缘层104形成，可以先由牺牲层和绝缘层104交替层叠形成堆叠层110，而后通过替换牺牲层来形成栅极层102。具体的，在垂直于衬底方向的沟道孔的通孔刻蚀时，牺牲层和绝缘层104具有几乎1:1的干法刻蚀选择比；在将平行于衬底方向的牺牲层替代为栅极层时，牺牲层和绝缘层104具有很高的湿法刻蚀选择比，例如可以为30:1甚至更高，堆叠层的层数可以根据具体的需要来确定。
在本实施例中，牺牲层例如可以为氮化硅(Si3N4)，绝缘层例如可以为氧化硅(SiO2)，栅极层102可以为金属钨(W)。在本申请实施例中，参考图2所示，在堆叠层110中靠近衬底100的首个牺牲层102为底层牺牲层1021，被栅极层替代后，形成一个源极选择栅，其具体个数由器件操作需求决定。
在堆叠层110包括核心存储区1101和台阶区1102，核心存储区1101通常在堆叠层的中部区域，台阶区1102通常在核心存储区1101的四周，其中一个方向上核心存储区1101两侧的台阶可以用于形成栅极接触，另外一个方向上的台阶可以并不用于形成接触，为伪台阶。核心存储区1101将用于形成存储单元串，台阶区将用于栅极层的接触(Contact)。需要说明书的是，在本申请实施例的附图中，仅图示出堆叠层一侧的台阶结构，以及与该侧台阶结构相接的部分核心存储区。
台阶结构120可以为沿衬底所在平面内一个方向依次递增的单台阶结构，单台阶结构可以通过交替的光刻胶的修剪(Trim)及堆叠层刻蚀工艺来形成；台阶结构120也可以为分区台阶(Staircase Divide Scheme，SDS)，分区台阶在沿衬底所在平面内两个正交的方向上都形成有台阶，分区台阶可以具有不同的分区，例如3分区、4分区或者更多分区等，例如可以采用不同的分区板，通过在两个正交方向上光刻胶的多次修剪，每一次修剪后紧跟一次堆叠层的刻蚀，从而形成分区台阶。
台阶结构120上还填充有第一介质层130，该第一介质层130可以为叠层结构，在填充第一介质层130之后，使得台阶结构120与核心存储区1101的上表面基本齐平。本实施例中，第一介质层130为叠层结构，可以先形成具有较好阶梯覆盖性的第一子膜层，该第一子膜层例如可以HDP(High Density Plasma，高密度等离子体)氧化硅(SiO2)或ALD(原子层沉积)的氧化硅等，而后，可以继续形成具有高填充效率的第二子膜层，第二子膜层例如可以为基于TEOS的氧化硅(TEOS-based SiO2)等，并进行平坦化，从而形成该第一介质层130。
存储单元串150为沿垂直于衬底100方向上的存储单元层，每一层栅极层与存储单元串构成一个存储单元。其中，存储单元串152包括依次形成于沟道孔中的存储功能层和沟道层，存储功能层起到电荷存储的作用，包括依次层叠的阻挡层、电荷存储层以及隧穿(Tunneling)层存储功能层，沟道层形成于存储功能层的侧壁以及沟道孔的底部上，与外延结构140接触，沟道层之间还可以形成有绝缘材料的填充层，本实施例中，阻挡层、电荷存储层以及隧穿(Tunneling)层具体可以为ONO叠层，ONO(Oxide-Nitride-Oxide)叠层即氧化物、氮化物和氧化物的叠层，沟道层可以为多晶硅层，填充层可以为氧化硅层。
在本申请实施例中，存储单元串150下还形成有外延结构140，该外延结构可以通过衬底外延生长形成，作为存储单元串150的下选通管器件的沟道，底层栅极层1021作为下选通管器件的栅极。存储单元串150之上还形成有导电层152，该导电层152可以用于形成存储单元串150的上选通管器件，导电层152上还将形成互联结构，以进一步形成位线。
第二介质层154可以为单层或多层结构，该第二介质层154将核心存储区1101及台阶区1102覆盖，且导电层152位于第二介质层154之中。本实施例中，该第二介质层154为氧化硅，该氧化硅的第二介质层154通过两次工艺形成，第一次工艺为形成沟道孔之前形成的沟道孔氧化硅(channel hole plug oxide)，第二次工艺为形成导电层152之后形成的沟道孔帽层氧化硅(channel hole cap oxide)。
在具体的应用中，可以采用合适的材料并通过合适的方式、步骤获得上述的结构。
S02，对第二介质层154进行刻蚀，形成贯穿至导电层152的导电层接触孔170，参考图3所示。
导电层接触孔170的刻蚀，可以利用光刻工艺进行，具体的，可以在第二介质层154上形成第一掩模层，利用光刻工艺对第一掩模层进行图案化，从而形成在第二介质层154上形成具有导电层接触图形的第一掩模层，之后以第一掩模层为掩蔽，对第二介质层154进行刻蚀，形成贯穿至导电层152的导电层接触孔170，之后去除第一掩模层。在该实施例中，刻蚀方式可以是各向异性干法刻蚀，例如可以采用RIE(反应离子刻蚀)的刻蚀方法，刻蚀气体可以包括C4F8/C4F6的混合气体或者其中任何一种气体，以导电层152为刻蚀停止层，也可以过刻蚀部分导电层152。
其中，由于导电层接触孔170的尺寸较小，间距也较小，因此需要更高的刻蚀精度，且由于导电层接触孔170的深度较小，可以将第一掩模层的厚度也设置为较小的尺寸，导电层接触孔170的刻蚀在形成第二介质层154之后，第二介质层154上并未停留有其他刻蚀工艺产生的杂质，因此导电层接触孔170的刻蚀精度不会受到影响。具体的，导电层接触孔170的直径范围可以为20-60nm，导电层接触孔170170的深度可以在200nm-400nm。
第一掩模层可以为硬掩模，例如可以为氮化硅、碳、氮氧化硅等中的至少一种，例如可以为无定形碳膜等。
S03，沉积保护材料，以在导电层接触孔170侧壁和底部形成保护层175，参考图4所示。
在对第二介质层154刻蚀得到导电层接触孔170后，可以沉积保护材料，从而在导电层接触孔170侧壁和底部形成保护层175，保护层175可以在后续刻蚀后处理工艺中形成对导电层接触孔170的保护，以防止刻蚀后处理的过程中对导电层接触孔170的底部和侧壁的损伤，从而导致导电层接触孔170的尺寸被错误的扩大而导致的不同导电层接触孔170之间错误的连通。
保护层175的材料可以与第二介质层154的材料一致，也可以与第二介质层154的材料不一致，具体的，保护层175的材料可以为氮化硅。保护层175的厚度根据刻蚀后处理的强度设定，从而保证刻蚀后处理能够去除掉保护层175而不损伤导电层接触孔170侧壁和底部，举例来说，材料为氮化硅的保护层175的厚度范围为50-150埃。
S04，对第二介质层154和第一介质层130进行刻蚀，形成在台阶区1102外围贯穿至衬底100的外围接触孔185，参考图5和图6所示。
在导电层接触孔170侧壁和底部形成保护层175后，可以对第二介质层154和第一介质层130进行刻蚀，形成在台阶区1102外围贯穿至衬底100的外围接触孔185，这样外围接触孔185的刻蚀及刻蚀后处理均在导电层接触孔170的刻蚀之后进行，避免这些操作对导电层接触孔170的刻蚀产生的影响。
外围接触孔185可以用于将衬底引出，在后续的器件使用场景中，可以利用外围接触孔185为衬底偏压，从而调整器件的工作状态。
外围接触孔185的刻蚀可以利用光刻工艺进行，具体的，可以沉积第二掩模层161，参考图5所示，利用光刻工艺对第二掩模层161进行图案化，从而在第二掩模层161中形成外围接触图形，从而可以在第二介质层154上形成具有外围接触图形的第二掩模层161，当然，在第二介质层154上覆盖有保护层175时，第二掩模层161位于保护层175上，之后可以以第二掩模层161为掩蔽，对第二介质层154和第一介质层130进行刻蚀，形成在台阶区1102外围贯穿至衬底100的外围接触孔185，而后去除第二掩模层161，参考图6所示。其中，第二掩模层161可以形成于导电层接触孔170内，也可以由于应力而不形成在导电层接触孔170内。
在本申请实施例中，还可以对第二介质层154和第一介质层130进行刻蚀，形成贯穿至台阶结构120的台阶接触孔182。具体的，台阶接触孔182和外围接触孔185可以同时形成，也可以不同时形成，在台阶接触孔182和外围接触孔185同时形成的情况下，第二掩模层161中还可以具有台阶接触图形，也就是说，可以在第二介质层154上形成具有台阶接触图形和外围接触图形的第二掩模层161，以第二掩模层161为掩蔽，对第二介质层154和第一介质层130进行刻蚀，形成贯穿至台阶结构120的台阶接触孔182，以及在台阶区1102外围贯穿至衬底100的外围接触孔185，之后去除第二掩模层161。
台阶接触孔182和外围接触孔185较导电层接触孔170可以具有更大的尺寸，对应于不同的台阶，台阶接触孔182可以有不同的深度。在外围接触孔185的刻蚀过程中，可以以衬底100为刻蚀停止层，在台阶接触孔182的刻蚀过程中，可以以栅极层102为刻蚀停止层，刻蚀方法为各向异性刻蚀，进一步可以为各项异性干法刻蚀，例如RIE的刻蚀方法，刻蚀气体可以包括C4F8/C4F6的混合气体或者其中任何一种气体。
S05，通过刻蚀后处理，去除保护层175，并对外围接触孔185进行清理，参考图7和图8所示。
在刻蚀形成外围接触孔185后，可以通过刻蚀后处理工艺(Post etch treatment,PET)去除保护层175，同时刻蚀后处理工艺还可以对外围接触孔185进行清理，去除刻蚀副产物以及残留物，从而更好的暴露衬底100表面，降低外围接触孔185的接触电阻，参考图7所示。当然，在台阶接触孔182和外围接触孔185同时形成时，刻蚀后处理也可以对台阶接触孔182进行清理，以去除刻蚀副产物以及清理栅极层102表面的残留物，以降低栅极层102的接触电阻。
而后，可以进行导电层接触孔170的填充，形成导电层接触部190，以及进行外围接触孔185的填充，形成外围接触部195，以及进行台阶接触孔182的填充，形成台阶接触部192。
在本实施例中，可以同时进行台阶接触孔182、导电层接触孔170和外围接触孔185的填充，同时形成台阶接触部192、导电层接触部190和外围接触部195，进一步提高制造工艺的集成度，降低制造成本。在进行台阶接触孔182、导电层接触孔170和外围接触孔185之前，还可以在台阶接触孔182、导电层接触孔170和外围接触孔185侧壁形成扩散阻挡层180，参考图8所示。
之后，可以完成器件的其他加工工艺，进一步形成字线以及位线等互联结构。
本申请实施例提供了一种3D NAND存储器件的制造方法，包括提供衬底，衬底上形成有绝缘层和栅极层交替层叠的堆叠层，堆叠层包括核心存储区以及台阶区，台阶区形成有台阶结构，台阶结构上形成有填充台阶区的第一介质层，核心存储区中形成有存储单元串，存储单元串上设置有导电层，第一介质层、核心存储区及导电层上设置有第二介质层，对第二介质层进行刻蚀，形成贯穿至导电层的导电层接触孔，沉积保护材料，以在导电层接触孔侧壁和底部形成保护层，对第二介质层和第一介质层进行刻蚀，形成台阶区外围贯穿至衬底的外围接触孔，之后，可以通过刻蚀后处理，去除保护层，并对外围接触孔进行清理。也就是说，刻蚀后处理过程可以对外围接触孔进行处理，从而降低衬底的接触电阻，保护层可以在后续的刻蚀后处理过程中保护导电层接触孔，避免导电层接触孔的尺寸被错误的扩大而出现短路，且刻蚀后处理过程能够去除保护层，无需额外的操作，因此能够在较少操作的基础上，刻蚀得到可靠的导电层接触孔和外围接触孔，有效控制工艺质量，保证器件性能。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种3D NAND存储器件的制造方法，其特征在于，包括：
提供衬底，所述衬底上形成有绝缘层和栅极层交替层叠的堆叠层，所述堆叠层包括核心存储区以及台阶区，所述台阶区形成有台阶结构，所述台阶结构上形成有填充所述台阶区的第一介质层，所述核心存储区中形成有存储单元串，所述存储单元串上设置有导电层，所述第一介质层、核心存储区及导电层上设置有第二介质层；
对所述第二介质层进行刻蚀，形成贯穿至所述导电层的导电层接触孔；
沉积保护材料，以在所述导电层接触孔侧壁和底部形成保护层；
对所述第二介质层和所述第一介质层进行刻蚀，形成在所述台阶区外围贯穿至所述衬底的外围接触孔；
通过刻蚀后处理，去除所述保护层，并对所述外围接触孔进行清理。
2.根据权利要求1所述的方法，其特征在于，所述对所述第二介质层和所述第一介质层进行刻蚀，还用于：形成贯穿至所述台阶结构的台阶接触孔。
3.根据权利要求1所述的方法，其特征在于，所述第一介质层和所述第二介质层为氧化硅层，所述保护层为氮化硅层。
4.根据权利要求1所述的方法，其特征在于，所述保护层的厚度范围为50-150埃。
5.根据权利要求2-4任意一项所述的方法，其特征在于，所述台阶接触孔和所述外围接触孔较所述导电层接触孔具有更大的尺寸。
6.根据权利要求2-4任意一项所述的方法，其特征在于，所述对所述第二介质层进行刻蚀，形成贯穿至所述导电层的导电层接触孔，包括：
在所述第二介质层上形成具有导电层接触图形的第一掩模层；
以所述第一掩模层为掩蔽，对所述第二介质层进行刻蚀，形成贯穿至所述导电层的导电层接触孔；
去除所述第一掩模层。
7.根据权利要求2-4任意一项所述的方法，其特征在于，所述台阶接触孔和所述外围接触孔的形成步骤，包括：
在所述第二介质层上形成具有台阶接触图形和外围接触图形的第二掩模层；
以所述第二掩模层为掩蔽，对所述第二介质层和所述第一介质层进行刻蚀，形成贯穿至所述台阶结构的台阶接触孔，以及在所述台阶区外围贯穿至所述衬底的外围接触孔；
去除所述第二掩模层。
8.根据权利要求2-4任意一项所述的方法，其特征在于，所述导电层的材料为多晶硅。
9.根据权利要求2-4任意一项所述的制造方法，其特征在于，在刻蚀后处理之后，还包括：
在所述导电层接触孔、所述外围接触孔和所述台阶接触孔中分别形成导电层接触部、外围接触部和台阶接触部。
10.根据权利要求9所述的制造方法，其特征在于，所述导电层接触部、所述外围接触部和所述台阶接触部，通过同时对所述导电层接触孔、所述外围接触孔和所述台阶接触孔填充得到。
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