CN110047838A - 三维存储器的制备方法、三维存储器、电子设备 - Google Patents
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Abstract
本发明提供了三维存储器的制备方法，包括：提供半导体器件，半导体器件包括衬底、台阶结构、以及平坦层，台阶结构设于衬底上，台阶结构包括台阶部和存储部，平坦层覆盖衬底和台阶结构。在平坦层表面形成层间介质层。形成贯穿层间介质层及平坦层的多个接触孔和多个通孔，接触孔对应衬底和/或台阶部，通孔对应存储部。提供导电材料，在接触孔内形成接触件、且在通孔内形成连接件。本发明将接触件和连接件的制备工艺整合在一起，因此，本发明提供的制备方法极大地减少了制备接触件和连接件的时间与成本，也极大地减少了制备三维存储器的时间，降低了三维存储器的生产成本。本发明还提供了三维存储器及电子设备。
Description
技术领域
本发明属于半导体技术领域，具体涉及三维存储器的制备方法、三维存储器、电子设备。
背景技术
三维存储器作为一种比硬盘驱动器更好的存储设备，并且它还是一种功耗低、质量轻、性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。随着三维存储器的不断发展，三维存储器的组成和结构日趋复杂，因此在制备时必然会增加工艺步骤，增加生产成本以及延长生产周期，最终会导致企业利润的降低。
现有的接触件和连接件的制备工艺会明显地增加三维存储器的生产时间，并且后进行的工艺还会受到先进行工艺的影响。因此，现在急需寻求一种可以减少制备接触件和连接件时间的方法。
发明内容
鉴于此，本发明提供了三维存储器的制备方法、三维存储器、电子设备，通过在平坦层表面形成层间介质层，再形成接触孔和通孔，最后在接触孔内形成接触件，通孔内形成连接件。使传统需要两次制备工艺才能制备出的接触件和连接件只需要一次制备工艺即可。因此，本发明提供的制备方法极大地减少了制备接触件和连接件的时间，进而也极大地减少了制备三维存储器的时间，降低了三维存储器的生产成本。
本发明第一方面提供了一种三维存储器的制备方法，包括：
提供半导体器件，所述半导体器件包括衬底、台阶结构、以及平坦层，所述台阶结构设于所述衬底上，所述台阶结构包括台阶部和存储部，所述平坦层覆盖所述衬底和所述台阶结构；
在所述平坦层表面形成层间介质层；
形成贯穿所述层间介质层及所述平坦层的多个接触孔和多个通孔，所述接触孔对应所述衬底和/或所述台阶部，所述通孔对应所述存储部；以及
提供导电材料，在所述接触孔内形成接触件、且在所述通孔内形成连接件。
其中，所述接触件背离所述衬底的表面与所述连接件背离所述衬底的表面平齐。
其中，“提供导电材料，在所述接触孔内形成接触件、且在所述通孔内形成连接件”包括：
淀积所述导电材料，所述导电材料淀积在所述层间介质层上、所述接触孔内、及所述通孔内，淀积在所述层间介质层上的所述导电材料为淀积层；
去除所述淀积层，位于所述接触孔内的所述导电材料形成所述接触件，位于所述通孔内的所述导电材料形成所述连接件。
其中，去除所述淀积层时，采用平坦化工艺去除所述淀积层。
其中，所述层间介质层的材质包括氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的任意一种或多种的组合。
其中，在所述平坦层表面形成层间介质层时，所述层间介质层是通过喷涂、旋涂、化学气相沉积、物理气相沉积或原子层沉积中的任意一种方法制备而成。
其中，在“在所述平坦层表面形成层间介质层”之前，所述制备方法还包括：
形成多个沟道层，所述沟道层至少部分内嵌于所述存储部及所述衬底内，所述连接件连接所述沟道层。
其中，形成贯穿所述层间介质层及所述平坦层的多个通孔时，所述通孔与所述沟道层连接。
其中，所述三维存储器具有外围区及阵列存储区，形成贯穿所述层间介质层及所述平坦层的多个接触孔时，位于所述外围区的所述部分接触孔还贯穿部分所述衬底。
本发明第一方面提供的一种三维存储器的制备方法，通过在平坦层表面形成层间介质层，再形成接触孔和通孔，最后在接触孔内形成接触件，在通孔内形成连接件。本发明提供的制备方法使传统需要两次制备才能得到的接触件和连接件现将其制备工艺整合在了一起。因此，本发明提供的制备方法极大地减少了制备接触件和连接件的时间与成本，也极大地减少了制备三维存储器的时间，降低了三维存储器的生产成本，提高了利润。
本发明第二方面提供了一种三维存储器，包括衬底、台阶结构、平坦层、层间介质层、多个接触件、以及多个连接件，所述台阶结构设置于所述衬底上，所述平坦层覆盖所述衬底和所述台阶结构，所述层间介质层设置于所述平坦层上，所述台阶结构包括台阶部和存储部，所述多个接触件内嵌于所述层间介质层及所述平坦层且与所述衬底和/或所述台阶部相连，所述多个连接件内嵌于所述层间介质层及所述平坦层且对应所述存储部，所述接触件背离所述衬底的表面与所述连接件背离所述衬底的表面平齐。
其中，所述三维存储器具有外围区及阵列存储区，所述外围区用于设置外围电路，所述阵列存储区用于设置所述台阶结构，位于所述外围区的所述接触件包括第一接触件，所述第一接触件连接位于所述外围区的所述衬底。
其中，位于所述外围区的所述接触件还包括第二接触件，所述第二接触件内嵌于位于所述外围区的所述衬底内。
其中，所述三维存储器还包括多个沟道层，所述沟道层的至少部分内嵌于所述存储部及所述衬底内，所述连接件连接所述沟道层。
本发明第二方面提供的一种三维存储器，所述接触件背离所述衬底的表面与所述连接件背离所述衬底的表面平齐，使三维存储器的结构变得更加简洁。并且由于表面平齐的原因，使得本发明提供的三维存储器在连接其他部件时，其制备工艺会变得更加简单。
本发明第三方面提供了一种电子设备，其特征在于，包括处理器和如本发明第二方面提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
本发明第三方面提供的一种电子设备，通过采用本发明第二方面提供的三维存储器，不仅极大地降低了电子设备的制备工艺，而且还使得电子设备的结构变得更加简洁。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对本发明实施例中所需要使用的附图进行说明。
图1为本发明实施例中三维存储器的制备方法的工艺流程图。
图2-图5为本发明实施例中三维存储器的制备方法的步骤S101、S102、S103、S104对应的三维存储器的示意图。
图6为本发明实施例中三维存储器的制备方法的步骤S104a的示意图。
图7为本发明实施例中三维存储器的制备方法的步骤S101a的示意图。
图8为本发明另一实施例中三维存储器的制备方法的工艺流程图。
图9-图16为本发明另一实施例中三维存储器的制备方法的步骤S201、S202、S203、S204、S205、S206、S207、S208对应的三维存储器的示意图。
图17为本发明实施例中三维存储器的结构示意图。
附图标记：
衬底-1，外围区-A，阵列存储区-B，有源层-11，第一掺杂层-111，离子注入层-1111，第二掺杂层-112，台阶结构-2，台阶部-C，存储部-D，绝缘层-21，牺牲层-22，沟道层-23，外延层-231，插塞-232，公共源极层-24，平坦层-3，层间介质层-4，接触件-5，第一接触件51，第二接触件52，接触孔-53，连接件-6，通孔-61，淀积层-7。
具体实施方式
以下是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
传统的接触件和连接件通常是分开制备的。下面来具体说明：接触件的制备工艺通常为在半导体器件的平坦层表面沉积层间介质层，然后再制备出接触孔，再在接触孔内沉积导电材料以形成接触件，最后再去除层间介质层表面的淀积层。而连接件的制备工艺通常为在半导体器件的平坦层表面沉积层间介质层，然后再制备出通孔，再在通孔内沉积导电材料以形成连接件，最后再去除层间介质层表面的淀积层。而从工艺步骤上来看，接触件和连接件的制备工艺基本是相同的，都要沉积层间介质层，蚀刻出孔洞，再沉积导电材料，最后去除淀积层。因此，从上述可以看出，传统的接触件和连接件的制备浪费了大量时间和成本，极大地增加了三维存储器的制备时间和制备成本，降低了利润。
在根据本发明实施例提供的三维存储器的制备方法中，通过制备一次层间介质层，再形成接触孔和连接孔，最后使用导电材料在接触孔内形成接触件，通孔内形成连接件，来大大减少制备工艺的步骤和制备时间。
请参考图1-图5，本发明实施例提供的三维存储器的制备方法包括：S101、S102、S103、S104，其中，S101、S102、S103、S104详细介绍如下。
请参考图2，S101：提供半导体器件，所述半导体器件包括衬底1、台阶结构2、以及平坦层3，所述台阶结构2设于所述衬底1上，所述台阶结构2包括台阶部C和存储部D，所述平坦层3覆盖所述衬底1和所述台阶结构2。
首先，本发明先提供一个上述的半导体器件，该半导体器件亦可看成是已进行了部分工艺，制备了部分功能层的一个半成品三维存储器，其中，衬底1、台阶结构2的台阶部C和存储部D由于被绝缘材料的平坦层3给覆盖住了，因此，衬底1和台阶结构2无法和其他的部件进行导通，因此需要制备接触件5和连接件6以将衬底1和台阶结构2引出来与其他部件导通。所以，接下来将进行接触件5和连接件6的制备。
请参考图3，S102：在所述平坦层3表面形成层间介质层4。
本发明只需要在平坦层3表面形成一次层间介质层4，而层间介质层4可把接触孔53和通孔61的部位完全覆盖，并且接触孔53和通孔61之间不存在重叠区域，因此即可为后续的制备工序打下了坚实的基础。
请参考图4，S103：形成贯穿所述层间介质层4及所述平坦层3的多个接触孔53和多个通孔61，所述接触孔53对应所述衬底1和/或所述台阶部C，所述通孔61对应所述存储部D。
在其他实施例中，接触孔53只对应衬底1和/或台阶部C。所述接触孔53对应的衬底1的部分为除台阶部C和存储部D以外的衬底部分。采用光刻和刻蚀工艺可制备出多个接触孔53和多个通孔61。本发明可同时制备出接触孔53和通孔61，本发明也可先制备出接触孔53，再制备出通孔61，或者先制备出通孔61，再制备出通孔61。优选地，本发明同时制备出接触孔53和通孔61，可进一步减少制备的时间。而接触孔53对应两个区域，即未被台阶结构2覆盖的衬底1，以及台阶部C，而通孔61则对应存储部D。对于接触孔53和通孔61和三维存储器中的其他部分的连接关系为：接触孔53是与衬底1和台阶部C相连接，而对于通孔61的连接关系，后面会再做详细介绍。
请参考图5，S104：提供导电材料，在所述接触孔53内形成接触件5、且在所述通孔61内形成连接件6。
本发明提供的导电材料包括但不仅限于钨和钨的化合物中的任意一种或两种。优选地，导电材料为钨。导电材料在接触孔53内形成层结构，即接触件5，并且导电材料在通孔61内形成层结构，即连接件6，最终得到三维存储器。本发明在形成接触件5和连接件6时，可同时制备接触件5和连接件6，也可先制备接触件5，再制备连接件6；或者先制备连接件6，再制备接触件5。优选地，本发明同时制备接触件5和连接件6，可更进一步减少制备时间。
通过将本发明实施例提供的制备与相关技术的制备方法进行比较，可以得知，本发明提供的制备方法，具体减少了一次层间介质层4的制备，一次淀积层7的去除，多次清洗操作等等。若接触孔53和通孔61是同时制备的，还可减少一次孔洞的蚀刻。若接触件5和连接件6是同时制备的，还可减少一次导电材料的沉积工艺。至于减少的制备时间，即上述减少的制备工艺的时间、以及更换各个工艺所用的时间。
综上所述，本发明实施例提供的制备方法，将接触件5和连接件6的制备工艺整合在了一起。因此，本发明提供的制备方法极大地减少了制备接触件5和连接件6的时间与成本，也极大地减少了制备三维存储器的时间，降低了三维存储器的生产成本，提高了利润。
本发明一实施方式中，所述接触件5背离所述衬底1的表面与所述连接件6背离所述衬底1的表面平齐。由于本发明的平坦层3表面是水平的，因此在平坦层3表面制备的层间介质层4的表面也是水平的，进而接触孔53背离所述衬底1的表面与所述通孔61背离所述衬底1的表面是平齐的，所以在淀积导电材料后形成的接触件5背离所述衬底1的表面与所述连接件6背离所述衬底1的表面也是平齐的。
本发明一实施方式中，在所述平坦层3表面形成层间介质层4时，形成的所述层间介质层4的厚度不小于预设厚度，所述预设厚度为从上述对于传统的接触件和连接件的制备工艺的描述可知，传统的接触件5和连接件6是分开制备的，因此需要制备两次层间介质层4。例如先制备接触件5再制备连接件6，当制备接触件5时，需要先制备第一层间介质层，因此接触件5的高度为接触件5在半导体器件内的高度加上第一层间介质层的厚度。当继续制备连接件6时，需要在第一层间介质层的表面再沉积第二层间介质层，因此连接件6的高度为连接件6在半导体器件内的高度加上第一层间介质层的厚度和第二层间介质层的厚度。所以，后制备的连接件6的表面要比接触件5的表面要高。而传统的结构会使三维存储器的结构变得更为复杂，并且还会使后续部件的制备变得更为复杂。
而本发明的预设厚度即为传统的第一层间介质层和第二层间介质层的厚度之和。因此本发明的层间介质层4的厚度只要不小于预设厚度，就可以在不降低接触件5和连接件6高度的情况下将其制备工艺整合在一起，更可进一步提高接触件5和连接件6的高度。即层间介质层4的厚度的设置至少要保证接触件5和连接件6的高度不低于传统接触件和连接件的高度，当层间介质层4的高度大于预设厚度时，即接触件5和连接件6的高度高于传统的高度。优选地，所述预设厚度为更优选地，所述预设厚度为
本发明一实施方式中，“提供导电材料，在所述接触孔53内形成接触件5、且在所述通孔61内形成连接件6”包括，即S104包括S104a及S104b，S104a及S104b详细介绍如下。
请参考图6，S104a：淀积所述导电材料，所述导电材料淀积在所述层间介质层4上、所述接触孔53内、及所述通孔61内，淀积在所述层间介质层4上的所述导电材料为淀积层7。
本发明通过淀积法沉积导电材料，为了要使导电材料在接触孔53和通孔61内完全沉积，因此淀积导电材料时要进行过量淀积，并且由于接触孔53和通孔61的位置和高度的不同，因此在淀积导电材料时，要以最深的孔为准。所以过量淀积时就会在在层间介质层4的表面形成一层淀积层7。
请参考图5，S104b：去除所述淀积层7，位于所述接触孔53内的所述导电材料形成所述接触件5，位于所述通孔61内的所述导电材料形成所述连接件6。
将上述淀积层7去除，即可将多个所述接触件5和多个所述连接件6的表面露出，最终得到三维存储器。
本发明一实施方式中，去除所述淀积层7时，采用平坦化工艺去除所述淀积层7。优选地，平坦化工艺可选自化学机械研磨法。
本发明一实施方式中，所述层间介质层4的材质包括氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的任意一种或多种的组合。
本发明一实施方式中，在所述平坦层3表面形成层间介质层4时，所述层间介质层4是通过喷涂、旋涂、化学气相沉积、物理气相沉积或原子层沉积中的任意一种方法制备而成。
本发明一实施方式中，在“在所述平坦层3表面形成层间介质层4”之前，所述制备方法还包括，即在S102之前，还包括S101a，S101a详细介绍如下：
请参考图7，S101a：形成多个沟道层23，所述沟道层23至少部分内嵌于所述存储部D及所述衬底1内，所述连接件6连接所述沟道层23。在存储部D形成沟道层23，沟道层23穿过存储部D并延伸至衬底1内，而还有部分沟道层23位于所述存储部D之上，而连接件6是与沟道层23相连接的。
本发明一实施方式中，形成贯穿所述层间介质层4及所述平坦层3的多个通孔61时，所述通孔61与所述沟道层23连接。在制备通孔61时，通孔61是与沟道层23相连接的。具体地，所述接触孔53穿过所述层间介质层4和所述平坦层3分别与所述衬底1和/或所述台阶部C中的所述台阶结构2相连接，所述通孔61穿过所述层间介质层4和所述平坦层3并分别多个所述沟道层23一一连接。
本发明一实施方式中，所述三维存储器具有外围区A及阵列存储区B，形成贯穿所述层间介质层4及所述平坦层3的多个接触孔53时，位于所述外围区A的所述部分接触孔53还贯穿部分所述衬底1。本发明也可以理解为位于外围区A的所述部分接触孔53内嵌于部分所述衬底1内。
请参考图8-图16，本发明另一实施例提供了一种更为具体的三维存储器的制备方法，包括S201、S202、S203、S204、S205、S206、S207、S208。其中，S201、S202、S203、S204、S205、S206、S207、S208的详细介绍如下。
请参考图9，步骤S201：提供衬底1，所述衬底1包括外围区A和阵列存储区B。
请参考图10，步骤S202：在所述衬底1的阵列存储区B上形成台阶结构2，所述台阶结构2由多个层叠单元层叠而成。每个层叠单元包括绝缘层21和牺牲层22，每个层叠单元中的绝缘层21靠近所述衬底1，每个层叠单元中的牺牲层22背离所述衬底1，所述台阶结构2包括台阶部C和存储部D。
请参考图11，步骤S203：在所述衬底1和所述台阶结构2的表面形成平坦层3。
请参考图12，步骤S204：在所述存储部D处形成多个沟道层23和公共源极层24。多个所述沟道层23和所述公共源极层24至少部分内嵌于所述存储部D及所述衬底1内。
请参考图13，步骤S205：在所述平坦层3表面形成层间介质层4，所述层间介质层4的厚度不小于预设厚度，所述预设厚度能够保证接触孔53和通孔61的高度不变。
请参考图14，步骤S206：形成贯穿所述层间介质层4及所述平坦层3的多个接触孔53和多个通孔61，所述接触孔53设于所述外围区A的衬底1和/或所述台阶部C，所述通孔61设于所述存储部D。
请参考图15，步骤S207：淀积所述导电材料，所述导电材料淀积在所述层间介质层4上、所述接触孔53内、及所述通孔61内，淀积在所述层间介质层4上的所述导电材料为淀积层7。
请参考图16，步骤S208：去除所述淀积层7，位于所述接触孔53内的所述导电材料形成所述接触件5，位于所述通孔61内的所述导电材料形成所述连接件6。
除了上述三维存储器的制备方法，本发明实施例还提供了一种三维存储器。本发明实施例的三维存储器及三维存储器的制备方法都可以实现本发明的优点，二者可以一起使用，当然也可以单独使用，本发明对此没有特别限制。例如，作为一种选择，可以使用上文提供的三维存储器的制备方法来制备下文的三维存储器。
请参考图17，本发明实施例提供的三维存储器，包括衬底1、台阶结构2、平坦层3、层间介质层4、多个接触件5、以及多个连接件6，所述台阶结构2设置于所述衬底1上，所述平坦层3覆盖所述衬底1和所述台阶结构2，所述层间介质层4设置于所述平坦层3上，所述台阶结构2包括台阶部C和存储部D，所述多个接触件5内嵌于所述层间介质层4及所述平坦层3且与所述衬底1和/或所述台阶部C相连，所述多个连接件6内嵌于所述层间介质层4及所述平坦层3且对应所述存储部D，所述接触件5背离所述衬底1的表面与所述连接件6背离所述衬底1的表面平齐。
由于传统的接触件5和连接件6时分开制备的，例如先制备接触件5再制备连接件6，因此后制备的连接件6的表面要比接触件5的表面要高。所以，传统的结构会使三维存储器的结构变得更为复杂，不利于接下来部件的制备。而本发明提供的三维存储器中所述接触件5背离所述衬底1的表面与所述连接件6背离所述衬底1的表面平齐，不仅使三维存储器的结构变得更加简洁。并且由于表面平齐的原因，使得本发明提供的三维存储器在连接其他部件时，其制备工艺会变得更加简单。在其他实施例中，接触件5只对应衬底1和/或台阶部C。所述接触件5对应的衬底1的部分为除台阶部C和存储部D以外的衬底部分。
本发明一实施方式中，所述层间介质层4的厚度不小于预设厚度，所述预设厚度为当接触件5和连接件6采用分开制备的工艺时，需要进行制备两次层间介质层4，而两次层间介质层4的厚度之和即为预设厚度，而本发明的预设厚度为所以，只要本发明的层间介质层4的厚度不小于即可使接触件5和连接件6的高度满足要求，进而为接触件5和连接件6制备提供良好的基础。优选地，所述预设厚度为更优选地，所述预设厚度为另外，层间介质层4厚度的增加，会进一步增加接触件5和连接件6的高度。
本发明一实施方式中，所述衬底1可以是Si衬底1、Ge衬底1、SiGe衬底1、绝缘体上硅(Silicon On Insulator，SOI)衬底1或绝缘体上锗(Germanium On Insulator，GOI)衬底1等。在本具体实施方式中，所述衬底1优选为Si衬底1，用于支撑在其上的器件结构。本发明中衬底1包括外围区A和阵列存储区B，也可理解为三维存储器具有外围区A和阵列存储区B。外围区A主要用于形成外围电路，而阵列存储区B主要用于形成核心存储电路结构。
本发明一实施方式中，所述三维存储器具有外围区A及阵列存储区B，所述外围区A用于设置外围电路，所述阵列存储区B用于设置所述台阶结构2。优选地，所述三维存储器还包括内嵌于所述衬底1内部的有源层11，部分所述有源层11位于所述外围区A，剩余的所述有源层11位于所述阵列存储区B，位于所述外围区A的所述接触件5包括第一接触件51及第二接触件52，所述第一接触件51连接位于所述外围区A的所述衬底1，即所述第一接触件51连接位于所述外围区A的所述有源层11。位于所述外围区A的所述接触件还包括第二接触件52，所述第二接触件52内嵌于位于所述外围区A的所述衬底1内。
更优选地，位于外围区A的所述有源层11内设有第一掺杂层111和第二掺杂层112，所述第一掺杂层111与所述第二掺杂层112间隔设置，所述第一掺杂层111内还设有离子注入层1111，所述离子注入层1111连接所述第一接触件51，所述第二掺杂层112连接所述第一接触件51。本发明位于外围区A的接触件5与多种部件相连接，第一接触件51连接离子注入层1111和第二掺杂层112，第二接触件52连接衬底1并且第二接触件52还内嵌于衬底1内。
本发明的所述第一掺杂层111为第一掺杂类型，所述第二掺杂层112为第二掺杂类型。第一掺杂类型可选自N型掺杂与P型掺杂的一种，第二掺杂类型可选自N型掺杂与P型掺杂的另一种。例如：第一掺杂层为N型掺杂，第二掺杂层112为P型掺杂；或者，第一掺杂层为P型掺杂，第二掺杂层112为N型掺杂。第一掺杂层111和第二掺杂层112分别作为接触区以减小接触电阻。
本发明一实施方式中，台阶结构2是由多个层叠单元层叠组成，每个层叠单元包括绝缘层21和牺牲层22，所述绝缘层21的材质可为氧化物，例如氧化硅。牺牲层22的材质可为氮化物，例如氮化硅。并且所述牺牲层22后续会被掏空重新填充钨从而制备成栅极层。每个层叠单元中的绝缘层21靠近所述衬底1，而每个层叠单元中的牺牲层22背离所述衬底1。因此该台阶结构2可看成“ONO”结构，即在衬底1表面为按照绝缘层21、牺牲层22、绝缘层21、牺牲层22的顺序依次进行排列。另外本发明的台阶结构2包括台阶部C和存储部D，所述台阶部C用于与多个接触件5相连接，而存储部D为三维存储器的核心存储区域，所述存储部D处设有多个连接件6。
本发明一实施方式中，平坦层3覆盖所述衬底1和所述台阶结构2，使表面平坦化。由于表面变得更加平整，因此，可使得后续部件的制备变得更简单。平坦层3的材质可以与所述绝缘层21的材质相同。优选地，所述平坦层3的材质可以为氧化物。更优选地，所述平坦层3的材质可以为氧化硅。制作平坦层3的方法包括但不限于化学气相沉积法(ChemicalVapor Deposition，CVD)、物理气相沉积法(Physical Vapor Deposition，PVD)、原子层沉积法(Atomic Layer Deposition，ALD)和电镀工艺等。
本发明一实施方式中，所述层间介质层4设于所述平坦层3的表面并覆盖所述平坦层3，所述层间介质层4的材质包括氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的一种或多种。
本发明一实施方式中，所述层间介质层4是通过喷涂、旋涂、化学气相沉积、物理气相沉积或原子层沉积中的任意一种方法制备而成。
本发明一实施方式中，存储部D还包括多个沟道层23，多个所述沟道层23的至少部分内嵌于所述存储部D及所述衬底1内。所述沟道层23伸入所述衬底1的部分包括外延层231，即所述外延层231与所述衬底1接触，而所述沟道层23的另一侧为插塞232。多个所述沟道层23之间还包括公共源极层24。本发明位于存储部D的连接件6与沟道层23相连接，即本发明位于存储部D的连接件6与插塞232连接。
在其他实施例中，所述沟道层的底部不包括外延层，直接由沟道层23伸入所述衬底1与所述衬底1接触。
本发明一实施方式中，下面详细介绍接触件5的连接关系。接触件5设于所述外围区A和所述台阶部C。具体地，设于所述外围区A的接触件5穿过所述层间介质层4和平坦层3分别与所述衬底1、所述离子注入层1111、所述第二掺杂层112相连接。优选地，所述接触件5还部分内嵌于衬底1内。设于所述台阶部C的接触件5穿过所述层间介质层4和所述平坦层3与所述台阶部C中的多个牺牲层22一一连接，即每一个牺牲层22连接一个连接件6。而台阶结构2的设计亦是为了使每一个层叠单元中的牺牲层22可以与连接件6进行更好地连接。
本发明一实施方式中，下面详细介绍连接件6的连接关系。多个所述连接件6设于所述存储部D。具体地，所述连接件6穿过所述层间介质层4和所述平坦层3与所述沟道层23中的插塞232一一连接，即每一个沟道层23中的插塞232连接一个连接件6。而上述接触件5和连接件6的连接设置，是为了(例如，通过导电材料)引出相应的功能层，以便功能层后续可以更方便地与其他部件进行连接。
本发明实施例提供的电子设备，包括处理器如本发明实施例提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
本发明实施例提供了一种电子设备，包括本发明实施例提供的三维存储器。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本实施例的电子设备通常还包括处理器、输入输出装置、显示装置等。本发明实施例提供的三维存储器通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本实施例的三维存储器中写入数据，也可以从存储装置，即本实施例的三维存储器中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本发明实施例提供的电子设备，通过采用本发明实施例提供的三维存储器，不仅极大地降低了电子设备的制备时间与制备成本，而且还提高了电子设备的稳定性能与存储性能。
以上对本发明实施方式所提供的内容进行了详细介绍，本文对本发明的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (14)
1.一种三维存储器的制备方法，其特征在于，包括：
提供半导体器件，所述半导体器件包括衬底、台阶结构、以及平坦层，所述台阶结构设于所述衬底上，所述台阶结构包括台阶部和存储部，所述平坦层覆盖所述衬底和所述台阶结构；
在所述平坦层表面形成层间介质层；
形成贯穿所述层间介质层及所述平坦层的多个接触孔和多个通孔，所述接触孔对应所述衬底和/或所述台阶部，所述通孔对应所述存储部；以及
提供导电材料，在所述接触孔内形成接触件、且在所述通孔内形成连接件。
2.如权利要求1所述的制备方法，其特征在于，所述接触件背离所述衬底的表面与所述连接件背离所述衬底的表面平齐。
3.如权利要求1所述的制备方法，其特征在于，“提供导电材料，在所述接触孔内形成接触件、且在所述通孔内形成连接件”包括：
淀积所述导电材料，所述导电材料淀积在所述层间介质层上、所述接触孔内、及所述通孔内，淀积在所述层间介质层上的所述导电材料为淀积层；
去除所述淀积层，位于所述接触孔内的所述导电材料形成所述接触件，位于所述通孔内的所述导电材料形成所述连接件。
4.如权利要求1所述的制备方法，其特征在于，去除所述淀积层时，采用平坦化工艺去除所述淀积层。
5.如权利要求1所述的制备方法，其特征在于，所述层间介质层的材质包括氧化硅、氮化硅、氮氧化硅和掺杂氧化硅中的任意一种或多种的组合。
6.如权利要求1所述的制备方法，其特征在于，在所述平坦层表面形成层间介质层时，所述层间介质层是通过喷涂、旋涂、化学气相沉积、物理气相沉积或原子层沉积中的任意一种方法制备而成。
7.如权利要求1所述的制备方法，其特征在于，在“在所述平坦层表面形成层间介质层”之前，所述制备方法还包括：
形成多个沟道层，所述沟道层至少部分内嵌于所述存储部及所述衬底内，所述连接件连接所述沟道层。
8.如权利要求7所述的制备方法，其特征在于，形成贯穿所述层间介质层及所述平坦层的多个通孔时，所述通孔与所述沟道层连接。
9.如权利要求8所述的制备方法，其特征在于，所述三维存储器具有外围区及阵列存储区，形成贯穿所述层间介质层及所述平坦层的多个接触孔时，位于所述外围区的所述部分接触孔还贯穿部分所述衬底。
10.一种三维存储器，其特征在于，包括衬底、台阶结构、平坦层、层间介质层、多个接触件、以及多个连接件，所述台阶结构设置于所述衬底上，所述平坦层覆盖所述衬底和所述台阶结构，所述层间介质层设置于所述平坦层上，所述台阶结构包括台阶部和存储部，所述多个接触件内嵌于所述层间介质层及所述平坦层且与所述衬底和/或所述台阶部相连，所述多个连接件内嵌于所述层间介质层及所述平坦层且对应所述存储部，所述接触件背离所述衬底的表面与所述连接件背离所述衬底的表面平齐。
11.如权利要求10所述的三维存储器，其特征在于，所述三维存储器具有外围区及阵列存储区，所述外围区用于设置外围电路，所述阵列存储区用于设置所述台阶结构，位于所述外围区的所述接触件包括第一接触件，所述第一接触件连接位于所述外围区的所述衬底。
12.如权利要求11所述的三维存储器，其特征在于，位于所述外围区的所述接触件还包括第二接触件，所述第二接触件内嵌于位于所述外围区的所述衬底内。
13.如权利要求10所述的三维存储器，其特征在于，所述三维存储器还包括多个沟道层，所述沟道层的至少部分内嵌于所述存储部及所述衬底内，所述连接件连接所述沟道层。
14.一种电子设备，其特征在于，包括处理器和如权利要求10-13任一项所述的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
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|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20190723 |