CN109148470A - 制造具有垂直沟道结构的半导体装置的方法 - Google Patents
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Abstract
提供了一种制造具有垂直沟道结构的半导体装置的方法。所述方法包括：(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构；(b)在堆叠结构上形成掩模图案；(c)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的层间绝缘层的第n层间绝缘层；(d)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的牺牲层的第n牺牲层；(e)蚀刻掩模图案的侧壁；(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层；(g)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层；(h)通过重复操作(e)至(g)来形成阶梯结构。可以防止半导体装置的穿孔缺陷并且可以通过减少光刻工艺的数量来减少工艺成本。
Description
技术领域
发明构思涉及一种制造半导体装置的方法，更具体地讲，涉及一种制造具有垂直沟道结构的半导体装置的方法。
背景技术
已经提出了具有代替普通平面晶体管结构的垂直沟道结构的半导体装置，作为提高半导体装置的集成度的方法中的一种。
在制造具有这样的垂直沟道结构的半导体装置的字线垫的工艺中，需要防止穿孔缺陷(punching defect)并减少工艺成本。
发明内容
发明构思防止具有垂直沟道结构的半导体装置的穿孔缺陷并减少具有垂直沟道结构的半导体装置的工艺成本。
根据发明构思的一个方面，提供的一种制造半导体装置的方法包括：(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构；(b)在堆叠结构上形成掩模图案；(c)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的层间绝缘层的第n层间绝缘层；(d)通过使用掩模图案作为蚀刻掩模来选择性地蚀刻作为堆叠结构的最上面的牺牲层的第n牺牲层；(e)蚀刻掩模图案的侧壁；(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层；(g)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层；(h)通过重复操作(e)至(g)来形成阶梯结构。
附图说明
通过下面结合附图的详细描述，将更清楚地理解发明构思的实施例，在附图中：
图1是根据实施例制造的半导体装置的存储单元阵列的等效电路图；
图2是用于描述根据实施例制造的半导体装置的剖视图；
图3A至图3N是用于描述根据实施例的制造半导体装置的方法的剖视图；
图4A至图4D是用于描述根据对比示例的制造半导体装置的方法的示图；以及
图4B是图4A的区域A的放大图。
具体实施方式
图1是根据实施例制造的半导体装置的存储单元阵列10的等效电路图。图1示例性地示出具有垂直沟道结构的垂直NAND半导体装置。
参照图1，存储单元阵列10可以包括多个存储单元串11。每个存储单元串11可以具有垂直结构，并且由此与基底210的主表面的延伸方向垂直地延伸(参见图2)。存储单元串11可以形成存储单元块13。
每个存储单元串11可以包括第一存储单元MC1至第n存储单元MCn、串选择晶体管SST和地选择晶体管GST。在每个存储单元串11中，地选择晶体管GST、第一存储单元MC1至第n存储单元MCn以及串选择晶体管SST可以垂直地串联布置。这里，第一存储单元MC1至第n存储单元MCn可以存储数据。第一字线WL1至第n字线WLn分别与第一存储单元MC1至第n存储单元MCn结合，以分别控制第一存储单元MC1至第n存储单元MCn。可以根据半导体装置的容量适当地选择第一存储单元MC1至第n存储单元MCn的数量。
第一位线BL1至第m位线BLm可以连接到在存储单元块13的第一列至第m列处布置的每个存储单元串11的一侧(例如，串选择晶体管SST的漏极侧)。共源极线CSL可以连接到存储单元串11的另一侧(例如，地选择晶体管GST的源极侧)。
在存储单元串11的相同的层处，第一字线WL1至第n字线WLn可以公共地并分别地连接到第一存储单元MC1至第n存储单元MCn的栅极。可以通过分别驱动第一字线WL1至第n字线WLn来将数据编程到第一存储单元MC1至第n存储单元MCn、从第一存储单元MC1至第n存储单元MCn中读取数据或擦除数据。
在每个存储单元串11中，串选择晶体管SST可以布置在第一位线BL1至第m位线BLm和第一存储单元MC1至第n存储单元MCn之间。在存储单元块13中，串选择晶体管SST可以通过使用连接到串选择晶体管SST的栅极的第一串选择线SSL1或第二串选择线SSL2来控制第一位线BL1至第m位线BLm和第一存储单元MC1至第n存储单元MCn之间的数据传输。
地选择晶体管GST可以布置在第一存储单元MC1至第n存储单元MCn和共源极线CSL之间。在存储单元块13中，地选择晶体管GST可以通过使用连接到地选择晶体管GST的栅极的第一地选择线GSL1或第二地选择线GSL2来控制第一存储单元MC1至第n存储单元MCn和共源极线CSL之间的数据传输。
图2是用于描述根据实施例制造的半导体装置100的剖视图。
参照图2，半导体装置100可以被划分为单元区域110和字线垫区域130。
在单元区域110中，缓冲绝缘层220可以形成在基底210上。具有柱形状的沟道区230可以在与基底210垂直的方向上延伸。沟道区230可以包括具有环形柱形状的沟道层231、填充沟道层231的填充绝缘层233和覆盖填充绝缘层233的顶端的垫235。
多个晶体管可以在沟道区230的长度方向上围绕沟道区230形成。一个沟道区230可以形成一个存储单元串11(参见图1)。每个晶体管可以包括围绕每个沟道区230的侧壁形成的栅极绝缘层510以及围绕沟道区230并使栅极绝缘层510位于沟道区230和栅电极层530之间而形成的栅电极层530。
沟道区230的顶端可以通过接触塞CP连接到位线BL1和BL2。
栅电极层530可以通过层间绝缘层270彼此分开。为了使程序干扰现象最小化，层间绝缘层270的厚度L1、L2、L3、L4、L5和L6可以不同。因此，层间绝缘层270中的至少一个可以在厚度方面与其它层间绝缘层270不同。层间绝缘层270之间的厚度差可以为或更小。
字线垫区域130中的栅电极层530可以通过接触塞CP连接到字线WL1、WL2、WL3和WL4、串选择线SSL1、地选择线GSL1。字线垫区域130的层间绝缘层270和栅电极层530可以具有阶梯形状，以在每个栅电极层530中形成接触塞CP。位线BL1和BL2、字线WL1、WL2、WL3和WL4、串选择线SSL1和地选择线GSL1可以形成在覆盖阶梯结构400(参见图3J)的绝缘层500上。
图3A至图3N是用于描述根据实施例的制造半导体装置的方法的剖视图。
参照图3A，可以在基底210的表面上形成缓冲绝缘层220。然后可以按照每个层来将牺牲层250和层间绝缘层270交替堆叠在缓冲绝缘层220上，由此可以形成堆叠结构200。
例如，牺牲层250可以包括第一牺牲层至第六牺牲层250a、250b、250c、250d、250e和250f，层间绝缘层270可以包括第一层间绝缘层至第六层间绝缘层270a、270b、270c、270d、270e和270f。如图3A中所示，可以交替堆叠牺牲层250和层间绝缘层270，例如，可以将第一牺牲层250a设置在缓冲绝缘层220上，可以将第一层间绝缘层270a设置在第一牺牲层250a上，可以将第二牺牲层250b设置在第一层间绝缘层270a上。尽管在图3A中，牺牲层250和层间绝缘层270均包括六个层，但是发明构思的技术思想不限于此。
基底210可以包括诸如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体的半导体材料。例如，IV族半导体可以包括硅、锗或硅-锗。基底210可以设置为体晶圆或外延层。
缓冲绝缘层220可以是氧化硅层。牺牲层250可以是氮化硅层。层间绝缘层270可以是氧化硅层或低k电介质层。
可以调节层间绝缘层270的厚度L1、L2、L3、L4、L5和L6，以使程序干扰现象最小化。因此，层间绝缘层270中的至少一个可以具有与其它层间绝缘层270的厚度不同的厚度。层间绝缘层270之间的厚度差可以为约或更小。例如，第六层间绝缘层270f的厚度L6和第三层间绝缘层270c的厚度L3之间的差可以为或更小。
参照图3B，可以通过使用光刻工艺来形成暴露基底210的上表面的第一开口290，以顺序地暴露第一层间绝缘层至第六层间绝缘层270a、270b、270c、270d、270e和270f、第一牺牲层至第六牺牲层250a、250b、250c、250d、250e和250f以及缓冲绝缘层220的上部(侧部)。
参照图3C，可以在第一开口290中形成沟道区230。可以在第一开口290的底表面和侧表面上形成沟道层231。沟道层231可以与通过第一开口290暴露的基底210接触。沟道层231可以包括半导体层，例如，硅、锗或硅-锗。
接着，为了形成填充绝缘层233，可以在沟道层231上沉积绝缘材料，以完全填充第一开口290，然后可以执行退火工艺。此后，可以使填充绝缘层233经受CMP或回蚀工艺，使得填充绝缘层233的上表面比第六层间绝缘层270f的上表面低，第六层间绝缘层270f是堆叠结构200的最上面的层间绝缘层。填充绝缘层233可以包括氧化硅层。
接着，可以沉积诸如硅、锗或硅-锗的半导体材料以完全填充位于填充绝缘层233上的第一孔290。然后，可以通过由CMP或回蚀工艺去除覆盖最上面的第六层间绝缘层270f的上表面的半导体材料和沟道层231来暴露最上面的第六层间绝缘层270f的上表面。结果，可以形成垫235。
参照图3D，可以在堆叠结构200(参见图3A)上形成掩模图案300。可以通过光刻工艺将掩模图案300形成为光致抗蚀剂图案。
参照图3E，可以使用掩模图案300来蚀刻最上面的第六层间绝缘层270f。可以在相对于牺牲层250(参见图3A)具有高蚀刻选择性的蚀刻条件下对层间绝缘层270(参见图3A)执行蚀刻操作。因此，可以不蚀刻第六层间绝缘层270f下方的第六牺牲层250f。可以调节蚀刻中使用的气体的压力、组成、温度、功率条件等以增加蚀刻选择性。例如，当层间绝缘层270(参见图3A)的材料是氧化硅并且牺牲层250(参见图3A)的材料是氮化硅时，可以使用包括氟化碳(CF4)气体和氧(O2)气体的蚀刻气体。可以通过降低氧(O2)的比例来增加相对于氮化硅的蚀刻选择性。
参照图3F，可以通过使用掩模图案300来蚀刻作为堆叠结构200的最上面的牺牲层的第六牺牲层250f。可以在相对于层间绝缘层270(参见图3A)具有高蚀刻选择性的蚀刻条件下对牺牲层250(参见图3A)进行蚀刻。因此，可以不蚀刻第六牺牲层250f下方的第五层间绝缘层270e。可以调节蚀刻中使用的气体的压力、组成和功率条件以增加蚀刻选择性。例如，当层间绝缘层270(参见图3A)的材料是氧化硅并且牺牲层250(参见图3A)的材料是氮化硅时，可以使用包括氟化碳(CF4)气体和氧(O2)气体的蚀刻气体。可以通过增加氧(O2)的比例或提高蚀刻温度来增加相对于氧化硅层的蚀刻选择性。
参照图3G，可以对掩模图案300执行修整工艺。也就是说，可以对用于蚀刻第六层间绝缘层270f和第六牺牲层250f的掩模图案300执行各向同性的蚀刻工艺，以蚀刻掩模图案300的上表面和侧表面。修整工艺可以不包括光刻工艺。
参照图3H，可以通过使用修整的掩模图案300同时蚀刻第六层间绝缘层270f和第五层间绝缘层270e。对层间绝缘层270(参见图3A)的蚀刻操作可以具有相对于牺牲层250(参见图3A)的高蚀刻选择性。因此，即使同时蚀刻第六层间绝缘层270f和第五层间绝缘层270e，也可以不蚀刻它们下方的第六牺牲层250f和第五牺牲层250e。可以调节蚀刻中使用的气体的压力、组成和功率条件以增加蚀刻选择性。例如，当层间绝缘层270(参见图3A)的材料是氧化硅并且牺牲层250(参见图3A)的材料是氮化硅时，可以使用包括氟化碳(CF4)气体和氧(O2)气体的蚀刻气体。可以通过降低氧(O2)的比例来增加相对于氮化硅的蚀刻选择性。
参照图3I，可以通过使用修整的掩模图案300同时蚀刻第六牺牲层250f和第五牺牲层250e。牺牲层250(参见图3A)的蚀刻操作可以具有相对于层间绝缘层270(参见图3A)的高蚀刻选择性。因此，即使同时蚀刻第六牺牲层250f和第五牺牲层250e，也可以不蚀刻它们下方的第五层间绝缘层270e和第四层间绝缘层270d。可以调节蚀刻中使用的气体的压力、组成和功率条件以增加蚀刻选择性。例如，当层间绝缘层270(参见图3A)的材料是氧化硅并且牺牲层250(参见图3A)的材料是氮化硅时，可以使用包括氟化碳(CF4)气体和氧(O2)气体的蚀刻气体。可以通过增加氧(O2)的比例或提高蚀刻温度来增加相对于氧化硅层的蚀刻选择性。
参照图3J，可以重复参照图3G、图3H和图3I描述的修整掩模图案300的操作、蚀刻层间绝缘层270的操作以及蚀刻牺牲层250的操作，以形成阶梯结构400。当按照n个层来将层间绝缘层270和牺牲层250中的每个堆叠在堆叠结构200(参见图3A)上时，如果重复k次蚀刻层间绝缘层270的操作，则可以同时蚀刻从第n-k层间绝缘层到第n层间绝缘层的总数为k+1个层间绝缘层。当重复k次蚀刻牺牲层250的操作时，可以同时蚀刻从第n-k牺牲层到第n牺牲层的总数为k+1个牺牲层。
可以重复修整掩模图案300的操作、蚀刻层间绝缘层270的操作以及蚀刻牺牲层250的操作直到蚀刻作为堆叠结构的最下面的牺牲层的第一牺牲层250a以形成阶梯结构400为止。
在参照图3D至图3J描述的由堆叠结构200形成阶梯结构400的工艺期间，光刻工艺可以仅用于形成掩模图案300的初始操作。此后，可以通过修整工艺形成掩模图案300。因此，由于可以仅通过一个光刻工艺形成阶梯结构400，所以可以由于光刻工艺数量的减少而减少工艺成本。
参照图3K，可以形成覆盖阶梯结构400的绝缘层500。绝缘层500可以是氧化硅层，并且可以通过使用高密度等离子体(HDP)沉积方法形成。由于在阶梯结构400(参见图3J)中，阶梯部分处的层间绝缘层270的厚度足够厚，所以在形成绝缘层500的工艺期间，在层间绝缘层270下方的阶梯部分处的牺牲层250可以不被氧化，从而防止牺牲层氧化层250x(参见图4C)的形成。因此，可以能够防止源于牺牲氧化物层的形成而导致的阶梯部分处的牺牲层250的厚度的减小。
参照图3L，可以使用湿蚀刻方法或化学干蚀刻(CDE)方法来去除阶梯结构400的牺牲层250。
参照图3M，可以在暴露于牺牲层250被从其中去除的空间中的层间绝缘层270的表面和沟道区230的表面上形成栅极绝缘层510。栅极绝缘层510可以具有从沟道区230的侧壁顺序地堆叠有隧穿绝缘层、电荷存储层和阻挡绝缘层的结构。
电荷存储层可以是俘获型。例如，电荷存储层可以包括量子点或纳米晶体。在这方面，量子点或纳米晶体可以由例如金属或半导体的导体的细颗粒组成。隧穿绝缘层和阻挡绝缘层可以包括氧化物层、氮化物层或高k电介质层。作为另一示例，隧穿绝缘层可以是氧化物层，电荷存储层可以是氮化物层，阻挡绝缘层可以是氧化铝层。
此后，可以形成栅电极层530，使得完全填充牺牲层250被从其中去除的空的空间。栅电极层530可以由金属诸如钨或多晶硅形成。可以使用化学气相沉积(CVD)工艺或电镀工艺来形成栅电极层530。
在形成绝缘层500的工艺期间，可以防止阶梯部分处的牺牲层250的厚度减小，因此可以不减小在牺牲层250被去除的空间中形成的栅电极层530的厚度。
在其它实施例中，与参照图3C和图3M所描述的不同，可以在第一开口290中形成栅极绝缘层510，可以在第一开口290中的栅极绝缘层510上形成沟道区230。在这种情况下，栅极绝缘层510可以不形成在牺牲层250被从其中去除的空的空间中，而栅电极层530可以直接形成在牺牲层250被从其中去除的空的空间中。此外，可以在牺牲层250被从其中去除的空的空间中形成阻挡层(未示出)，并且可以在阻挡层上形成栅电极层530。
参照图3N，可以形成连接到沟道区230的上端和栅电极层530的接触塞CP。可以通过蚀刻绝缘层500以形成暴露沟道区230的上表面或栅电极层530的上表面的开口，然后在开口中沉积诸如钨的导电材料，并通过CMP或回蚀工艺去除不需要的导电材料，使得仅导电材料保留在开口中，从而形成接触塞CP。
在进一步在绝缘层500上沉积上绝缘层505之后，可以通过蚀刻以在上绝缘层505中形成连接到接触塞CP的开口来形成将要形成位线BL1和BL2、串选择线SSL1、地选择线GSL1以及字线WL1、WL2、WL3和WL4的空间，然后可以沉积诸如钨的导电材料，并且可以通过CMP或回蚀工艺来去除不需要的导电材料使得仅导电材料保留在开口中，从而形成位线BL1和BL2、串选择线SSL1、地选择线GSL1以及字线WL1、WL2、WL3和WL4。
由于栅电极层530足够厚，所以在形成暴露栅电极层530的上表面的开口以形成接触塞CP的工艺期间，可以减小穿过用于连接接触塞CP的栅电极层530蚀刻位于栅电极层530下方的其它栅电极层530的可能性。因此，可以能够减少通过穿过接触塞CP将连接到其的栅电极层530而使接触塞CP与层间绝缘层270或栅电极层530接触从而形成的穿孔缺陷的发生。
图4A至图4D是用于描述根据对比示例的制造半导体装置的方法的示图。图4B是图4A的区域A的放大图。
与根据参照图3D至图3J描述的实施例的形成阶梯结构400的工艺不同，在对比示例中，层间绝缘层270的蚀刻工艺和牺牲层250的蚀刻工艺的蚀刻选择性低。
参照图4A和图4B，可以过度地蚀刻根据对比示例制造的阶梯结构400c的阶梯部分的层间绝缘层270中的一些层间绝缘层。例如，当堆叠的层间绝缘层270a、270b、270c、270d、270e和270f的厚度不完全相同时，并且当根据厚的第六层间绝缘层270f的厚度执行蚀刻时，由于层间绝缘层270的蚀刻工艺和牺牲层250的蚀刻工艺的蚀刻选择性低，所以不仅可以蚀刻薄的第五层间绝缘层270e，而且位于第五层间绝缘层270e下方的第五牺牲层250e的一部分会被蚀刻。因此，会减小在阶梯处的第五牺牲层250e的厚度。
在这方面，当再次对牺牲层250执行蚀刻工艺时，如果根据未变薄的第六牺牲层250f的厚度执行蚀刻，则由于层间绝缘层270的蚀刻工艺和牺牲层250的蚀刻工艺的蚀刻选择性低，不仅可以蚀刻薄的第五牺牲层250e，而且位于薄的第五牺牲层250e下方的第四层间绝缘层270d的一部分会被蚀刻。因此，会减小在阶梯处的第四层间绝缘层270d的厚度。
当通过重复层间绝缘层270的蚀刻工艺和牺牲层250的蚀刻工艺来完全形成阶梯结构400c时，层间绝缘层270a、270b、270c、270d和270e的阶梯部分处的厚度可以比其中心部分处的厚度小。例如，第三层间绝缘层270c的阶梯部分处的厚度T2可以小于其中心部分处的厚度T1。
参照图4C，在形成绝缘层500的工艺期间，由于层间绝缘层270c和270d的阶梯部分薄，所以层间绝缘层270c和270d下方的牺牲层250c和250d会被氧化，因此会形成牺牲层氧化层250x。牺牲层250c和250d的厚度会由于牺牲层氧化层250x的形成而减小。例如，第三牺牲层250c的阶梯部分的厚度T4可以小于其中心部分的厚度T3。
参照图4D，在于形成绝缘层500之后去除牺牲层250c、250d和250e的工艺期间，可以保留而不去除牺牲层氧化层250x。因此，当在牺牲层250c、250d和250e被去除的空间中形成栅极绝缘层510和栅电极层530c、530d和530e时，阶梯部分处的栅电极层530c、530d和530e可以比中心部分处的栅电极层530c、530d和530e薄。例如，第三栅电极层530c的阶梯部分处的厚度T6可以小于其中心部分处的厚度T5。
因此，稍后形成接触塞CP时发生穿孔缺陷的可能性会增大。例如，会出现穿过接触塞CP将连接到其的栅电极层530c而使接触塞CP与位于栅电极层530c下方的层间绝缘层270b或位于栅电极层530c下方的栅电极层530b(参照图4A)接触的穿孔缺陷。
虽然已经参照本发明构思的示例性实施例具体示出并描述了本发明构思，但是将理解的是，在不脱离权利要求的精神和范围的情况下，在此可做出形式和细节上的各种改变。
Claims (10)
1.一种制造半导体装置的方法，所述方法包括：
(a)通过在基底上分别交替地堆叠层间绝缘层和牺牲层n次来形成堆叠结构；
(b)在所述堆叠结构上形成掩模图案；
(c)通过使用所述掩模图案作为蚀刻掩模来选择性地蚀刻作为所述堆叠结构的最上面的层间绝缘层的第n层间绝缘层；
(d)通过使用所述掩模图案作为蚀刻掩模来选择性地蚀刻作为所述堆叠结构的最上面的牺牲层的第n牺牲层；
(e)蚀刻所述掩模图案的侧壁；
(f)通过使用蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个层间绝缘层；
(g)通过使用所述蚀刻的掩模图案作为蚀刻掩模来选择性地蚀刻多个牺牲层；以及
(h)通过重复操作(e)至(g)来形成阶梯结构。
2.根据权利要求1所述的方法，其中，包括在所述堆叠结构中的n个层间绝缘层中的至少一个层间绝缘层的厚度与包括在所述堆叠结构中的n-1个层中的至少一个层间绝缘层的厚度不同。
3.根据权利要求1所述的方法，其中，操作(f)包括当重复k次操作(f)时同时蚀刻从第n-k层间绝缘层到第n层间绝缘层的总数为k+1个层的层间绝缘层。
4.根据权利要求1所述的方法，其中，操作(g)包括当重复k次操作(g)时同时蚀刻从第n-k牺牲层到第n牺牲层的总数为k+1个层的牺牲层。
5.根据权利要求1所述的方法，其中，操作(h)包括重复操作(e)至(g)直到作为所述堆叠结构的最下面的牺牲层的第一牺牲层被蚀刻为止。
6.根据权利要求1所述的方法，其中，所述层间绝缘层是氧化硅层，所述牺牲层为氮化硅层。
7.根据权利要求1所述的方法，其中，操作(b)包括光刻工艺。
8.根据权利要求1所述的方法，其中，操作(e)不包括光刻工艺。
9.根据权利要求1所述的方法，所述方法还包括：在操作(a)和(b)之间，在所述堆叠结构内部形成在与所述基底垂直的方向上延伸的沟道区。
10.根据权利要求1所述的方法，所述方法还包括：在操作(h)之后，
形成覆盖所述阶梯结构的绝缘层；
去除所述阶梯结构的牺牲层；
在所述牺牲层被从其中去除的空间中形成栅电极层；以及
形成连接到所述栅电极层的接触塞。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109952645A (zh) * | 2019-02-11 | 2019-06-28 | 长江存储科技有限责任公司 | 利用保护层的原位形成的新颖蚀刻工艺 |
| CN110047838A (zh) * | 2019-03-26 | 2019-07-23 | 长江存储科技有限责任公司 | 三维存储器的制备方法、三维存储器、电子设备 |
| CN112614842A (zh) * | 2019-10-04 | 2021-04-06 | 爱思开海力士有限公司 | 存储器设备及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102468282A (zh) * | 2010-11-17 | 2012-05-23 | 三星电子株式会社 | 三维半导体器件及其制造方法 |
| US20120276696A1 (en) * | 2011-04-29 | 2012-11-01 | Yang Jun-Kyu | Vertical structure non-volatile memory device and method of manufacturing the same |
| CN104795398A (zh) * | 2014-01-17 | 2015-07-22 | 旺宏电子股份有限公司 | 存储器装置及其制造方法 |
| CN106571369A (zh) * | 2015-10-08 | 2017-04-19 | 三星电子株式会社 | 半导体装置和非易失性存储装置 |
-
2017
- 2017-06-15 CN CN201710452586.9A patent/CN109148470A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102468282A (zh) * | 2010-11-17 | 2012-05-23 | 三星电子株式会社 | 三维半导体器件及其制造方法 |
| US20120276696A1 (en) * | 2011-04-29 | 2012-11-01 | Yang Jun-Kyu | Vertical structure non-volatile memory device and method of manufacturing the same |
| CN104795398A (zh) * | 2014-01-17 | 2015-07-22 | 旺宏电子股份有限公司 | 存储器装置及其制造方法 |
| CN106571369A (zh) * | 2015-10-08 | 2017-04-19 | 三星电子株式会社 | 半导体装置和非易失性存储装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109952645A (zh) * | 2019-02-11 | 2019-06-28 | 长江存储科技有限责任公司 | 利用保护层的原位形成的新颖蚀刻工艺 |
| CN110047838A (zh) * | 2019-03-26 | 2019-07-23 | 长江存储科技有限责任公司 | 三维存储器的制备方法、三维存储器、电子设备 |
| CN112614842A (zh) * | 2019-10-04 | 2021-04-06 | 爱思开海力士有限公司 | 存储器设备及其制造方法 |
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