CN109524416A - 制造存储器件的方法及存储器件 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 58
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000010410 layer Substances 0.000 claims abstract description 122
- 238000005530 etching Methods 0.000 claims abstract description 68
- 230000008520 organization Effects 0.000 claims abstract description 35
- 239000011241 protective layer Substances 0.000 claims abstract description 33
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 239000004020 conductor Substances 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 230000001020 rhythmical effect Effects 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000000377 silicon dioxide Substances 0.000 claims description 8
- 238000001039 wet etching Methods 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- 238000010276 construction Methods 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 6
- 238000005498 polishing Methods 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 230000005611 electricity Effects 0.000 claims 1
- 238000003860 storage Methods 0.000 description 30
- 239000004065 semiconductor Substances 0.000 description 23
- 230000008569 process Effects 0.000 description 12
- 239000007789 gas Substances 0.000 description 10
- 238000001020 plasma etching Methods 0.000 description 10
- 239000000243 solution Substances 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 230000005641 tunneling Effects 0.000 description 7
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000010884 ion-beam technique Methods 0.000 description 5
- 238000000608 laser ablation Methods 0.000 description 5
- 238000003801 milling Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- HEMHJVSKTPXQMS-UHFFFAOYSA-M Sodium hydroxide Chemical compound [OH-].[Na+] HEMHJVSKTPXQMS-UHFFFAOYSA-M 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229920001903 high density polyethylene Polymers 0.000 description 3
- 239000004700 high-density polyethylene Substances 0.000 description 3
- 229920000642 polymer Polymers 0.000 description 3
- QGHDLJAZIIFENW-UHFFFAOYSA-N 4-[1,1,1,3,3,3-hexafluoro-2-(4-hydroxy-3-prop-2-enylphenyl)propan-2-yl]-2-prop-2-enylphenol Chemical group C1=C(CC=C)C(O)=CC=C1C(C(F)(F)F)(C(F)(F)F)C1=CC=C(O)C(CC=C)=C1 QGHDLJAZIIFENW-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012670 alkaline solution Substances 0.000 description 2
- 239000003518 caustics Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 230000011218 segmentation Effects 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- RZVAJINKPMORJF-UHFFFAOYSA-N Acetaminophen Chemical compound CC(=O)NC1=CC=C(O)C=C1 RZVAJINKPMORJF-UHFFFAOYSA-N 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-O Ammonium Chemical compound [NH4+] QGZKDVFQNNGYKY-UHFFFAOYSA-O 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- 102100032401 Charged multivesicular body protein 2a Human genes 0.000 description 1
- 102100024827 Dynamin-1-like protein Human genes 0.000 description 1
- 101000943253 Homo sapiens Charged multivesicular body protein 2a Proteins 0.000 description 1
- 101000909218 Homo sapiens Dynamin-1-like protein Proteins 0.000 description 1
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 1
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 1
- 101100272590 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) BIT2 gene Proteins 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- JKQOBWVOAYFWKG-UHFFFAOYSA-N molybdenum trioxide Chemical compound O=[Mo](=O)=O JKQOBWVOAYFWKG-UHFFFAOYSA-N 0.000 description 1
- 239000002159 nanocrystal Substances 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000005297 pyrex Substances 0.000 description 1
- 239000002096 quantum dot Substances 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- KKCBUQHMOMHUOY-UHFFFAOYSA-N sodium oxide Chemical compound [O-2].[Na+].[Na+] KKCBUQHMOMHUOY-UHFFFAOYSA-N 0.000 description 1
- 229910001948 sodium oxide Inorganic materials 0.000 description 1
- 101150064834 ssl1 gene Proteins 0.000 description 1
- 101150011582 ssl4 gene Proteins 0.000 description 1
- 125000003698 tetramethyl group Chemical group [H]C([H])([H])* 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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Abstract
本申请公开了一种制造存储器件的方法及存储器件。制造存储器件的方法包括：形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；基于所述绝缘叠层结构，在所述绝缘叠层结构的中间区域形成核心结构，在所述绝缘叠层结构的边缘区域形成多个分区结构；形成保护层，所述保护层至少覆盖所述分区结构的侧壁，所述侧壁平行于所述绝缘叠层结构的堆叠方向；以及蚀刻各个所述分区结构以在所述分区结构的至少一侧形成多个台阶。该制造存储器件的方法在分区结构的侧壁形成保护层，从而减少或避免台阶形成过程中产生的SDS变形，避免出现电连接线的接触失效问题。
Description
技术领域
本发明涉及存储器技术领域，更具体地，涉及制造存储器件的方法及存储器件。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
现有技术中，采用分区台阶结构(Staircase Divide Scheme,SDS)来减少台阶区域的面积。由于在通过逐步蚀刻形成分区台阶结构的过程中，暴露在外侧的台阶被蚀刻的次数最多，从而会在分区台阶结构产生SDS变形(Sidewalk)。SDS变形会导致后续工艺中的接线出现问题，严重影响存储器件的性能，甚至使其无法正常工作。期望进一步改进存储器件的结构及其制造方法，从而提高存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种制造存储器件的方法及存储器件，其中，在分区结构的侧壁形成保护层，从而减少或避免蚀刻过程中产生的SDS变形。
根据本发明的一方面，提供一种制造存储器件的方法，包括：形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；基于所述绝缘叠层结构，在所述绝缘叠层结构的中间区域形成核心结构，在所述绝缘叠层结构的边缘区域形成多个分区结构；形成保护层，所述保护层至少覆盖所述分区结构的侧壁；以及蚀刻各个所述分区结构以在所述分区结构的至少一侧形成多个台阶。
优选地，蚀刻各个所述分区结构的步骤包括：蚀刻各个所述分区结构以在所述分区结构的至少一侧形成初步台阶结构；以及对所述初步台阶结构进行进一步蚀刻以形成所述多个台阶。
优选地，在形成所述初步台阶结构之前形成所述保护层。
优选地，在形成所述初步台阶结构之后、形成所述多个台阶之前形成所述保护层，所述保护层覆盖所述初步台阶结构的侧壁以及所述分区结构中未形成所述初步台阶结构的侧壁，覆盖在所述初步台阶结构的侧壁上的所述保护层作为形成所述多个台阶的掩膜。
优选地，形成多个台阶之后，还包括：去除所述保护层。
优选地，所述边缘区域与所述中间区域邻接或相邻设置。
优选地，所述保护层的材料包括与所述绝缘叠层的材料具有选择比的材料。
优选地，所述牺牲层包括氮化硅或多晶硅，所述层间绝缘层包括氧化硅。
优选地，形成保护层的步骤包括：在所述分区结构的表面形成硬掩膜，所述分区结构的表面包括暴露在外的上表面和侧壁，去除位于所述上表面的硬掩膜，以及保留位于所述侧壁的硬掩膜，以形成所述保护层。
优选地，去除位于所述上表面的硬掩膜的方法包括干法蚀刻和/或湿法蚀刻。
优选地，还包括：修整所述台阶，使所述台阶表面平坦化，修整所述台阶的方法包括化学机械抛光。
优选地，还包括：在所述核心区域形成与所述分区结构之间的开口对应的栅线缝隙，以及采用栅极导体置换所述绝缘叠层结构中的牺牲层以形成栅叠层结构。
优选地，采用栅极导体置换的步骤包括：利用所述栅线缝隙在所述绝缘叠层结构内填充蚀刻剂，通过蚀刻去除所述绝缘叠层结构中的牺牲层以形成空腔；以及沉积金属层填充所述空腔以形成栅极导体。
优选地，还包括：形成多个沟道柱，所述沟道柱贯穿所述栅叠层结构以形成晶体管；形成多个假沟道柱，所述假沟道柱贯穿所述栅叠层结构中的至少部分所述栅极导体以提供支撑；形成多个第一导电通道，所述第一导电通道贯穿所述栅叠层结构以提供与所述外围电路的电连接；以及形成多个第二导电通道，所述第二导电通道的第一端连接至所述栅极导体的边缘部分，第二端连接至互连层。
根据本发明的另一方面，提供一种存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；所述栅叠层结构包括中间区域与台阶区域，所述台阶包括多个台阶分区结构；以及其中，在所述栅叠层结构的边缘区域图案化为台阶之前，在所述多个台阶分区结构的侧壁形成保护层，并在台阶形成之后去除所述保护层。
本发明提供的制造存储器件的方法及存储器件，在分区结构的侧壁形成了保护层，避免了台阶形成过程中由于台阶侧壁持续被蚀刻以及不同层数的台阶被蚀刻的次数不完全相同而导致的SDS变形(sidewalk)，从而避免了SDS变形导致的金属线布线到台阶上Y方向空间减小的问题。进一步地，避免了由于后续的栅线缝隙(gate line slit)切不到台阶区域，使得牺牲层不能充分置换为栅极导体的问题，提高了存储器件的良率和可靠性。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2示出根据本发明实施例的3D存储器件的透视图。
图3示出现有技术的存储器件的俯视图。
图4示出根据本发明实施例的制造存储器件的方法的中间阶段的俯视图。
图5示出根据本发明实施例的存储器件的俯视图。
图6a至6h示出本发明实施例的制造存储器件的方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(Single channel formation)结构形成具有存储功能的存储单元串。随着存储器件中沿垂直方向堆叠的存储单元层数越来越多，蚀刻台阶的次数也在不断增加，台阶区域的增加会导致工艺难度的增加和制造成本的上升。在现有技术中，采用分区台阶结构(Staircase Divide Scheme,SDS)来减少台阶区域的面积，提高存储密度。在蚀刻分区台阶结构时，由于通过逐步蚀刻形成台阶结构，所以台阶暴露在最外侧的部分被蚀刻的次数最多。并且由于蚀刻负载(ETCH loading)的关系，所有方向同时被蚀刻会导致台阶宽度在Y方向的不同，如图3a和3b所示。如果外侧台阶Y方向SDS变形(sidewalk)过大，会减小连接在台阶上的后端金属连线(Contact)的窗口(window)。窗口过小会导致后端金属连线会落在错误的台阶上，从而导致所接出去的字线不是对应的字线，而对应的字线没有接出去。另外，严重的SDS变形会导致栅线缝隙分割时出现问题，从而导致后续工艺中通过栅线缝隙将牺牲层置换成栅极导体时的时候出现牺牲层残留的问题，严重影响存储器件的存储性能。
现有技术通过设计相应形状的掩膜来填充蚀刻过程中产生的SDS变形。但一旦蚀刻配方主体(Etch Recipe Body)发生变化，就要重新设计掩膜形状，增加了工艺复杂度。另外，由于在晶圆的中间区域和边缘区域产生的SDS变形的具有差异性，因此需要调整蚀刻机台在不同位置的蚀刻速率，然而在调整机台的蚀刻速率时，容易导致晶圆出现过蚀刻(OverEtch)或底蚀刻(Under Etch)，从而严重影响存储器件的性能甚至使其损坏。
本申请的发明人注意到上述影响存储器件的良率和可靠性的问题，因而提出进一步改进的制造存储器件的方法及存储器件。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的外延层和阻挡介质层以及存储晶体管M1至M4的外延层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)171分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙171分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙171分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
假沟道柱131与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，假沟道柱131并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱131没有形成有效的存储单元。
图3a和3b示出现有技术的存储器件的俯视图。
如图3a和3b所示，由于蚀刻负载(ETCH loading)的关系，所有方向同时被蚀刻会导致台阶宽度在X方向的不同。如果外侧台阶Y方向SDS变形(sidewalk)过大，会减小连接在台阶上的后端金属连线(Contact)的窗口(window)。窗口过小会导致后端金属连线会落在错误的台阶上，从而导致所接出去的字线不是对应的字线，而对应的字线没有接出去。另外，严重的SDS变形会导致栅线缝隙分割时出现问题，从而导致后续工艺中通过栅线缝隙将牺牲层置换成栅极导体时的时候出现牺牲层残留的问题，严重影响存储器件的存储性能。
图4示出根据本发明实施例的制造存储器件的方法的中间阶段的俯视图。
在该阶段中，保留了位于分区结构161在Y方向的两侧的侧壁以及在X方向的暴露在外的一侧的侧壁，在后续的初步台阶结构以及台阶形成过程中对初步台阶结构以及台阶的侧壁起到保护作用，在初步台阶结构以及台阶的形成过程中，蚀刻发生在初步台阶结构以及台阶的表面，而不会蚀刻到初步台阶结构以及台阶的侧壁，达到了减少或避免SDS变形的目的。
图5示出根据本发明实施例的存储器件的俯视图。
如图5所示，绝缘叠层结构的中间区域180(core region)保留原有的绝缘叠层结构，两侧的台阶区域160(stair-step region)被蚀刻为多个分区台阶结构165，多个分区台阶结构165分别邻接于中间区域180的绝缘叠层结构，多个分区台阶结构165之间互不邻接。图中示出的存储器件的一侧仅示例性标出3个分区台阶结构165，然而，本发明不局限于此，存储器件的一侧分布的分区台阶结构165的数量可以为任意多个。
图6a至6h示出本发明实施例的存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于已经在半导体衬底101上形成绝缘叠层结构的半导体结构，如图6a所示。
在该实施例中，半导体结构包括半导体衬底101及其上的绝缘叠层结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。在其他一些实施例中，牺牲层152例如由聚合物(Poly)组成，聚合物例如为多晶硅。在垂直于衬底的方向上观察，在绝缘叠层结构的边缘区域形成了多个分区结构161(参见图5)。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩膜，然后进行各向异性蚀刻，在绝缘叠层结构边缘的台阶区域160中形成未分区结构，然后在未分区结构中形成贯穿未分区结构的多个开口，以形成多个分区结构161。采用各向异性蚀刻的方法形成分区结构，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间和位置，使得蚀刻在半导体衬底101表面附近停止，
进一步地，将分区结构161蚀刻为初步台阶结构162，每个初步台阶结构162中包括交替堆叠有至少一个层间绝缘层151和至少一个牺牲层152的第一台阶164，本实施例中，第一台阶164一共有4个，如图6b所示。然而，本发明不局限于此，每个初步台阶结构162中包括的交替堆叠的层间绝缘层151和牺牲层的数量可以为任意多个，第一台阶164的数量也可以为不小于1的任意多个。
在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩膜，然后进行各向异性蚀刻，蚀刻各个分区结构以在分区结构的至少一侧以形成初步台阶结构162。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间和位置，使得蚀刻在初步台阶结构162表面附近停止，以及蚀刻在半导体衬底101的表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩膜。
进一步地，在初步台阶结构162的表面形成硬掩膜153，如图6c所示。
在该实施例中，硬掩膜153的材料为介电材料，形成硬掩膜153的材料可以是和ONO(氧化物-氮化物-氧化物)结构具有一定的选择比的材料，例如为高密度聚乙烯(HighDensity Polyethylene,HDP)或聚合物(Poly)。例如采用原子层沉积(Atomic LayerDeposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)，化学气相沉积(Chemical Vapor Deposition,CVD)，优选的方法包括等离子体化学气相沉积，形成硬掩膜153。
进一步地，蚀刻位于初步台阶结构162表面之上的硬掩膜153，位于初步台阶结构162侧壁的硬掩膜153得以保留，如图6d所示。
如下文所述，将蚀刻初步台阶结构162，以形成台阶，在台阶形成过程中，台阶侧壁持续被蚀刻，不同层数的台阶被蚀刻的次数也不完全相同，所以暴露在最外面的部分被蚀刻的次数最多。并且由于蚀刻负载效应的关系，所有方向同时被蚀刻会导致台阶宽度在Y方向的不同。因此在垂直于衬底的方向上观察，如果没有保护层，台阶在Y方向的宽度会不完全相同，即形成了SDS变形(sidewalk)，如图3a和图3b所示。
在该步骤中，保留了位于初步台阶结构162侧壁的硬掩膜153，并将其作为保护层。保护层覆盖了初步台阶结构162在Y方向的两侧的侧壁以及在X方向的暴露在外的一侧的侧壁，在台阶形成过程中对台阶侧壁起到保护作用，如下文所述，在形成台阶过程中，蚀刻只会发生在台阶的表面，而不会蚀刻到台阶侧壁，达到了防止SDS变形的目的。
在该实施例中，在初步台阶结构162的侧壁形成保护层，以防止台阶形成过程中台阶侧壁被蚀刻。在替代的实施例中，还可以在分区结构形成之后，初步台阶结构形成之前，在分区结构的侧壁形成保护层(参见图5)，以防止初步台阶结构和台阶的形成过程中，初步台阶结构和台阶的侧壁被蚀刻。
在蚀刻硬掩膜153时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在初步台阶结构162表面附近停止。
在优选的实施例中，还可以采用湿法蚀刻。例如，采用各向异性湿法蚀刻，利用各向异性蚀刻溶液在硬掩膜153的不同晶向的蚀刻速率不同这一特性，蚀刻位于初步台阶结构162表面之上的硬掩膜153，并使得位于初步台阶结构162侧壁的硬掩膜153得以保留。各向异性蚀刻溶液例如包括有机碱性溶液或无机碱性溶液，有机碱性溶液例如为四甲基氢氧化铵(Tetramethy Lammonium Hydroxide,TMAH)，无机碱性溶液例如为氢氧化钾(KOH)、氢氧化钠(NaOH)和氢氧化铵(NH4OH)中的一种或任意组合。
进一步地，蚀刻初步台阶结构162，使得初步台阶结构162内部交替堆叠的层间绝缘层151和牺牲层152图案化为台阶163，如图6e所示。
台阶163包括多个堆叠有一层层间绝缘层151和一层牺牲层152的第二台阶，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在该实施例中，仅通过形成初步台阶结构162和蚀刻初步台阶结构162的步骤来形成存储器件最终的台阶，然而，本发明不局限于此，还可以形成多个包括2n个复合层的第一台阶，n为正整数，复合层例如为包括一层牺牲层和一层间绝缘层的复合层，并通过n次蚀刻以形成最终的台阶。形成最终的台阶的方法可以采用现有技术中的任何一种，可以根据实际需要选择不同的方法形成最终的台阶。
如上文所述，在形成最终的台阶的过程中，对初步台阶结构162进行了多次蚀刻，并且不同层数的台阶被蚀刻的次数不完全相同，所以暴露在最外面的部分被蚀刻的次数最多。在该实施例中，由于在初步台阶结构162的侧壁具有硬掩膜153，因此在蚀刻过程中不会蚀刻到初步台阶结构162的侧壁，从而避免了SDS变形的发生，进而在后续工艺中不会出现金属连线错误和栅线缝隙切割不完全的问题。
在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩膜，然后进行各向异性蚀刻，以形成台阶163。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。通过控制蚀刻时间和位置，使得蚀刻在台阶163表面附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩膜。
优选地，在形成台阶163之后，还包括修整(Trim)所述台阶163，使台阶163表面平坦化。例如采用化学机械抛光(CMP)法。在化学机械抛光之后，还可以利用各向同性蚀刻工艺去除残留的阻挡层，使得半导体结构表面平坦化。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
进一步地，采用绝缘层154覆盖绝缘叠层结构，如图6f所示。
在该实施例中，绝缘层154例如为氧化硅，形成绝缘层154的方法例如采用原子层沉积，物理气相沉积或化学气相沉积，优选的方法包括等离子体化学气相沉积。在优选地实施例中，还可以采用多层物理性质和/或化学性质不同的绝缘层154覆盖绝缘叠层结构。绝缘层154例如为氮化硅、氧化硅、氮氧化硅、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、未掺杂的硅玻璃之一或其任意组合。优选地，形成绝缘层154之后，对半导体结构表面进行平坦化，例如采用化学机械抛光(Chemical Mechanical Polishing,CMP)，使半导体结构表面平坦化。
进一步地，在绝缘叠层结构的中间区域180形成多个沟道孔和贯穿孔，在沟道孔中形成沟道柱110，在贯穿孔中形成第一导电通道130，以及在栅极导体121、122、123的边缘形成第二导电通道131，如图6g所示。
沟道柱110的内部结构如图1b所示，在此不多赘述。在最终的存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。
优选地，在沟道孔中形成假沟道柱140。假沟道柱140与沟道柱110的内部结构可以相同或不同，并且至少穿过绝缘叠层结构中的至少一部分牺牲层152。在最终的存储器件中，假沟道柱140并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱140没有形成有效的存储单元。
第一导电通道130包括作为芯部的导电柱和作为隔离层的绝缘层，所述绝缘层用于将导电柱与周围的导电材料彼此隔开。第一导电通道130中的导电柱例如由Ti/TiN或W组成，绝缘层例如由氧化硅组成。所述多个第一导电通道130例如包括导电通道SL1、HV1。导电通道SL1和HV1分别与衬底中的P+掺杂区和N+掺杂区相接触，从而提供衬底中的公共源区和高压N阱与外部电路之间的电连接。
第二导电通道131的第一端连接至栅极导体121、122、123的边缘，第二端连接至互连层132，以提供字线、串选择线、地选择线和栅极导体之间的电连接。
进一步地，在绝缘叠层结构中形成栅线缝隙171(参见图2)，经由栅线缝隙171绝缘叠层结构中的牺牲层152以形成空腔，以及采用金属层填充空腔以形成栅极导体120，如图6h所示。
栅线缝隙171形成于绝缘叠层结构的核心区域，与位于台阶区域的多个开口一一对应。在形成栅线缝隙171时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
在该实施例中，栅线缝隙171将栅极导体120分割成多条栅线。为此，栅线缝隙171贯穿绝缘叠层结构。栅极导体120包括栅极导体121、122和123，栅极导体123作为底部选择栅极(Bottom Selective Gate,BSG)，栅极导体121作为存储晶体管的控制栅极，栅极导体122作为顶部选择栅极(Top Selective Gate,TSG)。
在形成空腔时，利用栅线缝隙171作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙171。绝缘叠层结构中的牺牲层152的端部暴露于栅线缝隙171的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙171的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除牺牲层152。
在形成栅极导体120时，利用栅线缝隙171作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙171和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (15)
1.一种制造存储器件的方法，包括：
形成绝缘叠层结构，所述绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；
基于所述绝缘叠层结构，在所述绝缘叠层结构的中间区域形成核心结构，在所述绝缘叠层结构的边缘区域形成多个分区结构；
形成保护层，所述保护层至少覆盖所述分区结构的侧壁；以及
蚀刻各个所述分区结构以在所述分区结构的至少一侧形成多个台阶。
2.根据权利要求2所述的方法，其中，蚀刻各个所述分区结构的步骤包括：
蚀刻各个所述分区结构以在所述分区结构的至少一侧形成初步台阶结构；以及
对所述初步台阶结构进行进一步蚀刻以形成所述多个台阶。
3.根据权利要求2所述的方法，其中，在形成所述初步台阶结构之前形成所述保护层。
4.根据权利要求2所述的方法，其中，在形成所述初步台阶结构之后、形成所述多个台阶之前形成所述保护层，
所述保护层覆盖所述初步台阶结构的侧壁以及所述分区结构中未形成所述初步台阶结构的侧壁，覆盖在所述初步台阶结构的侧壁上的所述保护层作为形成所述多个台阶的掩膜。
5.根据权利要求1所述的方法，其中，形成多个台阶之后，还包括：去除所述保护层。
6.根据权利要求1所述的方法，其中，所述边缘区域与所述中间区域邻接或相邻设置。
7.根据权利要求1所述的方法，其中，所述保护层的材料包括与所述绝缘叠层的材料具有选择比的材料。
8.根据权利要求1所述的方法，其中，所述牺牲层包括氮化硅或多晶硅，所述层间绝缘层包括氧化硅。
9.根据权利要求1所述的方法，其中，形成保护层的步骤包括：
在所述分区结构的表面形成硬掩膜，所述分区结构的表面包括暴露在外的上表面和侧壁，
去除位于所述上表面的硬掩膜，以及
保留位于所述侧壁的硬掩膜，以形成所述保护层。
10.根据权利要求9所述的方法，其中，去除位于所述上表面的硬掩膜的方法包括干法蚀刻和/或湿法蚀刻。
11.根据权利要求1所述的方法，还包括：
修整所述台阶，使所述台阶表面平坦化，
修整所述台阶的方法包括化学机械抛光。
12.根据权利要求1所述的方法，还包括：
在所述核心区域形成与所述分区结构之间的开口对应的栅线缝隙，以及
采用栅极导体置换所述绝缘叠层结构中的牺牲层以形成栅叠层结构。
13.根据权利要求12所述的方法，其中，采用栅极导体置换的步骤包括：
利用所述栅线缝隙在所述绝缘叠层结构内填充蚀刻剂，通过蚀刻去除所述绝缘叠层结构中的牺牲层以形成空腔；以及
沉积金属层填充所述空腔以形成栅极导体。
14.根据权利要求12所述的方法，还包括：
形成多个沟道柱，所述沟道柱贯穿所述栅叠层结构以形成晶体管；
形成多个假沟道柱，所述假沟道柱贯穿所述栅叠层结构中的至少部分所述栅极导体以提供支撑；
形成多个第一导电通道，所述第一导电通道贯穿所述栅叠层结构以提供与所述外围电路的电连接；以及
形成多个第二导电通道，所述第二导电通道的第一端连接至所述栅极导体的边缘部分，第二端连接至互连层。
15.一种存储器件，包括：
衬底；
位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层和多个层间绝缘层；
所述栅叠层结构包括中间区域与台阶区域，所述台阶包括多个台阶分区结构；以及
其中，在所述栅叠层结构的边缘区域图案化为台阶之前，在所述多个台阶分区结构的侧壁形成保护层，并在台阶形成之后去除所述保护层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201811313099.5A CN109524416B (zh) | 2018-11-06 | 2018-11-06 | 制造存储器件的方法及存储器件 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109524416A true CN109524416A (zh) | 2019-03-26 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
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| CN110223983A (zh) * | 2019-05-08 | 2019-09-10 | 长江存储科技有限责任公司 | 台阶结构的制作方法 |
| CN111276444A (zh) * | 2020-02-17 | 2020-06-12 | 长江存储科技有限责任公司 | 3d nand的台阶结构的形成方法以及3d nand存储器及其制造方法 |
| CN111276444B (zh) * | 2020-02-17 | 2021-05-28 | 长江存储科技有限责任公司 | 3d nand的台阶结构的形成方法以及3d nand存储器及其制造方法 |
| CN111769037A (zh) * | 2020-05-29 | 2020-10-13 | 长江存储科技有限责任公司 | 用于半导体结构的刻蚀方法及3d存储器件的制造方法 |
| CN111769037B (zh) * | 2020-05-29 | 2021-10-29 | 长江存储科技有限责任公司 | 用于半导体结构的刻蚀方法及3d存储器件的制造方法 |
| CN113097215A (zh) * | 2020-06-11 | 2021-07-09 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
| CN112259538A (zh) * | 2020-10-22 | 2021-01-22 | 长江存储科技有限责任公司 | 一种半导体器件及其制作方法 |
| CN112673472A (zh) * | 2020-12-04 | 2021-04-16 | 长江存储科技有限责任公司 | 半导体器件制作 |
| WO2022116149A1 (en) * | 2020-12-04 | 2022-06-09 | Yangtze Memory Technologies Co., Ltd. | Semiconductor device fabrication |
| CN112673472B (zh) * | 2020-12-04 | 2022-07-15 | 长江存储科技有限责任公司 | 半导体器件及其制作方法 |
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| Publication number | Publication date |
|---|---|
| CN109524416B (zh) | 2021-07-06 |
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|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |