CN110277404A - 3d存储器件及其制造方法 - Google Patents

Abstract

公开了一种3D存储器件及其制造方法。该3D存储器件包括第一晶片，包括半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面；第一存储单元阵列和第二存储单元阵列，分别位于所述第一表面和所述第二表面上，并且分别包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，其中，所述第一晶片还包括位于所述半导体衬底中的第一公共源区和第二公共源区。该3D存储器件的第一存储单元阵列和第二存储单元阵列分别采用各自的步骤形成在第一晶片的不同表面上，在两个存储单元阵列的制造工艺中不需要对准蚀刻沟道孔和/或通道孔，从而可降低工艺难度，提高3D存储器件的良率，同时大幅度提高存储容量。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储技术领域，特别涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件，即3D存储器件。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存，两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，为了提升存储容量，3D存储器件中沿垂直方向堆叠的存储单元层数越来越多。然而，随着存储单元的层数增加，在工艺步骤中需要形成的沟道孔和/或通道孔的深宽比越来越大，产生新的技术难点和工艺难点。例如，沟道孔和/或通道孔的错位和孔径的不均匀，可能导致产品良率降低。控制芯片在存储单元的读写操作期间需要提供大的沟道电流，甚至难以达到驱动多个层面的存储单元的电流水平，导致3D存储器件的工作稳定性和可靠性欠佳。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，采用各自的步骤在第一晶片的不同表面上分别形成第一存储单元阵列和第二存储单元阵列，在两个存储单元阵列的制造工艺中不需要对准蚀刻沟道孔和/或通道孔，从而可降低工艺难度，提高3D存储器件的良率，同时大幅度提高存储容量。

根据本发明的一方面，提供一种3D存储器件，包括：

第一晶片，包括半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面；

第一存储单元阵列和第二存储单元阵列，分别位于所述第一表面和所述第二表面上，并且分别包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，

其中，所述第一晶片还包括位于所述半导体衬底中的第一公共源区和第二公共源区，所述第一公共源区和所述第二公共源区分别邻近所述第一表面和所述第二表面，

所述第一存储单元阵列的多个沟道柱连接至所述第一公共源区，所述第二存储单元阵列的多个沟道柱连接至所述第二公共源区。

可选地，所述第一存储单元阵列和所述第二存储单元阵列的栅叠层结构分别包括：

堆叠成多个层面的栅极导体；

多个栅线缝隙，将各个层面的栅极导体分隔成多个栅线；以及

第一绝缘层，将相邻层面的栅极导体彼此隔开并且填充所述栅线缝隙。

可选地，所述第一存储单元阵列和所述第二存储单元阵列分别包括：

源极线；以及

位于所述多个栅线缝隙的至少一个栅线缝隙中的第一导电通道，

其中，所述第一导电通道将所述源极线与所述第一公共源区和所述第二公共源区之一电连接，并且所述第一导电通道与所述栅极导体之间采用所述第一绝缘层彼此隔开。

可选地，所述第一存储单元阵列和所述第二存储单元阵列分别包括：

多个位线；以及

多个第二导电通道，分别将所述多个位线与所述多个沟道柱中的相应沟道柱电连接。

可选地，所述多个沟道柱分别包括：

绝缘层，作为沟道柱的芯部；

沟道层，围绕所述绝缘层的侧壁；

隧穿介质层，围绕所述沟道层的侧壁；

电荷存储层，围绕所述隧穿介质层的侧壁；

阻挡介质层，围绕所述电荷存储层的侧壁；以及

第一和第二半导体层，分别位于所述沟道柱的两个端部，

其中，所述沟道柱的第一端通过所述第一半导体层与所述第一公共源区和所述第二公共源区之一接触，所述沟道柱的第二端通过所述第二半导体层与所述第二导电通道接触。

可选地，所述多个沟道柱与所述多个层面的栅极导体形成存储晶体管和选择晶体管。

可选地，所述第一晶片的半导体衬底经过减薄。

可选地，还包括第二晶片，所述第二晶片与所述第一存储单元阵列键合，并且作为用于保护所述第一存储单元阵列的支撑衬底。

可选地，所述第二晶片为CMOS电路，以提供读取所述3D存储器件的存储单元的控制芯片的至少一部分功能。

根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：

在第一晶片的第一表面上形成第一存储单元阵列；

将第二晶片与所述第一存储单元阵列键合；以及

在所述第一晶片的第二表面上形成第二存储单元阵列，

其中，所述第一晶片包括半导体衬底以及位于所述半导体衬底中的第一公共源区和第二公共源区，所述第一公共源区和所述第二公共源区分别邻近所述第一表面和所述第二表面，

所述第一存储单元阵列和所述第二存储单元阵列分别包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述第一存储单元阵列的多个沟道柱连接至所述第一公共源区，所述第二存储单元阵列的多个沟道柱连接至所述第二公共源区。

可选地，在形成所述第一存储单元阵列的步骤之前，在所述半导体衬底中形成所述第一公共源区。

可选地，在键合的步骤和形成第二存储单元阵列的步骤之间，在所述半导体衬底中形成第二公共源区。

可选地，在键合的步骤和形成第二公共源区的步骤之间，减薄所述第一晶片。

可选地，在形成第二存储单元阵列的步骤之后，还包括：减薄所述第二晶片。

可选地，在形成第二存储单元阵列的步骤之后，还包括：去除所述第二晶片。

可选地，形成第一存储单元阵列和形成第二存储单元阵列的步骤分别包括：

形成绝缘叠层结构，所述绝缘叠层结构包括堆叠成多个层面的牺牲层以及将所述多个层面的牺牲层彼此隔开的第一绝缘层；

形成栅线缝隙，所述栅线缝隙从所述绝缘叠层结构的表面延伸至所述第一晶片的表面附近；

经由所述栅线缝隙将所述多个层面的牺牲层替换成多个栅极导体；

采用绝缘材料填充所述栅线缝隙。

可选地，形成第一存储单元阵列和形成第二存储单元阵列的步骤还分别包括：

在所述至少一个栅线缝隙中形成第一导电通道；以及

在所述第一绝缘层的表面上或内部形成源极线，

其中，所述第一导电通道将所述源极线与所述第一公共源区和所述第二公共源区之一电连接，并且所述第一导电通道与所述栅极导体之间采用所述第一绝缘层彼此隔开。

可选地，形成第一存储单元阵列和形成第二存储单元阵列的步骤还分别包括：

在所述多沟道柱的顶端形成多个第二导电通道；以及

在所述第一绝缘层的表面上或内部形成多个位线，

其中，所述多个第二导电通道分别将所述多个位线与所述多个沟道柱中的相应沟道柱电连接。

可选地，所述多个沟道柱分别包括：

绝缘层，作为沟道柱的芯部；

沟道层，围绕所述绝缘层的侧壁；

隧穿介质层，围绕所述沟道层的侧壁；

电荷存储层，围绕所述隧穿介质层的侧壁；

阻挡介质层，围绕所述电荷存储层的侧壁；以及

第一和第二半导体层，分别位于所述沟道柱的两个端部，

其中，所述沟道柱的第一端通过所述第一半导体层与所述第一公共源区和所述第二公共源区之一接触，所述沟道柱的第二端通过所述第二半导体层与所述第二导电通道接触。

可选地，所述多个沟道柱与所述多个层面的栅极导体形成存储晶体管和选择晶体管。

可选地，所述第二晶片为CMOS电路，以提供读取所述3D存储器件的存储单元的控制芯片的至少一部分功能。

根据本发明实施例的3D存储器件，在第一晶片的彼此相对的表面上分别形成第一存储单元阵列和第二存储单元阵列。第一晶片包括半导体衬底及相对表面中形成的第一公共源区和第二公共源区。该3D存储器件不仅可以有采用两个存储单元阵列提高存储密度，而且两个存储单元阵列的沟道柱和/或导电通道彼此独立，无需互连，因此，在两个存储单元阵列的制造工艺中不需要对准蚀刻沟道孔和/或通道孔，从而可降低工艺难度，提高3D存储器件的良率，同时大幅度提高存储容量。

在优选的实施例中，第一存储单元阵列和第二存储单元阵列可以分别独立提供沟道电流。即使存储单元阵列的层数增加，仍然可以为两个存储单元阵列分别提供足够大的沟道电流，以实现数据的正常写入和读取。该方法形成的3D存储器件可以采用现有驱动能力的控制电路实现高存储密度的存储单元读写操作。

在优选的实施例中，在形成第一存储单元阵列之后，将第一存储单元的自由表面与第二晶片键合。第二晶片不仅在后续的工艺中作为半导体结构的支撑衬底，使得可以在第一晶片的第二表面上形成第二存储单元阵列，而且第二晶片还是CMOS电路，作为读取存储单元的控制芯片。因此，第二晶片作为最终的3D存储器件的一部分。

在优选的实施例中，在第二晶片与第一存储单元阵列的自由表面键合之后，减薄第一晶片，在形成第二存储单元阵列之后，减薄第二晶片，不仅可以保证半导体结构在制造工艺中始终有足够的机械强度，从而可以提高3D存储器件的良率，而且可以减小最终的3D存储器件的厚度，实现小型化。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1a和图1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图；

图2示出了根据本发明实施例的3D存储器件的立体图；

图3a至3h示出本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中，除非特别指出，“半导体结构”指的是包括晶片及其上形成的栅叠层结构的中间结构。

在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用单沟道组(single channel formation)结构形成具有存储功能的存储单元串。在现有技术中，为了提升存储容量，3D存储器件中沿垂直方向堆叠的存储单元层数越来越多，但是随着层数增加，更多的技术难点和工艺难点随之而来，例如，刻孔的对准，不同层之间孔径的均匀性，电流变小等等。

本申请的发明人注意到上述影响3D存储器件的存储容量和工艺技术的问题，因而提出进一步改进的3D存储器件及其制造方法。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图1a和图1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括3个存储单元的情况。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M3、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M3的栅极分别连接至字线WL1至WL3的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M3分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱170。沟道柱170贯穿栅叠层结构。在沟道柱170的中间部分，栅极导体121与沟道层171之间夹有隧穿介质层172、电荷存储层173和阻挡介质层174，从而形成存储晶体管M1至M3。在沟道柱170的两端，栅极导体122和123与沟道层171之间夹有阻挡介质层174，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层171例如由掺杂多晶硅组成，隧穿介质层172和阻挡介质层174分别由氧化物组成，例如氧化硅，电荷存储层173由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层171用于提供控选择晶体管和存储晶体管的沟道区，沟道层171的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层171可以是N型掺杂的多晶硅。

在该实施例中，沟道柱170的芯部为附加的绝缘层，沟道层171，隧穿介质层172、电荷存储层173和阻挡介质层174形成围绕芯部绝缘层侧壁的叠层结构。在替代的实施例中，沟道柱170的芯部为沟道层171，隧穿介质层172、电荷存储层173和阻挡介质层174形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M3使用公共的沟道层171和阻挡介质层174。在沟道柱170中，沟道层171提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M3的半导体层和阻挡介质层。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M3中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层172到达电荷存储层173，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层173中。

在读取操作中，存储单元串100根据存储晶体管M1至M3中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1和M3始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出了根据本发明实施例的3D存储器件的立体图。为了清楚起见，在图2中仅仅示出了半导体结构和导电结构，而未示出用于将半导体结构和导电结构彼此隔开的层间绝缘层。

如图2所示，在该实施例中示出的3D存储器件200包括第一晶片210、以及分别位于所述第一晶片210彼此相对的第一表面和第二表面上的第一存储单元阵列220和第二存储单元阵列240。

第一晶片210包括半导体衬底、以及在半导体衬底的相对表面附近形成的第一公共源区和第二公共源区。

第一存储单元阵列220包括5*3共计15个存储单元串，每个存储单元串包括3个存储单元，从而形成3*5*3共计45个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

第一存储单元阵列220位于第一晶片210的第一表面，包括位于第一晶片210上的栅叠层结构、贯穿栅叠层结构的沟道柱170、位于栅叠层结构上的互连结构。该互连结构包括多个导电通道、与多个导电通道分别接触的多个布线层和至少一个的绝缘层(图2中未示出)。多个导电通道包括与第一导电通道141和第二导电通道152，布线层包括源极线142和位线153，其中，源极线142经由第一导电通道141与第一公共源区相连接，位线153经由第二导电通道142与沟道柱170相连接。栅叠层结构例如包括栅极导体121、122和123。栅叠层结构中的多个栅极导体例如形成台阶状，用于提供字线和选择线的导电通道延伸到达相应的栅极导体的空间。

在第一存储单元阵列220中，存储单元串分别包括各自的沟道柱170，以及公共的栅极导体121、122和123。栅极导体121、122和123与图1中的存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。

在该实施例中，沟道柱170的内部结构如图1b所示，在此不再进行详细说明。沟道柱170贯穿栅叠层结构，并且排列成阵列。第一晶片210的半导体衬底位于栅叠层结构下方，其中在半导体衬底的第一表面形成有第一公共源区(图2中未示出)。沟道柱170的第一端共同连接至第一公共源区，沟道柱170的第二端经由第二导电通道152连接至相应的位线153。

第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)151分割成不同的栅线。同一行的多个沟道柱170的栅线分别经由导电通道连接至相应的布线层。为了清楚起见，在图2中未示出与栅极导体122连接的导电通道和串选择线。

存储晶体管M1至M3的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M3的栅极导体121由栅线缝隙151分割成不同的栅线，则同一层面的栅线分别经由导电通道连接至相应的字线。为了清楚起见，在图2中未示出与栅极导体121连接的字线及其导电通道。

第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙151分割成不同的栅线，则栅线分别经由导电通道连接至相应的地选择线。

在该实施例中，第一导电通道141例如位于栅线缝隙151中，并且与栅叠层结构之间由绝缘层(图2未示出)彼此绝缘。第一导电通道141的第一端延伸至栅叠层下方的第一晶片210中，到达第一公共源区，第二端连接至源极线142。

第二存储单元阵列240具有和第一存储单元阵列220类似的结构，在此不再详述。

在优选的实施例中，所述3D存储器件还包括第二晶片，与所述第一存储单元阵列220和所述第二单元阵列240至少之一电连接。例如，第二晶片与第一晶片210相对设置，将第一存储单元阵列220和第二单元阵列240之一夹在两个晶片之间。

图3a至图3h示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图，例如，沿图2中AA线所示的方向截取3D存储器件的局部结构获得的截面图。在截面图中不仅示出多个半导体和/或导电结构，而且示出了将多个半导体和/或导电结构彼此隔开的层间绝缘层。

该方法开始于第一晶片210。第一晶片210包括半导体衬底211以及在半导体衬底211形成的第一公共源区212。在该实施例中，半导体衬底211例如是单晶硅衬底。第一公共源区212例如是从半导体衬底211的第一表面向下延伸预定深度的N型掺杂区。

如图3a所示，在第一晶片210的第一表面上形成绝缘叠层结构。

该绝缘叠层结构包括堆叠的多个牺牲层102，相邻的牺牲层102由绝缘层101彼此隔开。在该实施例中，绝缘层101例如由氧化硅组成，牺牲层102例如由氮化硅组成。

如下文所述，牺牲层102将置换成栅极导体121至123，栅极导体122一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体121一步连接至字线。为了形成从栅极导体121至123到达选择线和字线的导电通道，多个牺牲层102例如图案化为台阶状，即，每个牺牲层102的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层102的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图3a中将多个牺牲层102之间的层间绝缘层和覆盖绝缘叠层结构的层间绝缘层整体示出为绝缘层101。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层102之间及其上方的多个层间绝缘层。

进一步地，如图3b所示，形成栅线缝隙151，并经由栅线缝隙151将绝缘叠层结构中的牺牲层102置换成栅极导体121至123，形成栅叠层结构。

在该步骤中，在绝缘叠层结构中形成栅线缝隙151，栅线缝隙151从绝缘叠层的表面向下延伸至半导体衬底211的第一表面，从而暴露半导体衬底211中的第一公共源区212。接着，采用绝缘层101作为蚀刻停止层，经由栅线缝隙151通过蚀刻去除牺牲层102以形成空腔，以及采用金属层填充空腔以形成栅极导体121至123，形成栅叠层结构，其中，多个栅极导体121至123依次堆叠并且由绝缘层101彼此隔开。

在形成栅线缝隙151时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一晶片210的表面停止。在该实施例中，栅线缝隙151将栅极导体121至123分割成多条栅线。为此，栅线缝隙151贯穿绝缘叠层结构。

在形成空腔时，利用栅线缝隙151作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层102从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的绝缘层101和牺牲层102分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙151。绝缘叠层结构中的牺牲层102的端部暴露于栅线缝隙151的开口中，因此，牺牲层102接触到蚀刻剂。蚀刻剂由栅线缝隙151的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层102。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的绝缘层101去除牺牲层102。

在形成栅极导体121至123时，利用栅线缝隙151作为沉积物通道，采用原子层沉积(ALD)，在空腔中填充金属层，形成栅叠层结构。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

进一步地，如图3c所示，采用绝缘材料填充栅线缝隙151。

在该步骤中，采用沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在半导体结构的表面沉积绝缘材料，将栅线缝隙151中填充满绝缘材料，并通过化学机械抛光使绝缘层101的表面平坦化。

用于填充栅线缝隙151的绝缘材料与用于隔开栅极导体的绝缘层101形成为连续层，因此将二者整体示出为绝缘层101。然而，本发明不限于此，可以采用多个独立的沉积步骤形成相邻栅极导体之间的多个层间绝缘层和栅线缝隙151中的填充材料。

进一步地，如图3d所示，在栅叠层结构中形成沟道柱170。

在该步骤中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在栅叠层结构中形成沟道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，采用选择性的蚀刻剂，使得蚀刻到达半导体衬底211的表面，从而暴露第一公共源区212。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在沟道孔中形成沟道柱170。沟道柱170的两个端部包括第一半导体层177和第二半导体层175。进一步地，沟道柱170包括从上部的第二半导体层175延伸至下部的第一半导体层177的沟道层171。为了清楚起见，在图3d中示出了沟道柱170的内部结构。如图所示，在沟道柱170的中间部分，沟道柱170包括依次堆叠在沟道层171上的隧穿介质层172、电荷存储层173和阻挡介质层174。在沟道柱170的两端，沟道柱170例如包括位于栅极导体与沟道层171和/或半导体层177上的阻挡介质层174。

沟道柱170的下端通过第一半导体层177与第一晶片210中的第一公共源区212相接触。在最终的3D存储器件中，沟道柱170的上端将与位线相连接，从而形成有效的存储单元。所述沟道柱170的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)，即，阻挡介质层174、电荷存储层173、隧穿介质层172和沟道层171分别由氧化物、氮化物、氧化物和多晶硅组成。

在该实施例中，沟道柱170还包括作为芯部的绝缘层176，沟道层171、隧穿介质层172、电荷存储层173和阻挡介质层174形成围绕芯部的叠层结构。在替代的实施例中，沟道柱170中可以省去绝缘层176。

进一步地，如图3e所示，在栅线缝隙151中形成第一导电通道141。

在该步骤中，在填充栅线缝隙151的绝缘材料中形成贯穿孔，在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在栅线缝隙151的绝缘材料中形成贯穿孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，采用选择性的蚀刻剂，使得蚀刻在第一公共源区212的表面停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在贯穿孔中形成第一导电通道141。在该步骤中，通过沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在贯穿孔中沉积导电材料，形成第一导电通道141。第一导电通道141贯穿栅线缝隙151，并且与栅叠层结构之间由绝缘层101彼此绝缘。第一导电通道141的一端延伸至下方的第一晶片210的半导体衬底211中，到达第一公共源区212，另一端连接至源极线(在图中未示出)。在该实施例中，绝缘层101例如由氧化硅组成，第一导电通道141例如由Ti/TiN或W组成。

进一步地，如图3f所示，在半导体结构的表面沉积绝缘层101，并形成互连结构。

该互连结构包括绝缘层101，位于绝缘层中多个位线153，以及连接位线153与相应的沟道柱170中的沟道层171的多个第二导电通道152。多个位线153在绝缘层101的表面上延伸，从而分别将多个沟道柱170的上端连接在一起。在该实施例中，绝缘层101例如由氧化硅组成，第二导电通道152和位线153例如由Ti/TiN或W组成。

在该步骤中，首先在半导体结构的表面沉积绝缘层101，然后在绝缘层中形成通道孔。在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在绝缘层中形成通道孔。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在沟道柱的第二半导体层175的上方附近停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

进一步地，在通道孔中沉积导电材料，形成第二导电通道152。其次在半导体结构的表面再次沉积绝缘层101，在绝缘层中通过蚀刻和沉积形成位线153。在该实施例中，沟道柱170通过第二半导体层175与第二导电通道152接触，第二导电通道152与位线153接触，从而实现沟道柱170到位线153的电连接。

在该步骤后形成了第一存储单元阵列220，其中，栅叠层结构与沟道柱170一起形成了选择晶体管和存储晶体管。在沟道柱170的中间部分，栅极导体121至123与沟道柱170内部的沟道层171、隧穿介质层172、电荷存储层173和阻挡介质层174一起，形成存储晶体管。在沟道柱170的两端，栅极导体121至123与沟道柱170内部的沟道层171(或半导体层)和阻挡介质层174一起，形成选择晶体管。

栅叠层结构中的栅极导体121、122和123例如形成台阶状，用于提供字线、选择线的导电通道延伸到达相应的栅极导体的空间。第一存储单元阵列220的导电通道和布线层位于至少一个绝缘层101中。如上所述，在图中示出绝缘层101为单层，然而，绝缘层102可以实际上由多个层间绝缘层组成，包括用于隔开栅极导体121、122和123的多个层间绝缘层、用于隔开导电通道和栅叠层的绝缘层以及用于隔开不同导电通道和布线层的多个层间绝缘层。

多个沟道柱170的第一端共同连接至第一晶片210半导体衬底中第一表面的第一公共源区212，沟道柱170的第二端经由第二导电通道152连接至位线153。第一导电通道141的第一端延伸至第一晶片210中的第一公共源区212，第二端连接至源极线142。

进一步地，如图3g所示，将第二晶片230与第一存储单元阵列220键合。

该步骤中，第一存储单元阵列220的键合表面为图3f所示半导体结构的自由表面。

在优选的实施例中，第一存储单元阵列220可以包括附加的互连结构(图中未示出)，例如覆盖位线153的层间绝缘层、位于层间绝缘层上的多个外部焊盘、以及将所述多个外部焊盘与多个位线、多个字线、多个源极线、多个选择线中的至少一部分布线相连接的导电通道。第一存储单元阵列220的键合表面例如是层间绝缘层的表面，并且该键合表面暴露有多个外部焊盘。

第二晶片230的键合表面暴露有多个外部焊盘，在将第二晶片230与第一存储单元阵列220彼此键合时，第二晶片230的外部焊盘和第一存储单元阵列220的外部焊盘彼此接触，从而实现第二晶片230与第一存储单元阵列220之间的电连接。

第二晶片230例如可以为CMOS电路。第二晶片230包括半导体衬底、位于半导体衬底中的多个晶体管，位于半导体衬底上的绝缘层，位于绝缘层上的外部焊盘以及位于绝缘层中在垂直于半导体衬底的表面的方向上提供互连的导电通道。多个晶体管和外部焊盘被绝缘层彼此隔开，导电通道提供晶体管与外部焊盘之间的电连接。

进一步地，如图3h所示，减薄第一晶片210，在第一晶片210第二表面的半导体衬底中形成第二公共源区213，以及在第二表面上形成第二存储单元阵列240。

在该步骤中，通过蚀刻工艺或化学机械抛光工艺从第一晶片210的第二表面对第一晶片210减薄，并在减薄后的第一晶片210的第二表面，形成多个第二公共源区213。在使用蚀刻工艺时，可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，还可以采用选择性的湿法蚀刻或气相蚀刻，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，在气相蚀刻中使用蚀刻气体作为蚀刻剂，例如通过控制蚀刻时间，使得蚀刻在减薄第一晶片210后停止蚀刻。

进一步地，在第一晶片210的第二表面进行离子注入，以形成第二公共源区213。第二公共源区213例如是从半导体衬底211的第二表面向下延伸预定深度的N型掺杂区。

进一步地，在第一晶片210的第二表面上形成第二存储单元阵列24以及减薄第二晶片230，从而形成3D存储器件200。

第二存储单元阵列240具有与第一存储单元阵列220相同的结构。具体地，第二存储单元阵列240包括栅叠层结构，其中，多个栅极导体221至223依次堆叠成多个层面，每个层面的栅极导体由栅线缝隙分割成多个栅线。绝缘层201将相邻层面的栅极导体彼此隔开，并且填充栅线缝隙。

在栅叠层结构中形成沟道柱270。沟道柱270的两个端部包括第一半导体层277和第二半导体层275。进一步地，沟道柱270包括从上部的第二半导体层275延伸至下部的第一半导体层277的沟道层271。为了清楚起见，在图3h中示出了沟道柱270的内部结构。如图所示，在沟道柱270的中间部分，沟道柱270包括依次堆叠在沟道层271上的隧穿介质层272、电荷存储层273和阻挡介质层274。在沟道柱270的两端，沟道柱270例如包括位于栅极导体与沟道层271和/或半导体层277上的阻挡介质层274。

沟道柱270的下端通过第一半导体层277与第一晶片210中的第二公共源区213相接触。在最终的3D存储器件中，沟道柱270的上端将与位线相连接，从而形成有效的存储单元。所述沟道柱270的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)，即，阻挡介质层274、电荷存储层273、隧穿介质层272和沟道层271分别由氧化物、氮化物、氧化物和多晶硅组成。

在该实施例中，沟道柱270还包括作为芯部的绝缘层276，沟道层271、隧穿介质层272、电荷存储层273和阻挡介质层274形成围绕芯部的叠层结构。在替代的实施例中，沟道柱270中可以省去绝缘层276。

在栅线缝隙中形成第一导电通道241。在该步骤中，通过沉积工艺，例如物理气相沉积、化学气相沉积等工艺，在贯穿孔中沉积导电材料，形成第一导电通道241。第一导电通道241贯穿栅线缝隙，并且与栅叠层结构之间由绝缘层201彼此绝缘。第一导电通道241的一端延伸至上方的第一晶片210的半导体衬底211中，到达第二公共源区213，另一端连接至源极线(在图中未示出)。在该实施例中，绝缘层201例如由氧化硅组成，第一导电通道241例如由Ti/TiN或W组成。

在绝缘层201上形成多个位线253，以及连接位线253与相应的沟道柱270中的沟道层271的多个第二导电通道252。多个位线253在绝缘层201的表面上延伸，从而分别将多个沟道柱270的上端连接在一起。在该实施例中，绝缘层201例如由氧化硅组成，第二导电通道252和位线253例如由Ti/TiN或W组成。

在上述的实施例中，在形成第一存储单元阵列220之后，将第一存储单元220的自由表面与第二晶片230键合。第二晶片230不仅在后续的工艺中作为半导体结构的支撑衬底，使得可以在第一晶片230的第二表面上形成第二存储单元阵列240，而且第二晶片230还是CMOS电路，作为读取存储单元的控制芯片。因此，第二晶片230作为最终的3D存储器件的一部分。

在替代的实施例中，可以采用任意的支撑衬底替代第二晶片230。该支撑衬底例如是选自半导体衬底、塑料片、金属片、陶瓷片的任意一种组成。在形成第一存储单元阵列220之间，将支撑衬底附着于第一存储单元220的自由表面上，在后续的工艺中作为支撑衬底，使得可以在第一晶片230的第二表面上形成第二存储单元阵列240。在最终的3D存储器件中，去除该支撑衬底。进一步将3D存储器件与外部控制芯片相连接。

根据该实施例的方法，在第一晶片210的彼此相对的表面上分别形成第一存储单元阵列140和第二存储单元阵列240。第一晶片210包括半导体衬底211及相对表面中形成的第一公共源区212和第二公共源区213。该方法不仅可以有采用两个存储单元阵列提高存储密度，而且两个存储单元阵列的沟道柱和/或导电通道彼此独立，无需互连，因此，在两个存储单元阵列的制造工艺中不需要对准蚀刻沟道孔和/或通道孔，从而可降低工艺难度，提高3D存储器件的良率。

进一步地，第一存储单元阵列140和第二存储单元阵列240可以分别独立提供沟道电流。即使存储单元阵列的层数增加，仍然可以为两个存储单元阵列分别提供足够大的沟道电流，以实现数据的正常写入和读取。该方法形成的3D存储器件可以采用现有驱动能力的控制电路实现高存储密度的存储单元读写操作。

进一步地，在第二晶片230与第一存储单元阵列140的自由表面键合之后，减薄第一晶片210，在形成第二存储单元阵列240之后，减薄第二晶片230，不仅可以保证半导体结构在制造工艺中始终有足够的机械强度，从而可以提高3D存储器件的良率，而且可以减小最终的3D存储器件的厚度，实现小型化。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (21)

1.一种3D存储器件，包括：

第一晶片，包括半导体衬底，所述半导体衬底具有彼此相对的第一表面和第二表面；

第一存储单元阵列和第二存储单元阵列，分别位于所述第一表面和所述第二表面上，并且分别包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，

其中，所述第一晶片还包括位于所述半导体衬底中的第一公共源区和第二公共源区，所述第一公共源区和所述第二公共源区分别邻近所述第一表面和所述第二表面，

所述第一存储单元阵列的多个沟道柱连接至所述第一公共源区，所述第二存储单元阵列的多个沟道柱连接至所述第二公共源区。

2.根据权利要求1所述的3D存储器件，其中，所述第一存储单元阵列和所述第二存储单元阵列的栅叠层结构分别包括：

堆叠成多个层面的栅极导体；

多个栅线缝隙，将各个层面的栅极导体分隔成多个栅线；以及

第一绝缘层，将相邻层面的栅极导体彼此隔开并且填充所述栅线缝隙。

3.根据权利要求2所述的3D存储器件，其中，所述第一存储单元阵列和所述第二存储单元阵列分别包括：

源极线；以及

位于所述多个栅线缝隙的至少一个栅线缝隙中的第一导电通道，

其中，所述第一导电通道将所述源极线与所述第一公共源区和所述第二公共源区之一电连接，并且所述第一导电通道与所述栅极导体之间采用所述第一绝缘层彼此隔开。

4.根据权利要求3所述的3D存储器件，其中，所述第一存储单元阵列和所述第二存储单元阵列分别包括：

多个位线；以及

多个第二导电通道，分别将所述多个位线与所述多个沟道柱中的相应沟道柱电连接。

5.根据权利要求4所述的3D存储器件，其中，所述多个沟道柱分别包括：

绝缘层，作为沟道柱的芯部；

沟道层，围绕所述绝缘层的侧壁；

隧穿介质层，围绕所述沟道层的侧壁；

电荷存储层，围绕所述隧穿介质层的侧壁；

阻挡介质层，围绕所述电荷存储层的侧壁；以及

第一和第二半导体层，分别位于所述沟道柱的两个端部，

其中，所述沟道柱的第一端通过所述第一半导体层与所述第一公共源区和所述第二公共源区之一接触，所述沟道柱的第二端通过所述第二半导体层与所述第二导电通道接触。

6.根据权利要求2所述的3D存储器件，其中，所述多个沟道柱与所述多个层面的栅极导体形成存储晶体管和选择晶体管。

7.根据权利要求2所述的3D存储器件，其中，所述第一晶片的半导体衬底经过减薄。

8.根据权利要求2所述的3D存储器件，还包括第二晶片，所述第二晶片与所述第一存储单元阵列键合，并且作为用于保护所述第一存储单元阵列的支撑衬底。

9.根据权利要求2所述的3D存储器件，其中，所述第二晶片为CMOS电路，以提供读取所述3D存储器件的存储单元的控制芯片的至少一部分功能。

10.一种3D存储器件的制造方法，包括：

在第一晶片的第一表面上形成第一存储单元阵列；

将第二晶片与所述第一存储单元阵列键合；以及

在所述第一晶片的第二表面上形成第二存储单元阵列，

其中，所述第一晶片包括半导体衬底以及位于所述半导体衬底中的第一公共源区和第二公共源区，所述第一公共源区和所述第二公共源区分别邻近所述第一表面和所述第二表面，

所述第一存储单元阵列和所述第二存储单元阵列分别包括栅叠层结构以及贯穿所述栅叠层结构的多个沟道柱，所述第一存储单元阵列的多个沟道柱连接至所述第一公共源区，所述第二存储单元阵列的多个沟道柱连接至所述第二公共源区。

11.根据权利要求10所述的制造方法，其中，在形成所述第一存储单元阵列的步骤之前，在所述半导体衬底中形成所述第一公共源区。

12.根据权利要求11所述的制造方法，其中，在键合的步骤和形成第二存储单元阵列的步骤之间，在所述半导体衬底中形成第二公共源区。

13.根据权利要求12所述的制造方法，其中，在键合的步骤和形成第二公共源区的步骤之间，减薄所述第一晶片。

14.根据权利要求12所述的制造方法，在形成第二存储单元阵列的步骤之后，还包括：减薄所述第二晶片。

15.根据权利要求12所述的制造方法，在形成第二存储单元阵列的步骤之后，还包括：去除所述第二晶片。

16.根据权利要求12所述的制造方法，其中，形成第一存储单元阵列和形成第二存储单元阵列的步骤分别包括：

形成绝缘叠层结构，所述绝缘叠层结构包括堆叠成多个层面的牺牲层以及将所述多个层面的牺牲层彼此隔开的第一绝缘层；

形成栅线缝隙，所述栅线缝隙从所述绝缘叠层结构的表面延伸至所述第一晶片的表面附近；

经由所述栅线缝隙将所述多个层面的牺牲层替换成多个栅极导体；

采用绝缘材料填充所述栅线缝隙。

17.根据权利要求16所述的制造方法，其中，形成第一存储单元阵列和形成第二存储单元阵列的步骤还分别包括：

在所述至少一个栅线缝隙中形成第一导电通道；以及

在所述第一绝缘层的表面上或内部形成源极线，

其中，所述第一导电通道将所述源极线与所述第一公共源区和所述第二公共源区之一电连接，并且所述第一导电通道与所述栅极导体之间采用所述第一绝缘层彼此隔开。

18.根据权利要求17所述的制造方法，其中，形成第一存储单元阵列和形成第二存储单元阵列的步骤还分别包括：

在所述多沟道柱的顶端形成多个第二导电通道；以及

在所述第一绝缘层的表面上或内部形成多个位线，

其中，所述多个第二导电通道分别将所述多个位线与所述多个沟道柱中的相应沟道柱电连接。

19.根据权利要求18所述的制造方法，其中，所述多个沟道柱分别包括：

绝缘层，作为沟道柱的芯部；

沟道层，围绕所述绝缘层的侧壁；

隧穿介质层，围绕所述沟道层的侧壁；

电荷存储层，围绕所述隧穿介质层的侧壁；

阻挡介质层，围绕所述电荷存储层的侧壁；以及

第一和第二半导体层，分别位于所述沟道柱的两个端部，

其中，所述沟道柱的第一端通过所述第一半导体层与所述第一公共源区和所述第二公共源区之一接触，所述沟道柱的第二端通过所述第二半导体层与所述第二导电通道接触。

20.根据权利要求12所述的制造方法，其中，所述多个沟道柱与所述多个层面的栅极导体形成存储晶体管和选择晶体管。

21.根据权利要求12所述的制造方法，其中，所述第二晶片为CMOS电路，以提供读取所述3D存储器件的存储单元的控制芯片的至少一部分功能。