CN109712988A - 3d存储器件及其制造方法 - Google Patents
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Abstract
本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；半导体层，位于所述多个层间绝缘层的最底部层间绝缘层的表面上；以及多个沟道柱，贯穿所述栅叠层结构且延伸至所述半导体层，其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，所述半导体层是半导体衬底中的氢注入区，并且包括与所述沟道柱电连接的公共源区。该3D存储器件的制造方法包括在形成沟道柱之后采用半导体层替代第一牺牲层以提供公共源区，从而可以省去选择性硅外延生长的步骤，从而降低制造成本和提高批量生产能力，并且由于沟道柱的底端齐平而提高器件性能。
Description
技术领域
本发明涉及存储器技术，更具体地，涉及一种3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
NAND结构的3D存储器件包括：半导体衬底、位于半导体衬底上的栅叠层结构、贯穿栅叠层结构的通孔以及导电通道，采用栅叠层结构提供选择晶体管和存储晶体管的栅极导体层，采用通孔提供选择晶体管和存储晶体管的沟道层与栅介质叠层，以及采用导电通道实现存储单元串的互连。在3D存储器件的制造方法中，采用蚀刻形成通孔，该通孔贯穿栅叠层结构，并且到达半导体衬底的设计深度。在蚀刻之后，采用选择性硅外延生长(SelectiveEpitaxial Growth，缩写为SEG)在通孔的底部形成填充材料，以通孔的深度不一致导致阈值电压不均匀的问题。
然而，SEG工艺不仅是高复杂度和高成本的工艺，而且形成的填充材料的高度也可能是不均匀的，并且与半导体衬底和沟道柱之间形成不平整的界面导致表面电阻高。因此，SEG工艺导致批量生产的困难以及器件性能的降低。
因此，期待采用新的制造工艺以取代SEG工艺以提高批量生产能力和器件性能。
发明内容
本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，在形成沟道柱之后采用半导体层替代第一牺牲层以提供公共源区。
根据本发明的一方面，提供一种3D存储器件，包括：栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；半导体层，位于所述多个层间绝缘层的最底部层间绝缘层的表面上；以及多个沟道柱，贯穿所述栅叠层结构且延伸至所述半导体层，其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，所述半导体层包括与所述沟道柱电连接的公共源区，所述半导体层提供第一键合面。
优选地，所述半导体层位于所述最底部层间绝缘层的表面上，所述最底部层间绝缘层的表面提供第二键合面，所述第一键合面和所述第二键合面彼此键合。
优选地，所述半导体层由单晶硅组成。
优选地，多条位线，经由第一导电通道连接至所述多个沟道柱中相应列沟道柱的顶端；多条字线，经由第二导电通道连接至所述多个栅极导体层的中间栅极导体层；串选择线和源选择线，分别经由第三导电通道和第四导电通道连接至所述多个栅极导体层中的最顶部栅极导体层和最底部栅极导体层；以及源极线，经由第四导电通道连接至所述公共源区。
优选地，附加绝缘层，覆盖所述多个层间绝缘层的最顶部层间绝缘层，并且覆盖所述多条位线、所述多条字线、所述串选择线、所述源选择线和所述源极线。
优选地，所述附加绝缘层的自由表面作为第三键合面，所述3D存储器件还包括CMOS电路芯片，所述CMOS电路芯片彼此相对的第一表面和第二表面之一作为第四键合面，所述第三键合面和所述第四键合面彼此键合。
根据本发明的另一方面，提供一种制造3D存储器件的方法，包括：在支撑衬底上形成第一牺牲层；在第一牺牲层上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层与多个层间绝缘层，所述多个层间绝缘层的最底部层间绝缘层的表面接触所述第一牺牲层；形成贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱延伸至所述第一牺牲层中；去除所述支撑衬底；去除所述第一牺牲层，以暴露所述多个层间绝缘层的最底部层间绝缘层的表面；形成衬底芯片，所述衬底芯片包括半导体衬底和半导体层；在所述半导体层中形成公共源区；将所述衬底芯片键合在所述最底部层间绝缘层的表面上；以及剥离所述半导体衬底且保留所述半导体层，其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，并且与所述公共源区电连接。
优选地，所述支撑衬底由选自金属、陶瓷、玻璃、有机材料中的任一种组成。
优选地，所述第一牺牲层由多晶硅、金属、陶瓷、玻璃、有机材料中的任一种组成。
优选地，去除所述支撑衬底的步骤和所述第一牺牲层的步骤分别包括包括湿法蚀刻、干法蚀刻、化学机械平面化，或者上述工艺组合。
优选地，在去除所述支撑衬底时，所述第一牺牲层作为停止层。
优选地，在去除所述第一牺牲层时，所述多个层间绝缘层的最底部层间绝缘层作为停止层。
优选地，在去除所述第一牺牲层的同时或之后，去除所述多个沟道柱在所述第一牺牲层中的延伸部分。
优选地，在去除所述第一牺牲层时，所述多个沟道柱的底端在所述最底部层间绝缘层的表面突出，所述方法还包括采用附加的化学机械平面化去除所述多个沟道柱的突出部。
优选地，形成栅叠层结构的步骤包括：在形成所述多个沟道柱之前，形成牺牲叠层结构，所述牺牲叠层结构包括多个第二牺牲层，所述多个第二牺牲层与所述多个层间绝缘层交替堆叠；形成贯穿所述牺牲叠层结构的多个通孔，所述多个通孔延伸至所述第一牺牲层中，在形成所述多个沟道柱之后，采用金属层置换所述多个第二牺牲层以形成所述多个栅极导体层。
优选地，在所述半导体层中形成公共源区之前，还包括：在所述半导体层进行氢注入。
优选地，还包括：在所述多个层间绝缘层的最顶部层间绝缘层的表面形成附加绝缘层；以及在所述附加绝缘层中形成多条位线、多条字线、串选择线和源选择线、以及源极线。
优选地，还包括：将CMOS电路芯片键合在所述附加绝缘层的自由表面上，以形成键合组件。
根据本发明实施例的3D存储器件及其制造方法，在支撑衬底和第一牺牲层上形成沟道柱，然后去除衬底和第一牺牲层，采用半导体层替代第一牺牲层以提供公共源区。该制造方法采用第一牺牲层提供沟道柱相对应的通孔的延伸空间，在去除第一牺牲层的同时使得沟道柱的底端齐平，从而可以省去SEG工艺以降低制造成本和提高批量生产能力。
进一步地，多个沟道柱的底端齐平，即使沟道柱相对应的通孔的深宽比不同，沟道柱的延伸深度也是相同的，从而减小阈值电压的波动。而且，沟道柱的底端与半导体层的接触面平整，从而可以减小沟道柱底端的界面漏电和源漏电阻，提高器件性能。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2a和2b分别示出根据本发明实施例的3D存储器件的立体图和截面图。
图3至图13示出根据本发明实施例的3D存储器件制造方法的各个阶段的示意图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“自由表面”指CMOS电路和存储单元阵列各自的与二者接触表面相对的表面，术语“键合面”指CMOS电路和存储单元阵列二者接触的表面，在CMOS电路和存储单元阵列利用二者的键合面实现机械连接和电连接。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在本实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线(Bit-Line,BL)，第二端连接至源极线(Source Line,SL)。存储单元串100包括在第一端和第二端之间依次串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线(Selection Gate for Drain,SGD)，第二选择晶体管Q2的栅极连接至源选择线(Selection Gate for Source,SGS)。存储晶体管M1至M4的栅极分别连接至字线(Word-Line)WL1至WL4的相应字线。
如图1b所示，存储单元串100的选择晶体管Q1和Q2分别包括栅极导体层122和123，存储晶体管M1至M4分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管M1至M4。在理想情况下，在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管Q1和Q2。但由于工艺限制，栅极导体层122和123与沟道层111之间也可以夹有隧穿介质层112、电荷存储层113和栅介质层114。
在本实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。
在本实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕半导体层的叠层结构。
在本实施例中，选择晶体管Q1和Q2、存储晶体管M1至M4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管Q1和Q2的半导体层和栅介质层以及存储晶体管M1至M4的半导体层和栅介质层。在沟道柱110中，选择晶体管Q1和Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。
在写入操作中，存储单元串100利用FN隧穿效应将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，源选择线SGS偏置到大约零伏电压，使得对应于源选择线SGS的选择晶体管Q2断开，串选择线SGD偏置到高电压VDD，使得对应于串选择线SGD的选择晶体管Q1导通。进一步地，位线BL2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。
图2a示出根据本发明实施例的3D存储器件的立体图，图2b示出沿图2a的A-A线的截面图。为了清楚起见，在图2a和2b中未示出3D存储器件中的各个绝缘层。
3D存储器件200包括排列成阵列结构的多个沟道柱100。存储单元串100包括沟道柱110的中间部分及其相对应的栅极导体层。栅极导体层与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开。沟道柱110的内部结构参见图1b，在沟道层111和栅极导体层之间夹有隧穿介质层112、电荷存储层113和栅介质层114。
本实施例的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而分别形成4*4*4共计64个存储单元的存储阵列。可以理解，本发明不限于此，该3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。在本实施例中，半导体层101包括公共源区，所述多个存储单元串100的沟道柱110的底端均延伸至公共源区中。
在半导体层101中形成多个阱区。所述多个阱区例如包括深N阱102、位于深N阱102中的高压P阱103、与高压P阱103相邻接的高压N阱105、位于高压P阱103中的P+掺杂区104、位于高压N阱105中的N+掺杂区106。在该实施例中，高压P阱103作为沟道柱的公共源区，高压N阱105用于对公共源区的预充电，P+掺杂区104和N+掺杂区106分别作为接触区以减小接触电阻。该高压P阱103作为多个沟道柱的公共源区。
本实施例的3D存储器件200还包括用于提供电连接的多条位线131、多条字线141、串选择线142、源选择线143、源极线144。在阵列结构中，位于同一列的多个存储单元串100连接至同一条位线131。在沟道柱110的顶端形成有栓塞132，在位线131和栓塞132之间采用导电通道133电连接。在阵列结构中，多个存储单元串100的同一层面的存储单元共用同一个栅极导体层121，栅极导体层121经由导电通道145连接至相应一条字线141。进一步地，栅叠层结构的最顶部栅极导体层122和最底部栅极导体层123分别用于第一选择晶体管和第二选择晶体管，分别经由导电通道145连接至串选择线142和源选择线143。半导体层101中的公共源区经由导电通道145连接至源极线144。
在一些优选的实施例中，栅叠层结构120的多个栅极导体层121至123的边缘部分形成台阶结构。即，每个栅极导体层的边缘部分相对于上方的栅极导体层暴露以提供电连接区。栅极导体层的边缘部分经由导电通道145连接至相应一条字线141。
在一些优选的实施例中，本实施例的3D存储器件还包括在多个栅极导体层的台阶结构区域形成的假沟道柱，用于提供机械支撑作用。
图3至图13示出根据本发明实施例的3D存储器件制造方法的各个阶段的示意图。下面将结合图3至图13对发明存储器结构的制造方法进行详细的说明。
与现有技术在半导体衬底直接形成栅叠层结构的方法不同，本发明的方法开始于支撑衬底201和位于支撑衬底201上的第一牺牲层202。
支撑衬底201的作用是提供用于第一牺牲层的支撑表面，可以满足表面平整度和均匀度以及温度耐受性的要求。例如，支撑衬底201可以由以下任意一种材料组成：金属、陶瓷、玻璃、有机材料。第一牺牲层202的作用是提供通孔的延伸空间，可以满足选择性蚀刻和化学机械平面化(Chemical Mechanical Planarization,CMP)以及温度耐受性的要求。例如，第一牺牲层202可以由以下任意一种材料组成：多晶硅、金属、陶瓷、玻璃、有机材料。
在第一牺牲层202上形成牺牲叠层结构，如图3所示。
在该步骤中，例如采用化学气相沉积工艺(Chemical VaporDeposition,CVD)、物理气相沉积工艺(Physical Vapor Deposition,PVD)依次在第一牺牲层202上形成多个层间绝缘层203(在图中整体示出)与多个第二牺牲层204，其中，多个层间绝缘层203的材料包括氧化物，例如氧化硅，多个第二牺牲层204的材料包括氮化物，例如氮化硅。
优选地，多个第二牺牲层204的边缘部分形成台阶结构，即，每个第二牺牲层的边缘部分相对于上方的第二牺牲层暴露。在后续的步骤中，多个第二牺牲层204将置换为多个栅极导体层121至123，因而，多个栅极导体层121至123的边缘部分保留台阶结构以提供电连接区。
接着，形成贯穿牺牲叠层结构的通孔205，如图4所示。
在该步骤中，例如，在牺牲叠层结构上形成光致抗蚀剂掩模。该光致抗蚀剂掩模形成有与通孔相对应的开口图案。然后，采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀，经由光致抗蚀剂掩模去除多个层间绝缘层203和多个第二牺牲层204的暴露部分，形成多个通孔205。在蚀刻步骤之后，采用溶剂溶解或灰化去除光致抗蚀剂掩模。
在本实施例中，通过控制蚀刻时间，使得蚀刻在第一牺牲层202中停止。替代地，支撑衬底201和第一牺牲层202可以由不同的材料组成，支撑衬底201作为停止层。
在本实施例中，在通孔205将形成多种结构部件，例如，沟道柱、假沟道柱、贯穿阵列接触TAC、贯穿阵列侧墙TAB中的任意一种。与各种结构部件的形状相一致，在不同位置形成的通孔205的开口图案可能不同，结果，在不同位置形成的通孔205的深宽比(aspectratio)也不相同，从而可能在第一牺牲层202中延伸不同的深度。
接着，在通孔205中形成沟道柱110和栓塞132，以及将第二牺牲层204置换成栅极导体层121至123，如图5所示。
形成沟道柱的步骤包括多个沉积和图案化步骤。沟道柱110填充至少一部分通孔205。沟道柱110包括从其上部延伸至第一牺牲层202中的沟道层111。如图所示，沟道柱110包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114。
优选地，该步骤还包括形成栓塞132。在形成沟道柱110之后，进行回蚀刻，重新在通孔205中形成凹陷。然后，在凹陷中填充导电材料，从而形成栓塞132。用于形成栓塞132的导电材料包括钨或掺杂多晶硅。在最终的3D存储器件中，沟道柱110的顶端接触栓塞132。
优选地，采用与沟道柱110相同的工艺，在一部分通孔205中形成假沟道柱。采用与沟道柱110共同或独立的步骤，在一部分通孔205中形成贯穿阵列接触TAC、贯穿阵列侧墙TAB。
将第二牺牲层置换成栅极导体层的步骤包括形成栅线缝隙、蚀刻去除第二牺牲层和沉积形成栅极导体层。
在形成栅线缝隙时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在第一牺牲层202的表面附近停止。
在蚀刻去除第二牺牲层时，利用栅线缝隙作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的第二牺牲层从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。绝缘叠层结构中的第二牺牲层的端部暴露于栅线缝隙的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙的开口逐渐向绝缘叠层结构的内部蚀刻第二牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除第二牺牲层。
在形成栅极导体层时，利用栅线缝隙作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙和空腔中填充金属层，从而形成栅极导体层。在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。在形成栅极导体层之后，例如去除栅线缝隙中的金属层，使得不同层面的栅极导体层彼此分离。
接着，在栅叠层结构上方形成位线131、将位线131与栓塞132相连接的导电通道133、以及用于提供键合表面的绝缘层206，如图6所示。
尽管在图中示出的绝缘层206为单层，然而实际上绝缘层206可以是多层结构，例如，包括第一层用于提供导电通道133对应的通孔以及用于支撑位线131的表面，以及第二层用于覆盖位线131。绝缘层206的一侧表面与栅叠层结构的顶部绝缘层206相接触，另一侧表面为自由表面，用于在随后的步骤中作为键合面。
在该实施例中，用于形成位线131和导电通道133的导电材料包括钨或掺杂多晶硅，用于形成绝缘层206的材料包括氧化硅或氮化硅。
在该步骤形成的半导体结构包括栅叠层结构和沟道柱，可以作为存储阵列芯片进一步执行后续工艺步骤。
接着，作为优选的步骤，将存储阵列芯片与CMOS电路芯片301键合，形成键合组件，如图7所示。
CMOS电路芯片301用于提供对存储单元阵列进行读写操作的外围电路，例如，CMOS电路芯片301的内部包括晶体管和布线层等(未在图中示出)。CMOS电路芯片301的一侧表面作为键合面，与存储阵列芯片的键合面接触而实现键合。CMOS电路芯片301的另一侧表面形成有焊盘302，用于将CMOS电路芯片的内部电路与外部电路之间进行电连接。可以理解，CMOS电路芯片301的内部结构及其形成工艺是已知的，在此不再详述。
接着，翻转键合组件，键合组件中支撑衬底201的自由表面朝上，然后进行减薄以去除支撑衬底201，如图8所示。
用于去除支撑衬底201的工艺包括但不限于湿法蚀刻、干法蚀刻、化学机械平面化，或者上述工艺组合。在支撑衬底201和第一牺牲层202由不同材料组成的情形下，可以利用二者的蚀刻特性的差异将第一牺牲层202作为停止层。在支撑衬底201和第一牺牲层202由相同材料组成的情形下，可以通过时间控制蚀刻过程以去除支撑衬底201。
接着，进一步去除第一牺牲层202，以及对沟道柱110的底端进行平面化，如图9所示。
用于去除第一牺牲层202的工艺包括但不限于湿法蚀刻、干法蚀刻、化学机械平面化，或者上述工艺组合。在去除第一牺牲层202时，可以采用键合组件中存储阵列芯片的层间绝缘层203作为停止层。
在采用化学机械平面化的情形下，与第一牺牲层202同时去除沟道柱110位于第一牺牲层202中的部分。在采用湿法蚀刻或干法蚀刻的情形下，在去除第一牺牲层202之后，进一步采用机械平面化去除沟道柱100的突出部分。
在该步骤之后，沟道柱110的底端暴露于键合组件中的层间绝缘层203的表面上。
接着，在半导体衬底210中形成半导体层101，如图10所示，以及在半导体层101中形成多个阱区，如图11所示。该步骤形成的半导体结构作为衬底芯片。
半导体衬底210例如是单晶硅衬底，半导体层101例如采用氢注入形成溅射形成的注入区。采用氢注入可以在单晶硅衬底中形成的注入区是微孔区，由于机械强度的差异可以容易地从半导体衬底210中分离半导体层101。进一步地，例如采用离子注入在半导体层101中形成多个阱区。在半导体层101中形成的多个阱区例如包括深N阱102、位于深N阱102中的高压P阱103、与高压P阱103相邻接的高压N阱105、位于高压P阱103中的P+掺杂区104、位于高压N阱105中的N+掺杂区106。在该实施例中，高压P阱103作为沟道柱的公共源区，高压N阱105用于对公共源区的预充电，P+掺杂区104和N+掺杂区106分别作为接触区以减小接触电阻。该高压P阱103作为多个沟道柱的公共源区。
接着，将衬底芯片键合到键合组件中的存储阵列芯片上，如图12所示。
在该步骤中，衬底芯片中的半导体层101的自由表面作为键合面，存储阵列芯片中栅叠层结构最底部层间绝缘层的自由表面作为键合面。两个键合面彼此接触而实现键合。如果在前述的步骤中，在半导体层101的自由表面上形成有氧化层，在键合之前可以去除氧化层，使得多个沟道柱110的底部可以接触公共源区。
接着，作为优选的步骤，采用机械剥离的方法，将半导体衬底210与半导体层101彼此分离。
在上述的实施例中，描述了3D存储器件的位线及其与沟道柱之间的电连接。该3D存储器件还可以包括与位线同时形成的字线、串选择线、源选择线、源极线。如上所述，字线、串选择线、源选择线分别与相应的栅极导体层电连接，源极线与公共源区电连接。
在上述的实施例中，描述了3D存储器件包括键合在一起的存储阵列芯片和CMOS电路芯片。在替代的实施例中，该3D存储器件仅仅包括存储阵列芯片，与形成键合组件的方式不同，在存储阵列芯片的表面形成焊盘，并且经由焊盘与外部的CMOS电路芯片电连接。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (18)
1.一种3D存储器件，包括：
栅叠层结构，包括交替堆叠的多个栅极导体层与多个层间绝缘层；
半导体层，位于所述多个层间绝缘层的最底部层间绝缘层的表面上；以及
多个沟道柱，贯穿所述栅叠层结构且延伸至所述半导体层，
其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，所述半导体层包括与所述沟道柱电连接的公共源区，所述半导体层提供第一键合面。
2.根据权利要求1所述的3D存储器件，其中，所述半导体层位于所述最底部层间绝缘层的表面上，所述最底部层间绝缘层的表面提供第二键合面，所述第一键合面和所述第二键合面彼此键合。
3.根据权利要求2所述的3D存储器件，其中，所述半导体层由单晶硅组成。
4.根据权利要求1所述的3D存储器件，还包括：
多条位线，经由第一导电通道连接至所述多个沟道柱中相应列沟道柱的顶端；
多条字线，经由第二导电通道连接至所述多个栅极导体层的中间栅极导体层；
串选择线和源选择线，分别经由第三导电通道和第四导电通道连接至所述多个栅极导体层中的最顶部栅极导体层和最底部栅极导体层；以及
源极线，经由第四导电通道连接至所述公共源区。
5.根据权利要求4所述的3D存储器件，还包括：
附加绝缘层，覆盖所述多个层间绝缘层的最顶部层间绝缘层，并且覆盖所述多条位线、所述多条字线、所述串选择线、所述源选择线和所述源极线。
6.根据权利要求5所述的3D存储器件，其中，所述附加绝缘层的自由表面作为第三键合面，所述3D存储器件还包括CMOS电路芯片，所述CMOS电路芯片彼此相对的第一表面和第二表面之一作为第四键合面，所述第三键合面和所述第四键合面彼此键合。
7.一种制造3D存储器件的方法，包括：
在支撑衬底上形成第一牺牲层；
在第一牺牲层上形成栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体层与多个层间绝缘层，所述多个层间绝缘层的最底部层间绝缘层的表面接触所述第一牺牲层；
形成贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱延伸至所述第一牺牲层中；
去除所述支撑衬底；
去除所述第一牺牲层，以暴露所述多个层间绝缘层的最底部层间绝缘层的表面；
形成衬底芯片，所述衬底芯片包括半导体衬底和半导体层；
在所述半导体层中形成公共源区；
将所述衬底芯片键合在所述最底部层间绝缘层的表面上；以及
剥离所述半导体衬底且保留所述半导体层，
其中，所述多个沟道柱的底端与所述最底部层间绝缘层的表面齐平，并且与所述公共源区电连接。
8.根据权利要求7所述的方法，其中，所述支撑衬底由选自金属、陶瓷、玻璃、有机材料中的任一种组成。
9.根据权利要求7所述的方法，其中，所述第一牺牲层由多晶硅、金属、陶瓷、玻璃、有机材料中的任一种组成。
10.根据权利要求7所述的方法，其中，去除所述支撑衬底的步骤和所述第一牺牲层的步骤分别包括包括湿法蚀刻、干法蚀刻、化学机械平面化，或者上述工艺组合。
11.根据权利要求7所述的方法，其中，在去除所述支撑衬底时，所述第一牺牲层作为停止层。
12.根据权利要求7所述的方法，其中，在去除所述第一牺牲层时，所述多个层间绝缘层的最底部层间绝缘层作为停止层。
13.根据权利要求7所述的方法，其中，在去除所述第一牺牲层的同时或之后，去除所述多个沟道柱在所述第一牺牲层中的延伸部分。
14.根据权利要求13所述的方法，其中，在去除所述第一牺牲层时，所述多个沟道柱的底端在所述最底部层间绝缘层的表面突出，所述方法还包括采用附加的化学机械平面化去除所述多个沟道柱的突出部。
15.根据权利要求7所述的方法，其中，形成栅叠层结构的步骤包括：
在形成所述多个沟道柱之前，形成牺牲叠层结构，所述牺牲叠层结构包括多个第二牺牲层，所述多个第二牺牲层与所述多个层间绝缘层交替堆叠；形成贯穿所述牺牲叠层结构的多个通孔，所述多个通孔延伸至所述第一牺牲层中，
在形成所述多个沟道柱之后，采用金属层置换所述多个第二牺牲层以形成所述多个栅极导体层。
16.根据权利要求7所述的方法，在所述半导体层中形成公共源区之前，还包括：在所述半导体层进行氢注入。
17.根据权利要求7所述的方法，还包括：
在所述多个层间绝缘层的最顶部层间绝缘层的表面形成附加绝缘层；以及
在所述附加绝缘层中形成多条位线、多条字线、串选择线和源选择线、以及源极线。
18.根据权利要求17所述的方法，还包括：
将CMOS电路芯片键合在所述附加绝缘层的自由表面上，以形成键合组件。
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|---|---|
| CN (1) | CN109712988A (zh) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110277404A (zh) * | 2019-06-27 | 2019-09-24 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN111557049A (zh) * | 2020-03-31 | 2020-08-18 | 长江存储科技有限责任公司 | 三维存储设备及其形成方法 |
| CN111801799A (zh) * | 2020-05-27 | 2020-10-20 | 长江存储科技有限责任公司 | 用于形成三维存储器件的方法 |
| CN111801797A (zh) * | 2020-05-27 | 2020-10-20 | 长江存储科技有限责任公司 | 用于形成三维存储器件的方法 |
| CN112687697A (zh) * | 2019-10-18 | 2021-04-20 | 旺宏电子股份有限公司 | 三维及式快闪存储器及其制造方法 |
| CN113035732A (zh) * | 2019-06-11 | 2021-06-25 | 长江存储科技有限责任公司 | 三维存储器及三维存储器台阶区域的形成方法 |
| US11557601B2 (en) | 2020-05-27 | 2023-01-17 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices |
| US11574922B2 (en) | 2020-05-27 | 2023-02-07 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102237364A (zh) * | 2010-04-21 | 2011-11-09 | 中国科学院微电子研究所 | 存储器件及其制造方法 |
| CN109003983A (zh) * | 2018-07-19 | 2018-12-14 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN109037223A (zh) * | 2017-06-12 | 2018-12-18 | 三星电子株式会社 | 半导体存储器件及其制造方法 |
-
2018
- 2018-12-27 CN CN201811615531.6A patent/CN109712988A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102237364A (zh) * | 2010-04-21 | 2011-11-09 | 中国科学院微电子研究所 | 存储器件及其制造方法 |
| CN109037223A (zh) * | 2017-06-12 | 2018-12-18 | 三星电子株式会社 | 半导体存储器件及其制造方法 |
| CN109003983A (zh) * | 2018-07-19 | 2018-12-14 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
Non-Patent Citations (1)
| Title |
|---|
| 陈全胜: "《晶圆级3D IC工艺技术》", 31 October 2016, 中国宇航出版社 * |
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113035732A (zh) * | 2019-06-11 | 2021-06-25 | 长江存储科技有限责任公司 | 三维存储器及三维存储器台阶区域的形成方法 |
| CN110277404A (zh) * | 2019-06-27 | 2019-09-24 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN112687697A (zh) * | 2019-10-18 | 2021-04-20 | 旺宏电子股份有限公司 | 三维及式快闪存储器及其制造方法 |
| CN111557049A (zh) * | 2020-03-31 | 2020-08-18 | 长江存储科技有限责任公司 | 三维存储设备及其形成方法 |
| US11937427B2 (en) | 2020-03-31 | 2024-03-19 | Yangtze Memory Technologies Co., Ltd. | Method for forming three-dimensional memory device with sacrificial channels |
| US11800707B2 (en) | 2020-03-31 | 2023-10-24 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory device with reduced local stress |
| CN111557049B (zh) * | 2020-03-31 | 2021-11-23 | 长江存储科技有限责任公司 | 三维存储设备及其形成方法 |
| CN111801797B (zh) * | 2020-05-27 | 2021-05-25 | 长江存储科技有限责任公司 | 用于形成三维存储器件的方法 |
| CN111801799B (zh) * | 2020-05-27 | 2021-03-23 | 长江存储科技有限责任公司 | 用于形成三维存储器件的方法 |
| US11462560B2 (en) | 2020-05-27 | 2022-10-04 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices |
| US11557601B2 (en) | 2020-05-27 | 2023-01-17 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices |
| US11557570B2 (en) | 2020-05-27 | 2023-01-17 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices |
| US11574922B2 (en) | 2020-05-27 | 2023-02-07 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory devices |
| CN111801797A (zh) * | 2020-05-27 | 2020-10-20 | 长江存储科技有限责任公司 | 用于形成三维存储器件的方法 |
| CN111801799A (zh) * | 2020-05-27 | 2020-10-20 | 长江存储科技有限责任公司 | 用于形成三维存储器件的方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190503 |
|
| RJ01 | Rejection of invention patent application after publication |