CN111557049A - 三维存储设备及其形成方法 - Google Patents

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Abstract

公开了3D存储设备及其形成方法的实施例。在一个示例中，一种3D存储设备包括：衬底；存储叠层，包括在衬底上方的交错的导电层和电介质层；以及沟道结构，垂直穿过存储叠层延伸。沟道结构包括：高介电常数(高k)电介质层，沿着沟道结构的侧壁连续设置；存储膜，沿着沟道结构的侧壁在高k电介质层上方；以及半导体沟道，沿着沟道结构的侧壁在存储膜上方。

Description

三维存储设备及其形成方法
技术领域
本公开内容的实施例涉及三维(3D)存储设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围器件。
发明内容
本文公开了3D存储设备及其形成方法的实施例。
在一个示例中，一种3D存储设备包括：衬底；存储叠层，包括在衬底上方的交错的导电层和电介质层；以及沟道结构，垂直穿过存储叠层延伸。沟道结构包括：高介电常数(高k)电介质层，沿着沟道结构的侧壁连续设置；存储膜，沿着沟道结构的侧壁在高k电介质层上方；以及半导体沟道，沿着沟道结构的侧壁在存储膜上方。
在另一示例中，公开了一种用于形成3D存储设备的方法。形成垂直穿过第一电介质平台延伸的第一开口，该第一电介质平台包括在衬底上方的第一多个交错的牺牲层和电介质层。随后沿着第一开口的侧壁形成高k电介质层和不含多晶硅的沟道牺牲层。形成垂直穿过第二电介质平台延伸的第二开口，以暴露第一开口中的沟道牺牲层，该第二电介质平台包括在第一电介质平台上的第二多个交错的牺牲层和电介质层。在第一开口中去除沟道牺牲层。随后沿着第一和第二开口的侧壁在高k电介质层上方形成存储膜和半导体沟道。
在又一示例中，公开了一种用于形成3D存储设备的方法。形成垂直穿过第一电介质平台延伸的第一开口，该第一电介质平台包括在衬底上方的第一多个交错的牺牲层和电介质层。沿着第一开口的侧壁形成包括除多晶硅以外的材料的沟道牺牲层。形成垂直穿过第二电介质平台延伸的第二开口，以暴露第一开口中的沟道牺牲层，该第二电介质平台包括在第一电介质平台上的第二多个交错的牺牲层和电介质层。在第一开口中去除沟道牺牲层。随后沿着第一开口和第二开口的侧壁形成存储膜和半导体沟道。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够构成和使用本公开内容。
图1A示出了在用于形成3D存储设备的制造阶段的中间结构的横截面。
图1B示出了从图1A的中间结构制造的3D存储设备的横截面。
图2示出了根据本公开内容的一些实施例的示例性3D存储设备的横截面。
图3A-3I示出根据本公开内容的一些实施例的用于形成3D存储设备的示例性制造过程。
图4A和4B示出根据本公开内容的一些实施例的用于形成3D存储设备的示例性方法的各种流程图。
图5示出了根据本公开内容的一些实施例的用于形成3D存储设备的另一示例性方法的流程图。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所用的术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等的空间相对术语来描述如图所示的一个元件或特征与另一个元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。该装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅，锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶面和底面之间或在顶面和底面处的任何一对侧向平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储设备”是指在横向取向的衬底上具有垂直取向的存储单元晶体管的串(在本文中称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所用，术语“垂直/垂直地”表示标称垂直于衬底的侧表面。
在采用先进技术(例如具有96级或更高级别)制造3D NAND存储设备时，通常使用双平台架构，这需要去除填充下平台中的下沟道孔的多晶硅沟道牺牲层，在下平台上可以形成上沟道孔和上平台。
例如，图1A示出了在用于形成图1B中的3D存储设备101的制造阶段的中间结构100的横截面。图1B示出了从图1A的中间结构100制造的3D存储设备101的横截面。可以理解的是，图1B示出了完整3D存储设备的代表性部分，其对应于例如图1A中的中间结构100的区域A。如图1A所示，中间结构100包括双平台电介质叠层，该双平台电介质叠层具有下电介质平台104A和上电介质平台104B。下电介质平台104A和上电介质平台104B中的每一个均包括多对，每对均包括形成在衬底102上方的电介质层128(图1B中所示)和牺牲层(在本文中称为“电介质层对”)。注意，在图1A和1B中包括x和y轴，以进一步示出3D存储设备101(及其中间结构100)中的部件的空间关系。3D存储设备101的衬底102包括沿x方向(即，横向方向)横向延伸的两个侧面(例如，顶面和底面)。如本文所使用的，当衬底在y方向上位于3D存储设备的最低平面中时，在y方向(即垂直方向)上相对于3D存储设备的衬底(例如，衬底102)确定一个部件(例如，层或器件)是在3D存储设备(例如，3D存储设备101)的另一部件(例如，层或器件)的“上”、“上方”还是“下方”。在本公开内容全文中应用了用于描述空间关系的相同概念。
一旦所有制造工艺完成，就通过栅极替换工艺用存储叠层106(图1B所示)替换电介质叠层(包括下电介质平台104A和上电介质平台104B)，该栅极替换工艺用导电层130(如图1B所示)替换每个牺牲层。分别穿过下电介质平台104A和上电介质平台104B形成填充有沟道牺牲层114的下沟道孔和上沟道孔110，其中形成沟道结构108(图1B所示)。如图1A所示，中间结构100还包括在下沟道孔的下端(在底部中)的半导体插塞112。
沟道牺牲层114填充有多晶硅，可以在形成上沟道孔110之后将其去除以重新打开下沟道孔。然而，填充有多晶硅的沟道牺牲层114在将多晶硅沉积到下沟道孔中并退火之后会引入局部应力，这可能导致明显的晶圆弯曲(例如，大于200μm)。结果，由于大的晶圆弯曲，诸如上电介质平台104B的形成和上沟道孔110的蚀刻的后续处理可能失败，这影响了生产率。
如图1B所示，3D存储设备101包括形成在上沟道孔110和在去除其中的沟道牺牲层114之后重新打开的下沟道孔中的沟道结构108。沟道结构108包括存储膜116(具有阻挡层120、存储层122和隧道层124)、半导体沟道118和覆盖层126。沟道结构108垂直穿过包括交错的电介质层128和导电层130的存储叠层106延伸。每个导电层130包括栅电极136(例如，具有钨(W))和粘合层134(例如，具有氮化钛(TiN))。
存储叠层106还包括围绕导电层130的高介电常数(高k)电介质层132，因为高k电介质层132是通过在栅极替换工艺期间在横向凹槽中沉积高k电介质而形成的(通过去除下电介质平台104A和上电介质平台104B中的牺牲层而形成的)。如图1B所示，高k电介质层132的离散部分横向设置在导电层130(具有栅电极136)和用作存储单元的栅极电介质的存储膜116之间，而高k电介质层132的其他部分垂直设置在导电层130和电介质层128之间。但是，高k电介质层132的垂直位于导电层130和电介质层128之间的部分不用作栅极电介质，而是占据栅电极136的空间。由于高k电介质层132，每个栅电极136在垂直方向上的尺寸减小，每个栅电极136的电阻增大，从而影响3D存储设备101的电性能。
根据本公开内容的各种实施例提供了一种用于形成多平台3D存储设备的改进的方法，该多平台3D存储设备具有减小的由填充在下沟道孔中的牺牲层引起的局部应力以减小晶圆弯曲。在一些实施例中，沟道牺牲层包括除多晶硅以外的材料，例如氧化硅，其具有比多晶硅低的局部应力。在一些实施例中，随后在下沟道孔中形成无多晶硅的高k电介质层和沟道牺牲层以减小局部应力。通过沿着沟道孔的侧壁形成高k电介质层，而不是在栅极替换期间在电介质层之间的横向凹槽中，可以增大在栅极替换工艺之后在横向凹槽中形成的每个栅电极的垂直尺寸，从而减小3D存储设备的最终产品中每个栅电极的电阻。结果，可以提高3D存储设备的成品率和电性能。
图2示出了根据本公开内容的一些实施例的示例性3D存储设备200的横截面。可以理解，图2示出了与图1B中的对应3D存储设备101相对应的完整3D存储设备的代表性部分。3D存储设备200可以包括衬底(未示出)，该衬底可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的材料上。在一些实施例中，衬底是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合来减薄。
3D存储设备200可以是单片3D存储设备的一部分。术语“单片”是指3D存储设备的部件(例如，外围器件和存储器阵列器件)形成在单个衬底上。对于单片3D存储设备，由于外围器件处理和存储器阵列器件处理的卷绕，制造遇到了额外的限制。例如，存储器阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在同一衬底上的外围器件相关联的热预算的约束。
可替代地，3D存储设备200可以是非单片3D存储设备的一部分，其中部件(例如，外围器件和存储器阵列器件)可以分别在不同的衬底上形成，然后例如以面对面的方式接合。在一些实施例中，存储器阵列器件衬底保留为接合的非单片3D存储设备的衬底，并且将外围器件(例如，包括用于促进3D存储设备200的操作的任何合适的数字、模拟和/或混合信号外围电路，诸如页缓冲器、解码器和锁存器(未示出))翻转并且面向下朝向存储器阵列器件(例如，NAND存储器串)以用于混合接合。应理解，在一些实施例中，将存储器阵列器件的衬底翻转并面向下朝向外围器件(未示出)以用于混合接合，从而在接合的非单片3D存储设备中，存储器阵列器件位于外围器件上方。存储器阵列器件衬底可以是减薄的衬底(它不是接合的非单片3D存储设备的衬底)，并且非单片3D存储设备的后段制程(BEOL)互连可以形成在减薄的存储器阵列器件衬底的背面上。
在一些实施例中，3D存储设备200是NAND闪存设备，其中以在衬底上方垂直延伸的NAND存储器串的阵列的形式提供存储单元。3D存储设备200可以包括多对，每对包括导电层206和电介质层208(在本文中称为“导电/电介质层对”)。堆叠的导电/电介质层对在本文中也称为存储叠层204。存储叠层204中的导电/电介质层对的数量(例如32、64、96、128、160、192、256等)可以确定3D存储设备200中的存储单元的数量。存储叠层204可以包括多个交错的导电层206和电介质层208。存储叠层204中的导电层206和电介质层208可以在垂直方向上交替。
电介质层208可以包括介电材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。每个导电层206可以包括栅电极214和粘合层212。栅电极214可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或它们的任何组合。粘合层212可以包括有助于栅电极214的沉积(例如，将栅电极214粘附在电介质层208的表面上方)的导电材料，包括但不限于钛(Ti)、TiN、钽(Ta)、氮化钽(TaN)、Ti/TN或Ta/TaN。在一些实施例中，栅电极214包括钨，粘合层212包括TiN，并且电介质层208包括氧化硅。在一些实施例中，导电层206包括在同一平面中的多个NAND存储单元的多个栅电极214，并且可以作为在存储叠层204的边缘处终止的字线在x方向上横向延伸(例如，以阶梯结构)。
与图1B中的粘合层134垂直地位于栅电极136和高k电介质层132之间的3D存储设备101不同，根据一些实施例，图2中的粘合层212垂直地位于栅电极214和电介质层208中的至少一个之间。即，在一些实施例中，与通过高k电介质层来与电介质层208分开(例如，图1B中的将电介质层128与粘合层134分开的高k电介质层132)相反，3D存储设备200中的粘合层212与电介质层208接触。如以下详细描述的，可以在不首先沉积高k电介质层的情况下将粘合层134沉积到电介质层208之间的横向凹槽中。
3D存储设备200的每个NAND存储器串可以包括垂直穿过存储叠层204延伸的沟道结构210。沟道结构210可以包括填充有半导体材料的沟道孔(例如，作为半导体沟道224)以及介电材料(例如，作为存储膜205)。在一些实施例中，半导体沟道224包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜205是包括隧道层222、存储层220(也称为“电荷陷阱层”)和阻挡层218的复合层。沟道结构210的剩余空间可以部分或完全用包括介电材料(例如氧化硅)的覆盖层226填充。沟道结构210可以具有圆柱形状(例如，柱形)。根据一些实施例，覆盖层226、半导体沟道224、隧道层222、存储层220和阻挡层218依次从柱的中心朝向柱的外表面径向排列。隧道层222可以包括氧化硅、氮氧化硅或其任何组合。存储层220可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层218可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个实施例中，存储膜205可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，3D存储设备200的沟道结构210还包括高k电介质层216，其沿着沟道结构210(例如，其中形成沟道结构210的沟道孔)的侧壁连续设置。根据一些实施例，存储膜205沿着沟道结构210的侧壁设置在高k电介质层216上方，并且半导体沟道224沿着沟道结构210的侧壁设置在存储膜205上方。高k电介质层216可以包括高k电介质，包括但不限于氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZnO2)、氧化钽(Ta2O5)、氧化钛(TiO2)或其任何组合。应该理解，高k电介质层216可以是包括一层或多层高k电介质的复合层。高k电介质层216可以用作在x方向上横向位于栅电极214和半导体沟道224之间的栅极电介质。
与图1B中的具有在栅电极136和电介质层128之间横向延伸的部分的3D存储设备101的高k电介质层132不同，根据一些实施例，图2中的高k电介质层216在y方向上连续延伸，但不在栅电极214和电介质层208之间横向延伸。因为每个导电层206(包括栅电极214和粘合层212)可以在没有中间高k电介质层(例如，图1B中的132)的情况下与电介质层208s接触，所以与图1B中的每个栅电极136相比，每个栅电极214在y方向上的尺寸可以增大。因此，可以减小每个栅电极214的电阻，从而改善3D存储设备200的电性能。此外，通过用直的高k电介质层216代替蛇形高k电介质层132，也可以节省制造过程中使用的高k介电材料的量。
在一些实施例中，存储叠层204具有双平台架构，其包括下存储平台和下存储平台上的上存储平台(未示出)。下存储平台和上存储平台的每一个中的导电/电介质层对的数量可以相同或不同。沟道结构210可以包括垂直穿过下部存储平台延伸的下沟道结构，以及垂直穿过上存储平台延伸的上沟道结构(未示出)。
图3A-3I示出根据本公开内容的一些实施例的用于形成3D存储设备的示例性制造过程。图4A和4B示出根据本公开内容的一些实施例的用于形成3D存储设备的示例性方法400的各种流程图。图5示出了根据本公开内容的一些实施例的用于形成3D存储设备的另一示例性方法500的流程图。图3A-3I、4A、4B和5中示出的3D存储设备的示例包括图2中所示的3D存储设备200。将一起描述图3A-3I、4A、4B和5。应当理解，方法400和500中所示的操作不是详尽无遗的，其他操作也可以在任何所示操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图4A、4B和5所示不同的顺序执行。
参考图4A，方法400在操作402处开始，其中形成垂直穿过衬底上方的第一电介质平台延伸的第一开口。第一电介质平台可以包括第一多个交错的牺牲层和电介质层。衬底可以是硅衬底。参考图3A，在硅衬底302上方形成包括多对的第一电介质层306和第二电介质层(称为“牺牲层”)308(在本文中统称为“电介质层对”)的下电介质平台304A。在一些实施例中，通过在形成下电介质平台304A之前在硅衬底302上沉积诸如氧化硅或热氧化物的介电材料，在下电介质平台304A和硅衬底302之间形成绝缘层(未示出)。根据一些实施例，下电介质平台304A包括交错的牺牲层308和电介质层306。电介质层306和牺牲层308可以可替代地沉积在硅衬底302上以形成下电介质平台304A。在一些实施例中，每个电介质层306包括氧化硅层，并且每个牺牲层308包括氮化硅层。下电介质平台304A可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合。
如图3A所示，下沟道孔310是垂直穿过下电介质平台304A延伸而形成的开口。在一些实施例中，穿过下电介质平台304A形成多个开口，使得每个开口成为在后续工艺中形成沟道结构的位置。在一些实施例中，用于形成下沟道孔310的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深离子反应蚀刻(DRIE)。在一些实施例中，下沟道孔310进一步延伸穿过硅衬底302的顶部部分。穿过下电介质平台304A的蚀刻过程可以不在硅衬底302的顶面处停止，并且可以继续蚀刻硅衬底302的一部分。在一些实施例中，在穿过下电介质平台304A蚀刻之后，使用单独的蚀刻工艺来蚀刻硅衬底302的一部分。
方法400进行到操作404，如图4A中所示，其中随后沿着第一开口的侧壁形成高k电介质层和不含多晶硅的沟道牺牲层。参考图4B，在一些实施例中，在随后形成高k电介质层和沟道牺牲层之前，在操作403处，在第一开口的底部形成半导体插塞。在一些实施例中，为了随后形成高k电介质层和沟道牺牲层，在步骤405处，沿着第一开口的侧壁沉积高k电介质层，在步骤407处，在第一开口中的高k电介质层上方沉积沟道牺牲层，以及在操作409处，将高k电介质层和沟道牺牲层的顶面平坦化以与第一电介质平台的顶面齐平。在一些实施例中，高k电介质层包括氧化铝，沟道牺牲层包括氧化硅。
如图3A所示，可以通过用从硅衬底302沿任何合适的方向(例如，从底面和/或侧面)外延生长的单晶硅填充下沟道孔310的下部部分来形成硅插塞311。外延生长硅插塞311的制造工艺可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。
与图1A所示的用于形成沟道牺牲层114包括多晶硅的3D存储设备101的制造工艺不同，如图3B所示，首先沿着下沟道孔310的侧壁形成高k电介质层312。在一些实施例中，高k电介质层312也形成在下沟道孔310的底部，例如，在硅插塞311上。高k电介质层312可以通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD，或其任何组合)将诸如氧化铝的高k电介质层沉积到下沟道孔310中来形成。在一些实施例中，为了形成不完全填充下沟道孔310的薄共形膜，使用ALD在下沟道孔310中沉积高k电介质层312。
如图3C所示，沿着下沟道孔310的侧壁(图3B所示)在高k电介质层312上方沉积沟道牺牲层316。在一些实施例中，沟道牺牲层316完全填充下沟道孔310。在一些实施例中，沟道牺牲层316部分地填充下沟道孔310，其间留有气隙(未示出)，只要下沟道孔310的顶部部分被沟道牺牲层316密封即可。与图1A中可以引入局部应力的包括多晶硅的沟道牺牲层114不同，图3C中的沟道牺牲层316可以不含多晶硅以减小局部应力。沟道牺牲层316可以包括除多晶硅以外的任何合适的牺牲材料，其比多晶硅引入的局部应力要小，并且可以在随后的过程中被选择性地去除，例如氧化硅、氮化硅或陶瓷。在一些实施例中，通过使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD，或其任何组合)在高k电介质层312上方沉积一层氧化硅以完全或部分填充下沟道孔310，来形成沟道牺牲层316。
如图3C所示，使用CMP、研磨和/或蚀刻将高k电介质层312的顶面和沟道牺牲层316的顶面平坦化以与下电介质平台304A的顶面齐平。在一些实施例中，在形成沟道牺牲层316之后执行诸如快速热退火(RTA)之类的退火工艺。与多晶硅沟道牺牲层相比，由于用于形成沟道牺牲层316的材料不同，因此即使在退火之后，也可以减小由沟道牺牲层316引入的局部应力。结果，可以减小由于局部应力引起的晶圆弯曲或将晶圆弯曲减到最小。
方法400进行到操作406，如图4A所示，其中，形成垂直穿过第一电介质平台上的第二电介质平台延伸的第二开口，以暴露第一开口中的沟道牺牲层。第二电介质平台可以包括第二多个交错的牺牲层和电介质层。参考图3D，在下电介质平台304A上形成包括多个电介质层对的上电介质平台304B。上电介质平台304B可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。
如图3D所示，上沟道孔318是垂直穿过上电介质平台304B延伸以暴露沟道牺牲层316而形成的开口。上沟道孔318可以与下沟道孔310对准(如图3F所示)，以便至少暴露出沟道牺牲层316的部分。在去除沟道牺牲层316之后，可以连接上沟道孔318和下沟道孔310。在一些实施例中，用于形成上沟道孔318的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。在一些实施例中，上沟道孔318延伸到沟道牺牲层316的一部分中。穿过上电介质平台304B的蚀刻工艺可以不在沟道牺牲层316的顶面处停止并且继续蚀刻沟道牺牲层316的一部分。在一些实施例中，在蚀刻上电介质平台304B之后，使用单独的蚀刻工艺来蚀刻沟道牺牲层316的一部分。
方法400进行到操作408，如图4A所示，其中去除第一开口中的沟道牺牲层。参考图4B，在一些实施例中，在去除沟道牺牲层之前，在操作411处沿着第二开口的侧壁形成另一高k电介质层。如图3E所示，首先沿着上沟道孔318的侧壁形成另一个高k电介质层320。可以通过使用诸如但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺与高k电介质层312相同的高k介电材料层(诸如氧化铝)沉积到上沟道孔318中来形成高k电介质层320。在一些实施例中，为了形成没有完全填充上沟道孔318的薄共形膜，使用ALD将高k电介质层320沉积在上沟道孔318中。
如图3F所示，通过湿法蚀刻和/或干法蚀刻在下沟道孔312中去除沟道牺牲层316(图3E所示)。在一些实施例中，沟道牺牲层316包括氧化硅，其可以通过氢氟酸(HF)蚀刻剂蚀刻。在去除沟道牺牲层316时，横向位于沟道牺牲层316(包括例如氧化硅)和电介质层306(包括氧化硅)之间的高k电介质层312可以防止HF蚀刻剂蚀刻电介质层306。如图3F所示，在去除沟道牺牲层316后，下沟道孔310再次打开并与上沟道孔318连接。
方法400进行到操作410，如图4A所示，其中随后沿着第一和第二开口的侧壁在高k电介质层上方形成存储膜和半导体沟道。在一些实施例中，存储膜分别在第一开口和第二开口中的高k电介质层和另一高k电介质层上方形成。在一些实施例中，为了随后形成存储膜和半导体沟道，随后沿着第一开口和第二开口的侧壁依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层。
如图3G所示，其对应于图3F中的区域B，沿着下沟道孔310(如图3F所示)的侧壁在高k电介质层312上方形成存储膜322(包括阻挡层324、存储层326和隧道层328)和半导体沟道330。可以理解，尽管未在图3G中示出，但也可以类似地沿着上沟道孔318的侧壁在高k电介质层320上方形成存储膜322(包括阻挡层324、存储层326和隧道层328)和半导体沟道330。在一些实施例中，首先沿着下沟道孔310和上沟道孔318的侧壁沉积存储膜322，然后在存储膜322上方沉积半导体沟道330。随后可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)依次沉积阻挡层324、存储层326和隧道层328，以形成存储膜322。随后可以通过一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在隧道层328上方沉积例如多晶硅来形成半导体沟道330。在一些实施例中，随后沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层(“SONO”结构)以形成存储膜322和半导体沟道330。在一些实施例中，使用一个或多个薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任何组合)在下沟道孔310和上沟道孔318中形成覆盖层332(诸如氧化硅层)(图3F中所示)，以完全或部分填充下沟道孔310和上沟道孔318的剩余空间。根据一些实施例，由此形成包括高k电介质层312、存储膜322、半导体沟道330和覆盖层332的沟道结构325。
参考图4B，在一些实施例中，在随后形成存储膜和半导体沟道之后，在操作413处，用多个导电层替换第一和第二电介质平台中的牺牲层。在一些实施例中，为了进行替换，去除牺牲层以在第一和第二电介质平台中的电介质层之间留下多个横向凹槽，在横向凹槽中的电介质层上方沉积多个粘合层，并且在横向凹槽中的粘合层上方沉积多个栅电极。在一些实施例中，高k电介质层不在粘合层和相邻的电介质层中的每个之间延伸。
在一些实施例中，形成垂直穿过下电介质平台304A和上电介质平台304B延伸的狭缝开口(例如，栅极线狭缝(GLS)，未示出)。如图3H所示，通过穿过狭缝开口施加蚀刻剂以在电介质层306之间垂直地形成多个横向凹槽329，而在电介质层306上方选择性地蚀刻下电介质平台304A和上电介质平台304B中的牺牲层308(在图3F中示出)。例如，可以使用磷酸(H3PO4)蚀刻剂选择性地蚀刻包括氮化硅的牺牲层308，而不蚀刻包括氧化硅的电介质层306。
如图3I所示，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD或其任何组合)在横向凹槽329(图3H中所示)中的电介质层306上方沉积粘合层334。例如，可以使用ALD穿过狭缝开口在横向凹槽329中的电介质层306上方沉积TiN的薄共形层以形成粘合层334。粘合层334可以直接形成在电介质层306上，因此高k电介质层312不在粘合层334和相邻的电介质层306之间延伸。
如图3I所示，使用一个或多个薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任何组合)在横向凹槽329(图3H所示)中的粘合层334上方沉积栅电极333。在一些实施例中，将每个栅电极333沉积到相应的横向凹槽329的剩余空间中以完全填充横向凹槽329，以便减小栅电极333的电阻。例如，可以穿过狭缝开口在横向凹槽329中的粘合层334上方沉积W层以形成栅电极333。由此形成各自包括栅电极333和粘合层334的导电层331，以替换牺牲层308(图3A所示)。因此，可以通过用导电层331替换下电介质平台304A和上电介质平台304B中的牺牲层308来形成双平台存储叠层336。存储叠层336可以包括交错的导电层331和电介质层306。
应当理解，在一些实施例中，在形成沟道牺牲层之前，可以不必沿着下沟道孔的侧壁连续地形成高k电介质层，以减小由多晶硅沟道牺牲层引起的局部应力和晶圆弯曲。参考图5，方法500在操作502处开始，其中形成垂直穿过衬底上方的第一电介质平台延伸的第一开口。
方法500进行到操作504，如图5所示，其中沿着第一开口的侧壁形成包括除多晶硅以外的材料的沟道牺牲层。在一些实施例中，沟道牺牲层中的材料包括陶瓷。在一些实施例中，沟道牺牲层中的材料包括多晶硅中的掺杂剂。即，可以掺杂多晶硅以降低其在下电介质叠层中的局部应力。因此，可以使用离子注入和/或热扩散将可以减小局部应力的任何合适掺杂剂添加到多晶硅中以形成沟道牺牲层。在一些实施例中，在形成沟道牺牲层之前，在第一开口的底部形成半导体插塞。
方法500进行到操作506，如图5所示，其中形成垂直穿过第一电介质平台上的第二电介质平台延伸的第二开口，以暴露第一开口中的沟道牺牲层。方法500进行到操作508，如图5所示，其中去除第一开口中的沟道牺牲层。方法500进行到操作510，如图5所示，其中随后沿着第一开口和第二开口的侧壁形成存储膜和半导体沟道。在一些实施例中，为了随后形成存储膜和半导体沟道，随后沿着第一开口和第二开口的侧壁依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层。在一些实施例中，在随后形成存储膜和半导体沟道之后，用多个导电层替换第一和第二电介质平台中的牺牲层。操作502、506、508和510的细节基本上类似于它们的对应操作，即图4中的操作402、406、408和410，因此，为了便于描述不再重复。
根据本公开内容的一个方面，一种3D存储设备包括：衬底；存储叠层，包括在衬底上方的交错的导电层和电介质层；以及沟道结构，垂直穿过存储叠层延伸。沟道结构包括：高介电常数(高k)电介质层，沿着沟道结构的侧壁连续设置；存储膜，沿着沟道结构的侧壁在高k电介质层上方；以及半导体沟道，沿着沟道结构的侧壁在存储膜上方。
在一些实施例中，每个导电层包括栅电极和垂直位于栅电极和至少一个电介质层之间的粘合层。
在一些实施例中，高k电介质层不在栅电极和至少一个电介质层之间延伸。在一些实施例中，粘合层与至少一个电介质层接触。
在一些实施例中，高k电介质层包括氧化铝。
在一些实施例中，存储膜包括阻挡层、存储层和隧道层。
在一些实施例中，存储叠层包括下存储平台和上存储平台，及沟道结构包括垂直穿过下存储平台延伸的下沟道结构和垂直穿过上存储平台延伸的上沟道结构。
根据本公开内容的另一方面，公开了一种用于形成3D存储设备的方法。形成垂直穿过第一电介质平台延伸的第一开口，该第一电介质平台包括在衬底上方的第一多个交错的牺牲层和电介质层。随后沿着第一开口的侧壁形成高k电介质层和不含多晶硅的沟道牺牲层。形成垂直穿过第二电介质平台延伸的第二开口，以暴露第一开口中的沟道牺牲层，该第二电介质平台包括在第一电介质平台上的第二多个交错的牺牲层和电介质层。在第一开口中去除沟道牺牲层。随后沿着第一和第二开口的侧壁在高k电介质层上方形成存储膜和半导体沟道。
在一些实施例中，高k电介质层包括氧化铝，并且沟道牺牲层包括氧化硅。
在一些实施例中，在随后形成高k电介质层和沟道牺牲层之前，在第一开口的底部形成半导体插塞。
在一些实施例中，在随后形成存储膜和半导体沟道之后，用多个导电层替换第一和第二电介质平台中的牺牲层。
在一些实施例中，为了进行替换，去除牺牲层以在第一和第二电介质平台中的电介质层之间留下多个横向凹槽，在横向凹槽中的电介质层上方沉积多个粘合层，及在横向凹槽中的粘合层上方沉积多个栅电极。
在一些实施例中，高k电介质层不在粘合层和相邻的电介质层中的每个之间延伸。
在一些实施例中，为了随后形成高k电介质层和沟道牺牲层，沿着第一开口的侧壁沉积高k电介质层，在第一开口中的高k电介质层上方沉积沟道牺牲层，将高k电介质层和沟道牺牲层的顶面平坦化以与第一电介质平台的顶面齐平。
在一些实施例中，在去除沟道牺牲层之前，沿着第二开口的侧壁形成另一高k电介质层，从而分别在第一开口和第二开口中的高k电介质层和另一高k电介质层上方形成存储膜。
在一些实施例中，为了随后形成存储膜和半导体沟道，随后沿着第一和第二开口的侧壁依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层。
根据本公开内容的又一方面，公开了一种用于形成3D存储设备的方法。形成垂直穿过第一电介质平台延伸的第一开口，该第一电介质平台包括在衬底上方的第一多个交错的牺牲层和电介质层。沿着第一开口的侧壁形成包括除多晶硅以外的材料的沟道牺牲层。形成垂直穿过第二电介质平台延伸的第二开口，以暴露第一开口中的沟道牺牲层，该第二电介质平台包括在第一电介质平台上的第二多个交错的牺牲层和电介质层。在第一开口中去除沟道牺牲层。随后沿着第一开口和第二开口的侧壁形成存储膜和半导体沟道。
在一些实施例中，沟道牺牲层中的材料包括陶瓷。在一些实施例中，沟道牺牲层中的材料包括多晶硅中的掺杂剂。
在一些实施例中，在形成沟道牺牲层之前，在第一开口的底部形成半导体插塞。
在一些实施例中，在随后形成存储膜和半导体沟道之后，用多个导电层替换第一和第二电介质平台中的牺牲层。
在一些实施例中，为了随后形成存储膜和半导体沟道，随后沿着第一和第二开口的侧壁依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层。
以上对具体实施例的描述将揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或适应这些具体实施例的各种应用，无需过度实验，且不脱离本公开内容的一般概念。因此，基于本文给出的教导和指导，这样的适应和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能和关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同变换来限定。

Claims (22)

1.一种三维(3D)存储设备，包括：
衬底；
存储叠层，其包括在所述衬底上方的交错的导电层和电介质层；以及
沟道结构，其垂直穿过所述存储叠层延伸，并且所述沟道结构包括：
沿着所述沟道结构的侧壁连续设置的高介电常数(高k)电介质层；
沿着所述沟道结构的所述侧壁在所述高k电介质层上方的存储膜；以及
沿着所述沟道结构的所述侧壁在所述存储膜上方的半导体沟道。
2.根据权利要求1所述的3D存储设备，其中，每个所述导电层包括栅电极和垂直位于所述栅电极和至少一个所述电介质层之间的粘合层。
3.根据权利要求2所述的3D存储设备，其中，所述高k电介质层不在所述栅电极和至少一个所述电介质层之间延伸。
4.根据权利要求2或3所述的3D存储设备，其中，所述粘合层与所述至少一个电介质层接触。
5.根据权利要求1-4中任一项所述的3D存储设备，其中，所述高k电介质层包括氧化铝。
6.根据权利要求1-5中任一项所述的3D存储设备，其中，所述存储膜包括阻挡层、存储层和隧道层。
7.根据权利要求1-6中任一项所述的3D存储设备，其中，
所述存储叠层包括下存储平台和上存储平台；以及
所述沟道结构包括垂直穿过所述下存储平台延伸的下沟道结构和垂直穿过所述上存储平台延伸的上沟道结构。
8.一种用于形成三维(3D)存储设备的方法，包括：
形成垂直穿过第一电介质平台延伸的第一开口，所述第一电介质平台包括在衬底上方的第一多个交错的牺牲层和电介质层；
随后沿着所述第一开口的侧壁形成高介电常数(高k)电介质层和不含多晶硅的沟道牺牲层；
形成垂直穿过第二电介质平台延伸的第二开口，以暴露所述第一开口中的所述沟道牺牲层，所述第二电介质平台包括在所述第一电介质平台上的第二多个交错的牺牲层和电介质层；
去除所述第一开口中的所述沟道牺牲层；以及
随后沿着所述第一开口和第二开口的侧壁在所述高k电介质层上方形成存储膜和半导体沟道。
9.根据权利要求8所述的方法，其中，所述高k电介质层包括氧化铝，并且所述沟道牺牲层包括氧化硅。
10.根据权利要求8或9所述的方法，还包括在随后形成所述高k电介质层和所述沟道牺牲层之前，在所述第一开口的底部形成半导体插塞。
11.根据权利要求8-10中任一项所述的方法，还包括在随后形成所述存储膜和所述半导体沟道之后，用多个导电层替换所述第一和第二电介质平台中的所述牺牲层。
12.根据权利要求11所述的方法，其中，替换包括：
去除所述牺牲层以在所述第一电介质平台和第二电介质平台中的所述电介质层之间留下多个横向凹槽；
在所述横向凹槽中的所述电介质层上方沉积多个粘合层；以及
在所述横向凹槽中的所述粘合层上方沉积多个栅电极。
13.根据权利要求12所述的方法，其中，所述高k电介质层不在所述粘合层和所述相邻的电介质层中的每者之间延伸。
14.根据权利要求8-13中任一项所述的方法，其中，随后形成所述高k电介质层和所述沟道牺牲层包括：
沿着所述第一开口的所述侧壁沉积所述高k电介质层；
在所述第一开口中的所述高k电介质层上方沉积所述沟道牺牲层；以及
将所述高k电介质层和所述沟道牺牲层的顶面平坦化以与所述第一电介质平台的顶面齐平。
15.根据权利要求8-14中任一项所述的方法，还包括：在去除所述沟道牺牲层之前，沿着所述第二开口的所述侧壁形成另一高k电介质层，使得所述存储膜分别在所述第一开口和第二开口中的所述高k电介质层和另一高k电介质层上方形成。
16.根据权利要求8-15中任一项所述的方法，其中，随后形成所述存储膜和所述半导体沟道包括：随后沿着所述第一开口和第二开口的所述侧壁依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层。
17.一种用于形成三维(3D)存储设备的方法，包括：
形成垂直穿过第一电介质平台延伸的第一开口，所述第一电介质平台包括在衬底上方的第一多个交错的牺牲层和电介质层；
沿着所述第一开口的侧壁形成包括不同于多晶硅的材料的沟道牺牲层；
形成垂直穿过第二电介质平台延伸的第二开口，以暴露所述第一开口中的所述沟道牺牲层，所述第二电介质平台包括在所述第一电介质平台上的第二多个交错的牺牲层和电介质层；
去除所述第一开口中的所述沟道牺牲层；以及
随后沿着所述第一开口和第二开口的侧壁形成存储膜和半导体沟道。
18.根据权利要求17所述的方法，其中，所述沟道牺牲层中的材料包括陶瓷。
19.根据权利要求17所述的方法，其中，所述沟道牺牲层中的材料包括多晶硅中的掺杂剂。
20.根据权利要求17-19中任一项所述的方法，还包括在形成所述沟道牺牲层之前，在所述第一开口的底部形成半导体插塞。
21.根据权利要求17-20中任一项所述的方法，还包括在随后形成所述存储膜和所述半导体沟道之后，用多个导电层替换所述第一电介质平台和第二电介质平台中的所述牺牲层。
22.根据权利要求17-21中任一项所述的方法，其中，随后形成所述存储膜和所述半导体沟道包括随后沿着所述第一开口和第二开口的所述侧壁依次沉积氧化硅层、氮化硅层、氧化硅层和多晶硅层。
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