TW202107629A - 具有源極結構的立體記憶裝置和其形成方法 - Google Patents

具有源極結構的立體記憶裝置和其形成方法 Download PDF

Info

Publication number
TW202107629A
TW202107629A TW108136968A TW108136968A TW202107629A TW 202107629 A TW202107629 A TW 202107629A TW 108136968 A TW108136968 A TW 108136968A TW 108136968 A TW108136968 A TW 108136968A TW 202107629 A TW202107629 A TW 202107629A
Authority
TW
Taiwan
Prior art keywords
source
layer
contact
memory device
insulating
Prior art date
Application number
TW108136968A
Other languages
English (en)
Other versions
TWI717861B (zh
Inventor
黃攀
徐偉
嚴萍
徐文祥
霍宗亮
周文斌
夏季
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI717861B publication Critical patent/TWI717861B/zh
Publication of TW202107629A publication Critical patent/TW202107629A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了用於形成立體（3D）記憶體裝置的結構和方法的實施例。在一實施例中，立體記憶體裝置包括在基底之上的儲存疊層、多個溝道結構和源極結構。儲存疊層包括交錯的多個導體層和多個絕緣層。多個溝道結構在儲存疊層中垂直地延伸。源極結構在儲存疊層中延伸。源極結構包括多個源極接觸部，各源極接觸部在各自的絕緣結構中。多個源極接觸部中的至少兩個源極接觸部彼此相接觸並且互相導電地連接。

Description

具有源極結構的立體記憶裝置和其形成方法
本發明內容的實施例涉及具有減小的電阻的源極結構的立體（3D）記憶體裝置和用於形成立體記憶體裝置的方法。
透過改進製程技術、電路設計、程式設計演算法和製造過程，來將平面記憶體單元按比例縮放到較小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面過程和製造技術變得有挑戰性和昂貴。結果，針對平面記憶體單元的儲存密度接近上限。
3D記憶體架構可以解決在平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列，和用於控制去往和來自記憶體陣列的信號的週邊設備。
提供了立體記憶體裝置和用於形成立體記憶體裝置的方法的實施例。
在一個實施例中，立體記憶體裝置包括在基底之上的儲存疊層、多個溝道結構和源極結構。儲存疊層包括交錯的多個導體層和多個絕緣層。多個溝道結構在儲存疊層中垂直地延伸。源極結構在儲存疊層中延伸。源極結構包括多個源極接觸部，各源極接觸部在各自的絕緣結構中。多個源極接觸部中的至少兩個源極接觸部彼此相接觸並且互相導電地連接。
在另一實施例中，立體記憶體裝置包括在基底之上的儲存疊層、多個溝道結構和多個源極結構。儲存疊層可以包括交錯的多個導體層和多個絕緣層。多個溝道結構可以在儲存疊層中垂直地延伸，以及多個源極結構可以在儲存疊層中沿著橫向方向平行地延伸。多個源極結構可以均包括：多個源極接觸部，各源極接觸部在各自的絕緣結構中；多個支撐結構，各支撐結構沿著橫向方向與鄰近絕緣結構相接觸；以及與多個源極接觸部中的至少兩個源極接觸部相接觸並且導電地連接到多個源極接觸部中的至少兩個源極接觸部的連接層。
在另一實施例中，用於形成立體記憶體裝置的方法包括以下操作步驟。首先，在疊層結構中形成切口結構，疊層結構包括交錯的多個初始犧牲層和多個初始絕緣層。將疊層結構的鄰近於切口結構的部分移除以形成縫隙結構和初始支撐結構。初始支撐結構可以將縫隙結構劃分成多個縫隙開口。穿過多個縫隙開口形成多個導體部分以形成支撐結構。在多個縫隙開口中的各縫隙開口中形成源極接觸部。在源極基底之上形成覆蓋層。進一步在覆蓋層中形成連接層。連接層可以與在至少兩個縫隙開口中的源極接觸部相接觸並且導電地連接到在至少兩個縫隙開口中的源極接觸部。
雖然討論了特定的配置和佈置，但是應當理解的是，這是僅出於說明性目的而進行的。相關領域中的技術人員將認識到的是，在不背離本發明內容的精神和範圍的情況下，可以使用其它的配置和佈置。對於相關領域中的技術人員將顯而易見的是，本發明內容還可以在各種其它應用中被採用。
值得注意的是，在本說明書中對“一個實施例”、“實施例”、“實施例實施例”、“一些實施例”等的提及指示所描述的實施例可以包括特定特徵、結構或特性，但是各個實施例可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指代同一實施例。進一步地，當結合實施例來描述特定特徵、結構或特性時，這將在相關領域中的技術人員的知識內以結合其它實施例（無論是否被明確地描述）來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地取決於上下文，如在本文中使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或者可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，例如“a（一）”、“an（一個）”和“the（該）”的術語再次可以被理解為傳達單數用法或傳達複數用法。此外，至少部分地取決於上下文，術語“基於”可以被理解為不一定旨在傳達排他的一組因素，以及可以反而再次考慮到不一定被明確地描述的額外因素的存在。
如在本文中使用的，術語“名義上/名義上地”指的是在產品或過程的設計階段期間設置的元件或過程操作步驟的特性或參數的期望或目標值連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造過程或容差中的輕微變化。如在本文中使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點來變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%（例如值的±10%、±20%或±30%）內變化的給定量的值。
如在本文中使用的，階梯結構指的是包括至少兩個水平表面（例如，沿著x-y平面）和至少兩個（例如，第一和第二）垂直表面（例如，沿著z軸）的一組表面，使得各水平表面鄰接從水平表面的第一邊緣向上延伸的第一垂直表面，以及鄰接從水平表面的第二邊緣向下延伸的第二垂直表面。“台階”或“階梯”指的是在一組鄰接的表面的高度上的垂直移位。在本發明內容中，術語“階梯”和術語“台階”指的是階梯結構的一個層次且可互換地被使用。在本發明內容中，水平方向可以指的是與基底（例如，提供製造平臺用於形成在其之上的結構的基底）的頂表面平行的方向（例如，x軸或y軸），以及垂直方向可以指的是垂直於結構的頂表面的方向（例如，z軸）。
在各種電子產品中廣泛使用的NAND快閃記憶體設備是非揮發性的、重量輕的、具有低功率消耗和良好的性能。當前，平面NAND快閃記憶體設備已經達到其儲存限度。為了進一步增加儲存容量並減小每位元(bit)儲存成本，已經提出了3D NAND記憶體裝置。現有的3D NAND記憶體裝置常常包括多個儲存塊。鄰近儲存塊常常由閘極線縫隙(gate line slot，GLS)分離，在其中形成陣列共源極（array, common source，ACS）。在形成現有3D NAND記憶體裝置的製造方法中，由於層次（或導體/絕緣體對）的增加的數量，形成閘極線縫隙的蝕刻製程變成挑戰性的。例如，閘極線縫隙可能更易受變形（例如，特徵尺寸的波動）的影響，使鄰近閘極線縫隙的儲存塊變形或甚至崩塌。3D NAND記憶體裝置的性能可能受到影響。
圖8示出具有變形的閘極線縫隙和變形的儲存塊的現有立體記憶體裝置800。如圖8所示，在基底802之上形成儲存塊811。多個閘極線縫隙（例如，閘極線縫隙806-1和閘極線縫隙806-2）延伸穿過儲存塊811以曝露基底802。多個溝道結構804佈置在閘極線縫隙 806-1與閘極線縫隙806-2之間的儲存塊中。由於變形的原因，閘極線縫隙（例如，閘極線縫隙806-1或閘極線縫隙806-2）的橫向尺寸（例如，直徑D）沿著垂直方向（例如，z方向）變化，使儲存塊和溝道結構804從它們的期望位置/方位移動。這些變形可能在形成在閘極線縫隙中的陣列共源極(ACS)的隨後的製造過程中導致微影錯位和漏電。
本發明內容提供帶有具有減小的電阻的源極結構的立體記憶體裝置（例如，3D NAND記憶體裝置）以及用於形成立體記憶體裝置的方法。立體記憶體裝置採用將縫隙結構劃分成多個縫隙開口的一個或多個支撐結構，在其中形成源極接觸部。支撐結構均與鄰近儲存塊相接觸，在對導體層/部分和源極接觸部的形成期間，提供對立體記憶體裝置的整個結構的支撐。然後在製造過程期間立體記憶體裝置不太容易受變形或損壞的影響。
在立體記憶體裝置中，源極接觸部中的至少兩個源極接觸部與連接層相接觸並且導電地連接到連接層，連接層包括導電材料，例如鎢。不是使用各自的接觸插塞在多個源極接觸部中的各源極接觸部上施加源極電壓，源極電壓是透過連接層被施加在源極接觸部（例如，與連接層相接觸的源極接觸部）上的。需要較少的接觸插塞來施加源極電壓，減小了源極結構的電阻。在連接層與源極接觸部之間的接觸區域可以足夠大，以進一步減小源極結構的電阻。在一些實施例中，連接層與在源極結構中的所有源極接觸部相接觸，並且導電地連接到在源極結構中的所有源極接觸部，進一步減小了源極結構的電阻。
圖1A示出根據一些實施例的實施例性立體記憶體裝置100的平面圖。圖1B示出在圖1A中沿著C-D方向示出的立體記憶體裝置100的橫截面視圖。圖1C示出在圖1A中沿著A-B方向示出的立體記憶體裝置100的橫截面視圖。圖1D示出在圖1A中沿著E-F方向示出的立體記憶體裝置100的橫截面視圖。如圖1A所示，立體記憶體裝置100可以包括核心區，在其中一個或多個（例如，一對）源極區22沿著x方向延伸。可以在各源極區22中形成源極結構。一個或多個塊區21可以在該對源極區22之間，其中在塊區21中形成多個記憶體單元。可以在各塊區21中形成儲存塊。
如圖1A-1D所示，立體記憶體裝置100可以包括基底102和在基底102之上的疊層結構111。在塊區21中，疊層結構111可以包括在基底102之上交錯的多個導體層123和多個絕緣層124。疊層結構111還可以包括覆蓋多個導體層123和絕緣層124的介電覆蓋層125。在塊區21中，疊層結構111還可以包括沿著垂直方向（例如，z方向）從介電覆蓋層125延伸到基底102中的多個溝道結構110。各溝道結構110可以包括在底部處的磊晶部分、在頂部處的汲極結構，以及在磊晶部分與汲極結構之間的半導體溝道。半導體溝道可以包括記憶體膜、半導體層和介電核心。磊晶部分可以與基底102相接觸並且導電地連接到基底102。半導體溝道可以與汲極結構和磊晶部分相接觸，並且導電地連接到汲極結構和磊晶部分。多個記憶體單元可以是透過半導體溝道和控制導體層來形成的。
可以在源極區22中形成源極結構，以沿著x方向延伸。源極結構可以包括多個源極接觸部104，各源極接觸部104在各自的絕緣結構（未示出）中。源極接觸部104和在一個源極區22中（例如，在同一源極結構內）形成的各自的絕緣結構可以是沿著x方向對齊的。源極結構可以均垂直地延伸穿過疊層結構111和接觸結構102。源極電壓可以是透過源極結構和基底102施加在記憶體單元上。立體記憶體裝置100可以包括一個或多個支撐結構220，所述支撐結構220沿著x方向對齊，並且將源極結構劃分成多個源極接觸部104，各源極結構104在各自的絕緣結構中。在一些實施例中，支撐結構220包括切口結構114和在切口結構114與基底102之間的部分疊層221。部分疊層221可以包括在基底102之上的交錯的多個導體部分223和絕緣部分224。各支撐結構220可以沿著y方向與鄰近儲存塊（或塊區21）相接觸，並且沿著x方向與各自的源極結構的鄰近絕緣結構相接觸。支撐結構220可以在源極結構和導體層123的形成期間，提供對立體記憶體裝置100的支撐。立體記憶體裝置100可以進一步包括與至少兩個源極接觸部104相接觸，並且導電地連接到至少兩個源極接觸部104的連接層108。連接層108可以位在介電覆蓋層125中，並且在其連接到的各源極接觸部104之上。在一些實施例中，連接層108在源極結構中的所有源極接觸部104之上，並且與所有源極接觸部104相接觸，以便源極電壓可以透過連接層108施加在源極結構的所有源極接觸部104上。與使用各自的接觸插塞，將源極電壓施加到各源極接觸部104上相比，源極結構的電阻可以被減小。下文描述了在圖1A-圖1D中所示的各結構的細節。
基底102可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鎵（GOI）或任何其它適當的材料。在一些實施例中，基底102是變薄的基底（例如，半導體層），其是透過研磨、蝕刻、化學機械拋光（CMP）或其任何組合來變薄的。在一些實施例中，基底102包括矽。
溝道結構110可以形成陣列，以及均可以在基底102之上垂直地延伸。溝道結構110可以延伸穿過多個對，各對包括導體層123和絕緣層124（在本文被稱為“導體/絕緣層對”）。至少在沿著水平方向（例如，x方向和/或y方向）的一側上，疊層結構111可以包括階梯結構（未示出）。在疊層結構111中的導體/絕緣層對的數量（例如32、64、96或128）確定在立體記憶體裝置100中的記憶體單元的數量。在一些實施例中，在疊層結構111中的導體層123和絕緣層124沿著垂直方向交替地佈置在塊區21中。導體層123可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。絕緣層124可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，導體層123可以包括具有多個頂部選擇導體層的頂部導體層，和具有多個底部選擇導體層的底部導體層。頂部選擇導體層可以起頂部選擇閘極電極的作用，以及底部選擇導體層可以起底部選擇閘極電極的作用。在頂部導體層與底部導體層之間的導體層123可以起選擇閘極電極的作用，並且形成具有交叉溝道結構110的記憶體單元。頂部選擇閘極電極和底部選擇閘極電極可以分別被施加有期望的電壓，以選擇期望的儲存塊/指狀物/頁面。
溝道結構110可以包括垂直延伸穿過疊層結構111的半導體溝道。半導體溝道可以包括填充有溝道形成結構（例如，半導體材料（例如，作為半導體層）和介電材料（例如，作為記憶體膜））的溝道孔。在一些實施例中，半導體層包括矽，例如非晶形矽、多晶矽或單晶矽。在一些實施例中，記憶體膜是包括穿隧層、儲存層（也被稱為“電荷捕獲層”）和阻擋層的複合層。半導體溝道的溝道孔的剩餘空間可以部分地或全部被填充有包括介電材料（例如氧化矽）的介電核心。半導體溝道可以具有圓柱體形狀（例如，立柱形狀）。根據一些實施例，介電核心、半導體層、穿隧層、儲存層和阻擋層是以這個順序從立柱的中心朝著外表面徑向地佈置的。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電或其任何組合。在一個實施例中，儲存層可以包括氧化矽/氮氧化矽（或氮化矽）/氧化矽（ONO）的複合層。
在一些實施例中，溝道結構110進一步包括在溝道結構110的下部分中（例如，底部的下端處）的磊晶部分（例如，半導體插塞）。如在本文中使用的，當基底102位於立體記憶體裝置100的最低平面中時，元件（例如，溝道結構110）的“上端”是在垂直方向上更遠離基底102的端部，以及元件（例如，溝道結構110）的“下端”是在垂直方向上更接近基底102的端部。磊晶部分可以包括在任何適當的方向上從基底102磊晶地生長的半導體材料，例如矽。應當理解的是，在一些實施例中，磊晶部分包括單晶矽，與基底202相同的材料。換句話說，磊晶部分可以包括從基底102生長的磊晶地生長的半導體層。磊晶部分還可以包括與基底102不同的材料。在一些實施例中，磊晶部分包括矽、鍺和矽鍺中的至少一者。在一些實施例中，磊晶部分的一部分在基底102的頂表面上方並且與半導體溝道相接觸。磊晶部分可以導電地連接到半導體溝道。在一些實施例中，磊晶部分的頂表面位於底部絕緣層124（例如，在疊層結構111的底部處的絕緣層）的頂表面與底表面之間。
在一些實施例中，溝道結構110進一步包括在溝道結構110的上部分中（例如，在上端處）的汲極結構（例如，溝道插塞）。汲極結構可以與半導體溝道的上端相接觸並且可以導電地連接到半導體溝道。汲極結構可以包括半導體材料（例如，多晶矽）或導電材料（例如，金屬）。在一些實施例中，汲極結構包括填充有Ti/TiN或Ta/TaN作為黏著層和填充有鎢作為導電材料的開口。透過在立體記憶體裝置100的製造期間覆蓋半導體溝道的上端，汲極結構可以起蝕刻停止層的作用，以防止對在半導體溝道中填充的介電（例如氧化矽和氮化矽）的蝕刻。
如圖1A-圖1D所示，可以在源極區22中形成源極結構。沿著x方向對齊的源極結構可以包括多個源極接觸部104，源極接觸部104均在各自的絕緣結構（未示出）中。各源極接觸部104可以與基底102相接觸並且導電地連接到基底102。絕緣結構可以使各自的源極接觸部104與在鄰近塊區21中的導體層123絕緣。在一些實施例中，源極接觸部104包括多晶矽、鋁、鈷、銅和矽化物中的至少一者。絕緣結構可以包括適當的介電材料，例如氧化矽、氮化矽和氮氧化矽中的一者或多者。
源極結構還可以包括沿著x方向分佈的一個或多個支撐結構220。在一些實施例中，各源極結構包括將各自的源極結構劃分成多個源極接觸部104的至少一個支撐結構220，各源極接觸部104在其各自的絕緣結構中。在一些實施例中，各源極接觸部104及其各自的絕緣結構是透過支撐結構220與另一源極接觸部104及其各自的絕緣結構分離的。與在鄰近塊區21中的疊層結構111的部分相接觸的支撐結構220可以包括切口結構114和在切口結構114之下的部分疊層221。在一些實施例中，部分疊層221包括交錯的多個導體部分223和多個絕緣部分224。在一些實施例中，切口結構114沿著y方向的寬度d1可以大於、等於或小於源極接觸部104及其各自的絕緣結構的總寬度d2（例如，源極結構的寬度d2）。在一些實施例中，切口結構114沿著z方向的厚度t可以在兩個導體/絕緣對（即，交錯的兩個導體層123和兩個絕緣層124）與四個到導體/絕緣對（即，交錯的四個導體層123和四個絕緣層124）之間。可以如下在立體記憶體裝置100的製造中，詳細地描述切口結構114的寬度d1、厚度t的細節。切口結構114可以與在鄰近塊區21中的多個交錯的導體層123和絕緣層124相接觸。導體部分223和絕緣部分224可以分別與在鄰近塊區21中的相同層次的相應導體層123和絕緣層124相接觸。在一些實施例中，支撐結構220包括在切口結構114之下的間隔體層225和周圍的部分疊層221。間隔體層225可以提供在部分疊層221與鄰近源極接觸部104之間的進一步絕緣。
源極結構可以進一步包括在至少兩個源極接觸部104之上並且與至少兩個源極接觸部104相接觸的連接層108。連接層108可以導電地連接到其所相接觸的源極接觸部104。至少兩個源極接觸部104可以沿著x方向連續地佈置或沿著x方向單獨地分佈。例如，至少兩個源極接觸部104可以是由不與連接層108相接觸的一個或多個源極接觸部104來分離的。在一些實施例中，連接層108可以在各自的源極結構中的所有源極接觸部104之上並且與所有源極接觸部104相接觸。在一些實施例中，連接層108可以包括不只一個部分，各部分在源極結構的一個或多個源極接觸部104之上並且與一個或多個源極接觸部104相接觸。一個或多個源極接觸部104可以透過連接層108的各自的部分被施加有源極電極。在連接層108中的部分的特定數量應當是基於立體記憶體裝置100的設計和/或製造來確定的並且不應當被本發明內容的實施例所限制。
在一些實施例中，連接層108（或其部分，如果有的話）沿著y方向的寬度d3可以改變，取決於立體記憶體裝置100的設計和/或製造過程。在一些實施例中，如圖1D所示，連接層108可以覆蓋在下面的源極接觸部104。也就是說，連接層108沿著y方向的寬度d3等於或大於源極結構沿著y方向的寬度d2。在一些實施例中，介電覆蓋層125圍繞連接層108並且部分地在連接層108的底部上與連接層108相接觸，以使連接層108與在鄰近塊區21中的導體層123絕緣。介電覆蓋層125還可以圍繞連接層108並且在連接層108的側壁上與連接層108相接觸，以使連接層108沿著橫向方向與其它結構絕緣。在一些實施例中，介電覆蓋層125可以部分地位於塊區21中。
在一些實施例中，切口結構114包括不同於犧牲層的適當材料。在形成導體層123和導體部分223的閘極替換過程期間，切口結構114可以保持免於對犧牲層的蝕刻。在一些實施例中，切口結構114包括氧化矽、氮化矽和/或氮氧化矽中的一者或多者。在一些實施例中，導體部分223可以包括與在鄰近塊區21中的導體層123相同的材料，以及絕緣部分224可以包括與在鄰近塊區21中的絕緣層124相同的材料。例如，導體部分223可以包括鎢、鋁、鈷、銅、多晶矽和矽化物中的一者或多者，以及絕緣部分224可以包括氧化矽、氮化矽和/或氮氧化矽中的一者或多者。在一些實施例中，連接層108包括鎢、鋁、鈷、銅、多晶矽和矽化物中的一者或多者。在一些實施例中，源極接觸部104包括多晶矽，以及連接層108包括鎢。在一些實施例中，介電覆蓋層125包括氧化矽。在一些實施例中，立體記憶體裝置100包括在源極接觸部104與連接層108之間的黏著層，例如TiN，以提高在源極接觸部104與連接層108之間的黏著力和/或導電性。在一些實施例中，立體記憶體裝置100包括在源極接觸部104的各自的絕緣結構與支撐結構220之間的另一黏著層，例如TiN，以提高在絕緣結構與支撐結構220之間的黏著力。
立體記憶體裝置100可以是單片立體記憶體裝置的部分。術語“單片”意指立體記憶體裝置的元件（例如，週邊設備和儲存陣列設備）是在單個基底上形成的。對於單片立體記憶體裝置，由於週邊設備處理和儲存陣列設備處理的捲繞，製造遇到額外的限制。例如，對儲存陣列設備（例如，NAND溝道結構）的製造，是透過與在同一基底上已經形成或將要形成的週邊設備相關聯的熱預算來約束的。
或者，立體記憶體裝置100可以是非單片立體記憶體裝置的部分，在其中元件（例如，週邊設備和儲存陣列設備）可以是單獨地在不同的基底上形成並且然後例如以面對面方式被鍵合的。在一些實施例中，儲存陣列設備基底（例如，基底102）保持作為鍵合的非單片立體記憶體裝置的基底，以及週邊設備（例如，包括用於促進立體記憶體裝置100的操作步驟的任何適當的數位、類比和/或混合信號週邊電路，例如頁面緩衝器、解碼器和鎖存器；未示出）被翻轉並且面向下朝著儲存陣列設備（例如，NAND記憶體串）用於混合鍵合。應當理解的是，在一些實施例中，儲存陣列設備基底（例如，基底102）被翻轉並且面向下朝著週邊設備（未示出）用於混合鍵合，使得在鍵合的非單片立體記憶體裝置中，儲存陣列設備在週邊設備之上。儲存陣列設備基底（例如，基底102）可以是變薄的基底（其不是鍵合的非單片立體記憶體裝置的基底），以及非單片立體記憶體裝置的後段制程（BEOL）互連可以是在變薄的儲存陣列設備基底的背面上形成的。
圖7A示出用於在製造過程中使用的蝕刻遮罩的實施例性圖案集700。圖7B示出圖案集的單元750的放大視圖。在圖案集700中的圖案可以在製造過程的不同階段中使用以形成立體記憶體裝置100。在各種實施例中取決於在圖案化製程中使用的微影膠的類型，在圖案集700中的圖案均可以是蝕刻遮罩的一部分或用於確定蝕刻遮罩的圖案。例如，如果負光阻用於圖案化，則在圖案集700中的圖案可以用作蝕刻遮罩的一部分；如果正光阻用於圖案化，則在圖案集700中的圖案可以是用於確定蝕刻遮罩的互補圖案。應當注意的是，在圖7A和圖7B中所示的形狀、尺寸和比率是出於說明性目的且不按比例。
如圖7A所示，圖案集700包括圖案702、圖案704、圖案706和圖案708。特別地，圖案702可以用於對縫隙結構的縫隙開口進行圖案化，圖案704可以用於對連接層108進行圖案化，圖案706可以用於對切口結構114進行圖案化，以及圖案708可以用於形成將連接層108和週邊電路連接的接觸插塞。圖案集700可以包括用於形成切口結構114、縫隙開口和連接層108的多個重複單元。圖7B示出重複單元750，其示出各圖案的細節，例如覆蓋。如圖7B所示，沿著x方向，圖案706（用於形成切口結構114）的長度D1可以小於、等於或大於圖案702（用於形成縫隙開口）的長度D2。例如，如果切口結構114被採用作為蝕刻遮罩以形成縫隙開口，則長度D1可以小於、大於或等於長度D2，以及圖案706的寬度W1可以大於圖案702的寬度W2；如果單獨的蝕刻遮罩（例如，圖案702）被採用作為蝕刻遮罩以形成縫隙開口，則長度D1可以大於或等於長度D2，以及寬度W1可以小於、等於或大於寬度W2。在一些實施例中，D1>D2且W1>W2。在圖案706和圖案702中的長度D1、長度D2、寬度W1和寬度W2的組合可以確保切口結構114（或支撐結構220）與鄰近塊區21相接觸，並且具有沿著x-y平面的期望的尺寸，以及其尺寸不應當被本發明內容的實施例限制。在一些實施例中，沿著y方向，圖案704（用於形成連接層108）的寬度W可以等於或大於圖案702的寬度。下文可以在用於形成立體記憶體裝置100的製造過程中描述應用圖案的順序。
根據一些實施例，圖2-圖6示出用以形成立體記憶體裝置100的製造過程，以及圖9示出製造過程的流程900。為了便於說明，圖7A和圖7B連同圖206一起被示出以描述製造過程。
在過程的開始處，在疊層結構中形成至少一個切口結構（操作步驟902）。圖2A和圖2B示出相應的結構200。
如圖在2A和圖2B中所示，切口結構114是在疊層結構111中形成的。疊層結構111可以具有在基底102之上形成的交錯的初始犧牲層133i和初始絕緣層134i的介電疊層。初始犧牲層133i可以用於隨後對導體層123的形成。初始絕緣層134i可以用於隨後對絕緣層124的形成。在一些實施例中，疊層結構111包括在疊層結構111的頂表面上的第一介電覆蓋層。立體記憶體裝置100可以包括用於形成溝道結構110的溝道區。溝道區可以包括多個源極區22和在鄰近源極區22之間的塊區21。
疊層結構111可以具有階梯結構。可以透過使用蝕刻遮罩（例如，在材料疊層之上的圖案化的光阻層）對包括多個交錯的犧牲材料層和絕緣材料層的材料疊層重複地進行蝕刻，來形成階梯結構。可以透過將犧牲材料的層和絕緣材料的層交替地沉積在基底102之上，來形成交錯的犧牲材料層和絕緣材料層，直到達到期望的數量的層為止。犧牲材料層和絕緣材料層可以具有相同或不同的厚度。在一些實施例中，犧牲材料層和在下面的絕緣材料層被稱為介電對。在一些實施例中，一個或多個介電對可以形成一個層次/階梯。在階梯結構的形成期間，光阻層被修剪（例如，從材料疊層的邊界、經常從所有方向遞增地和向內被蝕刻）以及用作為用於對材料疊層的被曝露部分進行蝕刻的蝕刻遮罩。所修剪的光阻的數量可以直接地與階梯的尺寸有關（例如，是決定性的）。可以使用適當的蝕刻（例如，各向同性乾式蝕刻，例如濕式蝕刻）來獲得對光阻層的修剪。可以連續地形成和修剪一個或多個光阻層，用於形成階梯結構。在對光阻層的修剪之後，可以使用適當的蝕刻劑來蝕刻各介電對，以移除犧牲材料層和在下面的絕緣材料層的一部分。所蝕刻的犧牲材料層和絕緣材料層可以形成初始犧牲層133i和初始絕緣層134i。然後可以移除光阻層。
絕緣材料層和犧牲材料層可以在隨後的閘極替換過程期間具有不同的蝕刻選擇性。在一些實施例中，絕緣材料層和犧牲材料層包括不同的材料。在一些實施例中，絕緣材料層包括氧化矽，以及對絕緣材料層的沉積包括化學氣相沉積（CVD）、原子層沉積（ALD）、物理氣相沉積（PVD）和濺射中的一者或多者。在一些實施例中，犧牲材料層包括氮化矽，以及對絕緣材料層的沉積包括化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和濺射中的一者或多者。在一些實施例中，對犧牲材料層和絕緣材料層的蝕刻包括一個或多個適當的異向性蝕刻製程，例如乾式蝕刻。
可以在形成切口結構114之前或之後在塊區21中形成多個溝道結構110。可以在形成導體層123之前形成溝道結構110。作為實施例，在形成切口結構114之前形成溝道結構110。為了形成溝道結構110，可以形成垂直地延伸穿過疊層結構111的多個溝道孔。在一些實施例中，多個溝道孔是穿過交錯的初始犧牲層133i和初始絕緣層134i來形成的。可以透過使用蝕刻遮罩（例如圖案化的光阻層）執行異向性蝕刻製程以移除疊層結構的部分並且曝露基底102，來形成多個溝道孔。在一些實施例中，沿著y方向在切口結構114的各側上形成至少一個溝道孔。在一些實施例中，在各塊區21中形成多個溝道孔。可以在各溝道孔的底部處形成凹陷區，以透過在基底102之上形成溝道孔的相同蝕刻製程和/或透過單獨的凹口蝕刻製程，來曝露基底102的頂部。在一些實施例中，在各溝道孔的底部處（例如，在凹陷區之上）形成半導體插塞。可以透過磊晶生長過程和/或沉積製程來形成半導體插塞。在一些實施例中，半導體插塞是透過磊晶生長來形成的，以及被稱為磊晶部分。可選地，可以執行凹口蝕刻（例如，乾式蝕刻和/或濕式蝕刻）以移除在溝道孔的側壁上的過量半導體材料，和/或控制在期望的位置處的磊晶部分的頂表面。在一些實施例中，磊晶部分的頂表面位於底部初始絕緣層134i的頂表面與底表面之間。
在一些實施例中，透過執行適當的蝕刻製程（例如，異向性蝕刻製程（例如，乾式蝕刻））和/或各向同性蝕刻製程（濕式蝕刻）來形成溝道孔。在一些實施例中，磊晶部分包括透過從基底102磊晶生長來形成的單晶矽。在一些實施例中，磊晶部分包括透過沉積製程形成的多晶矽。磊晶地生長的磊晶部分的形成可以包括但不限於氣相磊晶（VPE）、液相磊晶（LPE）、分子束磊晶（MPE）或其任何組合。所沉積的磊晶部分的形成可以包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）和/或原子層沉積(ALD)。
在一些實施例中，半導體溝道在溝道孔中的磊晶部分之上形成並且與該磊晶部分相接觸。半導體溝道可以包括具有記憶體膜（例如，包括阻擋層、儲存層和穿隧層）的溝道形成結構、在磊晶部分之上形成並且連接該磊晶部分的半導體層，和填滿溝道孔的其餘部分的介電核心。在一些實施例中，首先沉積記憶體膜以覆蓋溝道孔的側壁和磊晶部分的頂表面，以及然後將半導體層沉積在記憶體膜之上和磊晶部分上方。阻擋層、儲存層和穿隧層可以是隨後使用一種或多種薄膜沉積製程（例如原子層沉積(ALD)、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程或其任何組合）以這個順序來沉積的，以形成記憶體膜。然後可以使用一種或多種薄膜沉積製程（例如原子層沉積(ALD)、化學氣相沉積（CVD）、物理氣相沉積（PVD）、任何其它適當的製程或其任何組合）來在穿隧層上沉積半導體層。在一些實施例中，在對例如氧化矽的半導體層的沉積之後透過沉積介電材料來在溝道孔的剩餘空間中填充介電核心。
在一些實施例中，在各溝道孔的上部分中形成汲極結構。在一些實施例中，可以透過CMP、研磨、濕式蝕刻和/或乾式蝕刻來移除在疊層結構111的頂表面上和在各溝道孔的上部分中的記憶體膜、半導體層和介電核心的部分，以在溝道孔的上部分中形成凹陷部，以便半導體溝道的頂表面可以在第一介電覆蓋層的頂表面與底表面之間。然後可以透過經由一種或多種薄膜沉積製程（例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)、電鍍、無電鍍或其任何組合）將導電材料沉積到凹陷部中，來形成汲極結構。進而形成溝道結構110。隨後可以透過半導體溝道和控制導體層的交叉來形成多個記憶體單元。可選地，執行平面化製程（例如，乾式蝕刻/濕式蝕刻和/或CMP）以移除在疊層結構111的頂表面上的過量材料。
可以在源極區22中形成彼此分離的一個或多個切割開口（cut opening）。圖案706可以用於對切割開口進行圖案化。切割開口的深度可以等於切口結構114的厚度t。在一些實施例中，t是在兩個初始犧牲/絕緣層對與四個初始犧牲/絕緣層對的厚度之間的。t的值是基於立體記憶體裝置100的設計和/或製造來確定的，以及不應當被本發明內容的實施例限制。在一些實施例中，執行異向性蝕刻製程（例如乾式蝕刻）以移除疊層結構111的一部分，直到達到期望的厚度t為止。在一些實施例中，一個或多個選擇性蝕刻製程用於移除疊層結構111的部分，所以切割開口的底表面可以停止在沿著z方向的期望的位置處（例如，在期望的初始絕緣層134i或初始犧牲層133i的頂表面上）。
沉積適當的介電材料（例如氧化矽）以填滿切割開口並且形成相應的切口結構114。可以執行適當的沉積製程（例如化學氣相沉積（CVD）、原子層沉積(ALD)、物理氣相沉積（PVD）、濺射或其組合）以沉積介電材料。在一些實施例中，透過原子層沉積(ALD)來沉積切口結構114。可選地，執行平面化製程（例如，CMP和/或凹口蝕刻）以移除在疊層結構111之上的任何過量材料。
返回參考圖9，在形成切口結構之後，移除疊層結構的部分以形成縫隙結構和將縫隙結構劃分成多個縫隙開口的至少一個初始支撐結構（操作步驟904）。至少一個初始支撐結構均具有切口結構和在切口結構下面的交錯的多個犧牲部分和多個絕緣部分。圖3A和圖3B示出相應的結構300。
如圖3A和圖3B所示，由切口結構114曝露的在源極區22中的疊層結構111的部分被移除以形成縫隙結構116，該縫隙結構116曝露基底102。圖案702可以用於對縫隙結構116進行圖案化。也就是說，在源極區22中並且鄰近切口結構114的疊層結構111的部分被移除，以形成縫隙結構116。切口結構114和在下面的交錯的犧牲部分和絕緣部分224（例如，在對縫隙結構116的蝕刻之後初始犧牲層133i和初始絕緣層134i的剩餘部分）可以形成初始支撐結構。犧牲部分和絕緣部分224可以均與在鄰近塊區21中的相同層次的犧牲層和絕緣層124相接觸。一個或多個初始支撐結構可以將縫隙結構116分成多個縫隙開口，各縫隙開口曝露基底102和鄰近塊區21的交錯的犧牲層和絕緣層。沿著y方向，切口結構114的寬度d1可以小於縫隙結構116（或縫隙開口）的寬度d2。可以執行適當的異向性蝕刻製程（例如，乾式蝕刻）以形成縫隙結構116。
在一些實施例中，圖案702可以不用於對縫隙結構116進行圖案化，以及切口結構114可以用作蝕刻遮罩以移除疊層結構111的部分並且形成縫隙結構116。在這種情況下，寬度d1可以小於或等於寬度d2。
返回參考圖9，在形成初始支撐結構之後，利用導體部分和導體層來替代在各初始支撐結構中的犧牲部分和在各塊區中的犧牲層，形成至少一個支撐結構和多個儲存塊（操作步驟906）。圖3A和圖3B示出相應的結構300。
如圖3A和圖3B所示，利用多個導體部分223來替代在各初始支撐結構中的犧牲部分。利用多個導體層123來替代在各塊區21中的犧牲層（返回參考圖1C和圖1D）。可以執行各向同性蝕刻製程（例如，濕式蝕刻）以穿過縫隙結構116移除犧牲部分和犧牲層。可以透過移除犧牲層來在各塊區21中形成多個橫向凹陷部，以及可以透過移除犧牲部分，來在各初始支撐結構中形成多個凹陷部分。然後導體材料可以被沉積以填滿橫向凹陷部和凹陷部分，形成在各塊區中的多個導體層123，和在各初始支撐結構中的多個導體部分223。因此，可以形成具有多個交錯的導體部分223和絕緣部分224的部分疊層221。可以形成具有切口結構114和在下面的部分疊層221的支撐結構220。可選地，間隔體層225被形成為圍繞交錯的導體部分223和絕緣部分224，進一步使導體部分223與隨後形成的源極結構隔離。在一些實施例中，導體材料和間隔體層225均是透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和濺射中的至少一者來沉積的。
返回參考圖9，在形成支撐結構和導體層之後，在縫隙結構中形成源極結構（操作步驟908）。圖4A和圖4B示出相應的結構400。
如圖4A和圖4B所示，在縫隙結構116中形成源極結構。源極結構可以包括在縫隙結構116的各縫隙開口中的絕緣結構和在各絕緣結構中的源極接觸部104。可選地，在形成源極結構之前，將黏著層（未示出）沉積在支撐結構220的頂表面和側壁之上。在一些實施例中，絕緣結構包括氧化矽，以及源極接觸部104包括多晶矽。絕緣結構和源極接觸部104可以均是透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和濺射中的一者或多者來沉積的。可以在絕緣結構上執行凹口蝕刻製程以曝露基底102，所以各自的源極接觸部104可以與基底102相接觸。可選地，在沉積黏著層之前，執行凹口蝕刻製程、乾式蝕刻和/或濕式蝕刻以移除源極接觸部104的過量材料。在一些實施例中，黏著層包括TiN並且是透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)、電鍍和濺射中的一者或多者來沉積的。可選地，執行平面化製程（例如，CMP和/或凹口蝕刻）以移除在各源極結構之上的任何過量材料。
返回參考圖9，在形成源極結構之後，在源極結構之上形成覆蓋層（操作步驟910）。圖5A和圖5B示出相應的結構500。
如圖5A和圖5B所示，在各源極結構之上形成覆蓋層115。可以基於對隨後形成的連接層108的覆蓋來確定由覆蓋層115覆蓋的面積。在一些實施例中，由覆蓋層115覆蓋的面積可以大於連接層108的面積，以使連接層108與除了源極接觸部104以外的疊層結構111的其它部分絕緣。覆蓋層115可以部分地或全部覆蓋在下面的源極結構。在一些實施例中，覆蓋層115沿著x方向和y方向完全覆蓋在下面的源極結構。在一些實施例中，覆蓋層115可以部分地覆蓋塊區21。覆蓋層115和第一介電覆蓋層（未在圖5A和圖5B中示出）可以形成介電覆蓋層125。在一些實施例中，覆蓋層115包括氧化矽並且是透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和濺射中的一者或多者來沉積的。
返回參考圖9，在形成覆蓋層之後，在覆蓋層中形成連接層，連接層與至少兩個源極接觸部相接觸並且導電地連接到至少兩個源極（操作步驟912）。圖6A和圖6B示出相應的結構600。
如圖6A和圖6B所示，在覆蓋層115（或介電覆蓋層125）中形成連接層108。連接層108可以與至少兩個源極接觸部104相接觸並且導電地連接到至少兩個源極接觸部104。在一些實施例中，覆蓋層115被圖案化以形成曝露至少兩個源極接觸部104的開口。圖案704可以用於對開口進行圖案化。在一些實施例中，開口曝露各自的源極結構的所有源極接觸部104。沿著y方向，開口的寬度（例如，對應於連接層108的寬度d3）可以大於所覆蓋的源極接觸部104的寬度d2，如返回參考圖1D的。在沉積連接層108之前，在被曝露的源極接觸部104之上沉積黏著層，例如，TiN。然後沉積適當的導電材料以填滿開口，形成連接層108。可選地，執行平面化製程（例如，CMP和/或凹口蝕刻）以移除在連接層108之上的任何過量材料。
在一些實施例中，透過適當的蝕刻製程（例如，乾式蝕刻和/或濕式蝕刻）來形成開口。在一些實施例中，導電材料包括鎢，並且是透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和濺射中的一者或多者來沉積的。在一些實施例中，透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)和濺射中的一者或多者來沉積黏著層。
在一些實施例中，立體記憶體裝置包括在基底之上的儲存疊層、多個溝道結構和源極結構。儲存疊層包括交錯的多個導體層和多個絕緣層。多個溝道結構在儲存疊層中垂直地延伸。源極結構在儲存疊層中延伸。源極結構包括多個源極接觸部，各源極接觸部在各自的絕緣結構中。多個源極接觸部中的至少兩個源極接觸部彼此互相接觸並且互相導電地連接。
在一些實施例中，多個源極接觸部中的至少兩個源極接觸部透過連接層彼此相接觸並且互相導電地連接。連接層可以是導電層並且與多個源極接觸部中的至少兩個源極接觸部中的各源極接觸部相接觸。
在一些實施例中，連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，連接層位於多個源極接觸部中的至少兩個源極接觸部的各源極接觸部之上。
在一些實施例中，立體記憶體裝置進一步包括在源極結構之上的覆蓋層。連接層可以在覆蓋層中，並且覆蓋層可以使連接層與在鄰近儲存塊中的多個導體層絕緣。
在一些實施例中，連接層在多個源極接觸部中的各源極接觸部之上並且與多個源極接觸部中的各源極接觸部相接觸。
在一些實施例中，沿著與源極結構延伸所沿著的另一橫向方向垂直的橫向方向，連接層的寬度等於或大於源極結構的寬度。
在一些實施例中，多個源極接觸部包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，源極結構進一步包括至少一個支撐結構，各支撐結構在一對鄰近源極接觸部之間。至少一個支撐結構可以與鄰近源極結構的儲存塊相接觸。
在一些實施例中，至少一個支撐結構均包括在交錯的多個導體部分和多個絕緣部分之上的切口結構。多個導體部分中的各導體部分可以與在鄰近於源極結構的儲存塊中的相應的導體層相接觸。多個絕緣部分中的各絕緣部分可以與在鄰近於源極結構的儲存塊中的相應的絕緣層相接觸。
在一些實施例中，至少一個支撐結構均包括與交錯的多個導體部分和絕緣部分相接觸的間隔體層。
在一些實施例中，切口結構包括氧化矽。
在一些實施例中，切口結構的厚度在交錯的兩個導體層和兩個絕緣層與交錯的四個導體層和四個絕緣層之間。在一些實施例中，沿著與源極結構延伸所沿著的另一橫向方向垂直的橫向方向，切口結構的寬度等於或小於源極結構的寬度。
在一些實施例中，立體記憶體裝置進一步包括在多個源極接觸部中的至少兩個源極接觸部的絕緣結構與支撐結構之間以及在多個源極接觸部中的至少兩個源極接觸部與連接層之間的黏著層。
在一些實施例中，黏著層包括氮化鈦。
在一些實施例中，多個溝道結構均包括與基底相接觸並且導電地連接到基底的磊晶部分、與磊晶部分相接觸並且導電地連接到磊晶部分的半導體溝道和與半導體溝道相接觸並且導電地連接到半導體溝道的汲極結構。
在一些實施例中，連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，連接層位於多個源極接觸部中的至少兩個源極接觸部的各源極接觸部之上。
在一些實施例中，立體記憶體裝置進一步包括在多個源極接觸部中的至少兩個源極接觸部之上的覆蓋層。各自的連接層可以在覆蓋層中，並且覆蓋層可以使各自的連接層與在鄰近儲存塊中的多個導體層絕緣。
在一些實施例中，各自的連接層在多個各自的源極接觸部中的各源極接觸部之上並且與多個各自的源極接觸部中的各源極接觸部相接觸。
在一些實施例中，沿著垂直於橫向方向的另一橫向方向，連接層的寬度等於或大於源極結構的寬度。
在一些實施例中，多個源極接觸部包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，多個支撐結構均包括在交錯的多個導體部分和多個絕緣部分之上的切口結構。多個導體部分中的各導體部分可以與在鄰近於各自的源極結構的儲存塊中的相應的導體層相接觸。多個絕緣部分中的各絕緣部分可以與在鄰近於各自的源極結構的儲存塊中的相應的絕緣層相接觸。
在一些實施例中，多個支撐結構中的各支撐結構進一步包括圍繞交錯的多個導體部分和絕緣部分的間隔體層。
在一些實施例中，切口結構包括氧化矽。
在一些實施例中，切口結構的厚度在交錯的兩個導體層和兩個絕緣層與交錯的四個導體層和四個絕緣層之間。在一些實施例中，沿著與源極結構延伸所沿著的另一橫向方向垂直的橫向方向，切口結構的寬度等於或小於源極結構的寬度。
在一些實施例中，立體記憶體裝置進一步包括在多個源極接觸部中的至少兩個源極接觸部與連接層之間以及在多個源極接觸部中的至少兩個源極接觸部與支撐結構之間的黏著層。
在一些實施例中，黏著層包括氮化鈦。
在一些實施例中，多個溝道結構均包括與基底相接觸並且導電地連接到基底的磊晶部分、與磊晶部分相接觸並且導電地連接到磊晶部分的半導體溝道和與半導體溝道相接觸並且導電地連接到半導體溝道的汲極結構。
在一些實施例中，立體記憶體裝置包括在基底之上的儲存疊層、多個溝道結構和多個源極結構。儲存疊層可以包括交錯的多個導體層和多個絕緣層。多個溝道結構在儲存疊層中垂直地延伸，以及多個源極結構可以在儲存疊層中沿著橫向方向平行地延伸。多個源極結構可以均包括：多個源極接觸部，各源極接觸部在各自的絕緣結構中；多個支撐結構，各支撐結構沿著橫向方向與鄰近絕緣結構相接觸；以及與多個源極接觸部中的至少兩個源極接觸部相接觸並且導電地連接到該至少兩個源極接觸部的連接層。
在一些實施例中，多個源極接觸部中的至少兩個源極接觸部透過連接層彼此相接觸並且互相導電地連接。連接層可以是導電層並且與多個源極接觸部中的至少兩個源極接觸部中的各源極接觸部相接觸。
在一些實施例中，連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，連接層位於多個源極接觸部中的至少兩個源極接觸部的各源極接觸部之上。
在一些實施例中，立體記憶體裝置進一步包括在源極結構之上的覆蓋層。連接層可以在覆蓋層中，並且覆蓋層可以使連接層與在鄰近儲存塊中的多個導體層絕緣。
在一些實施例中，連接層在多個源極接觸部中的各源極接觸部之上並且與多個源極接觸部中的各源極接觸部相接觸。
在一些實施例中，沿著與源極結構延伸所沿著的另一橫向方向垂直的橫向方向，連接層的寬度等於或大於源極結構的寬度。
在一些實施例中，多個源極接觸部包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，源極結構進一步包括至少一個支撐結構，各支撐結構在一對鄰近源極接觸部之間。至少一個支撐結構可以與鄰近源極結構的儲存塊相接觸。
在一些實施例中，至少一個支撐結構均包括在交錯的多個導體部分和多個絕緣部分之上的切口結構。多個導體部分中的各導體部分可以與在鄰近於源極結構的儲存塊中的相應的導體層相接觸。多個絕緣部分中的各絕緣部分可以與在鄰近於源極結構的儲存塊中的相應的絕緣層相接觸。
在一些實施例中，至少一個支撐結構均包括與交錯的多個導體部分和絕緣部分相接觸的間隔體層。
在一些實施例中，切口結構包括氧化矽。
在一些實施例中，切口結構的厚度在交錯的兩個導體層和兩個絕緣層與交錯的四個導體層和四個絕緣層之間。在一些實施例中，沿著與源極結構延伸所沿著的另一橫向方向垂直的橫向方向，切口結構的寬度等於或小於源極結構的寬度。
在一些實施例中，立體記憶體裝置進一步包括在多個源極接觸部中的至少兩個源極接觸部的絕緣結構與支撐結構之間以及在多個源極接觸部中的至少兩個源極接觸部與連接層之間的黏著層。
在一些實施例中，黏著層包括氮化鈦。
在一些實施例中，多個溝道結構均包括與基底相接觸並且導電地連接到基底的磊晶部分、與磊晶部分相接觸並且導電地連接到磊晶部分的半導體溝道和與半導體溝道相接觸並且導電地連接到半導體溝道的汲極結構。
在一些實施例中，連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，連接層位於多個源極接觸部中的至少兩個源極接觸部的各源極接觸部之上。
在一些實施例中，立體記憶體裝置進一步包括在多個源極接觸部中的至少兩個源極接觸部之上的覆蓋層。各自的連接層可以在覆蓋層中，並且覆蓋層可以使各自的連接層與在鄰近儲存塊中的多個導體層絕緣。
在一些實施例中，各自的連接層在多個各自的源極接觸部中的各源極接觸部之上並且與多個各自的源極接觸部中的各源極接觸部相接觸。
在一些實施例中，沿著垂直於橫向方向的另一橫向方向，連接層的寬度等於或大於源極結構的寬度。
在一些實施例中，多個源極接觸部包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，多個支撐結構均包括在交錯的多個導體部分和多個絕緣部分之上的切口結構。多個導體部分中的各導體部分可以與在鄰近於各自的源極結構的儲存塊中的相應的導體層相接觸。多個絕緣部分中的各絕緣部分可以與在鄰近於各自的源極結構的儲存塊中的相應的絕緣層相接觸。
在一些實施例中，多個支撐結構中的各支撐結構進一步包括圍繞交錯的多個導體部分和絕緣部分的間隔體層。
在一些實施例中，切口結構包括氧化矽。
在一些實施例中，切口結構的厚度在交錯的兩個導體層和兩個絕緣層與交錯的四個導體層和四個絕緣層之間。在一些實施例中，沿著與源極結構延伸所沿著的另一橫向方向垂直的橫向方向，切口結構的寬度等於或小於源極結構的寬度。
在一些實施例中，立體記憶體裝置進一步包括在多個源極接觸部中的至少兩個源極接觸部與連接層之間以及在多個源極接觸部中的至少兩個源極接觸部與支撐結構之間的黏著層。
在一些實施例中，黏著層包括氮化鈦。
在一些實施例中，多個溝道結構均包括與基底相接觸並且導電地連接到基底的磊晶部分、與磊晶部分相接觸並且導電地連接到磊晶部分的半導體溝道和與半導體溝道相接觸並且導電地連接到半導體溝道的汲極結構。
在另一實施例中，用於形成立體記憶體裝置的方法包括以下操作步驟。首先，在疊層結構中形成切口結構，疊層結構包括交錯的多個初始犧牲層和多個初始絕緣層。將疊層結構的鄰近於切口結構的部分移除以形成縫隙結構和初始支撐結構。初始支撐結構可以將縫隙結構劃分成多個縫隙開口。穿過多個縫隙開口來形成多個導體部分以形成支撐結構。在多個縫隙開口中的各縫隙開口中形成源極接觸部。在源極基底之上形成覆蓋層。進一步在覆蓋層中形成連接層。連接層可以與在至少兩個縫隙開口中的源極接觸部相接觸並且導電地連接到源極接觸部。
在一些實施例中，形成切口結構包括：在疊層結構中形成切割開口以及沉積介電材料以填滿切割開口。
在一些實施例中，將疊層結構的鄰近於切口結構的部分移除以形成縫隙結構和初始支撐結構包括：沿著橫向方向將疊層結構的鄰近於切口結構的部分移除以形成曝露基底的縫隙結構，使得切口結構和交錯的多個犧牲部分和多個絕緣部分形成初始支撐結構。
在一些實施例中，形成多個導體部分包括：穿過多個縫隙開口將在初始支撐結構中的多個犧牲部分移除以形成多個凹陷部分。在一些實施例中，形成多個導體部分還包括沉積導體材料以填滿多個凹陷部分以形成多個導體部分。初始支撐部分可以形成支撐結構。
在一些實施例中，方法還包括：以形成多個導體部分的相同操作步驟來形成在疊層結構的多個塊部分中的多個導體層，使得多個塊部分與初始支撐結構相接觸。可以穿過經由多個縫隙開口將在多個塊部分中的多個犧牲層移除以形成多個橫向凹陷部，以及沉積導體材料以填滿多個橫向凹陷部以形成多個導體層，來形成多個導體層。
在一些實施例中，形成源極接觸部包括沉積鈷、鋁、銅、矽化物或多晶矽中的至少一者以填滿各自的縫隙開口。
在一些實施例中，方法還包括：在源極接觸部之前在縫隙開口中形成絕緣結構，使得絕緣結構曝露基底。
在一些實施例中，方法進一步包括：在絕緣結構與支撐結構之間沉積黏著層。
在一些實施例中，形成覆蓋層包括：沉積覆蓋材料層以覆蓋在至少兩個縫隙開口中的源極接觸部，以及將覆蓋材料層的部分移除以曝露在至少兩個縫隙開口中的源極接觸部。
在一些實施例中，形成覆蓋層包括：沉積覆蓋材料層以覆蓋在多個縫隙開口中的各縫隙開口中的源極接觸部，以及將覆蓋材料層的部分移除以曝露在多個縫隙開口中的各縫隙開口中的源極接觸部。
在一些實施例中，形成連接層包括：將導電材料沉積到覆蓋層的被移除部分中。
在一些實施例中，方法進一步包括：在至少兩個縫隙開口中的源極接觸部與連接層之間沉積另一黏著層。
對特定實施例的前述描述將如此揭露本領域技術人員可以透過應用在本領域的技能範圍內的知識針對各種應用（例如特定的實施例）來容易地進行修改和/或適應的本發明內容的一般性，而沒有過度的實驗、不背離本發明內容的一般概念。因此，基於本文給出的教導和指導，這樣的改造和修改意圖是在所公開的實施例的等效形式的含義和範圍內。應當理解的是，在本文中的短語或術語是出於描述而非限制的目的，使得本說明書的術語或短語是要由熟練的技術人員根據本教導和指導來解釋的。
上文已經借助於說明特定功能及其關係的實現方式的功能構建塊描述了本發明內容的實施例。在本文中為了方便描述，這些功能構建塊的邊界已經被任意限定。只要特定功能及其關係被適當地執行，可以限定另外的邊界。
概述和摘要章節可以闡述如發明人所設想的本發明內容的一個或多個但不是全部實施例性實施例，以及因此並不旨在以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應當由上述實施例性實施例中的任一者來限制，而是應當是僅根據以下申請專利範圍及其等效物來限定的。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
21:塊區 22:源極區 100:立體記憶體裝置 102:基底 104:源極接觸部 108:連接層 110:溝道結構 111:疊層結構 114:切口結構 115:覆蓋層 116:縫隙結構 123:導體層 124:絕緣層 125:介電覆蓋層 133i:初始犧牲層 134i:初始絕緣層 200:結構 220:支撐結構 221:疊層 223:導體部分 224:絕緣部分 225:間隔體層 300:結構 400:結構 500:結構 600:結構 700:圖案集 702:圖案 704:圖案 706:圖案 708:圖案 750:單元 802:基底 804:溝道結構 806-1:閘極線縫隙 806-2:閘極線縫隙 811:儲存塊 900:流程 902:操作步驟 904:操作步驟 906:操作步驟 908:操作步驟 910:操作步驟 912:操作步驟 D:直徑 D1:長度 D2:長度 W:寬度 W1:寬度 W2:寬度 d1:寬度 d2:寬度 d3:寬度 t:厚度
被合併在本文中並形成說明書的一部分的附圖示出本發明內容的實施例，以及連同說明書一起進一步用來解釋本發明內容的原理並使相關領域中的技術人員能夠製造並使用本發明內容。 圖1A示出根據本發明內容的一些實施例的具有減小的電阻的源極結構的實施例性立體記憶體裝置的平面圖。 圖1B示出根據本發明內容的一些實施例的在圖1A中沿著C-D方向示出的立體記憶體裝置的橫截面視圖。 圖1C示出根據本發明內容的一些實施例的在圖1A中沿著A-B方向示出的立體記憶體裝置的橫截面視圖。 圖1D示出根據本發明內容的一些實施例的在圖1A中沿著E-F方向示出的立體記憶體裝置的橫截面視圖。 圖2A示出根據本發明內容的一些實施例的在製造過程的一個階段的實施例性立體記憶體裝置的平面圖。 圖2B示出根據本發明內容的一些實施例的在圖2A中沿著C-D方向示出的立體記憶體裝置的橫截面視圖。 圖3A示出根據本發明內容的一些實施例的在製造過程的另一階段的實施例性立體記憶體裝置的平面圖。 圖3B示出根據本發明內容的一些實施例的在圖3A中沿著C-D方向示出的立體記憶體裝置的橫截面視圖。 圖4A示出根據本發明內容的一些實施例的在製造過程的另一階段的實施例性立體記憶體裝置的平面圖。 圖4B示出根據本發明內容的一些實施例的在圖4A中沿著C-D方向示出的立體記憶體裝置的橫截面視圖。 圖5A示出根據本發明內容的一些實施例的在製造過程的另一階段的實施例性立體記憶體裝置的平面圖。 圖5B示出根據本發明內容的一些實施例的在圖5A中沿著C-D方向示出的立體記憶體裝置的橫截面視圖。 圖6A示出根據本發明內容的一些實施例的在製造過程的另一階段的實施例性立體記憶體裝置的平面圖。 圖6B示出根據本發明內容的一些實施例的在圖6A中沿著C-D方向示出的立體記憶體裝置的橫截面視圖。 圖7A示出根據本發明內容的一些實施例的用於在用於形成立體記憶體裝置的製造過程中形成各種結構的實施例性圖案集的平面圖。 圖7B示出根據本發明內容的一些實施例的在圖7A中示出的圖案集的一部分的放大視圖。 圖8示出具有變形的閘極線縫隙（閘極線縫隙）的現有立體記憶體裝置的橫截面視圖。 圖9示出根據本發明內容的一些實施例的用於形成具有減小的電阻的源極結構的立體記憶體裝置的實施例性製造過程的流程圖。 將參考附圖描述本發明內容的實施例。
21:塊區
22:源極區
100:立體記憶體裝置
108:連接層
110:溝道結構
111:疊層結構
125:介電覆蓋層

Claims (20)

  1. 一種立體（3D）記憶體裝置，包括： 在一基底之上的一儲存疊層，所述儲存疊層包括交錯的多個導體層和多個絕緣層； 多個溝道結構，其在所述儲存疊層中垂直地延伸；以及 一源極結構，其在所述儲存疊層中延伸，其中，所述源極結構包括多個源極接觸部，各源極接觸部在各自的絕緣結構中，並且其中，所述多個源極接觸部中的至少兩個源極接觸部彼此相接觸，並且互相導電地連接。
  2. 根據申請專利範圍第1項所述的立體記憶體裝置，其中，所述多個源極接觸部中的所述至少兩個源極接觸部透過一連接層彼此相接觸，並且互相導電地連接，所述連接層是導電層，並且與所述多個源極接觸部中的所述至少兩個源極接觸部中的各源極接觸部相接觸。
  3. 根據申請專利範圍第1項所述的立體記憶體裝置，其中，所述連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
  4. 根據申請專利範圍第3項所述的立體記憶體裝置，其中，所述連接層位於所述多個源極接觸部中的所述至少兩個源極接觸部的各源極接觸部之上。
  5. 根據申請專利範圍第4項所述的立體記憶體裝置，還包括在所述源極結構之上的一覆蓋層，其中，所述連接層在所述覆蓋層中，以及所述覆蓋層使所述連接層與在鄰近儲存塊中的所述多個導體層絕緣。
  6. 根據申請專利範圍第5項所述的立體記憶體裝置，其中，所述連接層在所述多個源極接觸部中的各源極接觸部之上，並且與所述多個源極接觸部中的各源極接觸部相接觸。
  7. 根據申請專利範圍第6項所述的立體記憶體裝置，其中，沿著與所述源極結構延伸所沿著的另一橫向方向垂直的一橫向方向，所述連接層的寬度等於或大於所述源極結構的寬度。
  8. 根據申請專利範圍第1項所述的立體記憶體裝置，其中，所述多個源極接觸部包括鈷、鋁、銅、矽化物或多晶矽中的至少一者。
  9. 根據申請專利範圍第1項所述的立體記憶體裝置，其中，所述源極結構還包括至少一個支撐結構，各支撐結構在一對相鄰的源極接觸部之間，並且其中所述至少一個支撐結構與相鄰於所述源極結構的一儲存塊相接觸，並且其中所述至少一個支撐結構均包括在交錯的多個導體部分和多個絕緣部分之上的一切口結構，所述多個導體部分中的各導體部分與在鄰近於所述源極結構的所述儲存塊中的相應的導體層相接觸，所述多個絕緣部分中的各絕緣部分與在鄰近於所述源極結構的所述儲存塊中的相應的絕緣層相接觸，所述切口結構包括氧化矽。
  10. 根據申請專利範圍第9項所述的立體記憶體裝置，還包括一黏著層，所述黏著層在所述多個源極接觸部中的所述至少兩個源極接觸部的絕緣結構與所述支撐結構之間，以及在所述多個源極接觸部中的所述至少兩個源極接觸部與所述連接層之間，其中所述黏著層包括氮化鈦。
  11. 一種立體（3D）記憶體裝置，包括： 在一基底之上的一儲存疊層，所述儲存疊層包括交錯的多個導體層和多個絕緣層； 多個溝道結構，其在所述儲存疊層中垂直地延伸；以及 多個源極結構，其在所述儲存疊層中沿著一橫向方向平行地延伸，其中，所述多個源極結構均包括： 多個源極接觸部，各源極接觸部在各自的一絕緣結構中， 多個支撐結構，各支撐結構沿著所述橫向方向與鄰近絕緣結構相接觸，以及 一連接層，其與所述多個源極接觸部中的至少兩個源極接觸部相接觸，並且導電地連接到所述多個源極接觸部中的至少兩個源極接觸部。
  12. 根據申請專利範圍第11項所述的立體記憶體裝置，其中，所述連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者；並且所述多個源極接觸部包括鈷、鋁、銅、矽化物或多晶矽中的至少一者。
  13. 根據申請專利範圍第12項所述的立體記憶體裝置，還包括在所述多個源極接觸部中的所述至少兩個源極接觸部之上的一覆蓋層，其中，各自的連接層在所述覆蓋層中，以及所述覆蓋層使各自的連接層與在鄰近儲存塊中的所述多個導體層絕緣。
  14. 根據申請專利範圍第13項所述的立體記憶體裝置，其中，各自的連接層在多個各自的源極接觸部中的各源極接觸部之上，並且與多個各自的源極接觸部中的各源極接觸部相接觸，並且沿著與所述橫向方向垂直的另一橫向方向，所述連接層的寬度等於或大於所述源極結構的寬度。
  15. 一種用於形成立體（3D）記憶體裝置的方法，包括： 在一疊層結構中形成一切口結構，所述疊層結構包括交錯的多個初始犧牲層和多個初始絕緣層； 將所述疊層結構的鄰近於所述切口結構的部分移除，以形成一縫隙結構和一初始支撐結構，所述初始支撐結構將所述縫隙結構劃分成多個縫隙開口； 穿過所述多個縫隙開口形成多個導體部分以形成一支撐結構； 在所述多個縫隙開口中的各縫隙開口中形成一源極接觸部； 在所述源極接觸部之上形成一覆蓋層；以及 在所述覆蓋層中形成一連接層，所述連接層與在至少兩個縫隙開口中的源極接觸部相接觸，並且導電地連接到在至少兩個縫隙開口中的源極接觸部。
  16. 根據申請專利範圍第15項所述的方法，其中，形成所述切口結構包括： 在所述疊層結構中形成一切割開口；以及 沉積一介電材料以填滿所述切割開口。
  17. 根據申請專利範圍第16項所述的方法，其中，將所述疊層結構的鄰近於所述切口結構的所述部分移除，以形成所述縫隙結構和所述初始支撐結構包括： 沿著所述橫向方向將所述疊層結構的鄰近於所述切口結構的部分移除，以形成曝露所述基底的所述縫隙結構，使得所述切口結構和交錯的多個犧牲部分和多個絕緣部分形成所述初始支撐結構。
  18. 根據申請專利範圍第17項所述的方法，其中，形成所述多個導體部分包括： 穿過所述多個縫隙開口將在所述初始支撐結構中的所述多個犧牲部分移除，以形成多個凹陷部分；以及 沉積一導體材料以填滿所述多個凹陷部分，以形成所述多個導體部分，所述初始支撐部分形成所述支撐結構。
  19. 根據申請專利範圍第18項所述的方法，其中，形成所述源極接觸部包括沉積鈷、鋁、銅、矽化物或多晶矽中的至少一者，以填滿各自的縫隙開口。
  20. 根據申請專利範圍第19項所述的方法，其中，形成所述覆蓋層包括： 沉積一覆蓋材料層以覆蓋在所述至少兩個縫隙開口中的所述源極接觸部，並且移除所述覆蓋材料層的部分，以曝露在所述至少兩個縫隙開口中的所述源極接觸部；以及 形成所述連接層包括將一導電材料沉積到所述覆蓋層的被移除的部分中。
TW108136968A 2019-08-13 2019-10-15 具有源極結構的立體記憶裝置和其形成方法 TWI717861B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2019/100349 WO2021026755A1 (en) 2019-08-13 2019-08-13 Three-dimensional memory device with source structure and methods for forming the same
WOPCT/CN2019/100349 2019-08-13

Publications (2)

Publication Number Publication Date
TWI717861B TWI717861B (zh) 2021-02-01
TW202107629A true TW202107629A (zh) 2021-02-16

Family

ID=68927588

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108136968A TWI717861B (zh) 2019-08-13 2019-10-15 具有源極結構的立體記憶裝置和其形成方法

Country Status (6)

Country Link
US (1) US11101286B2 (zh)
JP (1) JP7394878B2 (zh)
KR (1) KR20220002438A (zh)
CN (1) CN110622310B (zh)
TW (1) TWI717861B (zh)
WO (1) WO2021026755A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622309A (zh) 2019-08-13 2019-12-27 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
EP3921868B1 (en) 2019-08-13 2024-01-31 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
JP7394878B2 (ja) 2019-08-13 2023-12-08 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN110770904B (zh) * 2019-08-30 2021-08-13 长江存储科技有限责任公司 具有由粘合层连接的源极触点的三维存储器件及其形成方法
CN111448660B (zh) 2020-03-02 2021-03-23 长江存储科技有限责任公司 具有源极结构的三维存储器件及其形成方法
CN113078164B (zh) * 2021-03-26 2022-04-15 长江存储科技有限责任公司 一种半导体器件

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113765B1 (ko) * 2010-12-31 2012-02-27 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR20130070150A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
WO2014089795A1 (zh) 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
KR101997269B1 (ko) * 2013-06-24 2019-07-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20150116995A (ko) 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
US9455263B2 (en) 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9425205B2 (en) * 2014-09-12 2016-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
TWI595601B (zh) * 2015-01-28 2017-08-11 旺宏電子股份有限公司 記憶體元件及其製作方法
US9401369B1 (en) * 2015-02-17 2016-07-26 Macronix International Co., Ltd. Memory device and method for fabricating the same
US9443868B1 (en) * 2015-03-19 2016-09-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
KR20160138765A (ko) 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 슬리밍 구조물을 포함하는 반도체 메모리 장치
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102581032B1 (ko) 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102475454B1 (ko) 2016-01-08 2022-12-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN107958909B (zh) 2016-10-17 2020-09-22 中芯国际集成电路制造(北京)有限公司 闪存器件及其制造方法
US10020363B2 (en) 2016-11-03 2018-07-10 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
IT201700019392A1 (it) * 2017-02-21 2018-08-21 Sabrina Barbato Dispositivo di memoria 3d
CN109935593B (zh) * 2017-03-08 2021-09-28 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN109003983B (zh) 2018-07-19 2020-11-13 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109690775B (zh) * 2018-12-07 2019-10-01 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109742083B (zh) 2019-01-02 2021-08-31 长江存储科技有限责任公司 三维存储器及其制造方法
CN109844949B (zh) 2019-01-18 2020-09-25 长江存储科技有限责任公司 三维存储器件的源极接触结构及该存储器件的制造方法
CN111430366B (zh) * 2019-02-26 2021-02-09 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110112134B (zh) 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110211965B (zh) 2019-06-17 2020-06-23 长江存储科技有限责任公司 3d nand存储器及其形成方法
US11043455B2 (en) * 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
EP3921868B1 (en) 2019-08-13 2024-01-31 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
JP7394878B2 (ja) 2019-08-13 2023-12-08 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
WO2021035739A1 (en) 2019-08-30 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by adhesion layer and forming methods thereof

Also Published As

Publication number Publication date
CN110622310A (zh) 2019-12-27
JP7394878B2 (ja) 2023-12-08
CN110622310B (zh) 2021-05-25
JP2022534943A (ja) 2022-08-04
WO2021026755A1 (en) 2021-02-18
KR20220002438A (ko) 2022-01-06
US20210050366A1 (en) 2021-02-18
TWI717861B (zh) 2021-02-01
US11101286B2 (en) 2021-08-24

Similar Documents

Publication Publication Date Title
TWI727459B (zh) 三維記憶裝置以及用於形成三維記憶裝置的方法
TWI710059B (zh) 具有在閘極線縫隙中的支撐結構的三維記憶體元件和其形成方法
TWI704602B (zh) 具有源極結構的三維記憶體裝置和用於形成三維記憶體裝置的方法
US11716850B2 (en) Three-dimensional memory device with support structures in gate line slits and methods for forming the same
TWI738376B (zh) 具有汲極選擇閘切割結構的三維記憶體裝置及其形成方法
TWI725633B (zh) 三維記憶裝置以及用於形成三維記憶裝置的方法
TWI717861B (zh) 具有源極結構的立體記憶裝置和其形成方法
TWI706544B (zh) 具有由黏合層連接的源極接觸的立體記憶體元件及其形成方法
TWI722611B (zh) 具有源極結構的三維記憶體裝置和其形成方法
TWI791131B (zh) 不具有閘極線縫隙的三維記憶體裝置及用於形成其的方法
TWI706516B (zh) 三維記憶體元件及其形成方法
TWI726688B (zh) 具有源極結構的三維記憶體元件及其形成方法