KR20130070150A - 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법 - Google Patents
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Abstract
3차원 비휘발성 메모리 소자는 기판 상에 적층된 채널막들을 포함하고, 각 채널막마다 웰 영역을 포함하는 채널구조물들; 상기 채널구조물들의 사이에 위치된 수직 게이트들; 및 상기 채널막들의 상기 웰 영역들과 접하면서 상기 채널구조물들과 교차되는 방향으로 확장된 웰 픽업라인을 포함한다. 따라서, 프로그램 속도가 향상되고 셀 전류가 증가하여 센싱 마진을 확보할 수 있다. 또한, 소스 라인과 소스 영역, 웰 픽업라인과 웰 영역의 콘택 저항이 감소되어 소거 속도가 향상된다.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 살펴보도록 한다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 사시도이다.
도 1에 도시된 바와 같이, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 제1방향(I-I')으로 평행하게 확장된 복수의 채널구조물들(C), 이웃한 채널구조물들(C) 사이에 위치되며 기판(10)으로부터 돌출된 복수의 수직 게이트들(14) 및 복수의 수직 게이트들(14)과 연결되며 제2방향(Ⅱ-Ⅱ')으로 평행하게 확장된 복수의 워드라인들(WL)을 포함한다.
여기서, 채널구조물들(C)은 기판(10)상에 교대로 적층된 복수의 층간절연막(11) 및 복수의 채널막(12)을 포함한다. 또한, 수직 게이트(14)와 채널구조물들(C) 사이에 터널절연막(13A), 전하트랩막(13B) 및 전하차단막(13C)이 개재된다.
이와 같은 구조에 의하면, 기판(10)과 수평으로 스트링이 배열되며, 복수의 스트링들이 기판(10) 상에 적층된다. 따라서, 2차원 구조의 메모리 소자에 비해 셀 집적도를 향상시킬 수 있다. 그러나, 메모리 소자 내에 웰 영역이 구비되지 않기 때문에, 메모리 소자의 구동 속도가 느리다는 문제점이 있다.
본 발명의 일 실시예는 웰 영역을 구비한 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자는 기판 상에 적층된 채널막들을 포함하고, 각 채널막마다 웰 영역을 포함하는 채널구조물들; 상기 채널구조물들의 사이에 위치된 수직 게이트들; 및 상기 채널막들의 상기 웰 영역들과 접하면서 상기 채널구조물들과 교차되는 방향으로 확장된 웰 픽업라인을 포함한다.
본 발명의 다른 실시예에 따른 메모리 시스템은 기판 상에 적층된 채널막들을 포함하고, 각 채널막마다 웰 영역을 포함하는 채널구조물들; 상기 채널구조물들의 사이에 위치된 수직 게이트들; 및 상기 채널막들의 상기 웰 영역들과 접하면서 상기 채널구조물들과 교차되는 방향으로 확장된 웰 픽업라인을 포함하는 3차원 비휘발성 메모리 소자; 및 상기 비휘발성 메모리 소자를 제어하기 위한 메모리 컨트롤러를 포함한다.
본 발명의 또 다른 실시예에 따른 3차원 비휘발성 메모리 소자 제조 방법은 기판 상에 교대로 적층된 채널막들 및 층간절연막들을 포함하고, 각 채널막마다 웰 영역을 포함하는 채널구조물들을 형성하는 단계; 상기 채널구조물들 사이에 위치된 수직 게이트들을 형성하는 단계; 및 상기 채널막들의 상기 웰 영역과 접하면서 상기 채널구조물과 교차되는 방향으로 확장되는 웰 픽업라인을 형성하는 단계를 포함한다.
3차원 비휘발성 메모리 소자는 각 채널막마다 웰 영역이 정의되고, 메모리 셀들 사이에 정션을 구비한다. 따라서, 프로그램 속도가 향상되고 셀 전류가 증가하여 센싱 마진을 확보할 수 있다. 또한, 소스 라인과 소스 영역, 웰 픽업라인과 웰 영역의 콘택 저항이 감소되어 소거 속도가 향상된다.
도 1은 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 구조를 설명하기 위한 사시도이다.
도 2a 내지 도 5b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 2a 내지 도 5b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 5b는 본 발명의 일 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 사시도를 나타내고, 각 번호의 b도는 a도의 A-A' 평면도를 나타낸다. 단, 도 5b는 도 5a의 상부 평면도를 나타낸다.
도 2a 및 도 2b에 도시된 바와 같이, 기판(20) 상에 층간절연막(21) 및 채널막(22)을 형성한다. 여기서, 층간절연막(21)은 산화막으로 형성될 수 있다. 채널막(22)은 폴리실리콘막 등의 반도체막으로 형성될 수 있으며, P타입의 불순물이 저농도로 도핑된 폴리실리콘막일 수 있다.
본 발명의 일 실시예에 따르면, 후속 공정들에 의해 기판(20) 상에 적층된 채널막들을 포함하는 채널 구조물들(C)이 형성되고, 채널 구조물들(C)의 측벽을 따라 메모리 셀들(MC)이 형성된다. 또한, 각 채널막마다 불순물이 도핑되어 웰 영역(W) 및 소스 영역(S)이 형성된다. 예를 들어, 웰 영역(W)은 채널구조물(C)에 포함된 각 채널막의 일측 끝단에 위치되고, 소스 영역(S)은 웰 영역(W)과 메모리 셀들이 형성될 영역(MC) 사이에 위치될 수 있다. 따라서, 본 도면에서는 설명의 편의를 위해 해당 구성들의 위치를 점선으로 나타내었다.
이어서, 채널막(22)의 일부에 불순물을 도핑하여 웰 영역(W)을 형성한다. 예를 들어, 채널막(22) 상에 채널막(22)의 일부를 오픈시키는 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 베리어로 불순물을 도핑하여 웰 영역(W)을 형성된다. 마스크 패턴은 채널막(22)의 웰 영역(W)이 형성될 부분은 오픈시키고, 소스 영역(S)이 형성될 부분 및 메모리 셀들(MC)이 형성될 부분은 덮도록 형성된다. 불순물 도핑은 이온 주입 공정, 플라즈마 도핑 공정 등으로 실시될 수 있다. 예를 들어, 보론(B) 등의 P타입 불순물을 도핑할 수 있으며, 이러한 경우, 저농도의 P타입 채널에 고농도의 P타입 웰 영역(W)이 정의된다. 즉, 웰 영역(W)은 채널막(22)과 동일한 타입의 불순물을 포함하되 더 높은 농도로 포함하도록 형성된다.
도 3a 및 도 3b에 도시된 바와 같이, 층간절연막(21) 형성, 채널막(22) 형성 및 웰 영역(W) 형성 과정을 수회 반복한다. 즉, 층간절연막들(21) 및 채널막들(22)을 교대로 형성하되, 채널막(22)의 형성시마다 채널막(22)의 일부에 불순물을 도핑하여 웰 영역(W)을 형성한다.
이때, 적층하고자하는 스트링의 개수만큼 층간절연막들(21) 및 채널막들(22)을 교대로 형성한 후, 적층된 층간절연막들(21) 및 채널막들(22)을 식각하여 일 방향으로 평행하게 확장된 채널구조물들(C)을 형성한다. 이로써, 기판(20) 상에 적층된 채널막들(22A)을 포함하고, 각 채널막(22A)마다 웰 영역(W)을 포함하는 채널구조물들(C)이 형성된다. 여기서, 적층된 채널막들(22A) 사이에는 층간절연막(21A)이 개재된다.
참고적으로, 채널구조물들(C)을 형성한 후에 채널막들(22A)의 웰 영역들(W)을 동시에 형성하는 것 또한 가능하다. 예를 들어, 층간절연막들(21) 및 채널막들(22)을 교대로 형성하고, 이들을 식각하여 채널구조물들(C)을 형성한 후에, 웰 영역(W)을 오픈시키는 마스크 패턴을 형성한다. 이어서, 마스크 패턴을 베리어로 이용한 틸팅 이온 주입 공정 또는 플라즈마 도핑 공정에 의해, 노출된 채널막들(22A)에 불순물을 도핑한다. 이를 통해, 다층의 채널막들(22A)의 웰 영역(W)을 동시에 형성할 수 있다.
이때, 각 채널구조물들(C)의 측벽에 노출된 채널막들(22A)에 불순물을 도핑하여 웰 영역들(W)을 형성하므로, 채널막들(22)의 중심부까지 불순물이 충분히 도핑될 수 있도록 불순물 도핑 공정의 조건을 조절한다. 예를 들어, 틸팅 이온 주입 공정의 불순물 주입 각도,
도 4a 및 도 4b에 도시된 바와 같이, 채널구조물들(C)이 형성된 결과물의 전면을 따라 메모리막(23)을 형성한다. 메모리막(23)은 전하를 주입/방출하여 데이터를 저장하기 위한 것이다. 예를 들어, 메모리막(23)은 터널절연막, 전하트랩막 및 전하차단막을 포함한다.
이어서, 메모리막(23) 상에 도전막(24)을 형성한다. 이때, 도전막(24)은 채널구조물들(C) 사이의 공간이 완전히 매립되고 채널구조물의(C) 상부에도 형성되도록 충분한 두께로 형성된다. 이어서, 도전막(24) 상에 채널구조물(C)과 교차되는 방향으로 평행하게 확장되는 라인 형태의 마스크 패턴(미도시됨)을 형성한 후, 이를 식각베리어로 도전막(24) 및 메모리막(23)을 식각한다.
이를 통해, 채널구조물들(C) 사이에 위치된 수직 게이트 및 수직 게이트들을 연결시키면서 채널구조물들(C)과 교차되는 방향으로 확장되는 워드라인들(WL)이 형성된다. 여기서, 워드라인들(WL)과 채널구조물들(C) 사이에는 메모리막(23)이 개재된다. 이로써, 채널 구조물들(C)의 측벽을 따라 메모리 셀들(MC)이 형성된다.
이어서, 워드라인들(WL)이 형성된 결과물 상에 정션 및 소스 영역 형성용 마스크 패턴(25)을 형성한다. 예를 들어, 포토레지스트로 형성될 수 있다. 마스크 패턴(25)은 후속 불순물 도핑 공정시, 웰 영역(W)에 불순물이 도핑되는 것을 방지하기 위한 것으로, 웰 영역(W)을 전부 덮도록 충분한 면적으로 형성된다. 또한, 마스크 패턴(25)은 소스 영역(S) 및 메모리 셀들이 형성될 영역(MC)은 전부 노출시킨다.
이어서, 마스크 패턴(25) 및 워드라인들(WL) 사이로 노출된 채널막들(22A)에 불순물을 도핑한다. 예를 들어, 인(P), 아세닉(As) 등의 N타입 불순물을 도핑할 수 있으며, 이러한 경우, P타입의 채널막(22A)에 N타입의 정션들(26) 및 N타입의 소스 영역(S)이 형성된다.
이때, 채널구조물들(C)의 양 측벽에 노출된 채널막들(22A)의 측벽에 불순물이 도핑되어 정션들(26) 및 소스 영역들(S)이 형성된다. 여기서, 정션들(26)은 수직 게이트들(24) 사이로 노출된 각 채널막들(22A) 내에 형성되고, 소스 영역들(S)은 각 채널막들(22A)의 일부에 형성된다. 예를 들어, 소스 영역들(S)은 워드라인들(WL)과 웰 영역(W) 사이에 형성될 수 있다.
불순물 도핑은 소정 각도로 기울여 이온을 주입하는 틸팅 이온 주입 공정, 플라즈마 도핑 공정 등으로 실시될 수 있다. 이때, 채널막들(22A)의 양 측벽 표면으로부터 불순물이 소정 깊이 도핑되는데, 정션들(26), 소스 영역(S) 및 웰 영역(W)이 상호 분리되도록 불순물 도핑 공정의 공정 조건을 조절한다.
도 5a 및 도 5b에 도시된 바와 같이, 마스크 패턴(25)을 제거한 후, 정션들(26)이 형성된 결과물 상에 층간절연막(미도시됨)을 형성한다. 여기서, 층간절연막은 산화막으로 형성될 수 있다.
이어서, 층간절연막을 식각하여 채널구조물들(C)의 소스 영역들(S)을 노출시키는 소스 라인용 트렌치 및 채널구조물들(C)의 웰 영역들(W)을 노출시키는 웰 픽업라인용 트렌치를 형성한다. 이어서, 소스 라인용 트렌치 및 웰 픽업라인용 트렌치 내에 도전막을 매립한다. 이로써, 채널구조물들(C)과 교차되는 방향으로 확장되며 각 채널막(22A)의 소스 영역(S)과 접하는 소스라인(SL) 및 채널구조물들(C)과 교차되는 방향으로 확장되며 각 채널막(22A)의 웰 영역(W)과 접하는 웰 픽업라인(Well_PL)이 형성된다.
여기서, 소스 라인(SL) 및 웰 픽업라인(Well_PL)은 워드라인(WL)과 유사한 구조를 갖는데, 채널구조물들(C) 사이에 위치된 수직 게이트부 및 수직 게이트부들을 연결시키는 라인부를 포함한다.
전술한 바와 같은 공정에 따르면, 기판(20) 상에 적층된 채널막들(22A)을 포함하고 각 채널막(22A)마다 소스 영역(S) 및 웰 영역(W)을 포함하는 채널구조물들(C), 채널구조물들(C) 사이에 위치된 수직 게이트들(24), 수직 게이트들(24) 사이의 채널막(22A) 내에 형성된 정션들(26), 채널막들(22A)의 소스 영역들(S)과 접하면서 채널구조물들(C)과 교차되는 방향으로 확장된 소스 라인들(SL) 및 채널막들(22A)의 웰 영역들(W)과 접하면서 채널구조물들(C)과 교차되는 방향으로 확장된 웰 픽업라인(Well_PL)을 포함하는 3차원 비휘발성 메모리 소자를 제조할 수 있다.
특히, 메모리 셀들의 소스 및 드레인 영역을 용이하게 형성할 수 있고, 기판(20) 상에 적층된 채널막들(22A)마다 소스 영역(S) 및 웰 영역(W)을 용이하게 형성할 수 있다. 따라서, 메모리 소자의 프로그램 속도가 향상되고 셀 전류가 증가하여 센싱 마진을 확보할 수 있다. 또한, 소스 라인과 소스 영역, 웰 픽업라인과 웰 영역의 콘택 저항이 감소되어 소거 속도가 향상된다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 도 2 내지 도 5b를 참조하여 설명된 패드 영역을 구비한 셀 어레이를 갖도록 구성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 6을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
20: 기판 21: 층간절연막
22: 채널막 23: 메모리막
24: 수직 게이트 25: 마스크 패턴
26: 정션 MC: 메모리 셀 영역
S: 소스 영역 W: 웰 영역
C: 채널구조물
22: 채널막 23: 메모리막
24: 수직 게이트 25: 마스크 패턴
26: 정션 MC: 메모리 셀 영역
S: 소스 영역 W: 웰 영역
C: 채널구조물
Claims (16)
- 기판 상에 적층된 채널막들을 포함하고, 각 채널막마다 웰 영역을 포함하는 채널구조물들;
상기 채널구조물들의 사이에 위치된 수직 게이트들; 및
상기 채널막들의 상기 웰 영역들과 접하면서 상기 채널구조물들과 교차되는 방향으로 확장된 웰 픽업라인
을 포함하는 3차원 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 수직 게이트들을 연결시키면서 상기 채널구조물들과 교차되는 방향으로 확장된 워드라인들; 및
상기 워드라인들과 상기 채널구조물들 사이에 개재된 메모리막
을 더 포함하는 3차원 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 수직 게이트들 사이로 노출된 상기 채널막들 내에 형성된 정션들
을 더 포함하는 3차원 비휘발성 메모리 소자.
- 제3항에 있어서,
상기 채널막들은 P타입의 불순물을 저농도로 포함하고, 상기 정션들은 N타입의 불순물을 포함하고, 상기 웰 영역들은 P타입의 불순물을 고농도로 포함하는
3차원 비휘발성 메모리 소자.
- 제1항에 있어서,
상기 각 채널막마다 형성된 소스 영역들; 및
상기 채널막들의 상기 소스 영역들과 접하면서, 상기 채널구조물들과 교차되는 방향으로 확장된 소스라인
을 더 포함하는 3차원 비휘발성 메모리 소자.
- 제5항에 있어서,
상기 채널막들은 P타입의 불순물을 저농도로 포함하고, 상기 소스 영역들은 N타입의 불순물을 포함하고, 상기 웰 영역은 P타입의 불순물을 고농도로 포함하는
3차원 비휘발성 메모리 소자.
- 기판 상에 적층된 채널막들을 포함하고, 각 채널막마다 웰 영역을 포함하는 채널구조물들; 상기 채널구조물들의 사이에 위치된 수직 게이트들; 및 상기 채널막들의 상기 웰 영역들과 접하면서 상기 채널구조물들과 교차되는 방향으로 확장된 웰 픽업라인을 포함하는 3차원 비휘발성 메모리 소자; 및
상기 비휘발성 메모리 소자를 제어하기 위한 메모리 컨트롤러
를 포함하는 메모리 시스템.
- 제7항에 있어서,
상기 수직 게이트들 사이로 노출된 상기 채널막들 내에 형성된 정션들
을 더 포함하는 메모리 시스템.
- 제7항에 있어서,
상기 각 채널막마다 형성된 소스 영역들; 및
상기 채널막들의 상기 소스 영역들과 접하면서, 상기 채널구조물들과 교차되는 방향으로 확장된 소스라인
을 더 포함하는 3차원 비휘발성 메모리 소자.
- 기판 상에 교대로 적층된 채널막들 및 층간절연막들을 포함하고, 각 채널막마다 웰 영역을 포함하는 채널구조물들을 형성하는 단계;
상기 채널구조물들 사이에 위치된 수직 게이트들을 형성하는 단계; 및
상기 채널막들의 상기 웰 영역과 접하면서 상기 채널구조물과 교차되는 방향으로 확장되는 웰 픽업라인을 형성하는 단계
을 포함하는 3차원 비휘발성 메모리 소자 제조 방법.
- 제10항에 있어서,
상기 기판 상에 층간절연막 및 채널막을 형성하고, 상기 채널막의 일부에 불순물을 도핑하여 웰 영역을 형성하는 과정을 수회 반복하는 단계; 및
상기 층간절연막들 및 상기 채널막들을 식각하여, 일 방향으로 평행하게 확장된 상기 채널구조물들을 형성하는 단계를 포함하는
3차원 비휘발성 메모리 소자 제조 방법.
- 제10항에 있어서,
상기 채널구조물들을 형성하는 단계는,
상기 기판 상에 층간절연막들 및 채널막들을 교대로 형성하는 단계;
상기 층간절연막들 및 상기 채널막들을 식각하여, 일 방향으로 평행하게 확장된 상기 채널구조물들을 형성하는 단계; 및
상기 채널구조물들에 포함된 상기 채널막들의 일부에 불순물을 도핑하여 각 채널막마다 웰 영역을 형성하는 단계를 포함하는
3차원 비휘발성 메모리 소자 제조 방법.
- 제10항에 있어서,
상기 수직 게이트들을 형성하는 단계는,
상기 채널구조물들의 전면을 따라 메모리막을 형성하는 단계;
상기 메모리막 상에 도전막을 형성하는 단계;
상기 도전막 및 상기 메모리막을 식각하여, 상기 수직 게이트들 및 상기 수직 게이트들을 연결시키면서 상기 채널구조물들과 교차되는 방향으로 확장된 워드라인들을 형성하는 단계를 포함하는
3차원 비휘발성 메모리 소자 제조 방법.
- 제10항에 있어서,
상기 수직 게이트들을 형성하는 단계 후에,
상기 채널구조물들의 웰 영역들을 덮는 마스크 패턴을 형성하는 단계; 및
상기 수직 게이트들 및 상기 마스트 패턴에 의해 노출된 상기 채널막들에 불순물을 도핑하여, 상기 채널막마다 수직 게이트들 사이에 위치된 정션들 및 상기 채널막들의 일부에 위치된 소스 영역들을 형성하는 단계
를 더 포함하는 3차원 비휘발성 메모리 소자 제조 방법.
- 제14항에 있어서,
상기 정션들 및 상기 소스 영역들을 형성하는 단계는,
틸팅 이온 주입 공정 또는 플라즈마 도핑 공정을 이용하여 실시되는
3차원 비휘발성 메모리 소자 제조 방법.
- 제14항에 있어서,
상기 채널막들의 상기 소스 영역들과 접하면서 상기 채널구조물들과 교차되는 방향으로 확장되는 소스 라인을 형성하는 단계
를 더 포함하는 3차원 비휘발성 메모리 소자 제조 방법.
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