KR101113765B1 - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 소스 라인보다 낮은 저항을 갖는 저저항부를 포함하는 기판; 상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 및 상기 복수의 채널층 측벽과 접하면서 하단이 상기 저저항부와 접하는 상기 소스 라인을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
한편, 비휘발성 메모리 장치는 소스 선택 트랜지스터, 메모리 셀 트랜지스터 및 드레인 선택 트랜지스터가 직렬로 연결된 스트링을 복수개 포함한다. 각 스트링의 일단은 대응하는 각 비트라인에 연결되고, 각 스트링의 타단은 하나의 소스 라인에 공통으로 연결된다.
그런데, 최근 하나의 소스 라인에 연결되는 스트링의 수가 급격히 증가하면서, 리드 동작시의 전류 증가로 인하여 소스 라인의 저항을 낮추는 것이 요구되고 있다.
본 발명이 해결하려는 과제는, 복수의 메모리 셀이 수직 방향으로 적층되어 집적도가 증가되면서 나아가 소스 라인의 저항을 감소시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 소스 라인보다 낮은 저항을 갖는 저저항부를 포함하는 기판; 상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 및 상기 복수의 채널층 측벽과 접하면서 하단이 상기 저저항부와 접하는 상기 소스 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 소스 라인보다 낮은 저항을 갖는 저저항부를 포함하는 기판을 제공하는 단계; 상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물을 형성하는 단계; 및 상기 복수의 채널층 측벽과 접하면서 하단이 상기 저저항부와 접하는 상기 소스 라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치는, 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 상기 복수의 채널층 측벽과 접하는 소스 라인; 상기 채널 구조물을 덮는 절연층; 상기 절연층 상의 금속 배선; 및 상기 절연층을 관통하여 상기 소스 라인과 상기 금속 배선을 연결시키는 콘택부를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물을 형성하는 단계; 상기 복수의 채널층 측벽과 접하는 소스 라인을 형성하는 단계; 상기 소스 라인을 포함하는 상기 채널 구조물 상에 절연층을 형성하는 단계; 상기 절연층을 관통하여 상기 소스 라인과 연결되는 콘택부를 형성하는 단계; 및 상기 절연층 상에 상기 콘택부와 연결되는 금속 배선을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 복수의 메모리 셀이 수직 방향으로 적층되어 집적도가 증가되면서 나아가 소스 라인의 저항을 감소시킬 수 있다.
도 1은 비휘발성 메모리 장치를 간략히 도시한 사시도이다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하에서는, 도 1을 참조하여 본 발명의 실시예들이 적용될 수 있는 3차원 구조의 비휘발성 메모리 장치의 기본적인 구조에 대하여 간략히 설명한 후, 도 2 내지 도 4를 참조하여 본 발명의 실시예들에 대하여 상세히 설명하기로 한다.
도 1은 비휘발성 메모리 장치를 간략히 도시한 사시도이다.
도 1을 참조하면, 비휘발성 메모리 장치는, 기판(100), 기판(100) 상에 배치되면서 제1 방향(A-A' 참조)으로 연장되는 채널 구조물(C), 채널 구조물(C)의 연장 방향과 교차하는 제2 방향(B-B' 참조)으로 연장되면서 채널 구조물(C)의 측벽, 보다 구체적으로는 채널 구조물(C)에 포함되는 복수의 채널층(120) 측벽과 접하는 워드라인(WL_0~WL_N), 소스 선택 라인(SSL) 및 소스 라인(SL), 채널 구조물(C)의 계단형 단부 상에 배치되면서 제2 방향으로 연장되는 드레인 선택 라인(DSL_0~DSL_N), 및 드레인 선택 라인(DSL_0~DSL_N) 상에 배치되면서 제1 방향으로 연장되는 비트라인(BL)을 포함한다.
기판(100)은 단결정 실리콘 기판일 수 있고, 웰(well), 절연층 등과 같이 요구되는 소정 구조물(미도시됨)을 포함할 수 있다.
채널 구조물(C)은 교대로 적층되는 층간 절연층(110) 및 채널층(120)을 포함할 수 있다. 층간 절연층(110)은 산화막 또는 질화막을 포함할 수 있다. 채널층(120)은 P 타입 또는 N 타입의 불순물이 도핑된 폴리실리콘막 또는 단결정 실리콘막일 수 있다. 채널 구조물(C)은 제1 방향으로 연장되면서 복수개가 배치될 수 있다. 이러한 복수개의 채널 구조물(C)은 제2 방향에서 서로 이격 분리되어 평행하게 배치될 수 있다. 채널 구조물(C)의 단부는 계단형 형상을 가질 수 있다.
워드라인(WL_0~WL_N)은 제2 방향으로 연장되면서 복수개가 배치될 수 있다. 이러한 워드라인(WL_0~WL_N)은 각각 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 제2 방향에서 서로 이격된 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖는다. 그에 따라, 상기 돌출된 부분은 후술하는 메모리막(130)을 사이에 두고 채널 구조물(C)의 측벽 특히, 제1 방향의 측벽과 접한다. 워드라인(WL_0~WL_N)은 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘 등의 반도체 물질이나 금속 물질을 포함할 수 있다.
상기 메모리막(130)은 워드라인(WL_0~WL_N)과 채널 구조물(C) 사이에 개재될 수 있으며, 워드라인(WL_0~WL_N)과 채널 구조물(C)을 전기적으로 절연시키면서 전하를 트랩하여 실질적으로 데이터를 저장하는 역할을 수행할 수 있다. 이러한 메모리막(130)은 터널 절연막, 전하 트랩막 및 전하 차단막의 3중막을 포함할 수 있다. 터널 절연막은 채널 구조물(C)과 인접한 쪽에 배치되고 예컨대 산화막일 수 있고, 전하 차단막은 워드라인(WL_0~WL_N)과 인접한 쪽에 배치되고 예컨대 질화막일 수 있고, 전하 트랩막은 터널 절연막과 전하 차단막의 사이에 배치되고 예컨대 산화막일 수 있다.
소스 선택 라인(SSL)은 워드라인(WL_0~WL_N)과 평행하게 제2 방향으로 연장되면서 워드라인(WL_0~WL_N) 일측에 배치되고, 그에 따라 워드라인(WL_0~WL_N)과 소스 라인(SL) 사이에 위치한다. 소스 선택 라인(SSL)은 워드라인(WL_0~WL_N)과 동일하게 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 제2 방향에서 서로 이격된 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 가질 수 있다. 그에 따라, 상기 돌출된 부분은 후술하는 게이트 절연막(140)을 사이에 두고 채널 구조물(C)의 측벽 특히, 제1 방향의 측벽과 접한다. 소스 선택 라인(SSL)은 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘 등의 반도체 물질이나 금속 물질을 포함할 수 있다.
상기 게이트 절연막(140)은 소스 선택 라인(SSL)과 채널 구조물(C) 사이에 개재될 수 있다.
소스 라인(SL)은 소스 선택 라인(SSL)과 평행하게 제2 방향으로 연장되면서 소스 선택 라인(SSL) 일측에 배치될 수 있다. 소스 라인(SL)의 예시적인 형상은 도 5a 및 도 5b에 도시하였다. 도 5a 및 도 5b는 소스 라인(SL)을 제1 방향의 단면을 기준으로 도시한 것으로서, 설명의 편의를 위하여 채널 구조물(C)을 점선으로 함께 도시하였다.
도 5a를 참조하면, 소스 라인(SL)은 워드라인(WL_0~WL_N) 또는 소스 선택 라인(SSL)과 실질적으로 동일한 형상을 가질 수 있다. 즉, 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 제2 방향에서 서로 이격된 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 가질 수 있고, 그에 따라, 상기 돌출된 부분은 채널 구조물(C)의 측벽 특히, 제1 방향의 측벽과 접한다. 또는, 도 5b를 참조하면, 소스 라인(SL)은 워드라인(WL_0~WL_N) 또는 소스 선택 라인(SSL)과 상이한 형상을 가질 수 있다. 즉, 채널 구조물(C)을 관통하면서 제2 방향으로 연장됨으로써 채널 구조물(C)의 측벽 특히, 제2 방향의 측벽과 접할 수 있다. 이러한 소스 라인(SL)은 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘 등의 반도체 물질을 포함할 수 있다.
드레인 선택 라인(DSL_0~DSL_N)은 채널 구조물(C)의 계단형 단부 상에 배치되고, 제2 방향으로 연장되면서 제2 방향으로 배열되는 드레인 선택 트랜지스터(미도시됨)를 서로 연결시킨다. 구체적으로, 각 층의 채널층(120)의 돌출된 단부 상에는 제2 방향으로 배열되는 복수의 채널 콘택(150)이 형성되고, 각 채널 콘택(150)의 상부에는 드레인 선택 트랜지스터의 채널(160)이 배치된다. 드레인 선택 라인(DSL_0~DSL_N)은 이들 드레인 선택 트랜지스터의 채널(160)을 둘러싸면서 제2 방향으로 연장된다.
비트라인(BL)은 드레인 선택 라인(DSL_0~DSL_N)의 상부에 배치되고, 제1 방향으로 연장되어 제1 방향으로 배열되는 드레인 선택 트랜지스터의 채널(160)과 연결된다. 본 도면에서는 비트라인(BL)이 채널 구조물(C)의 계단형 단부 상에만 배치되는 것처럼 도시되었으나, 이 비트라인(BL)은 제1 방향으로 연장되어, 워드라인(WL), 소스 선택 라인(SSL), 소스 라인(SL) 등의 상부를 가로지를 수 있다.
본 도면에는 도시되지 않았으나, 소스 라인(SL)을 중심으로 좌측에 배치된 구성요소들은 소스 라인(SL) 우측에 대칭적으로 배치될 수 있다.
위와 같은 비휘발성 메모리 장치에서는, 각 층의 채널층(120), 채널층(120)과 접하는 메모리막(130), 및 채널층(120)과 접하는 워드라인(WL_0~WL_N) 부분으로 구성되는 메모리 셀(MC)이 복수개 배치돤다. 복수의 메모리 셀(MC)은 수직 방향으로는 채널층(120)의 층수와 동일한 층수로 적층되고, 수평 방향으로는 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다.
여기서, 동일한 층에서 제1 방향으로 배열되어 동일한 채널층(120)을 공유하는 복수개의 메모리 셀(MC)은 하나의 스트링(ST)을 구성하며, 하나의 채널 구조물(C)마다 채널층(120)의 층수와 동일한 층수로 적층된 스트링(ST_0~X)이 배치된다. 동일한 채널 구조물(C)을 공유하는 적층 스트링(ST_O~X)은 동일한 비트라인(BL)에 연결된다. 또한, 복수의 비트라인(BL)에 연결되는 복수의 적층 스트링(ST_0~X)은 하나의 소스 라인(SL)에 공통적으로 연결된다.
또한, 동일한 층에서 제2 방향으로 배열되어 동일한 워드라인(WL) 예컨대, WL_0~WL_N 중 어느 하나를 공유하는 복수의 메모리 셀(MC)은 하나의 페이지(PAGE)를 구성하며, 하나의 워드라인(WL)마다 채널층(120)의 층수와 동일한 층수로 적층된 페이지(PAGE_0~X)가 배치된다. 하나의 워드라인(WL)을 공유하는 적층 페이지(PAGE_0~X) 중에서 원하는 페이지(PAGE)는 드레인 선택 라인(DSL_0~X)에 의하여 선택될 수 있다.
위와 같은 구조의 비휘발성 메모리 장치의 읽기/쓰기 동작은, 통상적인 방법으로 워드라인(WL_0~WL_N) 및 비트라인(BL)을 제어하면서, 특히 복수의 드레인 선택 라인(DLS_0~X)을 이용함으로써 원하는 페이지(PAGE)를 선택하는 방식으로 수행될 수 있다. 즉, 읽기/쓰기 동작시 원하는 페이지(PAGE)에 연결된 드레인 선택 라인(DSL)은 활성화하고 그 외의 드레인 선택 라인(DSL)은 비활성화함으로써 원하는 페이지(PAGE)를 선택할 수 있다.
이상으로 설명한 3차원 구조의 비휘발성 메모리 장치에서, 복수의 비트라인(BL)에 연결되는 복수의 적층 스트링(ST_0~X)은 하나의 소스 라인(SL)에 공통적으로 연결됨은 전술하였다. 즉, 하나의 소스 라인(SL)에 다수의 스트링(ST)이 연결되는 구조이다. 따라서, 소스 라인(SL)의 저항을 감소시키는 것이 필수적이다. 이를 위한 구조는 이하의 도 2 내지 도 4를 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 2e는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내고, 도 2a 내지 도 2d는 도 2e의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다. 본 도면들은 도 1의 A-A' 방향의 단면을 기준으로 하여 도시된 것으로서, 이하에서는 도 1의 장치와 동일한 부분에 대하여는 설명을 간략히 하거나 생략하기로 하고, 도 1의 장치에서 변형된 부분을 중심으로 설명하기로 한다.
먼저, 장치를 설명한다.
도 2e를 참조하면, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는, 소스 라인(SL)보다 낮은 저항을 갖는 저저항부(204)를 포함하는 기판(200), 기판(200) 상에 교대로 적층된 층간 절연층(212) 및 채널층(214)을 포함하면서 제1 방향으로 연장되는 채널 구조물(210A), 채널 구조물(210A)의 측벽과 접하면서 제2 방향으로 연장되고 특히 하단이 저저항부(204)와 접촉하는 소스 라인(SL), 소스 라인(SL) 양측에 대칭적으로 배치되고 게이트 절연막(도 1의 140 참조)을 사이에 두고 채널 구조물(210A)의 측벽과 접하면서 제2 방향으로 연장되는 소스 선택 라인(SSL), 소스 선택 라인(SSL) 양측에 대칭적으로 배치되고 메모리막(도 1의 130 참조)을 사이에 두고 채널 구조물(210A)의 측벽과 접하면서 제2 방향으로 연장되는 복수의 워드라인(WL_0~WL_N)을 포함할 수 있다.
기판(200)은 실리콘 기판 등과 같은 반도체 기판일 수 있다.
저저항부(204)는 기판(200) 표면으로부터 소정 깊이를 갖도록 형성된 불순물 도핑 영역일 수 있으며, 예컨대, 고농도의 N형 불순물 도핑 영역일 수 있다. 설명의 편의를 위하여, 저저항부(204) 하부의 기판(200) 일부를 이하, 지지부(202)라 한다. 도시되지 않았으나 지지부(202)는 최상부에 절연층을 포함할 수도 있다.
또는, 저저항부(204)는 지지부(202) 상에 배치된 고농도의 불순물이 도핑된 반도체층, 예컨대 고농도의 불순물이 도핑된 폴리실리콘층이거나, 금속층 예컨대, 텅스텐층, 백금층, 루테늄층, 이리듐층이거나, 금속 실리사이드층 예컨대, 티타늄 실리사이드층, 텅스텐 실리사이드층일 수 있다.
채널 구조물(210A)은 도 1의 채널 구조물(C)과 실질적으로 동일할 수 있다. 즉, 제1 방향으로 연장되면서 제2 방향을 따라 평행하게 배열되고, 워드라인(WL_0~WL_N), 소스 선택 라인(SSL), 소스 라인(SL)이 배치된 영역을 제외한 양 단부는 계단형 형상을 가질 수 있다. 여기서, 채널 구조물(210A)의 양 단부가 계단형 형상을 갖는다는 것은, 각 층의 채널층(214)이 자신의 상부에 배치된 채널층(214)보다 제1 방향에서 더 돌출되어 있다는 것을 의미한다.
소스 라인(SL)은 도 1의 소스 라인(SL)과 유사하나 그 하단이 기판(200) 상부의 저저항부(204)와 접촉한다. 즉, 소스 라인(SL)은 채널 구조물(210A) 상부에 배치되어 제2 방향으로 연장되는 부분과 상기 연장되는 부분으로부터 제2 방향에서 서로 이격된 채널 구조물(210A) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 가질 수 있고, 이때, 상기 돌출된 부분은 기판(200) 상부의 저저항부(204)와 접하는 높이를 갖는다. 또는, 소스 라인(SL)은 채널 구조물(210A)을 관통하여 제2 방향으로 연장될 수 있으며, 이때, 소스 라인(SL)은 기판(200) 상부의 저저항부(204)와 접하는 높이를 갖는다.
워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)은 각각 도 1의 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)과 실질적으로 동일한 형상을 가질 수 있으며, 그에 따라 채널 구조물(210A) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 제2 방향에서 서로 이격된 채널 구조물(210A) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖는다. 이때, 상기 돌출된 부분은 모든 층의 채널층(214)의 측벽과는 접하면서 기판(200) 상부의 저저항부(204)와 접하지 않는 정도의 높이를 갖는다.
나아가, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 도 1에 도시된 것과 실질적으로 동일한 채널 콘택(230), 드레인 선택 라인(250A), 드레인 선택 트랜지스터의 채널(280), 및 비트라인(BL)을 더 포함할 수 있다. 즉, 채널 콘택(230)은 채널 구조물(210A)의 계단형 단부 상에 형성되며 구체적으로, 각 층의 채널층(214)의 돌출된 단부 상에 배치된다. 채널 콘택(230) 각각의 상부에는 드레인 선택 트랜지스터의 채널(280)과, 이 채널(280)을 둘러싸는 드레인 선택 트랜지스터의 게이트 절연막(270)이 배치된다. 드레인 선택 라인(250A)은 채널(280) 및 게이트 절연막(270)을 둘러싸면서 제2 방향으로 연장되어 제2 방향으로 배열되는 드레인 선택 트랜지스터들을 연결시킨다. 비트라인(BL)은 채널(280) 상부에서 채널(280)과 접하면서 제1 방향으로 연장되어 제1 방향으로 배열되는 채널(280)과 연결된다.
설명되지 않은 도면부호 220, 240, 260은 각각 제1 절연층, 제2 절연층, 제3 절연층을 나타낸다.
다음으로, 제조 방법을 설명한다.
도 2a를 참조하면, 자신의 상부에 저저항부(204)를 갖는 기판(200)을 제공한다.
저저항부(204)는 실리콘과 같은 반도체로 이루어진 기판(200) 내에 고농도의 불순물 예컨대 N형 불순물을 도핑함으로써 형성될 수 있다.
또는, 저저항부(204)는 기판(200)의 지지부(202) 상에 고농도의 불순물이 도핑된 반도체층, 예컨대 고농도의 불순물이 도핑된 폴리실리콘층을 증착하거나, 금속층 예컨대, 텅스텐층, 백금층, 루테늄층, 이리듐층 등을 증착하거나, 금속 실리사이드층 예컨대, 티타늄 실리사이드층, 텅스텐 실리사이드층을 증착함으로써 형성될 수도 있다.
도 2b를 참조하면, 저저항부(204)를 포함하는 기판(200) 상에 층간 절연층(212) 및 채널층(214)을 교대로 형성하고 이를 패터닝하여, 제1 방향으로 연장되면서 제2 방향에서 소정 간격 이격되어 평행하게 배열되는 복수의 채널 구조물(210)을 형성한다.
이어서, 복수의 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)을 형성한다. 복수의 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)은 소스 라인(SL)을 중심으로 그 양측에 대칭적으로 배치되도록 형성될 수 있다. 또한, 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)은 하단이 기판(200)의 저저항부(204)와 접하지 않도록 형성된다. 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL) 형성 방법을 보다 구체적으로 예를 들어 설명하면 다음과 같다.
예컨대, 채널 구조물(210)을 덮는 절연층(미도시됨)을 형성한 후, 절연층을 선택적으로 식각하여 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)이 형성될 공간을 각각 정의하는 트렌치들(미도시됨)을 형성한다. 이때, 절연층의 식각은 모든 층의 채널층(214)의 측벽은 노출시키면서 저저항부(204)는 노출되지 않는 정도의 깊이로 수행된다. 이어서, 워드라인(WL_0~WL_N) 형성을 위한 트렌치 내에 메모리막(도 1의 130 참조)을 형성하고, 소스 선택 라인(SSL) 형성을 위한 트렌치 내에 게이트 절연막(도 1의 140 참조)을 형성한 후, 이 트렌치들을 도전물질로 매립함으로써 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)을 형성할 수 있다.
이어서, 소스 라인(SL)을 형성한다. 소스 라인(SL)은 하단이 기판(200)의 저저항부(204)와 접하도록 형성된다. 소스 라인(SL) 형성 방법을 보다 구체적으로 예를 들어 설명하면 다음과 같다.
예컨대, 소스 선택 라인(SSL) 사이의 상기 미도시된 절연층을 선택적으로 식각하여 소스 라인(SL)이 형성될 공간을 정의하는 트렌치(미도시됨)를 형성한다. 이때, 절연층의 식각은 모든 층의 채널층(214) 측벽을 노출시키면서 저저항부(204)까지 노출되는 정도의 깊이로 수행된다. 이어서, 이 트렌치를 도전 물질로 매립하여 소스 라인(SL)을 형성할 수 있다.
또는, 소스 선택 라인(SSL) 사이의 미도시된 절연층 및 채널 구조물(210)을 선택적으로 식각하되 저저항부(204)가 노출되도록 식각을 수행하여, 채널 구조물(210)을 관통하면서 제2 방향으로 연장되고 저저항부(204)를 노출시키는 라인형의 트렌치(미도시됨)을 형성한다. 이어서, 이 트렌치를 도전 물질로 매립하여 소스 라인(SL)을 형성할 수 있다.
도 2c를 참조하면, 워드라인(WL_0~WL_N), 소스 선택 라인(SSL), 소스 라인(SL)이 배치된 영역을 제외한 영역의 채널 구조물(210)을 식각하여, 양 단부가 계단형 형상을 갖는 채널 구조물(210A)을 형성한다. 계단형 형상을 갖는 채널 구조물(210A) 형성을 위한 구체적인 식각 방법은 잘 알려져 있으므로 이에 대한 상세한 설명은 생략하기로 한다.
이어서, 결과물을 덮는 제1 절연층(220)을 형성하고, 채널 구조물(210A) 양 단부에 대응하는 영역의 제1 절연층(220)을 선택적으로 식각하여 각 층의 채널층(214)의 돌출된 단부를 노출시키는 콘택홀을 형성한 후, 이 콘택홀 내에 도전 물질을 매립함으로써 각 층의 채널층(214)과 연결되는 채널 콘택(230)을 형성한다.
도 2d를 참조하면, 채널 콘택(230)을 포함하는 제1 절연층(220) 상에 제2 절연층(240)을 형성하고, 제2 절연층(240) 상에 드레인 선택 라인용 도전층(250)을 형성한다. 여기서, 각 드레인 선택 라인용 도전층(250)은 각 채널 콘택(230)과 대응하여 그 상부에 배치되면서, 제2 방향으로 연장되는 라인 형상을 갖는다.
이어서, 드레인 선택 라인용 도전층(250)을 덮는 제3 절연층(260)을 형성한다.
도 2e를 참조하면, 제3 절연층(260), 드레인 선택 라인용 도전층(250) 및 제2 절연층(240)을 선택적으로 식각하여 채널 콘택(230)을 각각 노출시키는 콘택홀을 형성한 후, 이 콘택홀의 측벽에 드레인 선택 트랜지스터의 게이트 절연막(270)을 형성하고, 게이트 절연막(270)이 형성된 콘택홀을 채널용 막 예컨대, 반도체 물질 등으로 매립하여 드레인 선택 트랜지스터의 채널(280)을 형성한다. 식각된 드레인 선택 라인용 도전층(250)은 드레인 선택 라인(250A)이 된다.
이어서, 제3 절연층(260) 상에 도전막을 증착하고 패터닝하여 제1 방향으로 배열되는 드레인 선택 트랜지스터의 채널(280)과 연결되면서 제1 방향으로 연장되는 비트라인(BL)을 형성한다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 3e는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 나타내고, 도 3a 내지 도 3d는 도 3e의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다. 본 도면들은 도 1의 A-A' 방향의 단면을 기준으로 하여 도시된 것으로서, 이하에서는 도 1의 장치와 동일한 부분에 대하여는 설명을 간략히 하거나 생략하기로 하고, 도 1의 장치에서 변형된 부분을 중심으로 설명하기로 한다.
먼저, 장치를 설명한다.
도 3e를 참조하면, 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치는, 기판(300), 기판(300) 상에 교대로 적층된 층간 절연층(312) 및 채널층(314)을 포함하면서 제1 방향으로 연장되는 채널 구조물(310A), 채널 구조물(310A)의 측벽과 접하면서 제2 방향으로 연장되는 소스 라인(SL), 소스 라인(SL) 양측에 대칭적으로 배치되고 게이트 절연막(도 1의 140 참조)을 사이에 두고 채널 구조물(310A)의 측벽과 접하면서 제2 방향으로 연장되는 소스 선택 라인(SSL), 소스 선택 라인(SSL) 양측에 대칭적으로 배치되고 메모리막(도 1의 130 참조)을 사이에 두고 채널 구조물(310A)의 측벽과 접하면서 제2 방향으로 연장되는 복수의 워드라인(WL_0~WL_N), 절연층들(320, 340, 360, 390 참조)을 사이에 두고 채널 구조물(310A) 상부에 배치되는 금속 배선(M), 및 상기 절연층들(320, 340, 360, 390 참조)을 관통하여 소스 라인(SL)과 금속 배선(M)을 전기적으로 연결시키는 콘택부(335, 385, BL, 395 참조)을 포함할 수 있다.
기판(300)은 실리콘 기판 등과 같은 반도체 기판일 수 있다.
채널 구조물(310A)은 도 1의 채널 구조물(C)과 실질적으로 동일할 수 있다. 즉, 제1 방향으로 연장되면서 제2 방향을 따라 평행하게 배열되고, 워드라인(WL_0~WL_N), 소스 선택 라인(SSL), 소스 라인(SL)이 배치된 영역을 제외한 양 단부는 계단형 형상을 가질 수 있다.
소스 라인(SL)은 도 1의 소스 라인(SL)과 실질적으로 동일할 수 있다. 즉, 소스 라인(SL)은 채널 구조물(310A) 상부에 배치되어 제2 방향으로 연장되는 부분과 상기 연장되는 부분으로부터 제2 방향에서 서로 이격된 채널 구조물(310A) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 가질 수 있다. 또는, 소스 라인(SL)은 채널 구조물(310A)을 관통하여 제2 방향으로 연장될 수 있다.
워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)은 각각 도 1의 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)과 실질적으로 동일한 형상을 가질 수 있으며, 그에 따라 채널 구조물(310A) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 제2 방향에서 서로 이격된 채널 구조물(310A) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖는다.
채널 구조물(310A) 상에는 순차적으로 적층된 제1 내지 제4 절연층(320, 340, 360, 390)이 배치되고, 제4 절연층(320) 상에는 금속 배선(M)이 배치된다.
제1 절연층(320) 내에는 제1 절연층(320)을 관통하여 채널 구조물(310A)의 계단형 단부 구체적으로, 각 층의 채널층(314)의 돌출된 단부에 연결되는 채널 콘택(330)과, 제1 절연층(330)을 관통하여 소스 라인(SL)의 상단과 연결되는 제1 콘택(335)이 배치된다. 채널 콘택(330)은 도 1에 도시된 것과 실질적으로 동일하다.
제2 및 제3 절연층(340, 360) 내에는 이들을 관통하여 각각의 채널 콘택(330)과 연결되는 드레인 선택 트랜지스터의 채널(380) 및 이 채널(380)을 둘러싸는 게이트 절연막(370)이 배치된다. 제2 절연층(340) 상에는 드레인 선택 트랜지스터의 채널(380) 및 게이트 절연막(370)을 둘러싸면서 제2 방향으로 연장되어 제2 방향으로 배열되는 드레인 선택 트랜지스터들을 연결시키는 드레인 선택 라인(350A)이 배치된다. 또한, 제2 및 제3 절연층(340, 360) 내에는 이들을 관통하여 제1 콘택(335)과 연결되는 제2 콘택(385)이 배치된다. 드레인 선택 트랜지스터의 채널(380), 게이트 절연막(370) 및 드레인 선택 라인(350A)은 도 1에 도시된 것과 실질적으로 동일하다.
제3 절연층(360) 상에는 채널(380)과 접하면서 제1 방향으로 연장되어 제1 방향으로 배열되는 채널(380)과 연결되는 비트라인(BL)과, 제2 콘택(385)과 연결되는 패드(PD)가 배치된다. 즉, 비트라인(BL)은 제1 방향으로 연장되되, 패드(PD)가 배치된 부분에는 존재하지 않도록 중간이 절단되어 있고, 이 절단된 비트라인(BL) 사이의 영역에 패드(PD)가 존재하는 것이다. 패드(PD)는 후술하겠지만 비트라인(BL) 형성 과정에서 함께 형성될 수 있으며 그에 따라, 동일한 층에 배치되고 동일한 물질로 이루어질 수 있다. 이러한 비트라인(BL)은 소스 라인(SL) 상부에 존재하지 않도록 절단되어 있다는 점을 제외하고는 도 1의 설명에서 설명한 것과 실질적으로 동일하다.
비트라인(BL) 및 패드(PD)를 덮는 제4 절연층(390) 내에는 제4 절연층(390)을 관통하여 패드(PD)와 연결되는 제3 콘택(395)이 배치된다.
제4 절연층(390) 상에는 제3 콘택(395)과 연결되는 금속 배선(M)이 배치된다.
즉, 본 실시예에 의하면, 소스 라인(SL)은 제1 내지 제4 절연층(320, 340, 360, 390)을 관통하면서 제1 콘택(335), 제2 콘택(385), 패드(PD) 및 제3 콘택(395)을 포함하는 콘택부에 의하여 금속 배선(M)에 전기적으로 연결될 수 있고, 그에 따라, 소스 라인(SL)의 저항을 감소시킬 수 있다.
다음으로, 제조 방법을 설명한다.
도 3a를 참조하면, 기판(300) 상에 층간 절연층(312) 및 채널층(314)을 교대로 형성하고 이를 패터닝하여, 제1 방향으로 연장되면서 제2 방향에서 소정 간격 이격되어 평행하게 배열되는 복수의 채널 구조물(310)을 형성한다.
이어서, 복수의 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)을 형성한다. 이의 형성 방법은 도 2b에서 설명한 것과 동일하다.
이어서, 소스 라인(SL)을 형성한다. 소스 라인(SL)은 하단은 복수의 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)의 하단과 실질적으로 동일한 높이에 배치될 수 있다. 즉, 제1 실시예와 달리 제2 실시예의 소스 라인(SL)은 기판(300) 일부와 연결되지 않을 수 있다. 이러한 소스 라인(SL) 형성 방법을 보다 구체적으로 예를 들어 설명하면 다음과 같다.
예컨대, 소스 선택 라인(SSL) 사이의 미도시된 절연층을 선택적으로 식각하여 소스 라인(SL)이 형성될 공간을 정의하는 트렌치(미도시됨)를 형성한다. 이때, 절연층의 식각은 모든 층의 채널층(314) 측벽을 노출시키는 정도의 깊이로 수행된다. 이어서, 이 트렌치를 도전 물질로 매립하여 소스 라인(SL)을 형성할 수 있다.
또는, 소스 선택 라인(SSL) 사이의 미도시된 절연층 및 채널 구조물(310)을 선택적으로 식각하되 모든 층의 채널층(314) 측벽을 노출시키는 정도의 깊이로 식각을 수행하여 채널 구조물(310)을 관통하면서 제2 방향으로 연장되는 라인형의 트렌치(미도시됨)을 형성한다. 이어서, 이 트렌치를 도전 물질로 매립하여 소스 라인(SL)을 형성할 수 있다.
도 3b를 참조하면, 워드라인(WL_0~WL_N), 소스 선택 라인(SSL), 소스 라인(SL)이 배치된 영역을 제외한 영역의 채널 구조물(310)을 식각하여, 양 단부가 계단형 형상을 갖는 채널 구조물(310A)을 형성한다. 계단형 형상을 갖는 채널 구조물(310A) 형성을 위한 구체적인 식각 방법은 잘 알려져 있으므로 이에 대한 상세한 설명은 생략하기로 한다.
이어서, 결과물을 덮는 제1 절연층(320)을 형성하고, 제1 절연층(320)을 선택적으로 식각하여 각 층의 채널층(314)의 돌출된 단부를 노출시키는 콘택홀을 형성하면서 동시에 소스 라인(SL)을 노출시키는 콘택홀을 형성한다. 이어서, 이 콘택홀들 내에 도전 물질을 매립함으로써 각 층의 채널층(314)과 연결되는 채널 콘택(330)과, 소스 라인(SL)과 연결되는 제1 콘택(335)을 형성한다.
도 3c를 참조하면, 채널 콘택(330) 및 제1 콘택(3350을 포함하는 제1 절연층(320) 상에 제2 절연층(340)을 형성하고, 제2 절연층(340) 상에 드레인 선택 라인용 도전층(350)을 형성한다. 여기서, 각 드레인 선택 라인용 도전층(350)은 각 채널 콘택(330)과 대응하여 그 상부에 배치되면서, 제2 방향으로 연장되는 라인 형상을 갖는다.
이어서, 드레인 선택 라인용 도전층(350)을 덮는 제3 절연층(360)을 형성한다.
도 3d를 참조하면, 제3 절연층(360), 드레인 선택 라인용 도전층(350) 및 제2 절연층(340)을 선택적으로 식각하여 채널 콘택(330)을 각각 노출시키는 콘택홀을 형성하면서 동시에 제3 절연층(360) 및 제2 절연층(340)을 선택적으로 식각하여 제1 콘택(335)을 노출시키는 콘택홀을 형성한다. 이어서, 채널 콘택(335)을 노출시키는 콘택홀의 측벽에 드레인 선택 트랜지스터의 게이트 절연막(370)을 형성하고, 게이트 절연막(370)이 형성된 콘택홀을 채널용 막 예컨대, 반도체 물질 등으로 매립하여 드레인 선택 트랜지스터의 채널(380)을 형성한다. 또한, 제1 콘택(335)을 노출시키는 콘택홀에 도전 물질을 매립하여 제2 콘택(385)을 형성한다.
식각된 드레인 선택 라인용 도전층(350)은 드레인 선택 라인(350A)이 된다.
도 3e를 참조하면, 제3 절연층(360) 상에 도전막을 증착하고 패터닝하여, 제1 방향으로 배열되는 드레인 선택 트랜지스터의 채널(380)과 연결되면서 제1 방향으로 연장되는 비트라인(BL)과, 이들 비트라인(BL) 사이에 비트라인(BL)과 이격 배치되면서 제2 콘택(385)과 연결되는 패드(PD)를 형성한다.
이어서, 비트라인(BL) 및 패드(PD)를 덮는 제4 절연층(390)을 형성하고, 제4 절연층(390)을 선택적으로 식각하여 패드(PD)를 노출시키는 콘택홀을 형성한 후, 이 콘택홀에 도전 물질을 매립하여 제3 콘택(395)을 형성한다.
이어서, 제4 절연층(390) 상에 도전막을 증착하고 패터닝하여, 제3 콘택(395)과 연결되는 금속 배선(M)을 형성한다.
도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 4e는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 나타내고, 도 4a 내지 도 4d는 도 4e의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다. 본 도면들은 도 1의 A-A' 방향의 단면을 기준으로 하여 도시된 것으로서, 이하에서는 도 1의 장치와 동일한 부분에 대하여는 설명을 간략히 하거나 생략하기로 하고, 도 1의 장치에서 변형된 부분을 중심으로 설명하기로 한다.
먼저, 장치를 설명한다.
도 4e를 참조하면, 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치는, 기판(400), 기판(400) 상에 배치되는 주변회로 소자로서 예컨대, 주변회로 게이트(402), 주변회로 게이트(402)를 덮는 제4 절연층(406), 제4 절연층(406) 상에 배치되고 교대로 적층된 층간 절연층(412) 및 채널층(414)을 포함하면서 제1 방향으로 연장되는 채널 구조물(410A), 채널 구조물(410A)의 측벽과 접하면서 제2 방향으로 연장되고 특히 하단이 주변회로 게이트(402)와 연결되는 소스 라인(SL), 소스 라인(SL) 양측에 대칭적으로 배치되고 게이트 절연막(도 1의 140 참조)을 사이에 두고 채널 구조물(410A)의 측벽과 접하면서 제2 방향으로 연장되는 소스 선택 라인(SSL), 소스 선택 라인(SSL) 양측에 대칭적으로 배치되고 메모리막(도 1의 130 참조)을 사이에 두고 채널 구조물(410A)의 측벽과 접하면서 제2 방향으로 연장되는 복수의 워드라인(WL_0~WL_N)을 포함할 수 있다.
본 발명과 같은 3차원 구조의 비휘발성 메모리 장치는, 채널층(414) 등이 기판(400)에 형성되는 것이 아니기 때문에, 기판(400)과 메모리 셀이 배치되는 영역 사이에 주변회로 영역이 배치될 수 있다. 즉, 기판(400)과 채널 구조물(410A) 사이의 공간에 다양한 주변회로 소자가 형성될 수 있다. 주변회로 영역과 메모리 셀 영역은 절연 물질 예컨대, 상기 제4 절연층(406)에 의하여 분리될 수 있다.
본 실시예에서는 기판(400) 상에 게이트 절연막(404)에 의하여 기판(400)과 절연되고 금속 등의 저저항 물질로 이루어지는 주변회로 게이트(402)가 배치될 수 있다. 특히, 주변회로 게이트(402)는 소스 라인(SL) 하부에 위치하도록 배치될 수 있다.
제4 절연층(406)은 주변회로 게이트(402)를 덮도록 기판(400) 상에 배치된다.
채널 구조물(410A)은 제4 절연층(406) 상에 배치되는 것을 제외하고는 도 1의 채널 구조물(C)과 실질적으로 동일할 수 있다.
소스 라인(SL)은 도 1의 소스 라인(SL)과 유사하나 그 하단이 기판(400) 상에 배치된 주변회로 게이트(402)와 접촉한다. 즉, 소스 라인(SL)은 채널 구조물(410A) 상부에 배치되어 제2 방향으로 연장되는 부분과 상기 연장되는 부분으로부터 제2 방향에서 서로 이격된 채널 구조물(410A) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 가질 수 있고, 이때, 상기 돌출된 부분은 제4 절연층(406)을 관통하여 주변회로 게이트(402)와 접하는 높이를 갖는다. 또는, 소스 라인(SL)은 채널 구조물(410A) 및 제4 절연층(406)을 관통하여 제2 방향으로 연장될 수 있다.
워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)은 각각 도 1의 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)과 실질적으로 동일한 형상을 가질 수 있다.
나아가, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치는 도 1에 도시된 것과 실질적으로 동일한 채널 콘택(430), 드레인 선택 라인(450A), 드레인 선택 트랜지스터의 채널(480), 및 비트라인(BL)을 더 포함할 수 있다.
설명되지 않은 도면부호 420, 440, 460은 각각 제1 절연층, 제2 절연층, 제3 절연층을 나타낸다.
다음으로, 제조 방법을 설명한다.
도 4a를 참조하면, 기판(400) 상에 주변회로 소자를 형성한다. 본 실시예에서는 게이트 절연막과 게이트용 도전막을 증착하고 이를 패터닝하여, 게이트 절연막(404)에 의하여 기판(400)과 절연되는 주변회로 게이트(402)를 형성할 수 있다.
이어서, 주변회로 게이트(402)를 덮는 제4 절연층(406)을 형성한다.
이어서, 제4 절연층(406) 상에 층간 절연층(412) 및 채널층(414)을 교대로 형성하고 이를 패터닝하여, 제1 방향으로 연장되면서 제2 방향에서 소정 간격 이격되어 평행하게 배열되는 복수의 채널 구조물(410)을 형성한다.
이어서, 복수의 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)을 형성한다. 그 구체적인 방법은 도 2b에서 설명한 것과 실질적으로 동일하다.
이어서, 소스 라인(SL)을 형성한다. 소스 라인(SL)은 하단이 주변회로 게이트(402)와 접하도록 형성된다. 소스 라인(SL) 형성 방법을 보다 구체적으로 예를 들어 설명하면 다음과 같다.
예컨대, 소스 선택 라인(SSL) 사이의 상기 미도시된 절연층을 선택적으로 식각하여 소스 라인(SL)이 형성될 공간을 정의하는 트렌치(미도시됨)를 형성한다. 이때, 절연층의 식각은 모든 층의 채널층(414) 측벽을 노출시키면서 주변회로 게이트(402)가 노출될 수 있도록 제4 절연층(406)을 소정 깊이까지 식각하는 것을 포함한다. 이어서, 이 트렌치를 도전 물질로 매립하여 소스 라인(SL)을 형성할 수 있다.
또는, 소스 선택 라인(SSL) 사이의 미도시된 절연층, 채널 구조물(410) 및 제4 절연층(406)을 선택적으로 식각하되 주변회로 게이트(402)가 노출될 수 있는 깊이까지 식각을 수행하여, 채널 구조물(410)을 관통하면서 제2 방향으로 연장되고 주변회로 게이트(402)를 노출시키는 라인형의 트렌치(미도시됨)을 형성한다. 이어서, 이 트렌치를 도전 물질로 매립하여 소스 라인(SL)을 형성할 수 있다.
이후의 후속 공정들 즉, 도 4c 내지 도 4e에 도시된 공정들은 도 2c 내지 도 2e에서 설명한 것과 실질적으로 동일하므로 이에 대한 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200: 기판 204: 저저항부
210A: 채널 구조물 WL_0~WL_N: 워드라인
SSL: 소스 선택 라인 SL: 소스 라인

Claims (20)

  1. 소스 라인보다 낮은 저항을 갖는 저저항부를 포함하는 기판;
    상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 및
    상기 복수의 채널층 측벽과 접하면서 하단이 상기 저저항부와 접하는 상기 소스 라인을 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 저저항부는, 상기 기판 내의 불순물 도핑 영역으로 이루어지는
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 저저항부는, 상기 기판 상부에 배치되는 금속층, 금속 실리사이드층 또는 불순물이 도핑된 반도체층으로 이루어지는
    비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    상기 저저항부는, 상기 기판 상부에 배치되는 주변회로 게이트로 이루어지는
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 기판은, 절연층에 의해 상기 저저항부와 분리되는
    비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 소스 라인은,
    상기 채널 구조물 상부에 배치되어 상기 채널 구조물과 교차하도록 연장되는 부분과, 상기 복수의 채널층 측벽과 접하도록 상기 연장되는 부분으로부터 수직 하부로 돌출된 부분을 포함하는
    비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 소스 라인은,
    상기 채널 구조물을 관통하여 상기 채널 구조물의 연장방향과 교차하는 방향에서 상기 복수의 채널층 측벽과 접하는
    비휘발성 메모리 장치.
  8. 소스 라인보다 낮은 저항을 갖는 저저항부를 포함하는 기판을 제공하는 단계;
    상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물을 형성하는 단계; 및
    상기 복수의 채널층 측벽과 접하면서 하단이 상기 저저항부와 접하는 상기 소스 라인을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 저저항부 형성 단계는,
    상기 기판 내에 불순물을 도핑하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  10. 제8 항에 있어서,
    상기 저저항부 형성 단계는,
    상기 기판 상에 금속층, 금속 실리사이드층 또는 불순물이 도핑된 반도체층을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 제8 항에 있어서,
    상기 저저항부 형성 단계는,
    상기 기판 상에 주변회로 게이트를 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  12. 제8 항에 있어서,
    소스 라인보다 낮은 저항을 갖는 저저항부를 포함하는 기판을 제공하는 단계는,
    상기 기판이 절연층에 의하여 상기 저저항부와 분리되도록 형성되는
    비휘발성 메모리 장치의 제조 방법.
  13. 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물;
    상기 복수의 채널층 측벽과 접하는 소스 라인;
    상기 채널 구조물을 덮는 절연층;
    상기 절연층 상의 금속 배선; 및
    상기 절연층을 관통하여 상기 소스 라인과 상기 금속 배선을 연결시키는 콘택부를 포함하는
    비휘발성 메모리 장치.
  14. 제13 항에 있어서,
    상기 절연층은, 하부 절연층 및 상부 절연층을 포함하고,
    상기 콘택부는,
    상기 하부 절연층을 관통하여 상기 소스 라인과 연결되는 제1 콘택과, 상기 하부 절연층 상에 상기 제1 콘택과 연결되도록 배치되는 패드와, 상기 상부 절연층을 관통하여 상기 패드와 연결되는 제2 콘택을 포함하는
    비휘발성 메모리 장치.
  15. 제14 항에 있어서,
    상기 패드는,
    비트라인과 동일한 층에 상기 비트라인과 이격 배치되는
    비휘발성 메모리 장치.
  16. 제15 항에 있어서,
    상기 하부 절연층 내에 배치되며 상기 복수의 채널층 각각의 단부와 연결되는 복수의 채널 콘택, 상기 복수의 채널 콘택 각각의 상부에 배치되는 드레인 선택 트랜지스터의 채널, 및 상기 드레인 선택 트랜지스터의 채널을 둘러싸는 게이트 절연막 및 드레인 선택 라인을 더 포함하고,
    상기 하부 절연층 상에 상기 드레인 선택 트랜지스터의 채널과 연결되는 상기 비트라인을 더 포함하는
    비휘발성 메모리 장치.
  17. 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물을 형성하는 단계;
    상기 복수의 채널층 측벽과 접하는 소스 라인을 형성하는 단계;
    상기 소스 라인을 포함하는 상기 채널 구조물 상에 절연층을 형성하는 단계;
    상기 절연층을 관통하여 상기 소스 라인과 연결되는 콘택부를 형성하는 단계; 및
    상기 절연층 상에 상기 콘택부와 연결되는 금속 배선을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 금속 배선 형성 단계 전에,
    상기 소스 라인을 포함하는 상기 채널 구조물 상에 하부 절연층을 형성하는 단계;
    상기 하부 절연층을 관통하여 상기 소스 라인과 연결되는 제1 콘택을 형성하는 단계;
    상기 하부 절연층 상에 상기 제1 콘택과 연결되는 패드를 형성하는 단계;
    상기 패드를 포함하는 상기 하부 절연층 상에 상부 절연층을 형성하는 단계; 및
    상기 상부 절연층을 관통하여 상기 패드 및 상기 금속 배선을 연결시키는 제2 콘택을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 하부 절연층 내에 상기 복수의 채널층 각각의 단부와 연결되는 복수의 채널 콘택을 형성하고, 상기 복수의 채널 콘택 각각의 상부에 드레인 선택 트랜지스터의 채널을 형성하고, 상기 드레인 선택 트랜지스터의 채널을 둘러싸는 게이트 절연막 및 드레인 선택 라인을 형성하는 단계; 및
    상기 하부 절연층 상에 상기 드레인 선택 트랜지스터의 채널과 연결되는 비트라인을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 패드 형성 단계는,
    상기 비트라인 형성 단계와 동시에 수행되는
    비휘발성 메모리 장치의 제조 방법.
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