KR20230058139A - Nor형 메모리 소자 및 그 제조 방법 및 메모리 소자를 포함하는 전자기기 - Google Patents

Nor형 메모리 소자 및 그 제조 방법 및 메모리 소자를 포함하는 전자기기 Download PDF

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KR20230058139A
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인스티튜트 오브 마이크로일렉트로닉스, 차이니즈 아카데미 오브 사이언시스
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Abstract

본 개시는 NOR형 메모리 소자 및 해당 NOR형 메모리 소자를 포함하는 전자기기를 개시한다. 실시예에 따르면, 해당 NOR형 메모리 소자는 NOR 셀 어레이 및 주변회로를 포함할 수 있다. NOR 셀 어레이는, 제1 기판, 제1 기판 상의 메모리 셀의 어레이로서, 각 메모리 셀은 제1 기판에 대해 수직으로 연장되는 제1 게이트 스택 및 제1 게이트 스택의 외주를 둘러싸는 활성 영역을 포함하는 메모리 셀의 어레이, 제1 게이트 스택에 전기적으로 연결되는 제1 본딩 패드, 및 메모리 셀의 활성 영역에 전기적으로 연결되는 제2 본딩 패드를 포함할 수 있다. 주변회로는, 제2 기판, 제2 기판 상의 주변회로 소자, 및 적어도 일부가 주변회로 소자에 전기적으로 연결되는 제3 본딩 패드를 포함할 수 있다. NOR 셀 어레이 및 주변회로는 제1 본딩 패드와 제2 본딩 패드 중 적어도 일부가 제3 본딩 패드 중 적어도 일부와 서로 마주하도록 설치된다.

Description

NOR형 메모리 소자 및 그 제조 방법 및 메모리 소자를 포함하는 전자기기
본 발명은 반도체 분야에 관한 것으로서, 구체적으로는, NOR형 메모리 소자 및 그 제조 방법 및 이러한 메모리 소자를 포함하는 전자기기에 관한 것이다.
<관련 출원의 상호 참조>
본 출원은 2021년 8월 2일에 출원된, "NOR형 메모리 소자 및 그 제조 방법 및 메모리 소자를 포함하는 전자기기"인 중국 특허 출원 "202110883409.2"의 우선권을 주장하며, 그 전부 내용을 참조로 본 명세서에 포함한다.
금속 산화물 반도체 전계효과 트랜지스터(Metal-oxide-semiconductor field-effect transistor, MOSFET)와 같은 수평형 소자에서, 소스, 게이트 및 드레인은 기판 표면과 실질적으로 평행한 방향으로 배치된다. 이러한 배치로 인해, 수평형 소자는 더 이상 축소되기 어렵다. 이와 달리, 수직형 소자에서, 소스, 게이트 및 드레인은 기판 표면과 실질적으로 수직인 방향으로 배치된다. 따라서, 수직형 소자는 수평형 소자에 비해 더 용이하게 축소될 수 있다.
수직형 소자인 경우, 서로 적층함으로써 집적 밀도를 증가시킬 수 있다. 하지만, 이로 인해 성능이 저하될 수 있다. 다수의 소자들을 쉽게 적층하기 위해, 일반적으로 다결정 실리콘(가령, 폴리실리콘)이 채널 재료로서 사용되어, 단결정 실리콘의 채널 재료에 비해 저항이 커지게 된다. 또한, 메모리 셀과 주변회로 사이의 고대역폭 연결을 구현할 수 있는 것도 기대된다.
이를 감안하여, 본 개시의 목적은 적어도 부분적으로 개선된 성능을 갖는 NOR형 메모리 소자 및 그 제조 방법 및 이러한 메모리 소자를 포함하는 전자기기를 제공하는데 있다.
본 개시의 일 측면에 의하면, NOR 셀 어레이 및 주변회로를 포함하는 NOR형 메모리 소자를 제공한다. NOR 셀 어레이는, 제1 기판, 제1 기판 상의 메모리 셀의 어레이로서, 각 메모리 셀은 제1 기판에 대해 수직으로 연장되는 제1 게이트 스택 및 제1 게이트 스택의 외주를 둘러싸는 활성 영역을 포함하는 메모리 셀의 어레이, 제1 게이트 스택에 전기적으로 연결되는 제1 본딩 패드, 및 메모리 셀의 활성 영역에 전기적으로 연결되는 제2 본딩 패드를 포함할 수 있다. 주변회로는, 제2 기판, 제2 기판 상의 주변회로 소자, 및 적어도 일부가 주변회로 소자에 전기적으로 연결되는 제3 본딩 패드를 포함할 수 있다. NOR 셀 어레이 및 주변회로는 제1 본딩 패드와 제2 본딩 패드 중 적어도 일부가 제3 본딩 패드 중 적어도 일부와 서로 마주하도록 설치된다.
본 개시의 다른 측면에 의하면, 상기 NOR형 메모리 소자를 포함하는 전자기기를 제공한다.
본 개시의 실시예에 따르면, 메모리 셀 어레이와 주변회로를 본딩(bonding)함으로써, 이들 사이의 고대역폭 연결을 구현할 수 있다. 또한, 단결정 재료의 적층을 구축 모듈로 사용하여 3차원(3D) NOR형 메모리 소자를 구축할 수 있다. 따라서, 복수의 메모리 셀을 서로 적층하는 경우, 저항의 증가를 억제할 수 있다.
이하에서 첨부 도면을 참조하여 설명한 본 개시의 실시예를 통해, 본 개시의 상기 및 다른 목적, 특징 및 장점들은 보다 명확해질 것이다.
도 1(a) 내지 도 1(d)는 본 개시의 일 실시예에 따른 NOR 셀 어레이의 개략도를 나타내며, 여기서, 도 1(a)는 평면도이고, AA'선과 BB'선의 위치를 도시하며, 도 1(b)는 AA'선을 따른 단면도이고, 도 1(c)는 BB'선을 따른 단면도이며, 도 1(d)는 등가 회로도이다.
도 2(a) 및 도 2(b)는 본 개시의 일 실시예에 따른 NOR형 메모리 소자의 개략도를 나타내며, 도 2(a)는 AA'선을 따른 단면도이고, 도 2(b)는 BB'선을 따른 단면도이다.
도 3은 본 개시의 다른 실시예에 따른 NOR형 메모리 소자의 개략도를 나타내며, AA'선을 따른 단면도이다.
도 4(a) 및 도 4(b)는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자의 개략도를 나타내며, 여기서, 도 4(a)는 AA'선을 따른 단면도이고, 도 4(b)는 BB'선을 따른 단면도이다.
도 5(a) 및 도 5(b)는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자의 개략도를 나타내며, 여기서, 도 5(a)는 AA'선을 따른 단면도이고, 도 5(b)는 BB'선을 따른 단면도이다.
도 6 내지 도 24(b)는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자를 제조하는 과정의 일부 단계의 개략도를 나타내며, 여기서, 도 7(a), 도 12(a), 도 13(a), 도 18(a), 도 22(a), 도 23(a)는 평면도이고, 도 7(a)는 AA'선과 BB'선의 위치를 도시하고, 도 6, 도 7(b), 도 8 내지 도 11, 도 12(b), 도 13(b), 도 14 내지 도 17, 도 18(b), 도 19(a), 도 20(a), 도 21(a), 도 22(b), 도 23(b), 도 24(a)는 AA'선을 따른 단면도이고, 도 19(b), 도 20(b), 도 21(b), 도 22(c), 도 23(c), 도 24(b)는 BB'선을 따른 단면도이다.
도 25는 본 개시의 다른 실시예에 따른 NOR 셀 어레이의 등가 회로도를 개략적으로 나타낸다.
첨부 도면 전체에서, 동일하거나 유사한 부호는 동일하거나 유사한 부품을 나타낼 수 있다.
이하, 첨부 도면을 참조하여 본 개시의 실시예를 설명한다. 이러한 설명은 단지 예시적인 것일 뿐, 본 개시의 범위를 한정하기 위한 것이 아님을 이해하여야 한다. 또한, 이하의 설명에서는, 본 개시의 개념에 혼선을 주지 않기 위해 공지적인 구조나 기술에 대한 설명은 생략한다.
첨부 도면에는 본 개시의 실시예에 따른 다양한 구조 개략도가 도시되어 있다. 이러한 도면들은 비례적으로 그려진 것은 아니며, 여기서 표현의 명확성을 위해 일부 세부사항을 확대하고, 일부 세부사항을 생략할 수도 있다. 도면에 도시된 다양한 영역, 층의 모양 및 이들의 상대적 크기, 위치 관계는 단지 예시적인 것에 불과하며, 실제로 제조 공차 또는 기술적 한계로 인해 편차가 있을 수 있으며, 당업자라면 실제 수요에 따라 다른 모양, 크기, 상대적 위치를 갖는 영역/층을 추가로 설계할 수 있다.
본 명세서에 있어서, 한 층/소자가 다른 층/소자 "위"에 위치하는 것으로 언급되는 경우, 해당 층/소자는 다른 층/소자의 위에 직접 위치할 수 있거나, 이들 사이에 중간층/소자가 존재할 수 있다. 또한, 한 지향에서 한 층/소자가 다른 층/소자 "위"에 위치하는 경우, 지향을 돌리게 되면 해당 층/소자는 다른 층/소자의 "아래"에 위치될 수 있다.
본 개시는 다양한 형태로 나타낼 수 있으며, 그 중 일부 예시를 아래에서 설명할 것이다. 이하의 설명에서는 다양한 재료에 대한 선택이 언급된다. 재료의 선택은 그 기능(예를 들어, 반도체 재료는 활성 영역을 형성하는데 사용되고, 유전체 재료는 전기적 격리를 형성하는데 사용되며, 전도성 재료는 전극, 인터커넥트(interconnect) 구조 등을 형성하는데 사용된다)을 고려하는 것 외에도, 식각 선택성을 고려한다. 이하의 설명에서는, 필요한 식각 선택성을 명시할 수도 있고, 명시하지 않을 수도 있다. 당업자라면, 아래에서 하나의 재료층에 대한 식각을 언급하는 경우, 다른 층도 식각되었다는 언급이 없거나 도면에서 다른 층도 식각됨을 나타내지 않는다면, 이러한 식각은 선택적일 수 있으며, 해당 재료층은 동일한 식각 레시피(Recipe)에 노출된 다른 층에 비해 식각 선택성을 가질 수 있다는 점을 잘 알고 있어야 한다.
도 1(a) 내지 도 1(d)는 본 개시의 실시예에 따른 NOR 셀 어레이의 개략도를 나타낸다.
도 1(a) 내지 도 1(c)에 도시된 바와 같이, NOR 셀 어레이는 기판(100) 상에 형성될 수 있다. 기판(1001) 상에는 소자층(L1, L2)이 적층된다. 예를 들어, 소자층(L1)은 소스/드레인 영역을 한정하기 위한 제1 소스/드레인층(10051), 채널 영역을 한정하기 위한 제1 채널층(10071), 소스/드레인 영역을 한정하기 위한 제2 소스/드레인층(10091), 채널 영역을 한정하기 위한 제2 채널층(10111) 및 소스/드레인 영역을 한정하기 위한 제3 소스/드레인층(10131)을 포함할 수 있다. 소자층(L2)은 유사하게 제1 소스/드레인층(10052), 제1 채널층(10072), 제2 소스/드레인층(10092), 제2 채널층(10112) 및 제3 소스/드레인층(10132)을 포함할 수 있다. 비록, 도면에는 2개의 소자층만 도시되었지만, 본 개시는 이에 한정되지는 않으며, 더 적거나(예를 들어, 1개) 더 많은(예를 들어, 3개 또는 그 이상) 소자층을 포함할 수 있다. 소자층과 기판 사이 및 소자층 사이는 소자 분리층에 의해 서로 격리될 수 있다. 여기서, 소자 분리층 및 층간 절연층(1037)은 일체로 도시되어 있다.
메모리 기능층(1025) 및 게이트 전도체층(1027)을 포함하는 게이트 스택은 소자층(L1, L2)(특히, 소자 영역에서)을 통과하도록 수직으로 연장될 수 있다. 메모리 기능층(1025)은 유전체 전하 트래핑, 강유전 재료 효과, 또는 밴드갭 공정 전하 메모리(SONOS) 등에 기초할 수 있다.
도 1(b)에 도시된 바와 같이, 메모리 기능층을 갖는 게이트 스택(1025/1027)은 활성 영역에 의해 둘러싸여 있다. 도 1(b)에서 점선 원으로 도시된 바와 같이, 게이트 스택은 활성 영역(소스/드레인층, 채널층 및 소스/드레인층의 적층)과 배합하여 메모리 셀을 한정한다. 채널층에 형성된 채널 영역은 마주하는 양단의 소스/드레인층에서 형성되는 소스/드레인 영역을 연결할 수 있으며, 채널 영역은 게이트 스택에 의해 제어될 수 있다.
게이트 스택은 수직 방향으로 기둥형으로 연장되고 복수의 소자층과 교차되어, 수직 방향에서 서로 적층된 복수의 메모리 셀을 한정할 수 있다. 단일 게이트 스택 컬럼과 연관된 메모리 셀은 메모리 셀 스트링을 형성할 수 있다. 게이트 스택 컬럼의 레이아웃에 대응하여, 기판 상에 복수의 이러한 메모리 셀 스트링을 배치하여, 메모리 셀의 3차원(3D) 어레이를 형성한다.
본 실시예에 있어서, 도 1(b)에서 소자층(L1)의 2개의 점선 원으로 도시된 바와 같이, 단일 게이트 스택 컬럼은 단일 소자층에서 2개의 메모리 셀을 한정할 수 있다. NOR형 메모리 소자에서, 해당 2개의 메모리 셀은 동일한 소스/드레인층(중간의 제2 소스/드레인층(10091 또는 10092))을 공유할 수 있고, 소스라인에 전기적으로 연결될 수 있다. 또한, 이 2개의 메모리 셀은 각각 상하 양측의 소스/드레인층(제1 소스/드레인층(10051 또는 10052) 및 제3 소스/드레인층(10131 또는 10132))을 통해 비트라인에 전기적으로 연결된다.
접촉 영역에서 계단 구조를 형성하여, 각 소자층에서 전기적으로 연결해야 하는 각 층, 예를 들어 상기 소스/드레인층 및 선택적으로 채널층에 대해, 위의 층에 비해 단부가 상대적으로 돌출하여, 해당 층의 접촉부의 랜딩 본딩 패드(Landing Bonding pad)를 한정하도록 할 수 있다.
층간 절연층(1037)은 메모리 셀의 어레이를 커버하고, 층간 절연층(1037)에 접촉부(1039, 1041)를 형성할 수 있다. 구체적으로, 접촉부(1039)는 소자 영역에 형성되며, 게이트 스택의 게이트 전도체층(1027)에 전기적으로 연결될 수 있고, 접촉부(1041)는 접촉 영역에 형성되며, 각 소스/드레인층 및 채널층에 전기적으로 연결될 수 있다. 접촉 영역의 접촉부(1041)는 접촉 영역에 남아있는 게이트 스택을 피할 수 있다.
도 1(d)는 본 개시의 일 실시예에 따른 NOR 셀 어레이의 등가 회로도를 개략적으로 나타낸다.
도 1(d)의 예시에 있어서, 3개의 워드라인(WL1, WL2, WL3) 및 8개의 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8)을 개략적으로 나타낸다. 하지만, 비트라인 및 워드라인의 구체적인 수는 이에 한정되지 않는다. 비트라인과 워드라인이 교차하는 위치에, 메모리 셀(MC)이 설치되어 있다. 또한, 도 1(d)에서 4개의 소스라인(SL1, SL2, SL3, SL4)이 더 도시되어 있다. 상술한 바와 같이, 수직 방향으로 인접한 매 2개의 메모리 셀마다 동일한 소스라인을 공유하여 연결될 수 있다. 또한, 각 소스라인은 각 메모리 셀(MC)이 공통 소스라인에 연결될 수 있도록 서로 연결될 수 있다. 또한, 도 1(d)에서 각 메모리 셀까지의 선택적인 벌크(Bulk) 연결을 점선으로 개략적으로 나타낸다. 각 메모리 셀의 벌크 연결은 해당 메모리 셀의 소스라인 연결에 전기적으로 연결될 수 있다.
여기서, 단지 도시의 편의성을 위해, 메모리 셀(MC)의 2차원 어레이를 도시한다. 2차원 어레이와 교차하는 방향(예를 들어, 종이면에 수직한 방향)에서, 복수의 이러한 2차원 어레이를 설치하여 3차원 어레이를 얻을 수 있다.
도 1(d)의 워드라인(WL1 내지 WL3)의 연장 방향은 게이트 스택의 연장 방향, 즉 본 실시예에서 기판에 대한 수직 방향에 대응할 수 있다. 이 방향에서, 인접한 비트라인은 서로 격리된다.
보다 상세한 설명은, 중국 특허 출원"202110252927.4"을 참조할 수 있으며, 그 중에 도 1(a) 내지 도 1(d)에 도시된 NOR 셀 어레이 및 그 제조 방법이 상세하게 기재되어 있다.
도 2(a) 및 도 2(b)는 본 개시의 일 실시예에 따른 NOR형 메모리 소자의 개략도를 나타낸다.
도 2(a) 및 도 2(b)에 도시된 바와 같이, 주변회로는 도 1(a) 내지 도 1(d)에 도시된 NOR 셀 어레이에 거꾸로 장착(upside down mounting)되어 있다. 주변회로는 예를 들어 금속 산화물 반도체 전계효과 트랜지스터(MOSFET) 등과 같은 기판(SUB) 상에 형성된 주변회로 소자(TR)를 포함할 수 있다. 주변회로 소자(TR)는 이를 커버하는 층간 절연막(ILD)에 형성된 인터커넥트 구조(예를 들어, 비아 홀(Via Hole) 및 인터커넥트를 포함)를 통해 다양한 기능 회로를 형성할 수 있다.
인터커넥트 구조는 기판(SUB)을 통과하는 실리콘 비아 홀(TSV)을 더 포함할 수 있다. TSV는 다른 부품과 전기적으로 연결하기 위해, NOR 셀 어레이를 등지는 기판(SUB)의 표면에서 노출될 수 있다. TSV는 TSV1과 같은 주변회로 소자(TR)에 전기적으로 연결될 수 있고, 또한, 주변회로 소자(TR)에 전기적으로 연결되지 않고, TSV2와 같은 NOR 셀 어레이(예를 들어, 접촉부(1041))와 다른 부품 사이의 전기적 연결을 구현하기 위한 다른 목적으로도 사용될 수 있다. TSV2는 기판(SUB) 및 층간 절연층(ILD)를 통과하도록 연장할 수 있다.
NOR 셀 어레이는 주변회로 그리고 선택적으로 다른 부품과 전기적으로 연결하기 위한 본딩 패드(PAD1)를 포함할 수 있다. 본딩 패드(PAD1)는 기판(1001)을 등지는 층간 절연층(1037)의 표면("윗면"이라고 할 수 있음)에 설치될 수 있다. 본딩 패드(PAD1)는 접촉부(1039, 1041)에 전기적으로 연결될 수 있다. 예를 들어, 본딩 패드(PAD1)는 접촉부(1039, 1041)에 설치될 수 있으며, 이들은 직접 접촉할 수 있거나, 이들 사이에 다른 인터커넥트 부품이 존재할 수도 있다. 본딩 패드(PAD1)는 층간 절연층(1037)에 적어도 부분적으로 내장되거나, 층간 절연층(1037)의 윗면 상에 형성될 수 있으나, 그 연결면(예를 들어, 주변회로를 향한 표면)은 층간 절연층(1038)의 윗면에 노출될 수 있다.
유사하게, 주변회로는 NOR 셀 어레이 그리고 선택적으로 다른 부품과 전기적으로 연결하기 위한 본딩 패드(PAD2)를 포함할 수 있다. 본딩 패드(PAD2)는 기판(SUB)을 등지는 층간 절연층(ILD)의 표면("윗면"이라고 할 수 있음)에 설치될 수 있다. 본딩 패드(PAD2)는 주변회로의 인터커넥트 구조의 대응하는 부품(예를 들어, 접촉부 및/또는 TSV)에 전기적으로 연결될 수 있다. 예를 들어, 본딩 패드(PAD2)는 인터커넥트 구조의 대응하는 부품에 설치될 수 있으며, 이들은 직접 접촉할 수 있거나, 이들 사이에 다른 인터커넥트 부품이 존재할 수 있다. 본딩 패드(PAD2)는 층간 절연막(ILD)에 적어도 부분적으로 내장되거나, 층간 절연막(ILD)의 윗면 상에 형성될 수 있으나, 그 연결면(예를 들어, NOR 셀 어레이를 향한 표면)은 층간 절연막(ILD)의 윗면에 노출될 수 있다.
본딩 패드(PAD1) 및 (PAD2)는 서로 대응되게 설치할 수 있으며, 따라서 주변회로를 NOR 셀 어레이에 거꾸로 장착할 경우, 이들은 서로 마주할 수 있고, 이로 인해 본딩부(BOND)를 통해 서로 연결할 수 있다. 본딩부(BOND)는, 예를 들어 범프(Bump), 솔더볼(Solder Ball) 등 중 적어도 하나를 포함할 수 있다.
본 예시에 있어서, NOR 셀 어레이 및 주변회로는 횡방향에서 동일한 크기를 갖고, 수직 방향으로 완전히 정렬된 것으로 도시된다. 하지만, 본 개시는 이에 한정되지는 않는다. 예를 들어, NOR 셀 어레이 및 주변회로는 횡방향에서 서로 다른 크기를 가지거나, 또는 서로 위치 시프팅될 수 있으며, 따라서 예를 들어, 하나 또는 복수의 본딩 패드(PAD1)는 주변회로에 의해 커버되지 않을 수 있고(또는, 하나 또는 복수의 본딩 패드(PAD2)는 NOR 셀 어레이에 의해 커버되지 않을 수 있음), 이로 인해 다른 본딩 방식(예를 들어, 와이어 본딩)을 통해 다른 부품에 전기적으로 연결될 수 있다.
도 2(a) 및 도 2(b)에 도시된 예시에서, 본딩 패드(PAD1) 및 본딩 패드(PAD2)는 본딩부(BOND)를 통해 서로 본딩된다. 하지만, 본 개시는 이에 한정되지는 않는다. 예를 들어, 도 3에 도시된 바와 같이, 본딩 패드(PAD1) 및 본딩 패드(PAD2)는 서로 직접 본딩될 수 있다.
도 4(a) 및 도 4(b)는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자의 개략도를 나타낸다.
본 실시예에 따르면, NOR 셀 어레이에서, 기판(2001) 상에 소자층(L1, L2, L3, L4)을 적층할 수 있다. 예를 들어, 소자층(L1)은 제1 소스/드레인 영역(20051), 채널 영역(20071) 및 제2 소스/드레인 영역(20091)을 포함할 수 있다. 소자층(L1)은 단일 반도체층일 수 있으며, 도핑 분포에 의해 제1 소스/드레인 영역(20051), 채널 영역(20071) 및 제2 소스/드레인 영역(20091)을 한정한다. 또는, 상기 실시예와 유사하게, 소자층(L1)은 소스/드레인층-채널층-소스/드레인층의 적층을 포함할 수 있다. 유사하게, 소자층(L2)은 제1 소스/드레인 영역(20052), 채널 영역(20072) 및 제2 소스/드레인 영역(20092)을 포함할 수 있고, 소자층(L3)은 제1 소스/드레인 영역(20053), 채널 영역(20073) 및 제2 소스/드레인 영역(20093)을 포함할 수 있으며, 소자층(L4)은 제1 소스/드레인 영역(20054), 채널 영역(20074) 및 제2 소스/드레인 영역(20094)을 포함할 수 있다. 게이트 스택은 소자층(L1, L2, L3, L4)을 통과할 수 있도록 수직으로 연장될 수 있다.
도 4(a)에 도시된 바와 같이, (메모리 기능층을 갖는)게이트 스택은 소자층에 의해 둘러싸여 있다. 도 4(a)에서 점선 원으로 도시된 바와 같이, 게이트 스택은 소자층과 서로 배합하여 메모리 셀을 한정한다. 채널 영역은 마주하는 양측의 소스/드레인 영역에 연결할 수 있으며, 채널 영역은 게이트 스택에 의해 제어될 수 있다. 단일 메모리 셀의 상단과 하단의 소스/드레인 영역 중 하나는 소스 영역으로 사용되며, 소스라인에 전기적으로 연결될 수 있고, 다른 하나는 드레인 영역으로 사용되며, 비트라인에 전기적으로 연결될 수 있다. 수직으로 인접한 매 2개의 메모리 셀마다에 대해, 아래측 메모리 셀의 상단의 소스/드레인 영역과 위측 메모리 셀의 하단의 소스/드레인 영역을 소스 영역으로 사용할 수 있어, 따라서 동일한 소스라인을 공유하여 연결할 수 있다(도4(b)의 점선 원 참조).
해당 NOR 셀 어레이에 대한 더 상세한 설명은, 중국 특허 출원 "202110252926.x"을 참조할 수 있다.
마찬가지로, 주변회로는 해당 NOR 셀 어레이에 거꾸로 장착될 수 있다. 주변회로에 대해, 상기 도 2(a)와 도 2(b)를 결합한 설명을 참조할 수 있다. NOR 셀 어레이의 본딩 패드(PAD1)는 주변회로의 본딩 패드(PAD2)와 본딩될 수 있다. 비록, 도 4(a) 및 도 4(b)에서 본딩 패드(PAD1)와 본딩 패드(PAD2)는 본딩부(BOND)를 통해 서로 연결되는 것으로 도시되었으나, 상술한 바와 같이 이들은 서로 직접 본딩될 수도 있다.
도 5(a) 및 도 5(b)는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자의 개략도를 나타낸다.
본 실시예에 의하면, NOR 셀 어레이에서, 게이트 스택은 기판(3001) 상에서 수직으로 연장되어, 소자층(L1, L2)을 통과할 수 있다. 소자층(L1)과 소자층(L2)은 모두 각각의 게이트 스택의 외주를 따라 연장되는 반도체층(SEMI)을 포함한다. 반도체층(SEMI)은 고리형 나노시트의 형태일 수 있다. 반도체층(SEMI)에서, 예를 들어 도핑 프로파일에 의해 소스/드레인 영역-채널 영역-소스/드레인 영역-채널 영역-소스/드레인 영역이 수직 방향으로 한정될 수 있다. 또한, 소자층(L1)에는 소자층(L1) 내의 각 반도체층(SEMI)의 주변을 둘러싸는 제1 인터커넥트층(30051), 제2 인터커넥트층(30091) 및 제3 인터커넥트층(30131)이 배치될 수 있다. 제1 인터커넥트층(30051), 제2 인터커넥트층(30091) 및 제3 인터커넥트층(30131)의 높이는 반도체층(SEMI)에서 대응하는 소스/드레인 영역의 높이에 대응할 수 있다. 유사하게, 소자층(L2)에는 소자층(L2) 내의 각 반도체층(SEMI)의 주변을 둘러싸는 제1 인터커넥트층(30052), 제2 인터커넥트층(30092) 및 제3 인터커넥트층(30132)이 배치될 수 있다.
도 5(a)에 도시된 바와 같이, (메모리 기능층을 갖는)게이트 스택은 반도체층(SEMI)에 의해 둘러싸여 있다. 도 5(a)에서 점선 원으로 도시된 바와 같이, 게이트 스택은 반도체층(SEMI)과 서로 배합하여 메모리 셀을 한정한다.
NOR 셀 어레이에 대한 더 상세한 설명은, 중국 특허 출원 "20211025287.2"를 참조할 수 있다.
마찬가지로, 주변회로는 해당 NOR 셀 어레이에 거꾸로 장착될 수 있다. 주변회로에 대해, 상기 도 2(a)와 도 2(b)를 결합한 설명을 참조할 수 있다. NOR 셀 어레이의 본딩 패드(PAD1)는 주변회로의 본딩 패드(PAD2)와 본딩될 수 있다. 비록, 도 5(a) 및 도 5(b)에서 본딩 패드(PAD1)와 본딩 패드(PAD2)는 본딩부(BOND)를 통해 서로 연결되는 것으로 도시되었으나, 상술한 바와 같이 이들은 서로 직접 본딩될 수도 있다.
도 6 내지 도 24(b)는 본 개시의 다른 실시예에 따른 NOR형 메모리 소자를 제조하는 과정의 일부 단계의 개략도를 나타낸다.
도 6에 도시된 바와 같이, 기판(4001)을 제공한다. 기판(4001)은 다양한 형태의 기판일 수 있으며, 예를 들어 벌크 Si 기판, 절연체 기판상의 반도체(SOI) 기판 및 SiGe 기판과 같은 화합물 반도체 기판 등과 같은 벌크 반도체 재료 기판을 포함하지만, 이에 한정되지는 않는다. 이하의 설명에서, 설명의 편의성을 위해 Si 웨이퍼와 같은 벌크 Si 기판을 예로 들어 설명한다.
기판(4001)에 후술되는 바와 같이, 예를 들어 NOR형 플래시(flash) 메모리 셀 어레이와 같은 메모리 셀 어레이를 형성할 수 있다. 메모리 셀은 n형 소자 또는 p형 소자일 수 있다. 여기서는, n형 메모리 셀을 예로 들어 설명하며, 이에 따라 기판(4001)에 p형 웰(well)을 형성할 수 있다. 따라서, 이하의 설명에서, 특히 도핑 유형에 대한 설명은 n형 소자의 형성에 관한 것이다. 하지만, 본 개시는 이에 한정되지는 않는다.
기판(4001)에 예를 들어 에피택셜 성장을 통해 소자 분리층을 한정하기 위한 희생층(40031) 및 메모리 셀의 활성 영역을 한정하기 위한 메모리 소자층(40051)을 형성할 수 있다.
기판(4001) 상에 성장된 각 층은 단결정 반도체층일 수 있다. 이러한 층들은 개별적으로 성장되거나 도핑되기 때문에, 서로 결정 계면 또는 도핑 농도 계면을 가질 수 있다.
희생층(40031)은 이후에 소자를 기판과 격리시키기 위한 소자 분리층으로 대체될 수 있으며, 그 두께는 형성하고자 하는 소자 분리층의 두께에 대응할 수 있으며, 예를 들어 약 10nm-50nm일 수 있다. 회로 설계에 따라, 희생층(40031)을 설치하지 않을 수도 있다. 메모리 소자층(40051)은 이후에 메모리 셀의 활성 영역을 한정하고, 예를 들어 두께는 약 40nm-200nm일 수 있다.
이러한 반도체층은 예를 들어, Si 또는 Ge와 같은 원소 반도체 재료, SiGe와 같은 화합물 반도체 재료 등 다양한 적합한 반도체 재료를 포함할 수 있다. 희생층(40031)을 소자 분리층으로 대체하는 이하의 공정을 고려하여, 희생층(40031)은 메모리 소자층(40051)에 대해 식각 선택성을 가질 수 있다. 예를 들어, 희생층(40031)은 SiGe(Ge의 원자 백분율은 예를 들어, 약 15%-30%임)를 포함할 수 있고, 메모리 소자층(40051)은 Si를 포함할 수 있다.
메모리 소자층(40051)을 성장시킬 때, 이에 대해 인-시투(In-situ) 도핑할 수 있다. 예를 들어, n형 소자의 경우, p형 도핑을 진행할 수 있으며, 도핑 농도는 약 1E17-1E19cm-3이다. 이러한 도핑은 이후에 형성된 채널 영역의 도핑 특성을 한정 가능하므로, 예를 들어, 소자 임계 전압(Vt）을 조절하고 짧은 채널 효과(Short Channel Effect)를 제어할 수 있다. 여기서, 수직 방향에서 도핑 농도는 소자 성능을 최적화하기 위해 불균일한 분포를 가질 수 있다. 예를 들어, 드레인 영역(이후, 비트라인에 연결됨)에 근접한 영역의 농도는 짧은 채널 효과를 감소시키기 위해 상대적으로 높고, 소스 영역(이후, 소스라인에 연결됨)에 근접한 영역의 농도는 채널 저항을 감소시키기 위해 상대적으로 낮다. 이는 성장의 다른 단계에서 서로 다른 사용량의 도펀트를 도입함으로써 구현할 수 있다.
집적 밀도를 증가시키기 위해, 복수의 메모리 소자층을 설치할 수 있다. 예를 들어, 에피택셜 성장을 통해 메모리 소자층(40051)에 메모리 소자층(40052, 40053)을 설치할 수 있고, 메모리 소자층 사이는 소자 분리 층을 한정하기 위한 희생층(40032, 40033)에 의해 분리된다. 비록, 도 6에서는 단지 3개의 메모리 소자층만 도시되었지만, 본 개시는 이에 한정되지는 않는다. 회로 설계에 따르면, 일부 메모리 소자층 사이에 소자 분리층을 설치하지 않을 수도 있다. 메모리 소자층(40052, 40053)은 메모리 소자층(40051)과 동일하거나 유사한 두께 및/또는 재료를 가질 수 있으며, 또는 서로 다른 두께 및/또는 재료를 가질 수도 있다. 여기서는, 단지 설명의 편의성을 위해, 각 메모리 소자층이 동일한 구성을 가지고 있다고 가정한다.
메모리 소자층에 선택 트랜지스터의 활성 영역을 한정하기 위한 선택 소자층을 설치할 수 있다. 예를 들어, 에피택셜 성장을 통해, 순차적으로 제1 소스/드레인층(40074), 채널층(40054) 및 제2 소스/드레인층(40094)을 형성할 수 있고, 선택 소자층으로 사용될 수 있다. 성장된 이러한 층들은 단결정 반도체층일 수 있다.
제1 소스/드레인층(40074)은 선택 트랜지스터의 (하부)소스/드레인 영역을 한정할 수 있고, 예를 들어, 두께는 약 30nm-200nm이다. 그 후 채널층(40054)은 선택 트랜지스터의 채널 영역을 한정할 수 있으며, 예를 들어, 두께는 약 30nm-100nm이다. 제2 소스/드레인층(40094)은 선택 트랜지스터의 (상부)소스/드레인 영역을 한정할 수 있고, 예를 들어, 두께는 약 10nm-100nm이다. 여기서, 제1 소스/드레인층(40074)은 상대적으로 두꺼워서, 이후의 공정에서 선택 트랜지스터-메모리 셀 게이트 스택 연결부를 용이하게 제조할 수 있다.
제1 소스/드레인층(40074) 및 제2 소스/드레인층(40094)을 성장시킬 때, 그에 대해 인-시투 도핑할 수 있다. 예를 들어, n형 소자의 경우, n형 도핑을 진행할 수 있으며, 도핑 농도는 약 1E19-1E21cm-3이다. 이러한 도핑은 선택 트랜지스터의 소스/드레인 영역의 도핑 특성을 한정할 수 있다. 유사하게, 또한 채널층(40054)을 성장시킬 때도, 그에 대해 인-시투 도핑할 수 있다. 예를 들어, n형 소자의 경우, p형 도핑을 진행할 수 있으며, 도핑 농도는 약 1E17-1E19cm-3이다. 이러한 도핑은 이후에 형성된 채널 영역의 도핑 특성을 한정할 수 있으므로, 예를 들어, 소자(Vt)를 조절하고 짧은 채널 효과를 제어할 수 있다.
선택 소자층과 메모리 소자층(40053) 사이에, 소자 분리층을 한정하기 위한 희생층(40034)을 설치할 수도 있다. 희생층(40032 내지 40034)에 대해, 상술된 희생층(40031)에 대한 설명을 참조할 수 있다.
상술한 바와 같이, 희생층을 소자 분리층으로 대체하는 이하의 공정을 고려하여, 선택 소자층은 희생층(40034)(및 40031 내지 40033, 이들은 SiGe와 같은 동일한 재료를 가질 수 있음)에 대해 식각 선택성을 가질 수 있다. 예를 들어, 제1 소스/드레인층(40074), 채널층(40054) 및 제2 소스/드레인층(40094)은 모두 Si를 포함할 수 있다. 여기서, 선택 소자층 내의 각 층은 동일한 재료를 포함하며, 이후의 공정에서 동일한 식각 단계를 통해 선택 트랜지스터의 활성 영역을 쉽게 한정할 수 있다. 하지만, 본 개시는 이에 한정되지는 않는다. 선택 소자층 내의 인접한 층은 서로 식각 선택성을 가질 수 있다.
본 실시예에 있어서, 메모리 소자층(40051, 40052, 40053)은 단일 에피택셜층에 의해 형성되고, 이후에 확산 도핑을 통해 그 안에서 소스/드레인 영역을 한정할 수 있는데, 이는 아래에서 추가로 설명한다. 하지만, 본 개시는 이에 한정되지는 않는다. 예를 들어, 메모리 소자층(40051, 40052, 40053) 중 적어도 하나는 선택 소자층의 형태로 형성될 수 있으며, 순차적으로 적층된 제1 소스/드레인층, 채널층 및 제2 소스/드레인층을 포함한다. 이러한 경우, 이하의 공정이 동일하게 진행될 수도 있으나, 확산 도핑 공정은 진행되지 않을 수도 있다(물론, 예를 들어, 소스/드레인 영역의 도핑 특성을 조절하기 위해 진행될 수도 있음).
또한, 본 실시예에 있어서, 선택 소자층은 에피택셜 성장 시에 인-시투 도핑에 의해 서로 다른 도핑 특성으로 도핑된 부분(40074, 40054, 40094)을 포함한다. 하지만, 본 개시는 이에 한정되지는 않는다. 예를 들어, 선택 소자층은 메모리 소자층(40051, 40052, 40053)과 같이 단일 에피택셜층을 통해 형성될 수 있으며, 이후에 확산 도핑을 통해 소스/드레인 영역을 한정할 수 있다.
기판(4001)에 형성된 이러한 층에, 패터닝을 용이하게 하기 위해 하드 마스크층(4015)을 설치할 수 있다. 예를 들어, 하드 마스크층(4015)은 두께가 약 100nm-300nm인 질화물(예를 들어, 질화 규소)을 포함할 수 있다.
이하, 한편으로는 희생층을 소자 분리층으로 대체하기 위해 희생층에 도달할 수 있는 가공 통로가 필요하고, 다른 한편으로는 게이트를 형성하기 위한 영역을 한정해야 한다. 본 개시의 실시예에 따르면, 이들을 결합하여 진행할 수 있다. 구체적으로, 가공 통로를 이용하여 게이트 영역을 한정할 수 있다.
예를 들어, 도 7(a) 및 도 7(b)에 도시된 바와 같이, 하드 마스크층(4015)에 포토레지스트(4017)를 형성하고, 리소그래피를 통해 일련의 개구부를 갖도록 패터닝할 수 있으며, 이런 개구는 가공 통로의 위치를 한정할 수 있다. 개구부는 다양한 적합한 모양, 예를 들어, 원형, 직사각형, 사각형, 다각형 등일 수 있으며, 직경 또는 변 길이가 적합한 크기를 가질 수 있으며, 예를 들어 약 20nm-500nm이다. 여기서, 이러한 개구부(특히, 소자 영역에서)는 예를 들어, 도 7(a)의 종이면의 수평 방향 및 수직 방향을 따른 2차원 어레이와 같은 어레이 형태로 배열될 수 있다. 해당 어레이는 이후에 메모리 셀의 어레이를 한정할 수 있다. 비록, 도 7(a)에서 개구부는 기본적으로 균일한 크기, 실질적으로 균일한 밀도로 기판(이후에 메모리 셀을 제조하는 소자 영역 및 이후에 접촉부를 제조하는 접촉 영역을 포함)에 형성되는 것으로 도시되었지만, 본 개시는 이에 한정되지는 않는다. 개구부의 크기 및/또는 밀도는 변경될 수 있으며, 예를 들어, 접촉 영역의 저항을 감소시키기 위해 접촉 영역의 개구부의 밀도는 소자 영역의 개구부의 밀도보다 작을 수 있다.
도 8에 도시된 바와 같이, 이와 같이 패터닝된 포토레지스트(4017)를 식각 마스크로서, 반응성 이온식각(RIE)과 같은 이방성 식각을 통해, 기판(4001) 상의 각 층을 식각하여 가공 통로(T)를 형성할 수 있다. RIE는 실질적으로 수직 방향(예를 들어, 기판 표면에 수직한 방향)을 따라 진행할 수 있으며, 기판(400)까지 진행될 수 있다. 따라서, 기판(4001)에 일련의 수직한 가공 통로(T)가 남게 된다. 또한, 소자 영역에서의 가공 통로(T)는 게이트 영역도 한정한다. 그 후, 포토레지스트(4017)를 제거할 수 있다.
현재, 희생층의 측벽은 가공 통로(T)에 노출된다. 따라서, 노출된 측벽을 통해 희생층을 소자 분리층으로 대체할 수 있다. 대체 시, 메모리 소자층(40051 내지 40053) 및 선택 소자층에 대한 지지 기능을 고려하여 지지층을 형성할 수 있다.
예를 들어, 도 9에 도시된 바와 같이, 예를 들어, 화학 기상 증착(CVD) 등과 같은 증착을 통해 기판(4001) 상에 지지 재료층을 형성할 수 있다. 지지 재료층은 실질적으로 공형의 방식으로 형성될 수 있다. 식각 선택성을 고려하여, 특히 하드 마스크층(4015)(해당 예시에서는 질화물임) 및 이후에 형성된 소자 분리층(해당 예시에서는 산화물임)에 대해, 지지 재료층은 예를 들어 SiC를 포함할 수 있다. 예를 들어, 포토레지스트(4021)를 형성하고, 포토레지스트(4021)와 배합하여 RIE와 같은 선택적 식각을 진행함으로써, 일부 가공 통로(T)의 지지 재료층을 제거하고, 나머지 가공 통로(T)의 지지 재료층을 유지할 수 있다. 남은 지지 재료층은 지지층(4019)을 형성한다. 이와 같이, 한편으로는 지지층(4019)이 형성되지 않은 가공 통로로 희생층을 대체할 수 있으며, 다른 한편으로는 다른 가공 통로의 지지층(4019)을 통해 메모리 소자층(40051 내지 40053) 및 선택 소자층을 지지할 수 있다. 그 후, 포토레지스트(4021)를 제거할 수 있다.
그 중에서 지지층(4019)이 형성된 가공 통로 및 지지층(4019)이 형성되지 않은 가공 통로의 배열은 포토레지스트(4021)의 패터닝에 의해 구현할 수 있으며, 공정의 일관성과 균일성을 위해 이들은 실질적으로 균일하게 분포될 수 있다. 도 9에 도시된 바와 같이, 그 중에서 지지층(4019)이 형성된 가공 통로는 지지층(4019)이 형성되지 않은 가공 통로와 교대로 배열될 수 있다.
그런 다음, 도 10에 도시된 바와 같이, 가공 통로(T)를 통해 선택적 식각에 의해 희생층(40031 내지 40034)을 제거할 수 있다. 지지층(4019)의 존재로 인해, 메모리 소자층(40051 내지 40053) 및 선택 소자층이 붕괴되지 않도록 유지할 수 있다. 희생층의 제거로 인해 남겨진 공극에서, 예를 들어 증착(막 두께를 더 좋게 제어하기 위해, 바람직하게는 원자층 증착(ALD)) 후 에치백(Etchback)(예를 들어, 수직 방향의 RIE)하는 공정을 통해 유전체 재료를 채워 소자 분리층(40231, 40232, 40233 및 40234)을 형성할 수 있다.
본 개시의 실시예에 따르면, 소스/드레인 도핑을 구현하기 위해, 소자 분리층(40231 내지 40234)은 도펀트(n형 메모리 셀의 경우, n형 도펀트이고, p형 메모리 셀의 경우, p형 도펀트임)를 포함할 수 있다. 따라서, 소자 분리층(40231 내지 40234)은 고체상 도펀트 소스층일 수 있다. 예를 들어, 소자 분리층(40231 내지 40234)은 인소(P) 함유량이 약 0.1%-10%인 인규산 유리(PSG)(n형 메모리 셀의 경우), 또는 붕소(B) 함유량이 약 0.1%-10%인 붕규산 유리(BSG)(p형 메모리 셀의 경우)를 포함할 수 있다.
본 예시에 있어서, 소스/드레인 도핑은 인-시투 도핑이 아니라 고체상 도펀트 소스층을 통해 구현되며, 이는 가파른 하이(High) 소스/드레인 도핑을 구현할 수 있고, 에피택셜 성장 시에 인-시투 성장으로 인해 발생할 수 있는 교차 오염을 억제할 수 있다.
그 후, 선택적 식각을 통해 지지층(4019)을 제거할 수 있다.
가공 통로에서, 특히 소자 영역의 가공 통로에서 메모리 셀의 게이트 스택을 형성할 수 있다. 여기서, 메모리 소자를 형성하려면, 게이트 스택을 통해 메모리 기능을 구현할 수 있다. 예를 들어, 게이트 스택은 전하 트래핑 재료이거나 강유전 재료 등과 같은 메모리 구조를 포함할 수 있다.
도 11에 도시된 바와 같이, 예를 들어 증착을 통해 순차적으로 메모리 기능층(4025) 및 게이트 전도체층(4027)을 형성할 수 있다. 메모리 기능층(4025)은 실질적으로 공형의 방식으로 형성될 수 있고, 게이트 전도체층(4027)은 가공 통로(T)에서 메모리 기능층(4025)을 형성한 후 남은 공극을 채울 수 있다. 형성된 게이트 전도체층(4027)과 메모리 기능층(4025)에 대해, 화학적 기계적 연마(CMP, 예를 들어 하드 마스크층(4015)에서 멈출 수 있음)와 같은 평탄화 처리를 진행할 수 있으며, 따라서 게이트 전도체층(4027)과 메모리 기능층(4025)은 가공 통로(T)에 남아 게이트 스택을 형성할 수 있다.
메모리 기능층(4025)은 유전체 전하 트래핑, 강유전 재료 효과, 또는 밴드갭 공정 전하 메모리(SONOS) 등에 기초할 수 있다. 예를 들어, 메모리 기능층(4025)은 유전체 터널링층(예를 들어, 산화 또는 ALD에 의해 형성될 수 있는, 두께가 약 1nm-5nm인 산화물)-에너지 밴드 오프셋층(예를 들어, CVD 또는 ALD에 의해 형성될 수 있는, 두께가 약 2nm-10nm인 질화물)-소자 분리층(예를 들어, 산화, CVD 또는 ALD에 의해 형성될 수 있는, 두께가 약 2nm-6nm인 산화물)을 포함할 수 있다. 이러한 3층 구조는 전자 또는 홀을 포획하는 에너지 밴드 구조를 초래할 수 있다. 또는, 메모리 기능층(4025)은 예를 들어, 두께가 약 2nm-20nm인 HfZrO2와 같은 강유전 재료층을 포함할 수 있다.
게이트 전도체층(4027)은, 예를 들어 다결정 실리콘이거나 금속 게이트 재료(도핑된 것, 예를 들어 n형 소자인 경우, p형 도핑)를 포함할 수 있다.
고체상 도펀트 소스층의 도펀트를 메모리 소자층으로 몰아넣기 위해 어닐링(Annealing) 처리를 진행할 수 있다. 각 메모리 소자층(40051 내지 40053)에 대해, 그 상단과 하단의 소자 분리층 중의 도펀트는 각각 상하 양측에서 유입되어, 그 상단과 하단에 고도핑 영역(40071, 40091, 40072, 40092, 40073, 40093)(예를 들어, 약 1E19 - 1E21 cm-3의 n 형 도핑)이 형성함으로써, 소스/드레인 영역을 한정할 수 있다. 여기서, 소자 분리층으로부터 메모리 소자층으로의 도펀트의 확산 깊이(예를 들어, 약 10nm-50nm)를 제어하여, 수직 방향에서의 각 메모리 소자층의 중간이 상대적으로 낮은 도핑, 예를 들어, 성장 시에 인-시투 도핑으로 인한 도핑 극성(예를 들어, p형 도핑) 및 도핑 농도(예를 들어, 1E17-1E19 cm-3)를 유지하고, 채널 영역을 한정할 수 있도록 할 수 있다. 물론, 소자 분리층(40234)의 도펀트는 선택 소자층, 특히 그 중의 제1 소스/드레인층(40074)에도 진입할 수도 있다.
인-시투 도핑으로 구현할 수 있는 도핑 농도는 일반적으로 1E20 cm-3보다 낮다. 본 개시의 실시예에 따르면, 고체상 도펀트 소스층으로부터의 확산을 통해 소스/드레인 도핑을 진행하되, 이는 고도핑을 구현할 수 있으며, 예를 들어, 최고 도핑 농도는 1E20 cm-3보다 높을 수 있고, 심지어 7E20 - 3E21 cm-3까지 높일 수 있다. 또한, 확산 특성으로 인해, 소스/드레인 영역은 수직 방향으로 고체상 도펀트 소스층에 가까운 쪽에서 채널 영역에 가까운 쪽으로 하강하는 도핑 농도 구배를 가질 수 있다.
이러한 확산 도핑은 가파른 도핑 농도 분포를 구현할 수 있다. 예를 들어, 소스/드레인 영역과 채널 영역 사이에서, 가파른 도핑 농도 돌연변이가 있을 수 있으며, 예를 들어, 약 5nm/dec-20nm/dec(즉, 도핑 농도의 적어도 한 수량급의 감소는 약 5nm-20mm보다 작은 범위에서 발생)보다 작다. 수직 방향에서의 이러한 돌연변이 영역을 "계면층"이라고 할 수 있다.
각 소자 분리층에서 대략적으로 동일한 확산 특성으로 메모리 소자층으로 확산되기에, 각 소스/드레인 영역(40071, 40091, 40072, 40092, 40073, 40093)은 횡방향으로 실질적으로 동일 평면에 있을 수 있다. 유사하게, 각 채널 영역은 횡방향으로 실질적으로 동일 평면에 있을 수 있다. 또한, 상술한 바와 같이, 채널 영역은 수직 방향으로 불균일한 분포를 가질 수 있으며, 한쪽에 가까운 소스/드레인 영역(드레인 영역)의 도핑 농도는 상대적으로 높고, 다른 쪽에 가까운 소스/드레인 영역(소스 영역)의 도핑 농도는 상대적으로 낮다.
도 11에 도시된 바와 같이, 메모리 기능층을 갖는 게이트 스택(4025/4027)은 메모리 소자층에 의해 둘러싸여 있다. 도 11에서 점선 원으로 도시된 바와 같이, 게이트 스택은 소자층과 서로 배합하여 메모리 셀을 한정한다. 채널 영역은 마주하는 양측의 소스/드레인 영역을 연결할 수 있으며, 채널 영역은 게이트 스택에 의해 제어될 수 있다. 단일 메모리 셀에서 상단과 하단의 소스/드레인 영역 중 하나는 소스 영역으로 사용되며 소스라인에 전기적으로 연결될 수 있고, 다른 하나는 드레인 영역으로 사용되며 비트라인에 전기적으로 연결될 수 있다. 수직으로 인접한 매 2개의 메모리 셀마다에 대해, 아래측 메모리 셀의 상단의 소스/드레인 영역과 위측 메모리 셀의 하단의 소스/드레인 영역을 소스 영역으로 사용할 수 있어, 따라서 동일한 소스라인을 공유하여 연결될 수 있다.
게이트 스택은 수직 방향으로 기둥형으로 연장되고 복수의(본 실시예에서, 3개) 메모리 소자층과 교차되어, 수직 방향에서 서로 적층된 복수의 메모리 셀을 한정할 수 있다. 단일 게이트 스택과 연관된 메모리 셀은 메모리 셀 스트링을 형성할 수 있다. 게이트 스택 컬럼의 레이아웃(상기 가공 통로(T)의 레이아웃에 해당, 예를 들어, 2차원 어레이)에 대응하여, 기판 상에 복수의 이러한 메모리 셀 스트링을 배치하여, 메모리 셀의 3차원(3D) 어레이를 형성한다.
(소자 영역에서)각 메모리 셀 스트링의 상단에서, 선택 소자층에 기초하여 선택 트랜지스터를 형성할 수 있다.
본 개시의 실시예에 따르면, 가공 통로(T)에 기초하여 선택 트랜지스터를 형성할 수 있다. 예를 들어, 선택 트랜지스터의 게이트 스택은 메모리 셀과 유사하게 가공 통로(T)에 형성될 수 있으며, 그 활성 영역은 게이트 스택을 둘러싸고 있다. 이렇게 얻은 선택 트랜지스터는 아래의 메모리 셀 스트링과 자기 정렬될 수 있다.
각 메모리 셀 스트링의 선택 트랜지스터의 활성 영역은 서로 전기적으로 격리되어, 각 메모리 셀 스트링에 대한 독립적인 선택을 구현할 수 있다. 이를 위해, 선택 소자층을 각 가공 통로(T)를 둘러싸는 부분적인 부분으로 분리하여 각 선택 트랜지스터의 활성 영역으로 할 수 있다.
선택 소자층을 부분화할 때 위치 기준을 더 잘 제공하고, 메모리 셀의 게이트 스택(4025/4027)에 영향(예를 들어, 특히 게이트 전도체층(4027)에 다결정 실리콘이 포함되는 경우)을 주지 않도록 하기 위해, 도 12(a) 및 도 12(b)에 도시된 바와 같이, 수직 방향에서의 RIE과 같은 이방성 식각을 통해, 메모리 셀의 게이트 스택(4025/4027)을 일정한 두께로 에치백할 수 있다. 가공 통로(T)에서 에치백으로 인해 남겨진 공간에서, 예를 들어, 증착 후 평탄화(예를 들어 CMP, 하드 마스크층(4015)에서 멈출 수 있음)하는 방법으로 캡(Cap)층(4011)을 채울 수 있다. 식각 선택성(예를 들어, 질화물의 하드 마스크층(4015) 및 산화물의 소자 분리층에 대해)을 고려하여, 캡층(4011)은 예를 들어 SiC를 포함할 수 있다. 여기서, 캡층(4011)의 밑면은 하드 마스크층(4015)의 밑면보다 높을 수 있으며, 따라서 캡층(4011)은 하드 마스크층(4015)에 의해 한정된 가공 통로 부분에 제한되고, 아래의 메모리 셀의 게이트 스택과 자기 정렬될 수 있다. 이렇게 형성된 캡층(4011)은 선택 트랜지스터의 활성 영역의 위치 기준으로서 사용될 수 있다.
이러한 마스크, 즉, 각 가공 통로(T)를 둘러싸는 분리된 부분들을 포함하는 마스크를 형성하여 선택 트랜지스터의 활성 영역을 한정할 수 있다. 여기서, 스페이서(spacer) 형성 공정을 통해 자기 정렬된 마스크를 형성할 수 있다.
예를 들어, 선택적 식각을 통해 하드 마스크층(4015)을 제거할 수 있다. 따라서, 캡층(4011)은 선택 소자층에 대해 돌출되고 메모리 셀 게이트 스택에 자기 정렬되는 섬 모양을 나타낸다. 이러한 돌출된 섬 모양의 측벽에 스페이서(4010)를 형성하여 마스크로서 사용할 수 있다. 예를 들어, 대략적으로 공형의 방식을 통해 질화물과 같은 한층의 유전체(캡층(4011) 및 소자 분리층에 대해 식각 선택성을 갖도록)를 증착한 후, 증착된 유전체에 대해, 이방성 식각 예를 들어 수직 방향에서의 RIE를 진행하여, 증착된 유전체의 횡방향으로 연장되는 부분을 제거하고 수직으로 연장되는 부분을 유지함으로써, 스페이서(4010)를 형성할 수 있다. 스페이서(4010)의 두께(도면에서 수평 방향의 차원)는 선택 트랜지스터의 활성 영역의 크기를 한정할 수 있고, 예를 들어 약 5nm-20nm이다.
스페이서(4010)를 마스크로서 사용하여 선택 소자층에 대해 이방성 식각 예를 들어 수직 방향의 RIE를 진행할 수 있다. RIE는 소자 분리층(40234)에서 멈출 수 있다. 따라서, 선택 소자층(제1 소스/드레인층(40074), 채널층(40054) 및 제2 소스/드레인층(40094))은 각 가공 통로(T)를 둘러싸는 국부적인 부분으로 분리될 수 있으며, 이러한 국부적인 부분은 각 메모리 셀 스트링에 대응하는 선택 트랜지스터들의 활성 영역을 한정한다.
선택 트랜지스터에 대해, 그 하단의 소스/드레인 영역은 해당 메모리 셀 스트링의 게이트 스택에 전기적으로 연결될 수 있고(아래에서 추가적으로 설명함), 그 상단의 소스/드레인 영역은 워드라인에 전기적으로 연결될 수 있다. 따라서, 각 워드라인에 인가되는 게이트 제어 전압은 대응하는 선택 트랜지스터를 통해 대응하는 메모리 셀 스트링의 게이트 스택에 인가될 수 있다.
여기서, 선택 트랜지스터의 상단 소스/드레인 영역에 전기적으로 연결되는 워드라인을 제조할 수 있다. 예를 들어, 도 13(a) 및 도 13(b)에 도시된 바와 같이, 소자 분리층(40234) 상에 소자 분리층(4012)을 형성할 수 있다. 소자 분리층(4012)은 예를 들어 산화물을 증착하고, 증착된 산화물에 대해 CMP(캡층(4011)에서 멈출 수 있음)와 같은 평탄화를 진행한 후, 평탄화된 산화물을 에치백하여 형성될 수 있다. 소자 분리층(4012)은 제1 소스/드레인층(40074) 및 채널층(40054)을 차폐하고 제2 소스/드레인층(40094)의 적어도 일부를 노출시켜, 그 위에 형성된 워드라인이 제2 소스/드레인층(40094)에 전기적으로 연결되고, 제1 소스/드레인층(40074) 및 채널층(40054)으로부터 전기적으로 격리되도록 할 수 있다. 소자 분리층(4012)에 워드라인(4013)을 형성할 수 있다. 워드라인(4013)은 금속과 같은 전도성 재료를 포함할 수 있으며, 예를 들어, 증착 후 식각 또는 듀얼 다마신 공정 등에 의해 형성될 수 있다. 워드라인(4013)은 제2 소스/드레인층(40094)의 노출된 부분과 접촉할 수 있고, 따라서 전기적으로 연결될 수 있다. 실시예에 의하면, 워드라인(4013)을 형성하기 전에, 제2 소스/드레인층(40094)의 노출된 부분을 규화처리하여 규화물을 형성함으로써, 워드라인(4013)와의 접촉 저항을 감소시킬 수 있다.
도 13(a)의 평면도에 도시된 바와 같이, 복수의 워드라인(4013)은 제1 방향(도면에서 종이면의 수평 방향)을 따라 연장되는 스트립 모양으로 형성될 수 있으며, 제1 방향과 교차(예를 들어, 수직)하는 제2 방향(도면에서 종이면의 수직 방향)에 배열될 수 있다. 여기서, 워드라인(4013)은 이후에 접촉 영역에 형성되는 접촉부와의 상호 간섭을 피하기 위해, 접촉 영역으로 연장되지 않고 소자 영역에 형성될 수 있다.
도 14에 도시된 바와 같이, 추가적인 처리를 용이하게 하기 위해, 현재 구조 중의 공극은 유전체로 채워질 수 있다. 이러한 채우기는 예를 들어, 증착 후 평탄화하는 방법으로 진행될 수 있다. 채워진 유전체는 소자 분리층(4012)와 동일한 재료 예를 들어 산화물을 포함할 수 있으며, 도 14에서 이들을 일체로 도시하고, 4012'로 표기한다.
가공 통로(T)에, 선택 소자층(특히, 그중의 채널층(40054))에 대응하는 높이에서 선택 트랜지스터의 게이트 스택을 형성할 수 있다.
예를 들어, 도 15에 도시된 바와 같이, 선택적 식각을 통해 캡층(4011)을 제거하고 메모리 셀의 게이트 스택을 노출시킬 수 있다. 선택적 식각을 통해, 메모리 셀의 게이트 스택을 일정한 깊이로 오목하게 들어가게 할 수 있다. 여기서, 오목하게 들어간 메모리 셀의 게이트 스택의 윗면은, 한편으로는 이후에 형성된 선택 트랜지스터의 게이트 스택이 채널층(40054)의 전체 높이와 교차될 수 있도록 채널층(40054)의 밑면보다 낮을 수 있고, 다른 한편으로는 이후에 형성된 선택 트랜지스터-메모리 셀 게이트 스택 연결부와 최상위 메모리 소자층 사이에 원하지 않는 전기적 연결을 피하기 위해, 최상위 메모리 소자층의 윗면 보다 높(바람직하게는, 최상위 소자 분리층(40234)의 윗면보다 높음)을 수 있다.
이와 같이, 각 가공 통로(T)의 상부 공간이 해제된다. 선택 트랜지스터의 게이트 스택은 해제된 이러한 공간에 형성될 수 있다.
선택 트랜지스터와 메모리 셀의 게이트 스택 사이의 전지적 연결을 고려하여, 도 16에 도시된 바와 같이, 각 가공 통로(T)에 선택 트랜지스터-메모리 셀 게이트 스택 연결부(4014)를 형성할 수 있다. 선택 트랜지스터-메모리 셀 게이트 스택 연결부(4014)는 전도성 재료, 예를 들어 텅스텐(W)과 같은 금속을 포함할 수 있다. 선택 트랜지스터-메모리 셀 게이트 스택 연결부(4014)는 예를 들어 증착 후 에치백하는 방법을 통해 형성될 수 있다. 선택 트랜지스터-메모리 셀 게이트 스택 연결부(4014)는 각 가공 통로(T)에서 메모리 셀의 게이트 스택 윗면의 전도층일 수 있으며, 이 전도층은 밑면에서 메모리 셀의 게이트 스택(특히, 그 중의 게이트 전도체층(4027))과 접촉하고, 측면에서 제1 소스/드레인층(40074)과 접촉한다. 선택 트랜지스터-메모리 셀 게이트 스택 연결부(4014)의 윗면은 제1 소스/드레인층(40074)의 윗면보다 낮을 수 있다.
도 17에 도시된 바와 같이, 각 가공 통로(T)에서 선택 트랜지스터-메모리 셀 게이트 스택 연결부(4014)에 선택 트랜지스터의 게이트 스택을 형성할 수 있다. 상기 도 11과 결합하여 설명한 바와 같이, 순차적으로 게이트 유전체층(4016) 및 게이트 전도체층(4018)을 형성할 수 있다. 여기서, 선택 트랜지스터의 게이트 스택(4016/4018)은 메모리 기능을 갖지 않을 수 있다. 예를 들어, 게이트 유전체층(4016)은 산화물 또는 하이K(High K) 유전체를 포함할 수 있고, 게이트 전도체층(4018)은 (도핑된)다결정 실리콘 또는 금속을 포함할 수 있다.
선택 트랜지스터의 게이트 스택(4016/4018)은 선택 트랜지스터를 한정하기 위해 선택 소자층(제1 소스/드레인층(40074), 채널층(40054) 및 제2 소스/드레인층(40094))에 의해 둘러싸여 있다. 선택 트랜지스터의 상단 소스/드레인 영역(제2 소스/드레인층(40094))은 워드라인(4013)에 전기적으로 연결되고, 하단 소스/드레인 영역(제1 소스/드레인층(40074))은 선택 트랜지스터-메모리 셀 게이트 스택 연결부(4014)를 통해 대응하는 메모리 셀 스트링의 게이트 스택(4025/4027)에 전기적으로 연결된다.
이와 같이, 소자 영역의 소자(메모리 셀 및 선택 트랜지스터를 포함) 제조가 완료된다.
그 다음, 필요한 전기적 연결을 구현하기 위해 다양한 전지적 접촉부(접촉 영역에서)를 제조할 수 있다.
각 메모리 소자층에 대한 전기적 연결을 구현하기 위해, 접촉 영역에 계단 구조를 형성할 수 있다. 본 기술분야에는 이러한 계단 구조를 형성하기 위한 다양한 방식이 존재한다. 본 개시의 실시예에 따르면, 계단 구조는 예를 들어 다음과 같이 형성될 수 있다.
도 17에 도시된 바와 같이, 현재 (선택 트랜지스터의)게이트 스택이 노출되어 있다. 아래 계단 구조를 제조할 때 (소자 영역의)게이트 스택을 보호하기 위해, 도 18(a) 및 도 18(b)에 도시된 바와 같이, 소자 분리층(4012')에 다른 하드 마스크층(4029)을 먼저 형성할 수 있다. 예를 들어, 하드 마스크층(4029)은 질화물을 포함할 수 있다. 하드 마스크층(4029)에 포토레지스트(4031)를 형성하고, 이는 포토리소그래피를 통해 소자 영역을 차폐하도록 패터닝하여 접촉 영역을 노출시킬 수 있다. 포토레지스트(4031)를 식각 마스크로서 사용하여, RIE와 같은 선택적 식각을 통해, 하드 마스크층(4029)과 스페이서(4010)(본 예시에서, 모두 질화물임), 소자 분리층(4012')과 소자 분리층(40234)(본 예시에서, 모두 산화물임), 선택 소자층(본 예시에서, Si）과 게이트 스택(및 가능한 워드라인(4013))을 식각하여, 메모리 소자층을 노출시킬 수 있다. 이러한 층들의 식각 순서는 공정에 따라 변경될 수 있다. 식각 깊이를 제어함으로써, 식각된 접촉 영역에서 포토레지스트(4031)에 의해 노출된 표면이 대략적으로 평탄하도록 할 수 있다. 이와 같이, 접촉 영역과 소자 영역 사이에 계단이 형성된다. 그 후, 포토레지스트(4031)를 제거할 수 있다.
도 19(a) 및 도 19(b)에 도시된 바와 같이, 스페이서 형성 공정을 통해 접촉 영역과 소자 영역 사이의 계단에 스페이서(4033)를 형성할 수 있다. 예를 들어, 스페이서(4033)는 산화물을 포함할 수 있다. 스페이서(4033)의 폭(도면에서 수평 방향)은 이후에 소자층(40053)의 소스/드레인 영역(40093)의 접촉부에 달하는 랜딩 패드(landing pad)의 크기를 한정할 수 있다.
이렇게 형성된 스페이서(4033)를 식각 마스크로서 사용하여, RIE와 같은 선택적 식각을 통해, 노출된 소자층(40053)의 소스/드레인 영역 (40093)과 게이트 스택을 식각하여, 소자층(40053) 중의 채널 영역을 노출시킬 수 있다. 식각 깊이를 제어함으로써, 식각된 접촉 영역에서 스페이서(4033)에 의해 노출된 표면이 대략적으로 평탄하도록 할 수 있다. 예를 들어, 소스/드레인 영역(40093) 및 게이트 전도체층(4027) (예를 들어, 각각 Si 및 다결정 Si인데, 게이트 전도체층(4027)에 금속 게이트를 포함하는 경우, 이들을 각각 식각할 수 있음)을 먼저 식각할 수 있으며, 이들에 대한 식각은 소자층(40053)의 채널 영역에서 멈출 수 있다. 이렇게 식각된 후, 메모리 기능층(4025)의 상단은 소자층(40053)의 채널 영역 위에 돌출될 수 있고, RIE를 통해 제거될 수 있다. 이와 같이, 접촉 영역 중의 소자층(40053)의 소스/드레인 영역(40093)과 스페이서(4033)에 의해 노출된 표면 사이에 또 하나의 계단이 형성된다.
이와 같이, 상기 도 19(a) 및 도 19(b)를 결합하여 설명된 공정을 반복하며, 도 20(a) 및 도 20(b)에 도시된 바와 같이, 스페이서를 형성하고 스페이서를 식각 마스크로 식각함으로써 접촉 영역에서 복수의 계단을 형성할 수 있다. 이러한 계단들은 이러한 계단 구조를 형성함으로써, 각 메모리 소자층에서 전기적으로 연결해야 하는 각 소스/드레인 영역 및 선택적으로 채널 영역에 대해, 위의 영역에 비해 단부가 상대적으로 돌출하도록 하여, 해당 영역까지의 접촉부의 랜딩 본딩 패드를 한정한다. 도 20(a) 및 도 20(b) 중의 4035는 매번 형성된 스페이서가 처리된 후 남은 부분을 나타낸다. 이러한 스페이서(4035)와 소자 분리층은 모두 산화물이므로, 여기서는 이들을 일체로 도시한다.
다음, 접촉부를 제조할 수 있다.
예를 들어, 도 21(a) 및 도 21(b)에 도시된 바와 같이, 산화물을 증착하고 CMP와 같은 평탄화를 통해 층간 절연층(4037)을 형성할 수 있다. 여기서, 모두 산화물이므로, 이전의 소자 분리층과 스페이서(4035)를 모두 층간 절연층(4037)과 일체로 도시한다. 그런 다음, 도 (22(a), 22(b) 및 22(c))에 도시된 바와 같이, 층간 절연층(4037)에 접촉부(4039, 4040, 4041)를 형성할 수 있다. 구체적으로, 접촉부(4039)는 소자 영역에 형성되고, 선택 트랜지스터의 게이트 스택의 게이트 전도체층(4018)에 전기적으로 연결되며, 접촉부(4040)(종이면의 제한으로 인해 접촉부(4040)는 도면에 부분적으로만 도시됨)는 소자 영역에 형성되고, 워드라인(4013)에 전기적으로 연결되며, 접촉부(4041)는 접촉 영역에 형성되고, 각 메모리 셀의 소스/드레인 영역 및 선택적으로 채널 영역에 전기적으로 연결된다. 접촉 영역에서의 접촉부(4041)는 접촉 영역에 남아있는 게이트 스택을 피할 수 있다. 이러한 접촉부는 층간 절연층(4037)에서 구멍을 식각하고 그 안에 금속과 같은 전도성 재료를 채워 형성할 수 있다.
수직 방향으로 인접한 매 2개의 메모리 셀마다에 대해, 중간에 위치하는 소스/드레인 영역, 즉 제1 메모리 소자층(40051) 중의 소스/드레인 영역(40091)과 제2 메모리 소자층(40052) 중의 소스/드레인 영역(40072)(및, 제3 메모리 소자층(40053) 중의 소스/드레인 영역(40093)과 그 위의 제4 메모리 소자층(존재하는 경우) 중의 하단 소스/드레인 영역(도시되지 않음))은 접촉부(4041)를 통해 소스라인(이들의 소스라인은 공용일 수 있음)에 전기적으로 연결될 수 있다. 상단과 하단에 위치하는 소스/드레인 영역, 즉 제1 메모리 소자층(40051) 중의 소자/드레인 영역(40071)과 제2 메모리 소자층(40052) 중의 소스/드레인 영역(40092)(및 제3 메모리 소자층(40053) 중의 소스/드레인 영역(40073)과 그 위의 제4 메모리 소자층 중의 상단 소스/드레인 영역)은 접촉부(4041)를 통해 각각 비트라인에 전자적으로 연결될 수 있다. 이와 같이, NOR형 구성을 얻을 수 있다. 여기서 채널 영역까지의 접촉부도 형성되어 있다. 이러한 접촉부는 벌크 접촉부라고 할 수 있으며, 소자 임계 전압을 조절하기 위해 벌크 바이어스를 수신할 수 있다.
여기서, 수직 방향으로 인접한 2개의 메모리 셀을 그들 사이의 경계 근처에 위치하는 소스/드레인 영역이 소스라인에 전기적으로 연결되도록 설치한다. 이는 인터커넥트수를 감소시킬 수 있다. 하지만, 본 개시는 이에 한정되지는 않는다. 예를 들어, 수직 방향으로 인접한 메모리 셀은 소스 영역-채널 영역-드레인 영역 또는 드레인 영역-채널 영역-소스 영역의 동일한 구성으로 설치할 수 있다.
본 실시예에 있어서, 도펀트를 함유하는 소자 분리층(고체상 도펀트 소스층으로 사용)은 유지된다. 하지만, 본 개시는 이에 한정되지는 않는다. 확산 도핑 후, 다른 재료로 고체상 도펀트 소스층을 대체할 수 있다. 예를 들어, 격리 성능을 개선하기 위해, 고체상 도펀트 소스층은 다른 유전체 재료, 특히 도펀트를 의도적으로 포함하지 않는 유전체 재료로 대체될 수 있다. 또는, 수직 방향으로 인접한 매 2개의 소자층마다 한 그룹으로 하고, 각 그룹의 소자층 사이의 고체상 도펀트 소스층(예를 들어, 한 그룹인 소자층(40051과 40052) 사이의 고체상 도펀트 소스층(40232))은 금속 또는 도핑된 반도체층과 같은 전도성 재료로 대체되어 인터커넥트 저항(소스라인으로의)을 감소시킬 수 있고, 각 그룹의 상하측의 고체상 도펀트 소스층(예를 들어, 소자층(40051과 40052)의 그룹 중 하측의 고체상 도펀트 소스층(40231), 소자층(40051과 40052)의 그룹 중 상측의 고체상 도펀트 소스층(40233))은 비트라인 사이의 격리를 구현하기 위해 유전체 재료로 대체될 수 있다. 고체상 도펀트 소스층을 대체하는 경우, 채널 영역을 등지는 소스/드레인 영역의 한측에도 상술한 바와 같은 도핑 농도가 돌연변이한 "계면층"이 형성될 수 있다.
도 23(a), 도 23(b) 및 도 23(c)에 도시된 바와 같이, 층간 절연층(4037)에 층간 절연층(층간 절연층(4037)과 일체로 4037'로 도시)을 추가로 형성할 수 있다. 이 층간 절연층에서, 제2 방향으로 연장되고 제1 방향으로 배열되는 복수의 선택라인(4039')을 형성할 수 있다. 따라서, 각 워드라인(4013)은 한 행의 선택 트랜지스터(제1 방향으로)에 전기적으로 연결될 수 있고, 각 선택라인(4039')은 한 열의 선택 트랜지스터(제2 방향으로)에 전기적으로 연결될 수 있다. 워드라인(4013) 및 선택라인(4039')을 통해 메모리 셀 스트링의 선택을 구현할 수 있다. 물론, 해당 층간 절연층에, 접촉부(4040 및 4041)에 전기적으로 연결되는 접촉 플러그(4040' 및 4041')도 형성되어 있다.
도 25는 본 개시의 실시예에 따른 NOR형 메모리 소자의 등가 회로도를 개략적으로 나타낸다.
도 25의 예시에 있어서, 3개의 내부 워드라인(IWL1, IWL2, IWL3) 및 6개의 비트라인(BL1, BL2, BL3, BL4, BL5, BL6)을 개략적으로 나타낸다. 하지만, 비트라인 및 내부 워드라인의 구체적인 수는 이에 한정되지는 않는다. 비트라인과 내부 워드라인이 교차하는 위치에, 메모리 셀(MC)이 설치되어 있다. 도 25에서는 3개의 소스라인(SL1, SL2, SL3)이 더 도시되어 있다. 상술한 바와 같이, 인접한 매 2개의 메모리 소자층마다 동일한 소스라인을 공유하여 연결될 수 있다. 또한, 각 소스라인은 서로 연결되어, 각 메모리 셀(MC)이 공통의 소스라인에 연결하도록 할 수 있다. 또한, 도 25 에서 각 메모리 셀에 대한 선택적 벌크 연결을 점선으로 개략적으로 나타낸다. 각 메모리 셀의 벌크 연결은 해당 메모리 셀의 소스라인 연결에 전기적으로 연결될 수 있다.
도 25 중의 내부 워드라인(IWL1 내지 IWL3)은 앞에서 설명한 메모리 셀의 게이트 스택에 대응할 수 있다. 기판에 대한 수직 방향에서, 인접한 비트라인은 서로 격리된다.
각 메모리 셀 스트링 또는 내부 워드라인(IWL1 내지 IWL3)은 상단에 선택 트랜지스터(SST)를 가질 수 있으며, 선택 트랜지스터(SST)를 경유하여 대응하는 워드라인(WL1, WL2, WL3)에 연결한다. 선택 트랜지스터(SST)의 게이트 전극은 선택라인(SSL)에 연결할 수 있다.
여기서, 단지 도시의 편의성을 위해, 메모리 셀(MC)의 2차원 어레이를 도시한다. 해당 2차원 어레이와 교차하는 방향(예를 들어, 종이 표면에 수직인 방향)에서, 복수의 이러한 2차원 어레이를 설치하여 3차원 어레이를 얻을 수 있다. 상응하게, 해당 방향에서 복수의 선택라인(SSL)을 설치할 수 있다.
도 24(a) 및 도 24(b)에 도시된 바와 같이, 도 23(a) 내지 도 23(c)에 도시된 NOR 셀 어레이에서 주변회로를 거꾸로 장착할 수 있다. 주변회로에 대해, 상기 도 2(a)와 도 2(b)를 결합한 설명을 참조할 수 있다. 도면에서 선택라인(4039') 및 접촉 플러그(4040' 및 4041')는 주변회로의 본딩 패드(PAD2)와 본딩부(BOND)를 통해 본딩된다는 것을 도시한다. 하지만, 본 개시는 이에 한정되지는 않는다. 예를 들어, 선택라인(4039') 및 접촉 플러그(4040' 및 4041') 중 적어도 일부에 본딩 패드를 설치하여 본딩 패드(PAD2)와의 본딩을 용이하게 할 수 있다. 또한, 상술한 바와 같이, 본딩부(BOND)를 생략하고 직접 본딩할 수 있다.
본 개시의 실시예에 따른 메모리 소자는 다양한 전자기기에 응용될 수 있다. 예를 들어, 메모리 소자는 전자기기의 동작에 필요한 다양한 프로그램, 어플리케이션 및 데이터를 메모리할 수 있다. 또한, 전자기기는 메모리 소자와 배합하는 프로세서를 더 포함할 수 있다. 예를 들어, 프로세서는 메모리 소자에 메모리된 프로그램을 실행하여 전자기기를 동작시킬 수 있다. 이러한 전자기기는, 예를 들어, 스마트폰, 개인용 컴퓨터(PC), 테블릿, 인공지능 기기, 웨어러블 기기 또는 이동 전원 등일 수 있다.
상기 설명에서, 각 층의 패터닝, 식각 등 기술적인 세부사항들에 대해 상세하게 설명하지는 않았다. 하지만, 당업자라면, 다양한 기술 수단을 통해 원하는 모양의 층, 영역 등을 형성할 수 있음을 이해해야 한다. 또한, 동일한 구조를 형성하기 위해, 당업자는 상술한 방법과 완전히 동일하지 않은 방법을 설계할 수 있을 것이다. 비록, 위에서 각 실시예를 별도로 설명하였으나, 이는 결코 각 실시예 중의 조치가 결합하여 사용할 수 없음을 의미하지 않는다.
이상에서 본 개시의 실시예에 대해 설명하였다. 하지만, 이러한 실시예는 단지 설명을 위한 것일 뿐, 결코 본 개시의 범위를 제한하기 위한 것이 아니다. 본 개시의 범위는 첨부된 청구범위 및 그 등가물에 의해 한정된다. 당업자라면, 본 개시의 범위를 벗어나지 않고, 다양하게 치환 및 변경할 수 있는데, 이러한 치환 및 변경 또한 본 개시의 범위에 포함되어야 한다.

Claims (23)

  1. NOR형 메모리 소자로서,
    NOR 셀 어레이; 및
    주변회로; 를 포함하고,
    상기 NOR 셀 어레이는,
    제1 기판,
    상기 제1 기판 상의 메모리 셀 어레이 - 각각의 상기 메모리 셀은 상기 제1 기판에 대해 수직으로 연장되는 제1 게이트 스택 및 상기 제1 게이트 스택의 외주를 둘러싸는 활성 영역을 포함을 포함함 -;
    상기 제1 게이트 스택에 전기적으로 연결되는 제1 본딩 패드; 및
    상기 메모리 셀의 활성 영역에 전기적으로 연결되는 제2 본딩 패드; 를 포함하고,
    상기 주변회로는,
    제2 기판;
    상기 제2 기판 상의 주변회로 소자; 및
    적어도 일부가 상기 주변회로 소자에 전기적으로 연결되는 제3 본딩 패드; 를 포함하고,
    상기 NOR 셀 어레이 및 상기 주변회로는 상기 제1 본딩 패드와 상기 제2 본딩 패드 중 적어도 일부가 상기 제3 본딩 패드 중 적어도 일부와 서로 마주하도록 배치되는,
    NOR형 메모리 소자.
  2. 제1항에 있어서,
    상기 NOR 셀 어레이는, 상기 제1 기판 상의 상기 메모리 셀 어레이를 커버하는 제1 층간 절연층을 추가 포함하고,
    상기 제1 본딩 패드 및 상기 제2 본딩 패드는 상기 제1 기판을 등지는 상기 제1 층간 절연층의 표면에 노출되며,
    상기 주변회로는, 상기 제2 기판 상의 상기 주변회로 소자를 커버하는 제2 층간 절연층을 추가 포함하고,
    상기 제3 본딩 패드는 상기 제2 기판을 등지는 상기 제2 층간 절연층의 표면에 노출되며,
    상기 NOR 셀 어레이 및 상기 주변회로는 상기 제1 층간 절연층의 상기 표면과 상기 제2 층간 절연층의 상기 표면이 서로 마주하도록 배치되는,
    NOR형 메모리 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 기판은 소자 영역 및 접촉 영역을 포함하고,
    상기 메모리 셀은 상기 소자 영역에 형성되며,
    상기 NOR 셀 어레이는,
    상기 제1 기판의 소자 영역에 형성된 제1 접촉부, 및
    상기 제1 기판의 접촉 영역에 형성된 제2 접촉부를 추가 포함하고,
    상기 제1 본딩 패드는 상기 제1 접촉부를 통해 제1 게이트 스택에 전기적으로 연결되고,
    상기 제2 본딩 패드는 상기 제2 접촉부를 통해 상기 활성 영역에 전기적으로 연결되는,
    NOR형 메모리 소자.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 본딩 패드와 상기 제2 본딩 패드 중 상기 적어도 일부 및 상기 제3 본딩 패드 중 상기 적어도 일부는 본딩 부품을 통해 서로 연결되거나, 또는
    상기 제1 본딩 패드와 상기 제2 본딩 패드 중 상기 적어도 일부 및 상기 제3 본드 패드 중 상기 적어도 일부는 직접 본딩되는,
    NOR형 메모리 소자.
  5. 제4항에 있어서,
    상기 본딩 부품은 범프 및/또는 솔더볼을 포함하는,
    NOR형 메모리 소자.
  6. 제1항 또는 제2항에 있어서,
    상기 주변회로는, 상기 제2 기판을 연장 통과하는 실리콘 비아 홀(TSV)을 추가 포함하고,
    상기 제3 본딩 패드 중 하나 또는 복수는 상기 TSV 중의 하나 또는 복수의 TSV에 배치되는,
    NOR형 메모리 소자.
  7. 제3항에 있어서,
    상기 활성 영역은,
    수직 방향으로 순차적으로 적층된 제1 소스/드레인층, 제1 채널층 및 제2 소스/드레인층을 포함하고,
    상기 제1 소스/드레인층, 상기 제1 채널층 및 상기 제2 소스/드레인층은 상기 소자 영역에서 상기 접촉 영역으로 연장되고,
    상기 제2 접촉부는 상기 제1 소스/드레인층 및 상기 제2 소스/드레인층 상에 랜딩(Landing)되는 제2 접촉부를 포함하는,
    NOR형 메모리 소자.
  8. 제7항에 있어서,
    상기 제2 접촉부는 상기 제1 채널층 상에 랜딩되는 제2 접촉부를 추가 포함하는,
    NOR형 메모리 소자.
  9. 제7항에 있어서,
    상기 제1 소스/드레인층, 상기 제1 채널층 및 상기 제2 소스/드레인층은 상기 접촉 영역에서 계단 구조를 형성하는,
    NOR형 메모리 소자.
  10. 제7항에 있어서,
    상기 활성 영역은,
    상기 제2 소스/드레인층에 순차적으로 적층된 제2 채널층 및 제3 소스/드레인층을 추가 포함하고,
    상기 제2 채널층 및 상기 제3 소스/드레인층은 상기 소자 영역에서 상기 접촉 영역으로 연장되고,
    상기 제2 접촉부는 상기 제3 소스/드레인층 상에 랜딩되는 제2 접촉부를 포함하는,
    NOR형 메모리 소자.
  11. 제10항에 있어서,
    상기 제2 접촉부는 상기 제2 채널층 상에 랜딩되는 제2 접촉부를 추가 포함하는,
    NOR형 메모리 소자.
  12. 제10항에 있어서,
    상기 제1 소스/드레인층, 상기 제1 채널층, 상기 제2 소스/드레인층, 상기 제2 채널층 및 상기 제3 소스/드레인층은 상기 접촉 영역에서 계단 구조를 형성하는,
    NOR형 메모리 소자.
  13. 제3항에 있어서,
    상기 활성 영역은,
    수직 방향으로 순차적으로 배치된 제1 소스/드레인 영역, 제1 채널 영역 및 제2 소스/드레인 영역을 포함하고, 상기 제1 게이트 스택의 외주를 따라 연장되는 반도체 나노시트를 포함하고,
    상기 NOR형 메모리 소자는,
    상기 반도체 나노시트의 제1 소스/드레인 영역의 외주를 둘러싸고, 상기 소자 영역에서 상기 접촉 영역으로 연장되는 제1 인터커넥트층, 및
    상기 반도체 나노시트의 제1 소스/드레인 영역의 외주를 둘러싸고, 상기 소자 영역에서 상기 접촉 영역으로 연장되는 제2 인터커넥트층을 추가 포함하며,
    상기 제2 접촉부는 상기 제1 인터커넥트층 및 상기 제2 인터커넥트층 상에 랜딩되는 제2 접촉부를 포함하는,
    NOR형 메모리 소자.
  14. 제13항에 있어서,
    상기 제1 인터커넥트층 및 상기 제2 인터커넥트층은 상기 접촉 영역에서 계단 구조를 형성하는,
    NOR형 메모리 소자.
  15. 제13항에 있어서,
    상기 반도체 나노시트는,
    상기 제2 소스/드레인 영역에 수직 방향으로 순차적으로 배치된 제2 채널 영역 및 제3 소스/드레인 영역을 추가 포함하고,
    상기 NOR형 메모리 소자는,
    상기 반도체 나노시트의 제3 소스/드레인 영역의 외주를 둘러싸고, 상기 소자 영역에서 상기 접촉 영역으로 연장되는 제3 인터커넥트층을 추가 포함하며,
    상기 제2 접촉부는 상기 제3 인터커넥트층 상에 랜딩되는 제2 접촉부를 포함하는,
    NOR형 메모리 소자.
  16. 제13항에 있어서,
    상기 제1 인터커넥트층, 상기 제2 인터커넥트층 및 상기 제3 인터커넥트층은 상기 접촉 영역에서 계단 구조를 형성하는,
    NOR형 메모리 소자.
  17. 제3항에 있어서,
    평면도에서 볼 때, 상기 제1 게이트 스택들은 서로 교차하는 제1 방향과 제2 방향에서 어레이로 배열되며,
    상기 NOR 셀 어레이는,
    상기 메모리 셀의 어레이 상에, 상기 제1 게이트 스택에 대응하는 선택 트랜지스터 - 각각의 상기 선택 트랜지스터는 대응하는 제1 게이트 스택 상에 수직으로 연장되는 제2 게이트 스택 및 상기 제2 게이트 스택의 외주를 둘러싸는 활성 영역을 포함하고, 상기 활성 영역은 수직 방향으로 순차적으로 배열되는 제1 소스/드레인 영역, 채널 영역 및 제2 소스/드레인 영역을 포함함 -;
    상기 제1 소스/드레인 영역을 상기 제1 게이트 스택에 전기적으로 연결하는 연결부;
    각각 대응하는 행의 선택 트랜지스터의 제2 소스/드레인 영역에 전기적으로 연결되는, 상기 제1 방향으로 연장되고 상기 제2 방향으로 배열되는 복수의 워드라인; 및
    각각 대응하는 열의 선택 트랜지스터의 제2 게이트 스택에 전기적으로 연결되는, 상기 제2 방향으로 연장되고 상기 제1 방향으로 배열되는 복수의 선택라인; 을 추가 포함하고,
    상기 제1 본딩 패드는 상기 선택라인을 포함하거나 적어도 부분적으로 상기 선택라인에 전기적으로 연결되는,
    NOR형 메모리 소자.
  18. 제17항에 있어서,
    상기 워드라인에 전기적으로 연결되는 제4 본딩 패드를 추가 포함하며,
    상기 제4 본딩 패드 중 적어도 일부는 상기 제3 본딩 패드 중 적어도 일부와 서로 마주하는,
    NOR형 메모리 소자.
  19. 제17항에 있어서,
    상기 제1 게이트 스택, 상기 연결부 및 상기 제2 게이트 스택은 수직 방향으로 자기 정렬되는,
    NOR형 메모리 소자.
  20. 제1항 또는 제2항에 있어서,
    상기 활성 영역은 단결정 반도체 재료를 포함하는,
    NOR형 메모리 소자.
  21. 제7항에 있어서,
    상기 제1 소스/드레인층, 상기 제1 채널층 및 상기 제2 소스/드레인층 중 적어도 하나는 상기 제1 게이트 스택을 둘러싸는,
    NOR형 메모리 소자.
  22. 전자기기로서,
    제1항 내지 제21항 중 어느 한 항에 따른 상기 NOR형 메모리 소자를 포함하는,
    전자기기.
  23. 제22항에 있어서,
    상기 전자기기는 스마트폰, 개인용 컴퓨터, 테블릿, 인공지능 기기, 웨어러블 기기 또는 이동 전원을 포함하는,
    전자기기.
KR1020237010557A 2021-08-02 2022-07-05 Nor형 메모리 소자 및 그 제조 방법 및 메모리 소자를 포함하는 전자기기 KR20230058139A (ko)

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* Cited by examiner, † Cited by third party
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CN112582374B (zh) * 2020-12-11 2023-11-07 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582375B (zh) * 2020-12-11 2023-11-10 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582376B (zh) * 2020-12-11 2023-11-17 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN113707666B (zh) * 2021-08-02 2023-12-19 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
CN113707667B (zh) * 2021-08-02 2023-12-19 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
CN117395986A (zh) * 2022-06-30 2024-01-12 长鑫存储技术有限公司 半导体器件及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080091416A (ko) * 2008-08-14 2008-10-13 김성동 3차원 반도체 장치, 그 제조 방법 및 동작 방법
KR102008422B1 (ko) * 2012-12-17 2019-08-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
TWI713195B (zh) * 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
CN110277404B (zh) * 2019-06-27 2020-06-12 长江存储科技有限责任公司 3d存储器件及其制造方法
US11195842B2 (en) * 2020-01-06 2021-12-07 International Business Machines Corporation Vertical non-volatile memory structure with additional bitline in wordline stack
CN111801798B (zh) * 2020-05-27 2021-04-16 长江存储科技有限责任公司 三维存储器件
CN113644076B (zh) * 2020-06-02 2023-12-15 长江存储科技有限责任公司 半导体结构及其制备方法
CN112614854B (zh) * 2020-12-03 2022-06-10 长江存储科技有限责任公司 3d存储器件及其制造方法
CN116234315A (zh) * 2021-03-08 2023-06-06 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
CN117295339A (zh) * 2021-03-08 2023-12-26 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
CN112909012B (zh) * 2021-03-08 2023-09-22 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备
CN113707667B (zh) * 2021-08-02 2023-12-19 中国科学院微电子研究所 Nor型存储器件及其制造方法及包括存储器件的电子设备

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