TW202221908A - 用於形成立體(3d)記憶體元件的方法 - Google Patents
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Abstract
公開了3D記憶體元件和用於形成其的方法。在一個示例中,公開了用於形成3D記憶體元件的方法。在基底之上依次形成第一多晶矽層、介電犧牲層、第二多晶矽層和介電堆疊層。形成垂直延伸穿過介電堆疊層、第二多晶矽層和介電犧牲層並進入到第一多晶矽層中的通道結構。形成垂直延伸穿過介電堆疊層和第二多晶矽層並垂直延伸進入到介電犧牲層中或穿過介電犧牲層以曝露介電犧牲層的一部分的開口,以及沿著開口的側壁的一部分的多晶矽間隔體。透過開口用利用第一和第二多晶矽層之間的第三多晶矽層替換介電犧牲層。
Description
本發明內容的實施方式涉及立體(3D)記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程來將平面記憶體單元按比例縮小到較小的尺寸。然而,當記憶體單元的特徵尺寸接近下限時,平面製程和製造技術變得越來越有挑戰性且造價昂貴。因此,平面記憶體單元的記憶體密度接近上限。
立體儲存架構可以解決平面儲存單元中的密度極限。立體儲存架構包括儲存陣列和用於控制存取儲存陣列的信號的週邊元件。
在本文中公開了3D記憶體元件和用於形成其的方法的實施方式。
在一個示例中,公開了用於形成3D記憶體元件的方法。在基底之上依次形成第一多晶矽層、介電犧牲層、第二多晶矽層和介電堆疊層。形成垂直延伸穿過介電堆疊層、第二多晶矽層和介電犧牲層並進入到第一多晶矽層中的通道結構。形成垂直延伸穿過介電堆疊層和第二多晶矽層並垂直延伸進入到介電犧牲層中或穿過介電犧牲層以曝露介電犧牲層的一部分的開口,以及沿著開口的側壁的一部分的多晶矽間隔體。透過開口利用在第一多晶矽層和第二多晶矽層之間的第三多晶矽層替換介電犧牲層。
在另一示例中,公開了用於形成3D記憶體元件的方法。在基底的第一側處依次形成停止層、介電層、第一多晶矽層、介電犧牲層、第二多晶矽層和介電堆疊層。形成垂直延伸穿過介電堆疊層、第二多晶矽層和介電犧牲層並進入到第一多晶矽層中的通道結構。形成垂直延伸穿過介電堆疊層和第二多晶矽層並垂直延伸進入到介電犧牲層中或穿過介電犧牲層的開口,以曝露介電犧牲層的一部分。透過開口利用在第一多晶矽層和第二多晶矽層之間的第三多晶矽層替換介電犧牲層。從與基底的第一側相對的第二側移除基底,在停止層處停止。形成垂直延伸穿過停止層和介電層的源極接觸開口,以曝露第一多晶矽層的一部分。同時形成在源極接觸開口中的源極接觸結構和連接到源極接觸結構的互連層。
在又一示例中,3D記憶體元件包括多晶矽層、包括交錯的堆疊層導電層和堆疊層介電層的記憶體堆疊層、通道結構和狹縫結構。通道結構垂直延伸穿過記憶體堆疊層並進入到多晶矽層中,並包括記憶體膜和半導體通道。沿著通道結構的側壁的半導體通道的一部分與多晶矽層的子層接觸。狹縫結構垂直延伸穿過記憶體堆疊層和多晶矽層的子層。
在本發明的其中一些實施例中,提供一種用於形成立體(3D)記憶體元件的方法,包括在一基底之上依次形成一第一多晶矽層、一介電犧牲層、一第二多晶矽層和一介電堆疊層,形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層並進入到所述第一多晶矽層中的一通道結構,形成(i)垂直延伸穿過所述介電堆疊層和所述第二多晶矽層,並垂直延伸進入到所述介電犧牲層中或垂直延伸穿過所述介電犧牲層以曝露所述介電犧牲層的一部分的一開口,以及形成(ii)沿著所述開口的一側壁的一部分的一多晶矽間隔體,以及透過所述開口,利用在所述第一多晶矽層和所述第二多晶矽層之間的一第三多晶矽層替換所述介電犧牲層。
在本發明的其中一些實施例中,形成所述開口和所述多晶矽間隔體包括形成垂直延伸穿過所述介電堆疊層並進入到所述第二多晶矽層中的所述開口,沿著所述開口的所述側壁形成所述多晶矽間隔體,以及使所述開口進一步延伸穿過所述第二多晶矽層,並進入到所述介電犧牲層中或穿過所述介電犧牲層。
在本發明的其中一些實施例中,所述多晶矽間隔體鄰接所述介電堆疊層而不鄰接所述介電犧牲層。
在本發明的其中一些實施例中,還包括在利用所述第三多晶矽層替換所述介電層之後,透過所述開口,利用一記憶體堆疊層替換所述介電堆疊層。
在本發明的其中一些實施例中,還包括:在利用所述記憶體堆疊層替換所述介電堆疊層之後,在所述開口中形成一狹縫結構。
在本發明的其中一些實施例中,形成所述介電犧牲層包括依次沉積一第一氧化矽層、一氮化矽層和一第二氧化矽層。
在本發明的其中一些實施例中,形成所述介電犧牲層包括沉積單層氧化矽層。
在本發明的其中一些實施例中,形成所述通道結構包括形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層並進入到所述第一多晶矽層中的一通道孔,以及沿著所述通道孔的側壁依次形成記憶體膜和半導體通道。
在本發明的其中一些實施例中,利用所述第三多晶矽層替換所述介電犧牲層包括透過所述開口移除所述介電犧牲層,以形成在所述第一多晶矽層和所述第二多晶矽層之間的一空腔,透過所述開口移除所述記憶體膜的一部分,以曝露沿著所述通道孔的所述側壁的所述半導體通道的一部分,以及透過所述開口將一多晶矽材料沉積到所述空腔中,以形成所述第三多晶矽層。
在本發明的其中一些實施例中,所述第一多晶矽層、所述第二多晶矽層和所述第三多晶矽層中的至少一者摻雜有N型摻雜物,並且所述方法還包括:在所述第一多晶矽層、所述第二多晶矽層和所述第三多晶矽層中擴散所述N型摻雜物。
在本發明的其中一些實施例中,提供一種用於形成立體(3D)記憶體元件的方法,包括在一基底的一第一側處依次形成一停止層、一介電層、一第一多晶矽層、一介電犧牲層、一第二多晶矽層和一介電堆疊層,形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層,並進入到所述第一多晶矽層中的一通道結構,形成垂直延伸穿過所述介電堆疊層和所述第二多晶矽層並垂直延伸進入到所述介電犧牲層中或穿過所述介電犧牲層,以曝露所述介電犧牲層的一部分的一開口,透過所述開口,利用在所述第一多晶矽層和所述第二多晶矽層之間的一第三多晶矽層替換所述介電犧牲層,從與所述基底的所述第一側相對的一第二側移除所述基底,在所述停止層處停止,形成垂直延伸穿過所述停止層和所述介電層,以曝露所述第一多晶矽層的一部分的一源極接觸開口,以及同時形成在所述源極接觸開口中的一源極接觸結構,和連接到所述源極接觸結構的一互連層。
在本發明的其中一些實施例中,同時形成所述源極接觸結構和所述互連層包括在與所述第一多晶矽層的一曝露部分接觸的所述源極接觸開口中,形成一矽化物層,以及移除所述停止層以曝露所述介電層,以及將一金屬層沉積到所述源極接觸開口中和所述介電層上。
在本發明的其中一些實施例中,依次形成所述停止層和所述介電層包括:在所述基底上依次沉積一第一氧化矽層、一第一氮化矽層和一第二氧化矽層。
在本發明的其中一些實施例中,形成所述介電犧牲層包括:依次沉積一第三氧化矽層、一第二氮化矽層和一第四氧化矽層。
在本發明的其中一些實施例中,形成所述介電犧牲層包括沉積一單層氧化矽層。
在本發明的其中一些實施例中,形成所述開口包括形成垂直延伸穿過所述介電堆疊層並進入到所述第二多晶矽層中的所述開口,沿著所述開口的一側壁形成一多晶矽間隔體,以及使所述開口進一步延伸穿過所述第二多晶矽層並進入到所述介電犧牲層中或穿過所述介電犧牲層。
在本發明的其中一些實施例中,還包括:在利用所述第三多晶矽層替換所述介電層之後,透過所述開口利用一記憶體堆疊層替換所述介電堆疊層。
在本發明的其中一些實施例中,還包括:在利用所述記憶體堆疊層替換所述介電堆疊層之後,在所述開口中形成一絕緣結構。
在本發明的其中一些實施例中,其中,形成所述通道結構包括形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層並進入到所述第一多晶矽層中的一通道孔,以及沿著所述通道孔的一側壁依次形成一記憶體膜和一半導體通道。
在本發明的其中一些實施例中,利用所述第三多晶矽層替換所述介電犧牲層包括透過所述開口移除所述介電犧牲層,以形成在所述第一多晶矽層和所述第二多晶矽層之間的一空腔,透過所述開口移除所述記憶體膜的一部分,以曝露沿著所述通道孔的所述側壁的所述半導體通道的一部分,以及透過所述開口,將一多晶矽材料沉積到所述空腔中,以形成所述第三多晶矽層。
雖然討論了特定的配置和佈置,但應理解,這僅為了說明性目的而完成。相關領域中的技術人員將認識到,可以使用其它配置和佈置而不偏離本發明內容的範圍。對相關領域中的技術人員將顯而易見的是,也可在各種其它應用中採用本發明內容。
注意,在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可包括特定特徵、結構或特性,但各個實施方式可能不一定包括特定特徵、結構或特性。而且,這樣的短語並不一定指同一實施方式。此外,當結合實施方式描述特定特徵、結構或特性時,它將在相關領域中的技術人員的知識內以結合其它實施方式(不管是否被明確描述)來實現這樣的特徵、結構或特性。
通常,可以至少部分地從在上下文中的用法來理解術語。例如,至少部分地根據上下文,如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性或可以用於在複數意義上描述特徵、結構或特性的組合。類似地,至少部分地根據上下文,術語例如“一(a)”、“一個(an)”和“所述(the)”再次可以被理解為傳達單數用法或傳達複數用法。此外,再次至少部分地根據上下文,術語“基於”可被理解為不一定意欲傳達排他的一組因素,且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解,在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋,使得“在……上”不僅意指“直接在某物上”,而且還包括“在某物上”而在其之間有中間特徵或層的含義,以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義,但還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層(即,直接在某物上)的含義。
此外,空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外,空間相對術語意欲還包括在使用或處理步驟中的元件的不同定向。裝置可以以另外方式被定向(旋轉90度或在其它定向處),且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的,術語“基底”指隨後的材料層被添加到其上的材料。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外,基底可以包括大量半導體材料(例如,矽、鍺、砷化鎵、磷化銦等)。可選地,基底可以由非導電材料(例如,玻璃、塑膠或藍寶石晶圓)製成。
如在本文使用的,術語“層”指包括具有一定厚度的區域的材料部分。層可以在整個底層或上覆結構之上延伸,或可以具有比底層或上覆結構的寬度小的寬度。此外,層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如,層可以位於在連續結構的頂表面和底表面之間或在其處的任一對水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層,可以包括在其中的一個或多個層,和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如,互連層可以包括一個或多個導體和接觸層(其中,形成互連線和/或垂直互連通孔(VIA)接觸)和一個或多個介電層。
如在本文使用的,術語“名義上/名義上地”指在產品或過程的設計階段期間設置的部件或過程步驟的特性或參數的期望值或目標值,連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的,術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點,術語“大約”可以指示在例如值的10-30%(例如,值的±10%、±20%或±30%)內變化的給定量的值。
如在本文使用的,術語“3D記憶體元件”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串(在本文被稱為“記憶體串”,例如NAND記憶體串)的半導體元件,使得記憶體串在相對於基底的垂直方向上延伸。如在本文使用的,術語“垂直的/垂直地”意指在名義上垂直於基底的橫向表面。
在一些3D NAND記憶體元件中,半導體插塞選擇性地生長以圍繞通道結構的側壁(例如,被稱為側壁選擇性磊晶生長(SEG))。與在通道結構的下端處形成的另一類型的半導體插塞(例如,底部SEG)比較,側壁SEG的形成避免了對在通道孔的底表面處的記憶體膜和半導體通道的蝕刻(也被稱為“SONO”沖孔),進而增加製程視窗(window),特別是當利用先進技術製造3D NAND記憶體元件時(例如。具有多疊片架構有96或更多層級)。此外,側壁SEG結構可與背面製程組合,以從基底的背面形成源極接觸,以避免在正面源極接觸和字元線之間的漏電流和寄生電容,並增加有效元件區域。
在形成側壁SEG結構時,需要首先形成犧牲層,以便打開記憶體膜並曝露在通道結構的側壁上的半導體通道,其稍後由包括側壁SEG結構的層(例如,多晶矽層)替換。犧牲層通常由多晶矽製成。然而,多晶矽犧牲層的使用需要在開口(例如,閘極線狹縫(GLS))的側壁上的複雜間隔體結構用於替換多晶矽犧牲層,以及對開口的蝕刻在多晶矽犧牲層內停止。這些挑戰限制了產量,並增加具有側壁SEG結構的3D NAND記憶體元件的成本。
根據本發明內容的各種實施方式提供了改進的3D記憶體元件及其製造方法。透過將用於形成側壁SEG結構的犧牲層的材料從多晶矽改變為介電層(例如,氮化矽或氧化矽),可簡化在開口(例如,GLS)的側壁上的間隔體的材料和結構,進而降低成本。此外,與多晶矽犧牲層比較,介電犧牲層允許對開口(例如,GLS)的更大蝕刻視窗,因為蝕刻現在可在介電犧牲層內停止或進一步延伸穿過介電犧牲層。因此,製程可被簡化,且產量可增加。
圖1A示出根據本發明內容的各種實施方式的在3D記憶體元件100的示例性元件區域中的橫截面的側視圖。圖1B示出根據本發明內容的各種實施方式的在3D記憶體元件100的示例性週邊區域中的橫截面的側視圖。圖1C示出根據本發明內容的各種實施方式的示例性3D記憶體元件的橫截面的平面圖。在本發明的其中一些實施方式中,在圖1A和1B中的3D記憶體元件100包括基底(未示出),其可包括矽(例如,單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)或任何其它適當的材料。在本發明的其中一些實施方式中,基底是透過研磨、蝕刻、化學機械拋光(CMP)或其任何組合而變薄的經減薄的基底(例如,半導體層)。
注意,在圖1A-1C中包括
x-、
y-和
z-軸以示出在3D記憶體元件100中的部件的空間關係。基底包括在
x-
y平面中橫向地延伸的兩個橫向表面:在晶圓的正面上的前表面和在與晶圓的正面相對的背面上的後表面。
x-和
y-方向是在晶圓平面中的兩個正交方向:
x-方向是字元線方向,以及
y-方向是位元線方向。
z-軸垂直於
x-和
y-軸兩者。如在本文使用的,當基底在
z-方向上位於半導體元件的最低平面中時,在
z-方向(垂直於
x-
y平面的垂直方向)上相對於半導體元件的基底來確定一個部件(例如,層或元件)是否在半導體元件(例如,3D記憶體元件100)的另一部件(例如,層或元件)“上”、“之上”或“之下”。遍及本發明內容應用用於描述空間關係的相同概念。
在本發明的其中一些實施方式中,3D記憶體元件100是非單片3D記憶體元件的一部分,其中,部件在不同的基底上單獨地形成並接著以面對面方式、面對背方式或背對背方式被鍵合。用於便於3D記憶體元件100的操作步驟的週邊元件(未示出)(例如,任何適當的數位、類比和/或混合信號週邊電路)可在不同於記憶體陣列基底的單獨週邊元件基底上形成,圖1A和1B所示的部件在記憶體陣列基底上形成。應理解,可以如下文詳細描述的從3D記憶體元件100移除記憶體陣列基底,且週邊元件基底可成為3D記憶體元件100的基底。進一步理解,根據週邊元件基底和記憶體陣列元件基底如何被鍵合的方式,記憶體陣列元件(例如,在圖1A和1B中所示的)可以在原始位置上或可在3D記憶體元件100中顛倒地翻轉。為了便於參考,圖1A和1B描繪3D記憶體元件100的狀態,記憶體陣列元件在該狀態中在原始位置上(即,不顛倒地翻轉)。然而,應理解,在一些示例中,圖1A和1B所示的記憶體陣列元件可在3D記憶體元件100中顛倒地翻轉,且它們的相對位置可相應地改變。遍及本發明內容應用用於描述空間關係的相同概念。
如1C所示,在平面圖中,3D記憶體元件100可包括元件區域101,其中,形成記憶體堆疊層(及其階梯結構)和通道結構。元件區域101在
y-方向(例如,位元線方向)上由平行狹縫結構122分成多個區域136(例如,塊),各個平行狹縫結構122在
x-方向(例如,字元線方向)上橫向地延伸。3D記憶體元件100還可包括在元件區域101之外的一個或多個週邊區域103,記憶體堆疊層106(例如,在圖1A中)在元件區域101中形成。根據一些實施方式,週邊區域103在3D記憶體元件100的邊緣處。在本發明的其中一些實施方式中,在週邊區域103中形成用於襯墊引出的接觸襯墊134。
如圖1A所示,3D記憶體元件100可包括在元件區域101中的介電層102。介電層102可包括一個或多個層間介電(ILD)層(也被稱為“金屬間介電(IMD)層”),其中,可形成互連線和垂直互連通孔(VIA)接觸。介電層102例如為層間介電層(ILD層),可包括介電材料,包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電或其任何組合。在本發明的其中一些實施方式中,介電層102包括氧化矽。如圖1B所示,介電層102可橫向地延伸到週邊區域103內。換句話說,介電層102可以是在3D記憶體元件100的元件區域101和週邊區域103中的連續層(例如,連續氧化矽層)。
如圖1A所示,3D記憶體元件100還可包括在元件區域101中的介電層102之上的多晶矽層104。根據一些實施方式,多晶矽層104包括N型摻雜的多晶矽層。也就是說,多晶矽層104可被摻雜有任何適當的N型摻雜物(例如,磷(P)、砷(Ar)或銻(Sb)),其貢獻自由電子並增加本征半導體(純半導體)的導電性。如下面詳細描述的,由於擴散過程,多晶矽層104可具有在垂直方向上的均勻摻雜濃度剖面。在本發明的其中一些實施方式中,多晶矽層104的摻雜濃度在大約10
19cm
-3和大約10
22cm
-3之間、例如在10
19cm
-3和10
22cm
-3之間(例如10
19cm
-3、2×10
19cm
-3、3×10
19cm
-3、4×10
19cm
-3、5×10
19cm
-3、6×10
19cm
-3、7×10
19cm
-3、8×10
19cm
-3、9×10
19cm
-3、10
20cm
-3、2×10
20cm
-3、3×10
20cm
-3、4×10
20cm
-3、5×10
20cm
-3、6×10
20cm
-3、7×10
20cm
-3、8×10
20cm
-3、9×10
20cm
-3、10
21cm
-3、2×10
21cm
-3、3×10
21cm
-3、4×10
21cm
-3、5×10
21cm
-3、6×10
21cm
-3、7×10
21cm
-3、8×10
21cm
-3、9×10
21cm
-3、10
22cm
-3、由這些值中的任一個由下端劃界的任何範圍或在由這些值中的任兩個限定的任何範圍中)。雖然圖1A示出多晶矽層104在介電層102之上,如上所述,應理解,介電層102在一些示例中可以在多晶矽層104之上,因為圖1A所示的記憶體陣列元件可顛倒地翻轉,且它們的相對位置可在3D記憶體元件100中相應地改變。在本發明的其中一些實施方式中,圖1A所示的記憶體陣列元件顛倒地翻轉(在頂部中)並鍵合到3D記憶體元件100中的週邊元件(在底部中),使得介電層102在多晶矽層104之上。
如圖1A所示,3D記憶體元件100還可包括在介電層102之下的互連層130。根據一些實施方式,互連層130相對於介電層102(即,背面)在多晶矽層104的相對側處,且因此被稱為“背面互連層”。互連層130可包括多個互連(在本文也被稱為“接觸”),包括橫向互連線和VIA接觸。如在本文使用的,術語“互連”可廣泛地包括任何適當類型的互連(例如,後段制程((BEOL)互連)。在互連層中的互連線和VIA接觸可包括導電材料,包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。如圖1B所示,互連層130可橫向地延伸到週邊區域103內。換句話說,互連層130可以是在3D記憶體元件100的元件區域101和週邊區域103中的連續層(例如,連續Al層)。在本發明的其中一些實施方式中,互連層130包括在週邊區域103中的用於襯墊引出的一個或多個接觸襯墊134,如圖1B和1C所示。
在本發明的其中一些實施方式中,3D記憶體元件100還包括相對於介電層102(即,背面)從多晶矽層104的相對側垂直延伸穿過介電層102,以與多晶矽層104接觸的源極接觸結構128。應理解,在不同的示例中,源極接觸結構128延伸到多晶矽層104內的深度可改變。源極接觸結構可穿過多晶矽層104從記憶體陣列基底(被移除)的背面將3D記憶體元件100的NAND記憶體串的源極電氣地連接到週邊元件,且因此也可在本文被稱為“背面源極拾取(pick up)”。源極接觸結構128可包括任何適當類型的接觸。在本發明的其中一些實施方式中,源極接觸結構128包括VIA接觸。在本發明的其中一些實施方式中,源極接觸結構128包括橫向地延伸的壁狀接觸。
在本發明的其中一些實施方式中,源極接觸結構128包括與多晶矽層107接觸的矽化物層132,這可減小在多晶矽和金屬之間的接觸電阻。矽化物層132可包括任何適當的金屬矽化物(例如,矽化鎳(NiSi))。如圖1A所示,源極接觸結構128也可包括在矽化物層132之下、並與矽化物層132接觸的互連層130(例如,Al層)的一部分。換句話說,根據一些實施方式,互連層130連接到源極接觸結構128。如下文關於製造過程更詳細描述的,源極接觸結構128可包括源極接觸開口,矽化物層132和互連層130沉積在源極接觸開口中。因此,源極接觸結構128和互連層130可包括相同的金屬材料(例如,Al)。
在本發明的其中一些實施方式中,3D記憶體元件100是NAND快閃記憶體元件,其中,以NAND記憶體串的陣列的形式提供記憶體單元。各個NAND記憶體串可包括穿過多個對延伸的通道結構112,每對包括堆疊層導電層108和堆疊層介電層110(在本文被稱為“導電/介電層對”)。堆疊層的導電/介電層對也在本文被稱為記憶體堆疊層106。在記憶體堆疊層106中的導電/介電層對的數量(例如,32、64、96、128、160、192、224、256等)確定在3D記憶體元件100中的記憶體單元的數量。雖然未在圖1A中示出,應理解,在本發明的其中一些實施方式中,記憶體堆疊層106可具有多疊片架構,例如包括下記憶體疊片和在下記憶體疊片上的上記憶體疊片的雙疊片架構。在各個記憶體疊片中的堆疊層導電層108和堆疊層介電層110的對的數量可以是相同或不同的。
記憶體堆疊層106可包括在元件區域101中的多晶矽層104之上的多個交錯的堆疊層導電層108和堆疊層介電層110。在記憶體堆疊層106中的堆疊層導電層108和堆疊層介電層110可在垂直方向上交替。換句話說,除了在記憶體堆疊層106的頂部或底部處的層以外,各個堆疊層導電層108可由在兩側上的兩個堆疊層介電層110毗鄰,以及各個堆疊層介電層110可由在兩側上的兩個堆疊層導電層108毗鄰。堆疊層導電層108可包括導電材料,包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。各個堆疊層導電層108可包括由黏著層和閘極介電層124包圍的閘極電極(閘極線)。堆疊層導電層108的閘極電極可作為字元線橫向地延伸,在記憶體堆疊層106的一個或多個階梯結構(未示出)處終止。堆疊層介電層110可包括介電材料,包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
如圖1A所示,各個通道結構112垂直延伸穿過記憶體堆疊層106並進入到元件區域102中的多晶矽層104內。也就是說,通道結構112可包括兩個部分:由多晶矽層104(即,在多晶矽層104和記憶體堆疊層106之間的介面之下)包圍的下部分,以及由記憶體堆疊層106(即,在多晶矽層104和記憶體堆疊層106之間的介面之上)包圍的上部分。如在本文所述的,當基底位於3D記憶體元件100的最低平面中時,部件(例如,通道結構112)的“上部分/端”是在
y-方向上更遠離基底的一部分/端,以及部件(例如,通道結構112)的“下部分/端”是在
y-方向上更接近基底的一部分/端。
通道結構112可包括填充有半導體材料(例如,作為半導體通道116)和介電材料(例如,作為記憶體膜114)的通道孔。在本發明的其中一些實施方式中,半導體通道116包括矽(例如,非晶形矽、多晶矽或單晶矽)。在一個示例中,半導體通道116包括多晶矽。在本發明的其中一些實施方式中,記憶體膜114是包括穿隧層、儲存層(也被稱為“電荷捕獲層”)和阻擋層的複合層。通道孔的剩餘空間可部分地或完全填充有包括介電材料(例如,氧化矽和/或空氣間隙)的上覆層118。通道結構112可具有圓柱體形狀(例如,立柱形狀)。根據一些實施方式,上覆層118、半導體通道116、記憶體膜114的穿隧層、儲存層和阻擋層以這個順序沿著從立柱的中心朝著外表面的方向佈置。穿隧層可包括氧化矽、氮氧化矽或其任何組合。儲存層可包括氮化矽、氮氧化矽或其任何組合。阻擋層可包括氧化矽、氮氧化矽、高k介電或其任何組合。在一個示例中,記憶體膜114可包括氧化矽/氮氧化矽/氧化矽(ONO)的複合層。在本發明的其中一些實施方式中,通道結構112還包括在通道結構112的上部分的頂部處的通道插塞120。通道插塞120可包括半導體材料(例如,多晶矽)。在本發明的其中一些實施方式中,通道插塞120當作NAND記憶體串的汲極的作用。
如圖1A所示,根據一些實施方式,沿著通道結構112的側壁(例如,在通道結構112的下部分中)的半導體通道116的一部分與多晶矽層104的子層109接觸。也就是說,根據一些實施方式,記憶體膜114在鄰接多晶矽層104的子層109的通道結構112的下部分中分離,曝露半導體通道116以與多晶矽層104的周圍子層109接觸。因此,包圍半導體通道116並與半導體通道116接觸的多晶矽層104的子層109可以充當通道結構112的“側壁SEG”以如上所述替換“底部SEG”,其可減輕(例如,覆蓋控制、磊晶層形成和SONO沖孔)的問題。如下文詳細描述的,根據一些實施方式,分開形成多晶矽層104的子層109與多晶矽層104的其餘部分。然而,應理解,多晶矽層104的子層109可具有與多晶矽層104的其餘部分相同的多晶矽材料,且摻雜濃度可以在擴散之後在多晶矽層104中在名義上是均勻的,子層109可以不與在3D記憶體元件100中的多晶矽層104的其餘部分區分開。雖然如此,子層109指多晶矽層104在通道結構112的下部分中與半導體通道116接觸的一部分,而不是與記憶體膜114接觸的一部分。如圖1A所示,除了子層109之外,多晶矽層104的其餘部分也可包括分別在子層109之上和之下的上子層105和下子層107,雖然在子層105、107和109之間的邊界可以是不可區分的,因為子層105、107和109可以有具有名義上均勻的摻雜濃度的相同多晶矽材料。
如圖1A所示,3D記憶體元件100還可包括在元件區域101中的狹縫結構122。也如圖1C所示,各個狹縫結構122可在
x-方向(例如,字元線方向)上橫向地延伸,以將元件區域101中的記憶體堆疊層106分成多個區域136(例如,塊)。例如,記憶體堆疊層106可由狹縫結構122分成多個記憶體塊,使得通道結構112的陣列可分成各個記憶體塊。在本發明的其中一些實施方式中,狹縫結構122是絕緣結構,其不包括在其中的任何接觸(即,不起源極接觸的作用)。如圖1A所示,各個狹縫結構122包括開口(例如,狹縫),其填充有一種或多種介電材料,包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中,各個狹縫結構122可填充有作為絕緣體核心126的氧化矽和與閘極介電層124連接的高k介電。
狹縫結構122各自垂直延伸穿過記憶體堆疊層106的交錯的堆疊層導電層108和堆疊層介電層110並進入到多晶矽層104中。狹縫結構122可垂直延伸進入到子層109中或穿過子層109。如圖1A所示,在本發明的其中一些實施方式中,狹縫結構122可穿過上子層105和子層109延伸到下子層107內,使得狹縫結構122鄰接子層109的整個厚度。應理解,在一些示例中,狹縫結構122可穿過上子層105並進入到子層109中延伸,使得狹縫結構122鄰接子層109的整個厚度的一部分。也就是說,由於用於對狹縫結構122的狹縫開口進行蝕刻的放大製程視窗,狹縫結構122的下端可停止於子層109或下子層107的任何地方處(但不在上子層105中),如下文關於製造製程詳細描述的。
在本發明的其中一些實施方式中,透過利用N型摻雜物摻雜多晶矽層104,即,消除作為電洞源的P阱,根據一些實施方式,3D記憶體元件100配置為當執行擦除操作步驟時產生閘極致汲極洩漏(GIDL)輔助體偏壓。在NAND記憶體串的源極選擇閘極周圍的GIDL可將電洞電流產生到NAND記憶體串內,以升高體電位用於擦除操作步驟。此外,透過消除作為電洞源的P阱,也可在讀操作步驟期間簡化源極選擇閘極的控制,因為當由3D記憶體元件100執行讀操作步驟時,不再需要反轉通道。
應理解,在一些示例中,狹縫結構122可包括佈置在記憶體堆疊層106的同一側處的源極接觸結構(例如,也被稱為“正面源極拾取(pick up)”)。也就是說,並非如圖1A所述的填充有介電材料的絕緣結構,狹縫結構122可被填充有導電材料,以變為源極接觸結構。例如,如圖1E所示,狹縫結構122可以是包括間隔體135和源極接觸133的源極接觸結構,間隔體135和源極接觸133各自垂直延伸穿過記憶體堆疊層106並進入到多晶矽層104中。間隔體135可包括橫向地在源極接觸133和記憶體堆疊層106之間的介電材料(例如,氧化矽),以使源極接觸133與在記憶體堆疊層106中的周圍堆疊層導電層108電性分離。另一方面,間隔體135可沿著狹縫結構122的側壁佈置,但不在狹縫結構122的底部處,使得源極接觸133可與多晶矽層104接觸,以建立與通道結構112的半導體通道116的電性連接。在本發明的其中一些實施方式中,源極接觸133包括黏著層和由黏著層包圍的導電層。黏著層可包括在多晶矽層104之上並與多晶矽層104接觸的一種或多種導電材料(例如,氮化鈦(TiN)),以建立與多晶矽層104的電性連接。在本發明的其中一些實施方式中,導電層包括在其下部分中的多晶矽和在其上部分中的用於接觸金屬互連(未示出)的金屬(例如,W)。在本發明的其中一些實施方式中,黏著層(例如,TiN)與多晶矽層104和導電層的金屬(例如,W)都接觸,以形成在多晶矽層104(例如,作為NAND記憶體串的源極)和金屬互連之間的電性連接。
參考圖1A和1B,不包括子層109的多晶矽層104的一部分(即,上子層105和下子層107)也可橫向地延伸到週邊區域103內。換句話說,上子層105和下子層107中的各個可以是在3D記憶體元件100中的元件區域101和週邊區域103中的連續層(例如,連續多晶矽層)。如圖1B所示,3D記憶體元件100可包括夾在上子層105和下子層107之間的介電犧牲層119,即,在週邊區域103中的不包括子層109的多晶矽層104的一部分。在本發明的其中一些實施方式中,介電犧牲層119與子層109共面。也就是說,根據一些實施方式,子層109和介電犧牲層119是在不同區域(例如,元件區域101和週邊區域103)中但在同一平面(例如,如圖1A-1C所示的AA’平面)中的層。如下文關於製造製程詳細描述的,子層109和介電犧牲層119源於在元件區域101和週邊區域103中都橫向地延伸的同一介電犧牲層,且在元件區域101中的介電犧牲層的一部分後續將由子層109替換,而在週邊區域103中的介電犧牲層的一部分在3D記憶體元件100的最終產物中保持完整無缺(作為介電犧牲層119)。
在如圖1B所示的一些實施方式中,介電犧牲層119是包括第一氧化矽層127、氮化矽層129和第二氧化矽層131的複合介電層。也就是說,介電犧牲層119可包括夾在第一氧化矽層127和第二氧化矽層131之間的氮化矽層129,其可減輕在氮化矽層129中的氮化矽和在子層107和105中的多晶矽之間的應力。應理解,在一些示例中,介電犧牲層119可包括單個氮化矽層129而沒有氧化矽層127和氧化矽層131。也應理解,在一些示例中,介電犧牲層119可包括單層氧化矽層137,如圖1D所示。雖然如此,在3D記憶體元件100的週邊區域103中的介電犧牲層119可包括一種或多種介電材料(例如,氮化矽或氧化矽)。也應理解,在元件區域101中的記憶體堆疊層106可以不橫向地延伸到週邊區域103內。替代地,如圖1B所示,3D記憶體元件100可包括在週邊區域103中的上子層105之上並與上子層105接觸的層間介電層111,其可與在元件區域101中的記憶體堆疊層106共面。
圖2A-2P示出根據本發明內容的一些實施方式的用於形成示例性3D記憶體元件的製造製程。圖3示出根據本發明內容的一些實施方式的用於形成示例性3D記憶體元件的方法300的流程圖。在圖2A-2P和圖3中描繪的3D記憶體元件的示例包括在圖1A-1C中描繪的3D記憶體元件100。圖2A-2P和圖3將在一起被描述。應理解,在方法300中所示的操作步驟並不是具有排他性,也就是說可能具有其它操作步驟也可在任何所示操作步驟之前、之後或之間被執行。此外,一些操作步驟可同時或以與圖3所示的不同的順序被執行。
參考圖3,方法300在操作步驟302開始,其中在基底的第一側處依次形成停止層、介電層、第一多晶矽層、介電犧牲層、第二多晶矽層和介電堆疊層。基底可以是矽基底或載體基底,其由任何適當的材料(例如,玻璃、藍寶石、塑膠(僅舉幾個示例))製成,以減少基底的成本。第一側可以是基底的正面,半導體元件可在該正面上形成。在本發明的其中一些實施方式中,為了形成停止層和介電層,在基底上依次沉積第一氧化矽層、第一氮化矽層和第二氧化矽層。在本發明的其中一些實施方式中,為了形成介電犧牲層,依次形成第三氧化矽層、第二氮化矽層和第四氧化矽層。在本發明的其中一些實施方式中,為了形成介電犧牲層,沉積單層氧化矽層。介電堆疊層可包括多個交錯的堆疊層犧牲層和堆疊層介電層。
如圖2A所示,在基底202的正面處依次形成停止層203、介電層205、第一多晶矽層207、第一犧牲層209、第二犧牲層211、第三犧牲層213和第二多晶矽層215。基底202可以是矽基底或載體基底,其由任何適當的材料(例如,玻璃、藍寶石、塑膠(僅舉幾個示例))製成。在本發明的其中一些實施方式中,停止層203和介電層205分別包括氮化矽和氧化矽。如下文更詳細描述的,停止層203可在從背面移除基底202時充當停止層,且因此可包括除了基底202的材料之外的任何其它適當的材料。應理解,在一些示例中,襯墊氧化物層(例如,氧化矽層)可在基底202和停止層203之間形成以減輕在其之間的應力。
第一犧牲層209、第二犧牲層211和第三犧牲層213可在本文被共同稱為介電犧牲層。在本發明的其中一些實施方式中,第一犧牲層209、第二犧牲層211和第三犧牲層213分別包括氧化矽、多晶矽和氮氧化矽。應理解,在一些示例中,第一犧牲層209和第三犧牲層213中的一個或兩個可包括氮氧化矽。也應理解,在一些示例中,第一犧牲層209、第二犧牲層211和第三犧牲層213可由單層氧化矽層252替換為在下文被詳細描述的介電犧牲層(例如,如圖2O所示)。雖然如此,不同於使用多晶矽作為第二犧牲層211的材料的已知製程,在本文公開的介電犧牲層、特別是第二犧牲層211包括介電材料(例如,氮化矽或氧化矽)。
返回參考圖2A,停止層203、介電層205、第一多晶矽層207、第一犧牲層209、第二犧牲層211、第三犧牲層213和第二多晶矽層215(或在其之間的任何其它層)可透過使用一種或多種薄膜沉積製程(包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、無電鍍沉積、任何其它適當的沉積製程或其組合)以這個順序在多個迴圈中依次沉積相應的材料來形成。在本發明的其中一些實施方式中,第一多晶矽層207和第二多晶矽層215中的至少一個摻雜有N型摻雜物(例如,P、As或Sb)。在一個示例中,可在沉積多晶矽材料之後,使用離子注入製程來摻雜第一多晶矽層207和第二多晶矽層215中的至少一個。在另一示例中,當沉積多晶矽以形成第一多晶矽層207和第二多晶矽層215中的至少一個時,可執行N型摻雜物的原位摻雜。應理解,在一些示例中,第一多晶矽層207和第二多晶矽層215中沒有一個在這個階段被摻雜有N型摻雜物。
如圖2A所示,在第二多晶矽層215上形成包括多對第一介電層(也被稱為“堆疊層犧牲層212”)和第二介電層(也被稱為“堆疊層介電層210”)的介電堆疊層208。根據一些實施方式,介電堆疊層208包括交錯的堆疊層犧牲層212和堆疊層介電層210。堆疊層介電層210和堆疊層犧牲層212可以可選地沉積在第二多晶矽層215上,以形成介電堆疊層208。在本發明的其中一些實施方式中,各個堆疊層介電層210包括一層氧化矽,以及各個堆疊層犧牲層212包括一層氮化矽。可透過一種或多種薄膜沉積製程(包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合)來形成介電堆疊層208。在本發明的其中一些實施方式中,在第二多晶矽層215和介電堆疊層208之間形成襯墊氧化物層(例如,未示出的氧化矽層)。
方法300繼續進行到操作步驟304,如圖3所示,其中,形成垂直延伸穿過介電堆疊層、第二多晶矽層和介電犧牲層並進入到第一多晶矽層中的通道結構。在本發明的其中一些實施方式中,為了形成通道結構,形成垂直延伸穿過介電堆疊層、第二多晶矽層和介電犧牲層並進入到第一多晶矽層中的通道孔,並沿著通道孔的側壁依次形成記憶體膜和半導體通道。在本發明的其中一些實施方式中,形成在半導體通道之上並與半導體通道接觸的通道插塞。
如圖2A所示,通道孔是垂直延伸穿過介電堆疊層208、第二多晶矽層215和犧牲層213、犧牲層211和犧牲層209並進入到第一多晶矽層207中的開口。在本發明的其中一些實施方式中,形成多個開口,使得各個開口變成用於使通道結構214在以後的過程中生長的位置。在本發明的其中一些實施方式中,用於形成通道結構214的通道孔的製造製程包括濕蝕刻和/或乾蝕刻製程(例如,深離子反應蝕刻(DRIE))。根據一些實施方式,繼續對通道孔的蝕刻,直到延伸到第一多晶矽層207內為止。在本發明的其中一些實施方式中,可控制蝕刻條件(例如,蝕刻速率和時間)以確保各個通道孔到達第一多晶矽層207並在第一多晶矽層207中停止,以最小化在通道孔和在其中形成的通道結構214當中的刨削變化。
如圖2A所示,記憶體膜216(包括阻擋層、儲存層和穿隧層)和半導體通道218以這個順序沿著通道孔的側壁和底表面依次形成。在本發明的其中一些實施方式中,首先,記憶體膜216沿著通道孔的側壁和底表面沉積,以及然後,半導體通道218沉積在記憶體膜216之上。阻擋層、儲存層和穿隧層可隨後以這個順序使用一種或多種薄膜沉積製程(例如,原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、任何其它適當的製程或其任何組合)來沉積,以形成記憶體膜216。可接著透過使用一種或多種薄膜沉積製程(例如,原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、任何其它適當的製程或其任何組合)將半導體材料(例如,多晶矽)沉積在記憶體膜216的穿隧層之上,來形成半導體通道218。在本發明的其中一些實施方式中,隨後沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(“SONO”結構),以形成記憶體膜216和半導體通道218。
如圖2A所示,在通道孔中和在半導體通道218之上形成上覆層220,以完全或部分地填充通道孔(例如,在沒有或具有空氣間隙的情況下)。可透過使用一種或多種薄膜沉積製程(例如,原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、任何其它適當的製程或其任何組合)沉積介電材料(例如,氧化矽)來形成上覆層220。然後,可在通道孔的上部分中形成通道插塞222。在本發明的其中一些實施方式中,記憶體膜216、半導體通道218和上覆層220的在介電堆疊層208的頂表面上的一部分被移除,並透過化學機械拋光(CMP)、濕蝕刻和/或乾蝕刻製程被平面化。然後可透過濕蝕刻和/或乾蝕刻在通道孔的上部分中的半導體通道218和上覆層220的一部分來在通道孔的上部分中形成凹槽。然後,可透過一種或多種薄膜沉積製程(例如,化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合)將半導體材料(例如,多晶矽)沉積到凹槽中來形成通道插塞222。根據一些實施方式,因此穿過介電堆疊層208、第二多晶矽層215和犧牲層213、犧牲層211和犧牲層209並進入到第一多晶矽層207中來形成通道結構214。
方法300繼續進行到操作步驟306,如圖3所示,其中,形成(i)垂直延伸穿過介電堆疊層和第二多晶矽層並進入到介電犧牲層中或穿過介電犧牲層以曝露介電犧牲層的一部分的開口,以及形成(ii)沿著開口的側壁的一部分的多晶矽間隔體。在本發明的其中一些實施方式中,為了形成開口和多晶矽間隔體,形成垂直延伸穿過介電堆疊層並進入到第二多晶矽層中的開口,並沿著開口的側壁形成多晶矽間隔體,以及使開口進一步延伸穿過第二多晶矽層並進入到介電犧牲層中或穿過介電犧牲層。在本發明的其中一些實施方式中,多晶矽間隔體鄰接介電堆疊層而不鄰接介電犧牲層。
如圖2B所示,狹縫224是垂直延伸穿過介電堆疊層208並進入到第二多晶矽層215中所形成的開口。根據一些實施方式,狹縫224在該階段不進一步延伸穿過第二多晶矽層215到第二犧牲層211內。在本發明的其中一些實施方式中,用於形成狹縫224的製造製程包括濕蝕刻和/或乾蝕刻製程(例如,DRIE)。在本發明的其中一些實施方式中,首先,蝕刻介電堆疊層208的堆疊層介電層210和堆疊層犧牲層212。對介電堆疊層208進行蝕刻不在第二多晶矽層215的頂表面處停止,並進一步延伸到第二多晶矽層215內。在本發明的其中一些實施方式中,可執行第二蝕刻製程以在到達第三犧牲層213之前(例如,透過控制蝕刻速率和/或蝕刻時間)來蝕刻第二多晶矽層215的一部分。
如圖2C所示,沿著狹縫224的側壁和底表面形成多晶矽間隔體228。在本發明的其中一些實施方式中,使用一種或多種薄膜沉積製程(例如,化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合)來將一層多晶矽材料沉積到狹縫224中和介電堆疊層208上,以形成多晶矽間隔體228。不同於使用複雜間隔體結構(例如,具有不同介電材料的多個子層的複合介電層)的已知製程,多晶矽間隔體228包括單一多晶矽層,其可結合包括氮化矽(例如,第二犧牲層211)或氧化矽的介電犧牲層來使用。
如圖2D所示,狹縫224進一步延伸到第二犧牲層211內,以曝露第二犧牲層211的一部分。因此,根據一些實施方式,多晶矽間隔體228鄰接介電堆疊層208而不鄰接犧牲層213、犧牲層211或犧牲層209。也就是說,多晶矽間隔體228可在被移除之前,在後續的過程期間保護介電堆疊層208,且同時不阻擋透過狹縫224到第二犧牲層211的通路。在本發明的其中一些實施方式中,(例如,使用RIE)來先蝕刻在狹縫224的底表面處的多晶矽間隔體228的一部分,以透過狹縫224曝露第二多晶矽層215的一部分。然後,可透過在垂直方向上再次蝕刻狹縫224來使狹縫224進一步延伸。應理解,應用於狹縫224的第二蝕刻製程的製程視窗可以相對大,因為蝕刻可以停止在第二犧牲層211(例如,在圖2D中示出)內、或是穿過犧牲層213、犧牲層211和犧牲層209進入到第一多晶矽層207(未示出)中,只要第二犧牲層211的一部分可在第二蝕刻製程之後穿過狹縫224被曝露。換句話說,應用於狹縫224的第二蝕刻製程可產生穿過狹縫224到犧牲層213、犧牲層211或犧牲層209的通路,以及覆蓋介電堆疊層208而不是犧牲層211的多晶矽間隔體228。
如圖2O和圖2P所示,在介電犧牲層包括單層氧化矽層252的一些實施方式中,也可應用用於形成狹縫224的類似的蝕刻製程和用於形成多晶矽間隔體228的沉積製程,以形成垂直延伸穿過介電堆疊層208和第二多晶矽層215並進入到氧化矽層252(例如,在圖2O中示出)中或穿過氧化矽層252進入到第一多晶矽層207(例如,在圖2P中示出)中的狹縫224,以及沿著鄰接介電堆疊層208而不鄰接氧化矽層252的狹縫224的側壁的一部分形成多晶矽間隔體228。應理解,在執行第二蝕刻製程以使狹縫224延伸時,在狹縫224的底表面處的多晶矽間隔體228的各個部分也可移除在介電堆疊層208(例如,在圖2D中示出)上的多晶矽間隔體228的一部分。在介電犧牲層包括單層氧化矽層252的一些實施方式中,為了保護也包括在介電堆疊層208的頂部處的氧化矽的介電堆疊層208,當在氧化物層252內或穿過氧化物層252蝕刻狹縫224時,保護層在介電堆疊層208上形成。在如圖2O所示的一個示例中,在移除多晶矽間隔體228的在狹縫224的底表面處的一部分之後,例如透過控制蝕刻製程的角度、方向和/或範圍或透過在蝕刻製程期間覆蓋多晶矽間隔體228的在介電堆疊層208上的一部分,可保留多晶矽間隔體228的在介電堆疊層208上的一部分。在如圖2P所示的另一示例中,在移除多晶矽間隔體228的在介電堆疊層208上的一部分之後,可在介電堆疊層208上形成蝕刻遮罩254(例如,軟遮罩和/或硬遮罩)。
方法300繼續進行到操作步驟308,如圖3所示,其中,透過開口利用在第一和第二多晶矽層之間的第三多晶矽層替換介電犧牲層。在本發明的其中一些實施方式中,為了利用第三多晶矽層替換介電犧牲層,透過開口移除犧牲層以形成在第一和第二多晶矽層之間的空腔,透過開口移除記憶體膜的一部分以曝露沿著通道孔的側壁的半導體通道的一部分,並透過開口將多晶矽沉積到空腔中,以形成第三多晶矽層。在本發明的其中一些實施方式中,第一、第二和第三多晶矽層中的至少一個摻雜有N型摻雜物。可在第一、第二和第三多晶矽層中擴散N型摻雜物。
如圖2E所示,透過濕蝕刻和/或乾蝕刻來移除犧牲層211(例如,在圖2D中示出)以形成空腔226。在本發明的其中一些實施方式中,第二犧牲層211包括氮化矽,多晶矽間隔體228包括多晶矽,第一犧牲層209和第三犧牲層203各自包括氧化矽,以及透過穿過狹縫224塗敷具有磷酸的蝕刻劑來蝕刻第二犧牲層211,這可由多晶矽間隔體228停止。也就是說,根據一些實施方式,對第二犧牲層211的移除不影響由多晶矽間隔體228保護的介電堆疊層208。類似地,可透過穿過狹縫224塗敷具有氫氟酸的蝕刻劑來移除在圖2O和2P中的氧化矽層252(作為介電犧牲層),這可由多晶矽間隔體228停止。
如圖2F所示,在空腔226中曝露的記憶體膜216的一部分被移除以曝露沿著通道結構214的側壁的半導體通道218的一部分。在本發明的其中一些實施方式中,透過穿過狹縫224和空腔226塗敷蝕刻劑(例如,用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸)來蝕刻阻擋層(例如,包括氧化矽)、儲存層(例如,包括氮化矽)和穿隧層(例如,包括氧化矽)的一部分。蝕刻可由多晶矽間隔體228和半導體通道218停止。也就是說,根據一些實施方式,對在空腔226中曝露的記憶體膜216的一部分的移除不影響介電堆疊層208(被多晶矽間隔體228保護)以及包括多晶矽的半導體通道218和被半導體通道218曝露的上覆層220。在本發明的其中一些實施方式中,也透過相同的蝕刻製程來移除第一犧牲層209和第三犧牲層213(包括氧化矽)。
如圖2G所示,第三多晶矽層230在第一多晶矽層207和第二多晶矽層215之間形成。在本發明的其中一些實施方式中,透過使用一種或多種薄膜沉積製程(例如,化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合)穿過狹縫224將多晶矽沉積到空腔226(在圖2F中示出)中,來形成第三多晶矽層230。在本發明的其中一些實施方式中,當沉積多晶矽以形成第三多晶矽層230時,執行N型摻雜物(例如,P、As或Sb)的原位摻雜。第三多晶矽層230可填充空腔226以與通道結構214的半導體通道218的曝露部分接觸。應理解,第三多晶矽層230可以是摻雜的或未摻雜的,取決於第一多晶矽層207和第二多晶矽層215中的至少一個是否摻雜有N型摻雜物,因為第一多晶矽層207、第二多晶矽層215和第三多晶矽層230中的至少一個可能需要被摻雜有N型摻雜物。在本發明的其中一些實施方式中,使用熱擴散製程(例如,退火)來在第一多晶矽層207、第二多晶矽層215和第三多晶矽層230中擴散在第一多晶矽層207、第二多晶矽層215和第三多晶矽層230中的至少一個中的N型摻雜物,以在第一多晶矽層207、第二多晶矽層215和第三多晶矽層230當中在垂直方向上實現均勻摻雜濃度剖面。例如,摻雜濃度在擴散之後可以在10
19cm
-3和10
22cm
-3之間。如上所述,在第一多晶矽層207、第二多晶矽層215和第三多晶矽層230之間的介面可變得不可區分,因為第一多晶矽層207、第二多晶矽層215和第三多晶矽層230中的各個包括具有名義上相同的摻雜濃度的相同多晶矽材料。因此,第一多晶矽層207、第二多晶矽層215和第三多晶矽層230可在擴散之後共同被視為多晶矽層。
雖然未示出,應理解,在一些示例中,例如,透過只在3D記憶體元件的記憶體區域而不是週邊區域中形成狹縫224,並控制對介電犧牲層的蝕刻以不延伸到週邊區域,可以只在3D記憶體元件的記憶體區域中而不是在3D記憶體元件的週邊區域中利用第三多晶矽層230替換介電犧牲層(例如,犧牲層209、211和213或氧化矽層252)。因此,在週邊區域中的介電犧牲層(例如,犧牲層209、211和213或氧化矽層252)的一部分在製造之後可仍然保留在3D記憶體元件的最終產物中。
如圖2H所示,例如,使用乾蝕刻和/或濕蝕刻來移除第三多晶矽層230(例如,在圖2G中示出)的沿著狹縫224的側壁和在介電堆疊層208上的一部分以及多晶矽間隔體228(例如,在圖2G中示出),以穿過狹縫224曝露介電堆疊層208。可控制蝕刻製程(例如,透過控制蝕刻速率和/或時間),使得第三多晶矽層230仍然保留在第一多晶矽層207和第二多晶矽層215之間並與通道結構214的半導體通道218接觸。
方法300繼續進行到操作步驟310,如圖3所示,其中,使用所謂的“閘極替換製程”透過開口利用記憶體堆疊層替換介電堆疊層。如圖2I所示,可透過閘極替換製程(即,利用堆疊層導電層236替換堆疊層犧牲層212)來形成記憶體堆疊層234。記憶體堆疊層234因此可包括在第二多晶矽層215上的交錯的堆疊層導電層236和堆疊層介電層210。在本發明的其中一些實施方式中,為了形成記憶體堆疊層234,透過穿過狹縫224塗敷蝕刻劑來移除堆疊層犧牲層212,以形成多個橫向凹槽。然後,可透過使用一種或多種薄膜沉積製程(例如,物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其任何組合)沉積一種或多種導電材料來將堆疊層導電層236沉積到橫向凹槽中。根據一些實施方式,通道結構214因而垂直延伸穿過記憶體堆疊層234並進入到包括第一多晶矽層215、第三多晶矽層230和第二多晶矽層207的多晶矽層中。
方法300繼續進行到操作步驟312,如圖3所示,其中,在開口中形成絕緣結構。在本發明的其中一些實施方式中,為了形成絕緣結構,將一種或多種介電材料沉積到開口中以填充開口。
如圖2J所示,在狹縫224(例如,在圖2I中示出)中形成絕緣結構242。可透過使用一種或多種薄膜沉積製程(例如,物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其任何組合)將一種或多種介電材料(例如,高k介電(也作為閘極介電層238))和作為絕緣核心240的氧化矽沉積到狹縫224中,以在具有或沒有空氣間隙的情況下完全或部分地填充狹縫224來形成絕緣結構242。
方法300繼續進行到操作步驟314,如圖3所示,其中從與基底的第一側相對的第二側移除基底,在停止層處停止。第二側可以是基底的背面。
如圖2K所示,從背面移除基底202(例如,在圖2J中示出)。雖然未在圖2K中示出,應理解,在圖2J中的中間結構可顛倒地翻轉以具有在中間結構的頂部上的基底202。在本發明的其中一些實施方式中,使用化學機械拋光(CMP)、研磨、濕蝕刻和/或乾蝕刻來完全移除基底202,直到被停止層203(例如,氮化矽層)停止為止。在本發明的其中一些實施方式中,使用矽化學機械拋光(Si-CMP)移除基底202(矽基底),這在到達具有除了矽以外的材料的停止層203時自動停止,即,充當背面化學機械拋光(CMP)停止層。在本發明的其中一些實施方式中,使用濕蝕刻透過羥化四甲銨(TMAH)來移除基底202(矽基底),這在到達具有除了矽以外的材料的停止層203時自動停止,即,充當背面蝕刻停止層。停止層203可確保基底202的完全移除,而沒有在減薄之後的厚度均勻性的憂慮。
方法300繼續進行到操作步驟316,如圖3所示,其中,形成垂直延伸穿過停止層和介電層的源極接觸開口,以曝露第一多晶矽層的一部分。如圖2L所示,源極接觸開口244垂直延伸穿過停止層203和介電層205,以曝露第一多晶矽層207的一部分。可使用乾蝕刻和/或濕蝕刻(例如,RIE)以蝕刻停止層203和介電層205來形成源極接觸開口244。應理解,在一些示例中,蝕刻可繼續進入到第一多晶矽層207中以移除第一多晶矽層207的一部分。
方法300繼續進行到操作步驟318,如圖3所示,其中,同時形成在源極接觸開口中的源極接觸結構和連接到源極接觸結構的互連層。在本發明的其中一些實施方式中,為了同時形成源極接觸結構和互連層,在與第一多晶矽層的曝露部分接觸的源極接觸開口中形成矽化物層,移除停止層以曝露介電層,並將金屬層沉積到源極接觸開口中和介電層上。
如圖2M所示,在與第一多晶矽層207接觸的源極接觸開口244的底表面處形成矽化物層246。可透過將金屬層(例如,Ni)沉積到源極接觸開口244中以與第一多晶矽層207接觸、後面是退火製程來形成矽化物層246(例如,NiSi)。如圖2M所示,使用濕蝕刻和/或乾蝕刻來移除停止層203以曝露介電層205。可在停止層203的移除之前或之後執行矽化物層246的形成。應理解,在一些示例中,可跳過矽化物層246的形成。
如圖2N所示,使用一種或多種薄膜沉積製程(例如,物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其任何組合)來將金屬層(例如,Al層)沉積到在矽化物層246上以及在介電層205上的源極接觸開口244中,以在同一過程中同時形成互連層248和包括矽化物層246和金屬層(即,互連層248的一部分)的源極接觸結構250。因此,根據一些實施方式,互連層248連接到源極接觸結構250。雖然未示出,應理解,在一些示例中,互連層248可被圖案化以在3D記憶體元件的週邊區域中形成接觸襯墊。
雖然未示出,應理解,在一些示例中,在移除基底之前,透過使用一種或多種薄膜沉積製程(例如,物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其任何組合)將一種或多種導電材料沉積在開口中,來在開口(例如,狹縫224)中形成正面源極接觸結構。正面源極接觸結構可以替換背面源極接觸結構(例如,源極接觸結構250)和正面絕緣結構(例如,絕緣結構242)。
綜上所述,本發明的其中一些特徵與優點如下:
在形成側壁SEG結構時,需要首先形成犧牲層,以便打開記憶體膜並曝露在通道結構的側壁上的半導體通道,其稍後由包括側壁SEG結構的層(例如,多晶矽層)替換。犧牲層通常由多晶矽製成。然而,多晶矽犧牲層的使用需要在開口(例如,閘極線狹縫(GLS))的側壁上的複雜間隔體結構用於替換多晶矽犧牲層,以及對開口的蝕刻在多晶矽犧牲層內停止。這些挑戰限制了產量,並增加具有側壁SEG結構的3D NAND記憶體元件的成本。
根據本發明內容的各種實施方式提供了改進的3D記憶體元件及其製造方法。透過將用於形成側壁SEG結構的犧牲層的材料從多晶矽改變為介電層(例如,氮化矽或氧化矽),可簡化在開口(例如,GLS)的側壁上的間隔體的材料和結構,進而降低成本。此外,與多晶矽犧牲層比較,介電犧牲層允許對開口(例如,GLS)的更大蝕刻視窗,因為蝕刻現在可在介電犧牲層內停止或進一步延伸穿過介電犧牲層。因此,製程可被簡化,且產量可增加。
為了方便讀者比對,在此將本發明說明書中所列出的元件以及其標號對照如下,值得注意的是,可能有部分的標號同時對應到一個以上的元件名稱,將以括號()表示,代表該元件可能因為習慣用語或是其對應位置而具有不同的名稱,實際上仍屬於同一元件標號。
100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3D記憶體元件
101 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 元件區域
102 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 介電層
103 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 週邊區域
104 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 多晶矽層
105 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 上子層(子層)
106 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 記憶體堆疊層
107 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 多晶矽層(下子層、子層)
108 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 堆疊層導電層
109 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 子層
110 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 堆疊層介電層
111 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 層間介電層
112 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道結構
114 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 記憶體膜
116 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 半導體通道
118 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 上覆層
119 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 介電犧牲層
120 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道插塞
122 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 平行狹縫結構(狹縫結構)
124 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 閘極介電層
126 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 絕緣體核心
127 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 第一氧化矽層(氧化矽層)
128 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 源極接觸結構
129 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 氮化矽層
130 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 互連層
131 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 第二氧化矽層(氧化矽層)
132 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 矽化物層
133 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 源極接觸
134 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 接觸襯墊
135 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 間隔體
136 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 區域(塊)
137 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 單層氧化矽層(氧化矽層)
202 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 基底
203 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 停止層
205 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 介電層
207 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 第一多晶矽層
208 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 介電堆疊層
209 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 第一犧牲層(犧牲層)
210 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 堆疊層介電層(第二介電層)
211 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 第二犧牲層(犧牲層)
212 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 堆疊層犧牲層(第一介電層)
213 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 第三犧牲層(犧牲層)
214 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道結構
215 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 第二多晶矽層
以上209、211、215共同被稱為介電犧牲層
216 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 記憶體膜
218 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 半導體通道
220 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 上覆層
222 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道插塞
224 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 狹縫
226. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 空腔
228 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 多晶矽間隔體
230 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 第三多晶矽層
234 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 記憶體堆疊層
236 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 堆疊層導電層
238 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 閘極介電層
240 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 絕緣核心
242 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 絕緣結構
244 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 源極接觸開口
246 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 矽化物層
248 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 互連層
250 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 源極接觸結構
252 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 氧化矽層
254 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 蝕刻遮罩
300 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 方法
302 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
304 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
306 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
308 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
310 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
312 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
314 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
316 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
318 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
在本發明的其中一些實施例中,提供一種用於形成立體(3D)記憶體元件的方法,包括在一基底之上依次形成一第一多晶矽層、一介電犧牲層、一第二多晶矽層和一介電堆疊層,形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層並進入到所述第一多晶矽層中的一通道結構,形成(i)垂直延伸穿過所述介電堆疊層和所述第二多晶矽層,並垂直延伸進入到所述介電犧牲層中或垂直延伸穿過所述介電犧牲層以曝露所述介電犧牲層的一部分的一開口,以及形成(ii)沿著所述開口的一側壁的一部分的一多晶矽間隔體,以及透過所述開口,利用在所述第一多晶矽層和所述第二多晶矽層之間的一第三多晶矽層替換所述介電犧牲層。
在本發明的其中一些實施例中,形成所述開口和所述多晶矽間隔體包括形成垂直延伸穿過所述介電堆疊層並進入到所述第二多晶矽層中的所述開口,沿著所述開口的所述側壁形成所述多晶矽間隔體,以及使所述開口進一步延伸穿過所述第二多晶矽層,並進入到所述介電犧牲層中或穿過所述介電犧牲層。
在本發明的其中一些實施例中,所述多晶矽間隔體鄰接所述介電堆疊層而不鄰接所述介電犧牲層。
在本發明的其中一些實施例中,還包括在利用所述第三多晶矽層替換所述介電層之後,透過所述開口,利用一記憶體堆疊層替換所述介電堆疊層。
在本發明的其中一些實施例中,還包括:在利用所述記憶體堆疊層替換所述介電堆疊層之後,在所述開口中形成一狹縫結構。
在本發明的其中一些實施例中,形成所述介電犧牲層包括依次沉積一第一氧化矽層、一氮化矽層和一第二氧化矽層。
在本發明的其中一些實施例中,形成所述介電犧牲層包括沉積單層氧化矽層。
在本發明的其中一些實施例中,形成所述通道結構包括形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層並進入到所述第一多晶矽層中的一通道孔,以及沿著所述通道孔的側壁依次形成記憶體膜和半導體通道。
在本發明的其中一些實施例中,利用所述第三多晶矽層替換所述介電犧牲層包括透過所述開口移除所述介電犧牲層,以形成在所述第一多晶矽層和所述第二多晶矽層之間的一空腔,透過所述開口移除所述記憶體膜的一部分,以曝露沿著所述通道孔的所述側壁的所述半導體通道的一部分,以及透過所述開口將一多晶矽材料沉積到所述空腔中,以形成所述第三多晶矽層。
在本發明的其中一些實施例中,所述第一多晶矽層、所述第二多晶矽層和所述第三多晶矽層中的至少一者摻雜有N型摻雜物,並且所述方法還包括:在所述第一多晶矽層、所述第二多晶矽層和所述第三多晶矽層中擴散所述N型摻雜物。
在本發明的其中一些實施例中,提供一種用於形成立體(3D)記憶體元件的方法,包括在一基底的一第一側處依次形成一停止層、一介電層、一第一多晶矽層、一介電犧牲層、一第二多晶矽層和一介電堆疊層,形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層,並進入到所述第一多晶矽層中的一通道結構,形成垂直延伸穿過所述介電堆疊層和所述第二多晶矽層並垂直延伸進入到所述介電犧牲層中或穿過所述介電犧牲層,以曝露所述介電犧牲層的一部分的一開口,透過所述開口,利用在所述第一多晶矽層和所述第二多晶矽層之間的一第三多晶矽層替換所述介電犧牲層,從與所述基底的所述第一側相對的一第二側移除所述基底,在所述停止層處停止,形成垂直延伸穿過所述停止層和所述介電層,以曝露所述第一多晶矽層的一部分的一源極接觸開口,以及同時形成在所述源極接觸開口中的一源極接觸結構,和連接到所述源極接觸結構的一互連層。
在本發明的其中一些實施例中,同時形成所述源極接觸結構和所述互連層包括在與所述第一多晶矽層的一曝露部分接觸的所述源極接觸開口中,形成一矽化物層,以及移除所述停止層以曝露所述介電層,以及將一金屬層沉積到所述源極接觸開口中和所述介電層上。
在本發明的其中一些實施例中,依次形成所述停止層和所述介電層包括:在所述基底上依次沉積一第一氧化矽層、一第一氮化矽層和一第二氧化矽層。
在本發明的其中一些實施例中,形成所述介電犧牲層包括:依次沉積一第三氧化矽層、一第二氮化矽層和一第四氧化矽層。
在本發明的其中一些實施例中,形成所述介電犧牲層包括沉積一單層氧化矽層。
在本發明的其中一些實施例中,形成所述開口包括形成垂直延伸穿過所述介電堆疊層並進入到所述第二多晶矽層中的所述開口,沿著所述開口的一側壁形成一多晶矽間隔體,以及使所述開口進一步延伸穿過所述第二多晶矽層並進入到所述介電犧牲層中或穿過所述介電犧牲層。
在本發明的其中一些實施例中,還包括:在利用所述第三多晶矽層替換所述介電層之後,透過所述開口利用一記憶體堆疊層替換所述介電堆疊層。
在本發明的其中一些實施例中,還包括:在利用所述記憶體堆疊層替換所述介電堆疊層之後,在所述開口中形成一絕緣結構。
在本發明的其中一些實施例中,其中,形成所述通道結構包括形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層並進入到所述第一多晶矽層中的一通道孔,以及沿著所述通道孔的一側壁依次形成一記憶體膜和一半導體通道。
在本發明的其中一些實施例中,利用所述第三多晶矽層替換所述介電犧牲層包括透過所述開口移除所述介電犧牲層,以形成在所述第一多晶矽層和所述第二多晶矽層之間的一空腔,透過所述開口移除所述記憶體膜的一部分,以曝露沿著所述通道孔的所述側壁的所述半導體通道的一部分,以及透過所述開口,將一多晶矽材料沉積到所述空腔中,以形成所述第三多晶矽層。
根據本發明內容的一個方面,公開了用於形成3D記憶體元件的方法。在基底之上依次形成第一多晶矽層、介電犧牲層、第二多晶矽層和介電堆疊層。形成垂直延伸穿過介電堆疊層、第二多晶矽層和介電犧牲層並進入到第一多晶矽層中的通道結構。形成垂直延伸穿過介電堆疊層和第二多晶矽層並垂直延伸進入到介電犧牲層中或穿過介電犧牲層以曝露介電犧牲層的一部分的開口,以及沿著開口的側壁的一部分的多晶矽間隔體。透過開口利用在第一和第二多晶矽層之間的第三多晶矽層替換介電犧牲層。
在本發明的其中一些實施方式中,為了形成開口和多晶矽間隔體,形成垂直延伸穿過介電堆疊層並進入到第二多晶矽層中的開口,沿著開口的側壁形成多晶矽間隔體,以及使開口進一步延伸穿過第二多晶矽層並進入到介電犧牲層中或穿過介電犧牲層。
在本發明的其中一些實施方式中,多晶矽間隔體鄰接介電堆疊層而不鄰接介電犧牲層。
在本發明的其中一些實施方式中,在利用第三多晶矽層替換介電層之後,透過開口利用記憶體堆疊層替換介電堆疊層。
在本發明的其中一些實施方式中,在利用記憶體堆疊層替換介電堆疊層之後,在開口中形成狹縫結構。
在本發明的其中一些實施方式中,為了形成介電犧牲層,依次沉積第一氧化矽層、氮化矽層和第二氧化矽層。
在本發明的其中一些實施方式中,為了形成介電犧牲層,沉積單層氧化矽層。
在本發明的其中一些實施方式中,為了形成通道結構,形成垂直延伸穿過介電堆疊層、第二多晶矽層和介電犧牲層並進入到第一多晶矽層中的通道孔,以及沿著通道孔的側壁依次形成記憶體膜和半導體通道。
在本發明的其中一些實施方式中,為了利用第三多晶矽層替換介電犧牲層,透過開口移除介電犧牲層,以形成在第一和第二多晶矽層之間的空腔,透過開口移除記憶體膜的一部分,以曝露沿著通道孔的側壁的半導體通道的一部分,以及透過開口將多晶矽沉積到空腔中以形成第三多晶矽層。
在本發明的其中一些實施方式中,第一、第二和第三多晶矽層中的至少一個摻雜有N型摻雜物。在本發明的其中一些實施方式中,在第一、第二和第三多晶矽層中擴散N型摻雜物。
根據本發明內容的另一方面,公開了用於形成3D記憶體元件的方法。在基底的第一側處依次形成停止層、介電層、第一多晶矽層、介電犧牲層、第二多晶矽層和介電堆疊層。形成垂直延伸穿過介電堆疊層、第二多晶矽層和介電犧牲層並進入到第一多晶矽層中的通道結構。形成垂直延伸穿過介電堆疊層和第二多晶矽層並垂直延伸進入到介電犧牲層中或穿過介電犧牲層的開口,以曝露介電犧牲層的一部分。透過開口利用在第一和第二多晶矽層之間的第三多晶矽層替換介電犧牲層。從與基底的第一側相對的第二側移除基底,在停止層處停止。形成垂直延伸穿過停止層和介電層的源極接觸開口,以曝露第一多晶矽層的一部分。同時形成在源極接觸開口中的源極接觸結構和連接到源極接觸結構的互連層。
在本發明的其中一些實施方式中,為了同時形成源極接觸結構和互連層,在與第一多晶矽層的曝露部分接觸的源極接觸開口中形成矽化物層,移除停止層以曝露介電層,並將金屬層沉積到源極接觸開口中和介電層上。
在本發明的其中一些實施方式中,為了依次形成停止層和介電層,在基底上依次沉積第一氧化矽層、第一氮化矽層和第二氧化矽層。
在本發明的其中一些實施方式中,為了形成介電犧牲層,依次沉積第三氧化矽層、第二氮化矽層和第四氧化矽層。
在本發明的其中一些實施方式中,為了形成介電犧牲層,沉積單層氧化矽層。
在本發明的其中一些實施方式中,為了形成開口,形成垂直延伸穿過介電堆疊層並進入到第二多晶矽層中的開口,沿著開口的側壁沉積多晶矽間隔體,並使開口進一步延伸穿過第二多晶矽層和進入到介電犧牲層中或穿過介電犧牲層。
在本發明的其中一些實施方式中,在利用第三多晶矽層替換介電層之後,透過開口利用記憶體堆疊層替換介電堆疊層。
在本發明的其中一些實施方式中,在利用記憶體堆疊層替換介電堆疊層之後,在開口中形成絕緣結構。
在本發明的其中一些實施方式中,為了形成通道結構,形成垂直延伸穿過介電堆疊層、第二多晶矽層和介電犧牲層並進入到第一多晶矽層中的通道孔,並沿著通道孔的側壁依次形成記憶體膜和半導體通道。
在本發明的其中一些實施方式中,為了利用第三多晶矽層替換介電犧牲層,透過開口移除介電犧牲層,以形成在第一和第二多晶矽層之間的空腔,透過開口移除記憶體膜的一部分,以曝露沿著通道孔的側壁的半導體通道的一部分,並透過開口將多晶矽沉積到空腔中以形成第三多晶矽層。
在本發明的其中一些實施方式中,第一、第二和第三多晶矽層中的至少一個摻雜有N型摻雜物。在本發明的其中一些實施方式中,在第一、第二和第三多晶矽層中擴散N型摻雜物。
根據本發明內容的又一方面,3D記憶體元件包括多晶矽層、包括交錯的堆疊層導電層和堆疊層介電層的記憶體堆疊層、通道結構和狹縫結構。通道結構垂直延伸穿過記憶體堆疊層並進入到多晶矽層中,並包括記憶體膜和半導體通道。沿著通道結構的側壁的半導體通道的一部分與多晶矽層的子層接觸。狹縫結構垂直延伸穿過記憶體堆疊層和多晶矽層的子層。
在本發明的其中一些實施方式中,3D記憶體元件還包括與多晶矽層接觸的介電層、垂直延伸穿過介電層並與多晶矽層接觸的源極接觸結構,以及連接到源極接觸結構的互連層。
在本發明的其中一些實施方式中,源極接觸結構和互連層包括相同的金屬。
在本發明的其中一些實施方式中,3D記憶體元件還包括與多晶矽層的子層共面且在記憶體堆疊層之外的週邊區域中的介電犧牲層。
在本發明的其中一些實施方式中,介電犧牲層包括第一氧化矽層、氮化矽層和第二氧化矽層。
在本發明的其中一些實施方式中,介電犧牲層包括單層氧化矽層。
在本發明的其中一些實施方式中,介電犧牲層夾在多晶矽層的不包括子層並橫向地延伸到週邊區域中的一部分之間。
在本發明的其中一些實施方式中,互連層包括在週邊區域中的接觸襯墊。
在本發明的其中一些實施方式中,多晶矽層包括N型摻雜的多晶矽層。
上文將參考附圖描述本發明的實施例中的技術方案。只要有可能,就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然,所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下,在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以上公開內容提供了許多不同的實施例或示例,用於實現所提供的主題的不同特徵。為了簡化本發明內容,上面描述元件和佈置的具體示例。當然,這些僅僅是示例,而不旨在是限制性的。例如,在上面的描述中,對第一特徵在第二特徵上或上方的形成,可以包括其中第一特徵和第二特徵直接接觸來形成的實施例,並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外,本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的,其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外,為了便於描述,本文可以使用空間相對術語,例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向(除了圖中所示的方位之外)。所述裝置可以面向其它方向(旋轉90度或在其它方向),並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置,但應理解,這僅為了說明性目的而完成。相關領域中的技術人員將認識到,可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是,也可以在各種其它應用中使用本發明內容。
注意,在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性,但各個實施方式可能不一定包括特定特徵、結構或特性。而且,這樣的短語並不一定指同一實施方式。此外,當結合實施方式描述特定特徵、結構或特性時,其將在相關領域中的技術人員的知識內,以結合其它實施方式(不管是否被明確描述)來影響這樣的特徵、結構或特性。
通常,可以至少部分地從在上上文中的用法來理解術語。例如,至少部分地根據上上文,如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性,或可以用於在複數意義上描述特徵、結構或特性的組合。類似地,至少部分地根據上上文,術語例如“一(a)”、“一個(an)”和“所述(the)”再次可以被理解為傳達單數用法或傳達複數用法。此外,再次至少部分地根據上上文,術語“基於”可被理解為不一定意欲傳達排他的一組因素,且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解,在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋,使得“在……上”不僅意指“直接在某物上”,而且還包括“在某物上”而在其之間有中間特徵或層的含義,以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義,而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層(即,直接在某物上)的含義。
此外,空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外,空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向(旋轉90度或在其它定向處),且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的,術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方,且因此半導體設備在基底的頂側處形成,除非另有規定。底表面與頂表面相對,且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外,基底可以包括大量半導體材料(例如矽、鍺、砷化鎵、磷化銦等)。可選地,基底可以由非導電材料(例如玻璃、塑膠或藍寶石晶圓)製成。
如在本文使用的,術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側,其中層的底側相對靠近基底,而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸,或可以具有比底層或上覆結構的寬度小的寬度。此外,層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如,層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層,可以包括在其中的一個或多個層,和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如,互連層可以包括一個或多個導電層和接觸層(其中形成接觸、互連線和/或垂直互連接入(VIA))和一個或多個介電層。
在本發明內容中,為了描述的容易,“排”用於指沿著垂直方向的實質上相同的高度的元件。例如,字元線和底層閘極介電層可被稱為“排”,字元線和底層絕緣層可一起被稱為“排”,實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的,術語“名義上(標稱上)/名義上(標稱上)地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值,連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的,術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點,術語“大約”可以指示在例如值的10-30%(例如,值的±10%、±20%或±30%)內變化的給定量的值。
如本文所使用的,術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或製程步驟的特性或參數的期望或目標值,以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的,術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點,術語“大約”可以指示給定量的值,其例如在值的10%-30%(例如,值的±10%、±20%或±30%)中變化。
在本發明內容中,術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面,以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的,術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串(在本文被稱為“記憶體串”,例如NAND串)的立體(3D)半導體設備,使得記憶體串在相對於基底的垂直方向上延伸。
上文的公開內容,提供了用於實施所提供的主題的不同特徵的多個不同實施例或示例。上文描述了元件和佈置的具體示例以簡化本發明。當然,這些只是示例,並非意在構成限制。例如,上文的描述當中出現的在第二特徵上或之上形成第一特徵,可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例,並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外,本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的,並且本身不指示所討論的在各種實施例和/或配置之間的關係。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質,以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用,而沒有過多的實驗,並且不脫離本發明內容的一般概念。因此,基於本文中呈現的教導和指南,這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解,本文中的片語或者術語是出於描述而非限制的目的的,以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質,而不偏離本發明內容的一般概念。因此,基於在本文提出的教導和指導,這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解,本文的用語或術語是為了描述而不是限制的目的,使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便,這些功能構建塊的界限在本文被任意限定。可限定可選的界限,只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式,且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制,但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式,但是前文對實施例的描述僅意在輔助對本發明的理解。此外,可以對前述不同實施例的特徵進行組合,以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因而,不應將說明書的內容理解成是對本發明的限制。
特定實施方式的前述描述將如此揭露其它人透過應用在本領域的技術內的知識可以在沒有過度實驗的情況下為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質,而不偏離本發明內容的一般概念。因此,基於在本文提出的教導和指導,這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解,本文的用語或術語是為了描述而不是限制的目的,使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現的功能構建塊描述了本發明內容的實施方式。為了描述的方便,這些功能構建塊的界限在本文被任意限定。可限定可選的界限,只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式,且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一個限制,但應僅根據接下來的申請專利範圍及其等同物被限定。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
100:3D記憶體元件
101:元件區域
102:介電層
103:週邊區域
104:多晶矽層
105:上子層
106:記憶體堆疊層
107:多晶矽層
108:堆疊層導電層
109:子層
110:堆疊層介電層
111:層間介電層
112:通道結構
114:記憶體膜
116:半導體通道
118:上覆層
119:介電犧牲層
120:通道插塞
122:平行狹縫結構
124:閘極介電層
126:絕緣體核心
127:第一氧化矽層
128:源極接觸結構
129:氮化矽層
130:互連層
131:第二氧化矽層
132:矽化物層
133:源極接觸
134:接觸襯墊
135:間隔體
136:區域
137:單層氧化矽層
202:基底
203:停止層
205:介電層
207:第一多晶矽層
208:介電堆疊層
209:第一犧牲層
210:堆疊層介電層
211:第二犧牲層
212:堆疊層犧牲層
213:第三犧牲層
214:通道結構
215:第二多晶矽層
216:記憶體膜
218:半導體通道
220:上覆層
222:通道插塞
224:狹縫
226: 空腔
228:多晶矽間隔體
230:第三多晶矽層
234:記憶體堆疊層
236:堆疊層導電層
238:閘極介電層
240:絕緣核心
242:絕緣結構
244:源極接觸開口
246:矽化物層
248:互連層
250:源極接觸結構
252:氧化矽層
254:蝕刻遮罩
300:方法
302:操作步驟
304:操作步驟
306:操作步驟
308:操作步驟
310:操作步驟
312:操作步驟
314:操作步驟
316:操作步驟
318:操作步驟
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式,並連同描述一起進一步用來解釋本發明內容的原理並使在相關領域中的技術人員能夠製造和使用本發明內容。
當結合附圖閱讀時,根據以下具體實施方式可以最好地理解本發明的各方面。注意,根據行業中的標準實踐,各種特徵未按比例繪製。實際上,為了討論的清楚,可以增加或減小各種特徵的尺寸。
圖1A示出根據本發明內容的各種實施方式的在3D記憶體元件的示例性元件區域中的橫截面的側視圖。
圖1B示出根據本發明內容的各種實施方式的在3D記憶體元件的示例性週邊區域中的橫截面的側視圖。
圖1C示出根據本發明內容的各種實施方式的示例性3D記憶體元件的橫截面的平面圖。
圖1D示出根據本發明內容的各種實施方式的在3D記憶體元件的另一示例性週邊區域中的橫截面的側視圖。
圖1E示出根據本發明內容的各種實施方式的在3D記憶體元件的另一示例性元件區域中的橫截面的側視圖。
圖2A-2P示出根據本發明內容的一些實施方式的用於形成示例性3D記憶體元件的製造製程。
圖3示出根據本發明內容的一些實施方式的用於形成示例性3D記憶體元件的方法的流程圖。
當結合附圖理解時,本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯,其中相似的參考符號標識相應的元件。在附圖中,相似的參考數位通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖,由在相應的參考數字中的最左邊的數字指示。
將參考附圖描述本發明內容的實施方式。
100:3D記憶體元件
101:元件區域
102:介電層
104:多晶矽層
105:上子層
106:記憶體堆疊層
107:多晶矽層
108:堆疊層導電層
109:子層
110:堆疊層介電層
112:通道結構
114:記憶體膜
116:半導體通道
118:上覆層
120:通道插塞
122:平行狹縫結構
124:閘極介電層
126:絕緣體核心
128:源極接觸結構
132:矽化物層
Claims (20)
- 一種用於形成立體(3D)記憶體元件的方法,包括: 在一基底之上依次形成一第一多晶矽層、一介電犧牲層、一第二多晶矽層和一介電堆疊層; 形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層並進入到所述第一多晶矽層中的一通道結構; 形成(i)垂直延伸穿過所述介電堆疊層和所述第二多晶矽層,並垂直延伸進入到所述介電犧牲層中或垂直延伸穿過所述介電犧牲層以曝露所述介電犧牲層的一部分的一開口,以及形成(ii)沿著所述開口的一側壁的一部分的一多晶矽間隔體;以及 透過所述開口,利用在所述第一多晶矽層和所述第二多晶矽層之間的一第三多晶矽層替換所述介電犧牲層。
- 根據請求項1所述的方法,其中,形成所述開口和所述多晶矽間隔體包括: 形成垂直延伸穿過所述介電堆疊層並進入到所述第二多晶矽層中的所述開口; 沿著所述開口的所述側壁形成所述多晶矽間隔體;以及 使所述開口進一步延伸穿過所述第二多晶矽層,並進入到所述介電犧牲層中或穿過所述介電犧牲層。
- 根據請求項1所述的方法,其中,所述多晶矽間隔體鄰接所述介電堆疊層而不鄰接所述介電犧牲層。
- 根據請求項1所述的方法,還包括:在利用所述第三多晶矽層替換所述介電層之後,透過所述開口,利用一記憶體堆疊層替換所述介電堆疊層。
- 根據請求項4所述的方法,還包括:在利用所述記憶體堆疊層替換所述介電堆疊層之後,在所述開口中形成一狹縫結構。
- 根據請求項1所述的方法,其中,形成所述介電犧牲層包括依次沉積一第一氧化矽層、一氮化矽層和一第二氧化矽層。
- 根據請求項1所述的方法,其中,形成所述介電犧牲層包括沉積單層氧化矽層。
- 根據請求項1所述的方法,其中,形成所述通道結構包括: 形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層並進入到所述第一多晶矽層中的一通道孔;以及 沿著所述通道孔的側壁依次形成記憶體膜和半導體通道。
- 根據請求項8所述的方法,其中,利用所述第三多晶矽層替換所述介電犧牲層包括: 透過所述開口移除所述介電犧牲層,以形成在所述第一多晶矽層和所述第二多晶矽層之間的一空腔; 透過所述開口移除所述記憶體膜的一部分,以曝露沿著所述通道孔的所述側壁的所述半導體通道的一部分;以及 透過所述開口將一多晶矽材料沉積到所述空腔中,以形成所述第三多晶矽層。
- 根據請求項1所述的方法,其中,所述第一多晶矽層、所述第二多晶矽層和所述第三多晶矽層中的至少一者摻雜有N型摻雜物,並且所述方法還包括:在所述第一多晶矽層、所述第二多晶矽層和所述第三多晶矽層中擴散所述N型摻雜物。
- 一種用於形成立體(3D)記憶體元件的方法,包括: 在一基底的一第一側處依次形成一停止層、一介電層、一第一多晶矽層、一介電犧牲層、一第二多晶矽層和一介電堆疊層; 形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層,並進入到所述第一多晶矽層中的一通道結構; 形成垂直延伸穿過所述介電堆疊層和所述第二多晶矽層並垂直延伸進入到所述介電犧牲層中或穿過所述介電犧牲層,以曝露所述介電犧牲層的一部分的一開口; 透過所述開口,利用在所述第一多晶矽層和所述第二多晶矽層之間的一第三多晶矽層替換所述介電犧牲層; 從與所述基底的所述第一側相對的一第二側移除所述基底,在所述停止層處停止; 形成垂直延伸穿過所述停止層和所述介電層,以曝露所述第一多晶矽層的一部分的一源極接觸開口;以及 同時形成在所述源極接觸開口中的一源極接觸結構,和連接到所述源極接觸結構的一互連層。
- 根據請求項11所述的方法,其中,同時形成所述源極接觸結構和所述互連層包括: 在與所述第一多晶矽層的一曝露部分接觸的所述源極接觸開口中,形成一矽化物層;以及 移除所述停止層以曝露所述介電層;以及 將一金屬層沉積到所述源極接觸開口中和所述介電層上。
- 根據請求項11所述的方法,其中,依次形成所述停止層和所述介電層包括:在所述基底上依次沉積一第一氧化矽層、一第一氮化矽層和一第二氧化矽層。
- 根據請求項11所述的方法,其中,形成所述介電犧牲層包括:依次沉積一第三氧化矽層、一第二氮化矽層和一第四氧化矽層。
- 根據請求項11所述的方法,其中,形成所述介電犧牲層包括沉積一單層氧化矽層。
- 根據請求項11所述的方法,其中,形成所述開口包括: 形成垂直延伸穿過所述介電堆疊層並進入到所述第二多晶矽層中的所述開口; 沿著所述開口的一側壁形成一多晶矽間隔體;以及 使所述開口進一步延伸穿過所述第二多晶矽層並進入到所述介電犧牲層中或穿過所述介電犧牲層。
- 根據請求項11所述的方法,還包括:在利用所述第三多晶矽層替換所述介電層之後,透過所述開口利用一記憶體堆疊層替換所述介電堆疊層。
- 根據請求項17所述的方法,還包括:在利用所述記憶體堆疊層替換所述介電堆疊層之後,在所述開口中形成一絕緣結構。
- 根據請求項11所述的方法,其中,形成所述通道結構包括: 形成垂直延伸穿過所述介電堆疊層、所述第二多晶矽層和所述介電犧牲層並進入到所述第一多晶矽層中的一通道孔;以及 沿著所述通道孔的一側壁依次形成一記憶體膜和一半導體通道。
- 根據請求項19所述的方法,其中,利用所述第三多晶矽層替換所述介電犧牲層包括: 透過所述開口移除所述介電犧牲層,以形成在所述第一多晶矽層和所述第二多晶矽層之間的一空腔; 透過所述開口移除所述記憶體膜的一部分,以曝露沿著所述通道孔的所述側壁的所述半導體通道的一部分;以及 透過所述開口,將一多晶矽材料沉積到所述空腔中,以形成所述第三多晶矽層。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2020/129331 WO2021208418A1 (en) | 2020-04-14 | 2020-11-17 | Three-dimensional memory devices and methods for forming the same |
WOPCT/CN2020/129331 | 2020-11-17 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW202221908A true TW202221908A (zh) | 2022-06-01 |
TWI773086B TWI773086B (zh) | 2022-08-01 |
Family
ID=83062491
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW110101362A TWI773086B (zh) | 2020-11-17 | 2021-01-14 | 用於形成立體(3d)記憶體元件的方法 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI773086B (zh) |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104321877B (zh) * | 2012-03-29 | 2018-09-14 | 赛普拉斯半导体公司 | 将ono集成到逻辑cmos流程中的方法 |
US9023719B2 (en) * | 2013-09-17 | 2015-05-05 | Sandisk Technologies Inc. | High aspect ratio memory hole channel contact formation |
US9806252B2 (en) * | 2015-04-20 | 2017-10-31 | Lam Research Corporation | Dry plasma etch method to pattern MRAM stack |
US10319739B2 (en) * | 2017-02-08 | 2019-06-11 | Applied Materials, Inc. | Accommodating imperfectly aligned memory holes |
US10043819B1 (en) * | 2017-05-17 | 2018-08-07 | Macronix International Co., Ltd. | Method for manufacturing 3D NAND memory using gate replacement, and resulting structures |
WO2020073262A1 (en) * | 2018-10-11 | 2020-04-16 | Yangtze Memory Technologies Co., Ltd. | Vertical memory devices |
CN111354738A (zh) * | 2018-12-21 | 2020-06-30 | 芯恩(青岛)集成电路有限公司 | 一种三维有结半导体存储器件及其制造方法 |
WO2020177049A1 (en) * | 2019-03-04 | 2020-09-10 | Yangtze Memory Technologies Co., Ltd. | Methods for forming three-dimensional memory devices |
CN110114879B (zh) * | 2019-03-29 | 2021-01-26 | 长江存储科技有限责任公司 | 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法 |
WO2021035603A1 (en) * | 2019-08-29 | 2021-03-04 | Yangtze Memory Technologies Co., Ltd. | Three-dimensional memory and fabrication method thereof |
-
2021
- 2021-01-14 TW TW110101362A patent/TWI773086B/zh active
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Publication number | Publication date |
---|---|
TWI773086B (zh) | 2022-08-01 |
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