TW202145526A - 用於形成三維記憶體元件的方法 - Google Patents

Abstract

本揭露公開了3D記憶體元件以及用於形成其的方法的實施例。在示例中，公開了一種用於形成3D記憶體元件的方法。依序形成處於基底上的犧牲層、處於犧牲層上的N型摻雜半導體層、以及處於N型摻雜半導體層上的介電質堆疊體。形成垂直地貫穿介電質堆疊體和N型摻雜半導體層延伸的通道結構。利用儲存堆疊體替代介電質堆疊體，使得通道結構垂直地貫穿儲存堆疊體和N型摻雜半導體層延伸。去除基底和犧牲層，以露出通道結構的端部。利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分。

Description

用於形成三維記憶體元件的方法

本揭露內容的實施例有關於三維（3D）記憶體元件及其製作方法。

透過改進製程技術、電路設計、程式設計演算法和製作製程能使平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製作技術變得有挑戰性以及成本高昂。因此，平面儲存單元的儲存密度接近上限。

3D儲存架構可以解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列以及用於控制往返於儲存陣列的訊號的周邊元件。

本文公開了3D記憶體元件以及用於形成3D記憶體元件的方法的實施例。

在一個示例中，公開了一種用於形成3D記憶體元件的方法。依序形成位於基底上的犧牲層、位於犧牲層上的N型摻雜半導體層、以及位於N型摻雜半導體層上的介電質堆疊體。形成垂直地貫穿介電質堆疊體和N型摻雜半導體層延伸的通道結構。利用儲存堆疊體替代介電質堆疊體，使得通道結構垂直地貫穿儲存堆疊體和N型摻雜半導體層延伸。去除基底和犧牲層，以露出通道結構的端部。利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分。

在另一示例中，公開了一種用於形成3D記憶體元件的方法。利用N型摻雜劑對絕緣層上覆矽（SOI）晶圓的元件層進行摻雜，該SOI晶圓包括控制層、掩埋氧化物層和該元件層。在SOI晶圓的摻雜元件層上形成介電質堆疊體。形成垂直地貫穿介電質堆疊體和摻雜元件層延伸的通道結構。利用儲存堆疊體替代介電質堆疊體，使得通道結構垂直地貫穿儲存堆疊體和N摻雜元件層延伸。去除SOI晶圓的控制層和掩埋氧化物層，以露出通道結構的端部。利用半導體插塞替代所述通道結構的與所述摻雜元件層鄰接的部分。

在又一示例中，公開了一種用於形成3D記憶體元件的方法。在第一基底上形成周邊電路。在第二基底上方形成垂直地貫穿儲存堆疊體和N型摻雜半導體層延伸的通道結構。使第一基底和第二基底按照面對面方式鍵合，使得儲存堆疊體位於周邊電路上方。去除第二基底，以露出通道結構的上端。利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分。

儘管討論了特定配置和排列，但是讀者應當理解所述討論僅是為了說明性的目的。本領域技術人員將認識到可以在不脫離本揭露內容的精神和範圍的情況下使用其它配置和排列。將顯而易見的是，本領域技術人員將認識到還可以在各種各樣的其它應用當中採用本揭露內容。

要注意的是，在說明書中提及“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等指示所描述的實施例可以包括特定的特徵、結構或特性，但未必每個實施例都包括特定的特徵、結構或特性。此外，這樣的短語未必指代相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，結合明確或未明確地描述的其它實施例實現這樣的特徵、結構或特性位於本領域技術人員的知識範圍之內。

一般而言，應當至少部分地根據語境下的使用來理解術語。例如，至少部分地取決於語境，如文中適用的術語“一個或複數個”可以用以在單數的意義上描述任何特徵、結構或特點，或者可以用以在複數的意義上描述特徵、結構或特點的組合。類似地，至少部分地取決於語境，還可以將術語“一”、“一個”或“所述”理解為傳達單數使用或者傳達複數使用。此外，至少部分地取決於語境，還可以將術語“基於”理解為未必旨在傳達排它的因素集合，而是可以允許存在額外的未必明確地表達的因素。

應當容易地理解，應當按照最廣泛的方式解釋本揭露內容中的“在……上”、“在……上方”和“在……之上”，以使“在……上”不僅意指“直接地”位於某物上，還包括在某物上且其間具有中間特徵或層的含義，以及“在……上方”或者“在……之上”不僅意指在某物上方或之上的含義，還包括在某物上方或之上且其間沒有中間特徵或層的含義（即，直接地位於某物上）。

此外，為了便於說明，在本文中可以採用空間相對術語（諸如“下面”、“以下”、“下方”、“以上”、“上方”等）來描述一個元件或特徵與其它元件或特徵的如圖所示的關係。空間相對術語旨在涵蓋除了圖式所示的取向之外的在使用或操作中的元件的不同取向。所述設備可以以其它方式進行取向（旋轉90度或者位於其它取向上），以及可以同樣相應地解釋文中使用的空間相對描述詞。

如文中使用的術語“基底”指代在其上添加後續材料層的材料。可以對基底本身圖案化。添加到基底上的材料可以被圖案化，或者可以保持未圖案化。此外，基底可以包括較廣範圍的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料（諸如玻璃、塑膠或者藍寶石晶圓）形成。

如文中使用的術語“層”可以指代包括具有一定厚度的區域的材料部分。層可以在整個的下層結構或上覆結構之上延伸，或者可以具有比下層結構或上覆結構的延伸要小的延伸。此外，層可以是勻質或者非勻質的連續結構的區域，其具有小於該連續結構的厚度的厚度。例如，層可以位於所述連續結構的頂表面與底表面之間的任何成對的水平面之間，或者位於所述頂表面和底表面處。層可以水平地延伸、垂直地延伸和/或沿錐形表面延伸。基底可以是層，可以在其中包括一個或複數個層，和/或可以具有位於其上、其上方和/或其下方的一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體層和接觸層（在其中形成互連線路和/或垂直互連通道（通孔）接觸部）以及一個或複數個介電質層。

如文中使用的術語“標稱/標稱地”指代在產品或製程的設計階段期間設置的元件或製程操作的特徵或參數的期望值或目標值，連同高於和/或低於所述期望值的值的範圍。所述值的範圍可能歸因於製造製程或容許偏差的略微變化。如文中使用的，術語“大約”指代既定量的值可以基於與物件半導體元件相關聯的特定技術節點進行變化。基於特定技術節點，術語“大約”可以指示既定量的值在（例如）該值的10-30%（例如，該值的±10%、±20%或者30%）內進行變化。

如文中使用的術語“3D記憶體元件”指代具有垂直地取向的儲存單元電晶體串（文中稱為“儲存串”，諸如NAND儲存串）的半導體元件，所述垂直地取向的儲存單元電晶體串位於橫向地取向的基底上，以使所述儲存串相對於基底沿垂直方向延伸。如文中使用的術語“垂直/垂直地”指代標稱地垂直於基底的橫向表面。

在一些3D記憶體元件（諸如3D NAND記憶體元件）中，縫隙結構（例如，閘極縫隙（GLS））用於從元件的正面提供與儲存陣列的源極（諸如陣列公共源極（ACS））的電連接。然而，正面源極接觸部可能透過在字元線與源極接觸部之間（甚至是在其間存在間隔體的情況下）引入漏電流和寄生電容兩者來影響3D記憶體元件的電性能。間隔體的形成還使製作製程複雜化。除了影響電性能之外，縫隙結構通常包括壁狀多晶矽和/或金屬填充，其可能引入局部應力，從而導致晶圓弓彎或翹曲，由此降低產量。

此外，在一些3D NAND記憶體元件中，選擇性地生長半導體插塞，以包圍通道結構的側壁，例如，其被稱為側壁選擇性磊晶生長（SEG）。與形成於通道結構下端的另一類型的半導體插塞（例如，底部SEG）相比，側壁SEG的形成避免了對位於通道孔的底表面處的儲存膜和半導體通道的蝕刻（還稱為“SONO”穿孔），由此增加了製程視窗，尤其是當利用改進的技術製作3D NAND記憶體元件時，諸如在多層面（multi-deck）架構情況下具有96級或更多級時。側壁SEG通常是透過利用側壁SEG替代基底與堆疊結構之間的犧牲層來形成的，其有關於透過縫隙開口進行的複數個沉積和蝕刻製程。然而，隨著3D NAND記憶體元件的級持續增加，貫穿堆疊結構延伸的縫隙開口的高寬比變得更大，從而使透過縫隙開口進行沉積和蝕刻製程更具挑戰性，以及其對於使用已知方法形成側壁SEG而言是不期望的，原因在於增加的成本和降低的產量。

根據本揭露內容的各種實施例提供了具有背面源極接觸部的3D記憶體元件。透過將源極接觸部從正面移到背面，可以降低每儲存單元的成本，這是因為可以增加有效儲存單元陣列面積，以及可以省略間隔體形成製程。還可以例如，透過避免字元線與源極接觸部之間的漏電流和寄生電容以及透過減少由正面縫隙結構（作為源極接觸部）造成的局部應力，來提高元件性能。側壁SEG（例如，半導體插塞）可以從基底的背面形成，以避免在基底的正面透過貫穿堆疊結構延伸的開口進行的任何沉積和蝕刻製程。因此，可以降低製作製程的複雜性和成本，以及可以提高產量。另外，由於側壁SEG的製作製程不再受貫穿堆疊結構的開口的高寬比的影響，即不受儲存堆疊體的級限制，因此還可以改進3D記憶體元件的可擴展性。

在一些實施例中，從背面去除在其上形成儲存堆疊體的基底，以在形成側壁SEG之前露出通道結構。因此，可以將對基底的選擇擴展至（例如）偽晶圓，以降低成本，或者擴展至絕緣層上覆矽（SOI）晶圓，以簡化製作製程。對基底的去除還可以避免使用背面減薄製程的已知方法中的厚度均勻性控制的有挑戰性的問題。

在本揭露內容中公開了各種3D記憶體元件架構及其製作方法，例如，其具有不同的抹除操作機制，以適應不同的要求和應用。在一些實施例中，側壁SEG是N型摻雜半導體層的部分，以使3D記憶體元件能夠進行閘誘導汲極洩漏（GIDL）抹除。在一些實施例中，側壁SEG是P型摻雜半導體層的部分，以使3D記憶體元件能夠進行P井大容量（bulk）抹除。

圖1根據本揭露內容的一些實施例示出了示例性3D記憶體元件100的截面的側視圖。在一些實施例中，3D記憶體元件100是包括第一半導體結構102以及堆疊在第一半導體結構102之上的第二半導體結構104的鍵合晶片。根據一些實施例，第一半導體結構102和第二半導體結構104在其間的鍵合介面106處連接。如圖1所示，第一半導體結構102可以包括基底101，基底101可以包括矽（例如，單晶矽、c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、SOI或者任何其它適當材料。

3D記憶體元件100的第一半導體結構102可以包括位於基底101上的周邊電路108。要注意的是，在圖1中包括的x軸和y軸是為了進一步示出具有基底101的3D記憶體元件100中的元件的空間關係。基底101包括沿x方向（即，橫向方向）橫向地延伸的兩個橫向表面（例如，頂表面和底表面）。如文中所使用的，當基底沿y方向位於半導體元件的最低平面中時，所述半導體元件（例如，3D記憶體元件100）的一個元件（例如，層或元件）位於另一元件（例如，層或元件）“上”、“之上”還是“之下”是沿y方向（即，垂直方向）相對於所述半導體元件的基底（例如，基底101）而確定的。本揭露內容通篇應用相同的概念來描述空間關係。

在一些實施例中，周邊電路108被配置為控制和感測3D記憶體元件100。周邊電路108可以是任何用於促進3D記憶體元件100的操作的適當數位、類比和/或混合訊號控制和感測電路，其包括但不限於頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考、或者所述電路的任何主動區域或被動元件（例如，電晶體、二極體、電阻器或電容器）。周邊電路108可以包括形成於基底101“上”的電晶體，其中，電晶體的全部或部分形成於半導體層101中（例如，位於基底101的頂表面下方）和/或直接地形成於基底101上。還可以在基底101中形成隔離區（例如，淺溝槽隔離（STI））和摻雜區（例如，電晶體的源極區和汲極區）。根據一些實施例，利用改進的邏輯製程（例如，90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm、2 nm等的技術節點），電晶體是高速的。要理解的是，在一些實施例中，周邊電路108還可以包括與改進的邏輯製程相容的任何其它電路，包括諸如處理器和可程式設計邏輯元件（PLD）的邏輯電路、或者諸如靜態隨機存取記憶體（SRAM）和動態RAM（DRAM）的儲存電路。

在一些實施例中，3D記憶體元件100的第一半導體結構102還包括位於周邊電路108上方的互連層（未示出），以傳遞往返周邊電路108的電子訊號。互連層可以包括複數個互連（本文還稱為“接觸部”），包括橫向互連線和垂直互連通道（通孔）（VIA）接觸部。如本文使用的，術語“互連”可以廣泛地包括任何適當類型的互連，例如，中段製程（MEOL）互連和後段製程（BEOL）互連。互連層還可以包括一個或複數個層間介電質（ILD）層（還稱為“金屬間介電質（IMD）層”），所述互連線和VIA接觸部可以形成於所述層中。也就是說，互連層可以包括位於複數個ILD層中的互連線和VIA接觸部。互連層內的互連線和VIA接觸部可以包括導電材料，其包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層中的ILD層可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質或其任何組合。

如圖1所示，3D記憶體元件100的第一半導體結構102還可以包括位於鍵合介面106處並且位於互連層和周邊電路108上方的鍵合層110。鍵合層110可以包括複數個鍵合接觸部111以及對鍵合接觸部111進行電隔離的介電質。鍵合接觸部111可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層110的其餘區域可以利用介電質形成，所述介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層110中的鍵合接觸部111和周圍介電質可以用於混合鍵合。

類似地，如圖1所示，3D記憶體元件100的第二半導體結構104還可以包括位於鍵合介面106處並且位於第一半導體結構102的鍵合層110上方的鍵合層112。鍵合層112可以包括複數個鍵合接觸部113以及對鍵合接觸部113進行電隔離的介電質。鍵合接觸部113可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層112的其餘區域可以利用介電質形成，所述介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層112中的鍵合接觸部113和周圍介電質可以用於混合鍵合。根據一些實施例，鍵合接觸部113與鍵合接觸部111在鍵合介面處106相接觸。

如下文所詳述的，第二半導體結構104可以在鍵合介面106處按照面對面的方式鍵合到第一半導體結構102的頂上。在一些實施例中，鍵合介面106作為混合鍵合（還稱為“金屬/介電質混合鍵合”）的結果佈置於鍵合層110與鍵合層112之間，所述混合鍵合是直接鍵合技術（例如，在不使用諸如焊料或黏合劑的中間層的情況下在表面之間形成鍵合），以及可以同時地獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合介面106是鍵合層112與鍵合層110相遇並鍵合的地方。在實踐當中，鍵合介面106可以是包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面的具有一定厚度的層。

在一些實施例中，3D記憶體元件100的第二半導體結構104還包括位於鍵合層112上方的互連層（未示出），以傳遞電子訊號。該互連層可以包括複數個互連，諸如MEOL互連和BEOL互連。該互連層還可以包括一個或複數個ILD層，所述互連線和VIA接觸部可以形成於所述ILD層中。互連層中的互連線和VIA接觸部可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的ILD層可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。

在一些實施例中，3D記憶體元件100是NAND閃速記憶體元件，其中，儲存單元是以NAND儲存串的陣列的形式提供的。如圖1所示，3D記憶體元件100的第二半導體結構104可以包括提供NAND儲存串的陣列的作用的通道結構124的陣列。如圖1所示，每個通道結構124垂直地貫穿複數個對進行延伸，每個對包括導電層116和介電質層118。交替的導電層116和介電質層118是儲存堆疊體114的部分。儲存堆疊體114中的具有導電層116和介電質層118的對的數量（例如，32、64、96、128、160、192、224、256或更多）確定3D記憶體元件100中的儲存單元的數量。要理解的是，在一些實施例中，儲存堆疊體114可以具有多層面架構（未示出），該架構包括一個疊一個地堆疊的複數個儲存層面。每個儲存層面中的具有導電層116和介電質層118的對的數量可以是相同的或者不同的。

儲存堆疊體114可以包括複數個交替的導電層116和介電質層118。儲存堆疊體114中的導電層116和介電質層118可以沿垂直方向交替。換言之，除了位於儲存堆疊體114的頂部或底部的層之外，每個導電層116可以在兩側與兩個介電質層118相鄰，以及每個介電質層118可以在兩側與兩個導電層116相鄰。導電層116可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜的矽、矽化物或其任何組合。每個導電層116可以包括被黏合劑層包圍的閘電極（閘極線）和閘極介電質層。導電層116的閘電極可以作為字元線橫向地延伸，其結束於儲存堆疊體114的一個或複數個階梯結構處。介電質層118可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。

如圖1所示，3D記憶體元件100的第二半導體結構104還可以包括位於儲存堆疊體114上方的N型摻雜半導體層120。N型摻雜半導體層120可以是如上文所述的“側壁SEG”的示例。N型摻雜半導體層120可以包括半導體材料，例如，矽。在一些實施例中，N型摻雜半導體層120包括透過沉積技術形成的多晶矽，如下文詳細所述。在一些實施例中，N型摻雜半導體層120包括單晶矽，諸如SOI晶圓的元件層，如下文詳細所述。N型摻雜半導體層120可以摻雜有任何適當的N型摻雜劑，諸如磷（P）、砷（Ar）或銻（Sb），其貢獻自由電子以及提高本徵半導體的導電性。例如，N型摻雜半導體層120可以是摻雜有諸如P、Ar或Sb的N型摻雜劑的多晶矽層。在一些實施例中，N型摻雜半導體層120是沿垂直方向具有均勻的摻雜濃度分佈情況的單個多晶矽層，其與具有複數個多晶矽子層相反，所述多層多晶矽子層在其介面處具有非均勻摻雜濃度（例如，在兩個子層之間的介面處的突然的摻雜濃度變化）。要理解的是，N型摻雜半導體層120的N型摻雜劑的摻雜濃度仍然可以沿垂直方向逐漸變化，只要不存在任何可以透過摻雜濃度變化區分兩個或更多個子層的突然摻雜濃度變化。

在一些實施例中，每個通道結構124包括利用半導體層（例如，作為半導體通道128）和複合介電質層（例如，作為儲存膜126）填充的通道孔。在一些實施例中，半導體通道128包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜126是包括穿隧層、儲存層（還稱為“電荷捕獲層”）和阻障層的複合層。通道結構124的其餘空間可以部分地或者全部地利用包括介電質材料（諸如氧化矽）和/或空氣隙的帽蓋（capping）層填充。通道結構124可以具有圓柱形狀（例如，柱形形狀）。根據一些實施例，帽蓋層、半導體通道128以及儲存膜126的穿隧層、儲存層和阻障層按此順序從柱的中心向柱的外表面徑向排列。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個示例中，儲存膜126可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。

在一些實施例中，通道結構124還包括位於通道結構124的底部部分中（例如，位於下端）的通道插塞129。如文中所使用的，在基底101被置於3D記憶體元件100的最低平面中時，元件（例如，通道結構124）的“上端”是沿y方向離基底101較遠的一端，元件（例如，通道結構124）的“下端”是沿y方向離基底101較近的一端。通道插塞129可以包括半導體材料（例如，多晶矽）。在一些實施例中，通道插塞129提供NAND儲存串的汲極的作用。

如圖1所示，每個通道結構124可以垂直地貫穿儲存堆疊體114的交替的導電層116和介電質層118延伸到N型摻雜半導體層120中。每個通道結構124的上端可以與N型摻雜半導體層120的頂表面平齊或者位於其下方。也就是說，根據一些實施例，通道結構124不延伸越過N型摻雜半導體層120的頂表面。在一些實施例中，儲存膜126的上端位於通道結構124中的半導體通道128的上端下方，如圖1所示。在一些實施例中，儲存膜126的上端位於N型摻雜半導體層120的頂表面下方，以及半導體通道128的上端與N型摻雜半導體層120的頂表面平齊或者位於其下方。例如，如圖1所示，儲存膜126可以終止於N型摻雜半導體層120的底表面處，而半導體通道128則可以延伸到N型摻雜半導體層120的底表面上方，使得N型摻雜半導體層120可以包圍半導體通道128的延伸到N型摻雜半導體層120中的頂部部分127並與其接觸。在一些實施例中，半導體通道128的延伸到N型摻雜半導體層120中的頂部部分127的摻雜濃度不同於半導體通道128的其餘部分的摻雜濃度。例如，半導體通道128可以包括除了頂部部分127之外的未摻雜多晶矽，頂部部分127可以包括摻雜多晶矽，以在形成與周圍的N型摻雜半導體層120的電連接時增加其導電性。

在一些實施例中，N型摻雜半導體層120包括半導體插塞122，每個半導體插塞包圍通道結構124的相應半導體通道128的延伸到N型摻雜半導體層120中的頂部部分127並與其接觸。根據一些實施例，半導體插塞122包括摻雜多晶矽，例如，N型摻雜多晶矽。半導體插塞122的摻雜濃度可以不同於N型摻雜半導體層120的其餘部分的摻雜濃度，這是因為半導體插塞122可以是在形成N型摻雜半導體層120的其餘部分之後的較晚製程中形成的。在一些實施例中，半導體插塞122包括多晶矽（例如，N型摻雜多晶矽），以及N型摻雜半導體層120的其餘部分包括單晶矽（例如，N型摻雜單晶矽）。在一些實施例中，半導體插塞122包括多晶矽（例如，N型摻雜多晶矽），以及N型摻雜半導體層120的其餘部分包括多晶矽（例如，N型摻雜多晶矽），但是摻雜濃度與半導體插塞122的摻雜濃度不同。

每個半導體插塞122可以包圍相應半導體通道128的頂部部分127的側壁並與其接觸。因此，N型摻雜半導體層120中的半導體插塞122可以提供通道結構124的“側壁SEG（例如，半導體插塞）”的作用，以替代“底部SEG（例如，半導體插塞）”。此外，如下文詳細所述，半導體插塞122的形成發生在儲存堆疊體114的相反側上，這樣做可以避免透過貫穿儲存堆疊體114延伸的開口進行的任何沉積或蝕刻製程，由此降低製作複雜性和成本，以及增加產量和垂直可擴展性。取決於每個通道結構124的半導體通道128的上端相對於N型摻雜半導體層120的頂表面的相對位置，半導體插塞122還可以形成於半導體通道128的上端上方並與其接觸，例如，如圖1所示，當半導體通道128的上端位於N型摻雜半導體層120的頂表面下方時。要理解的是，在半導體通道128的上端與N型摻雜半導體層120的頂表面平齊的其它示例中，半導體插塞122可以形成為僅包圍半導體通道128的頂部部分127的側壁並與其接觸。

然而，利用半導體插塞122（例如，作為側壁SEG）包圍通道結構124的半導體通道128的頂部部分127的N型摻雜半導體層120可以使能用於3D記憶體元件100的抹除操作的GIDL輔助主體偏置。圍繞NAND儲存串的源極選擇閘的GIDL可以生成去往NAND儲存串的電洞電流，以提高用於抹除操作的主體電勢。

如圖1所示，3D記憶體元件100的第二半導體結構104還可以包括絕緣結構130，每個絕緣結構垂直地貫穿儲存堆疊體114的交替的導電層116和介電質層118延伸。根據一些實施例，與進一步延伸到N型摻雜半導體層120中的通道結構124不同，絕緣結構130停止在N型摻雜半導體層120的底表面處，即，不垂直地延伸到N型摻雜半導體層120中。也就是說，絕緣結構130的頂表面可以與N型摻雜半導體層120的底表面平齊。每個絕緣結構130還可以橫向地延伸，以將通道結構124分成複數個塊。也就是說，儲存堆疊體114可以透過絕緣結構130被劃分成複數個儲存塊，使得通道結構124的陣列可以被分到每個儲存塊當中。根據一些實施例，與上文描述的現有3D NAND記憶體元件中的包括正面ACS接觸部的縫隙結構不同，絕緣結構130在其中不包括任何接觸部（即，不提供源極接觸部的作用），以及因此不引入與導電層116（包括字元線）的寄生電容和漏電流。在一些實施例中，每個絕緣結構130包括填充有一種或多種介電質材料的開口（例如，縫隙），所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，可以利用氧化矽填充每個絕緣結構130。

此外，如下文詳細所述，因為用於形成絕緣結構130的開口未被用於形成N型摻雜半導體層120以及其中的半導體插塞122（例如，作為側壁SEG），因此隨著交替的導電層116和介電質層118的數量增加，該開口的增加的高寬比將不影響N型摻雜半導體層120以及其中的半導體插塞122的形成。

3D記憶體元件100可以包括位於儲存堆疊體114上方並且與N型摻雜半導體層120接觸部的背面源極接觸部132，而不是正面源極接觸部，如圖1所示。源極接觸部132和儲存堆疊體114（以及貫穿其的絕緣結構130）可以被佈置到N型摻雜半導體層120的相反側上，以及因此被視為“背面”源極接觸部。在一些實施例中，源極接觸部132透過N型摻雜半導體層120的半導體插塞122電連接到通道結構124的半導體通道128。在一些實施例中，源極接觸部132不與絕緣結構130橫向地對齊，而是接近通道結構124，以降低其間的電連接的電阻。例如，源極接觸部132可以橫向地位於絕緣結構130與通道結構124之間（例如，沿圖1中的x方向）。源極接觸部132可以包括任何適當類型的接觸部。在一些實施例中，源極接觸部132包括VIA接觸部。在一些實施例中，源極接觸部132包括橫向地延伸的壁狀接觸部。源極接觸部132可以包括一個或複數個導電層，諸如金屬層（例如，W、Co、Cu或Al）或者被黏合劑層（例如，氮化鈦（TiN））包圍的矽化物層。

如圖1所示，3D記憶體元件100還可以包括位於源極接觸部132上方並與其電連接的BEOL互連層133，以用於焊墊引出（pad-out），例如，在3D記憶體元件100與外部電路之間傳遞電子訊號。在一些實施例中，互連層133包括位於N型摻雜半導體層120上的一個或複數個ILD層134以及位於ILD層134上的重新分佈層136。根據一些實施例，源極接觸部132的上端與ILD層134的頂表面和重新分佈層136的底表面平齊，以及源極接觸部132垂直地貫穿ILD層134延伸到N型摻雜半導體層120中。互連層133中的ILD層134可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。互連層133中的重新分佈層136可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個示例中，重新分佈層136包括Al。在一些實施例中，互連層133還包括作為最外層的鈍化層138，其用於3D記憶體元件100的鈍化和保護。重新分佈層136的部分可以從鈍化層138露出，以作為接觸部焊墊140。也就是說，3D記憶體元件100的互連層133還可以包括用於線鍵合和/或與內插器進行鍵合的接觸部焊墊140。

在一些實施例中，3D記憶體元件100的第二半導體結構104還包括貫穿N型摻雜半導體層120的接觸部142和144。根據一些實施例，由於N型摻雜半導體層120可以是減薄基底，例如，SOI晶圓的元件層，因此接觸部142和144是貫穿矽接觸部（TSC）。在一些實施例中，接觸部142貫穿N型摻雜半導體層120和ILD層134延伸，以與重新分佈層136接觸部，使得N型摻雜半導體層120透過源極接觸部132和互連層133的重新分佈層136電連接到接觸部142。在一些實施例中，接觸部144貫穿N型摻雜半導體層120和ILD層134延伸，以與接觸部焊墊140接觸。接觸部142和接觸部144各自可以包括一個或複數個導電層，諸如金屬層（例如，W、Co、Cu或Al）或者被黏合劑層（例如，TiN）包圍的矽化物層。在一些實施例中，至少接觸部144還包括間隔體（例如，介電質層），以使接觸部144與N型摻雜半導體層120電分隔。

在一些實施例中，3D記憶體元件100還包括周邊接觸部146和148，其各自垂直地在儲存堆疊體114之外延伸。每個周邊接觸部146或148可以具有大於儲存堆疊體114的深度的深度，以在儲存堆疊體114外的周邊區域中垂直地從鍵合層112延伸到N型摻雜半導體層120。在一些實施例中，周邊接觸部146位於接觸部142下方並與其接觸，使得N型摻雜半導體層120至少透過源極接觸部132、互連層133、接觸部142和周邊接觸部146電連接到第一半導體結構102中的周邊電路108。在一些實施例中，周邊接觸部148位於接觸部144下方並與其接觸，使得第一半導體結構102中的周邊電路108至少透過接觸部144和周邊接觸部148電連接到接觸部焊墊140以用於焊墊引出。周邊接觸部146和接觸部148各自可以包括一個或複數個導電層，諸如金屬層（例如，W、Co、Cu或Al）或者被黏合劑層（例如，TiN）包圍的矽化物層。

如圖1所示，3D記憶體元件100還包括作為互連結構的部分的各種各樣的局部接觸部（還稱為“C1”），其直接地與儲存堆疊體114中的結構接觸。在一些實施例中，局部接觸部包括通道局部接觸部150，每個通道局部接觸部150位於相應的通道結構124的下端下方並與其接觸。每個通道局部接觸部150可以電連接到位元線接觸部（未示出），以用於位元線扇出（fan-out）。在一些實施例中，局部接觸部還包括字元線局部接觸部152，每個字元線局部接觸部152位於儲存堆疊體114的階梯結構處的相應的導電層116（包括字元線）下方並與其接觸，以用於字元線扇出。局部接觸部（諸如通道局部接觸部150和字元線局部接觸部152）可以至少透過鍵合層112和110電連接到第一半導體結構102的周邊電路108。局部接觸部（諸如通道局部接觸部150和字元線局部接觸部152）各自可以包括一個或複數個導電層，諸如金屬層（例如，W、Co、Cu或Al）或者被黏合劑層（例如，TiN）包圍的矽化物層。

圖2根據本揭露內容的一些實施例示出了另一示例性3D記憶體元件200的截面的側視圖。在一些實施例中，3D記憶體元件200是包括第一半導體結構202以及堆疊在第一半導體結構202之上的第二半導體結構204的鍵合晶片。根據一些實施例，第一半導體結構202和第二半導體結構204在其間的鍵合介面206處連接。如圖2所示，第一半導體結構202可以包括基底201，基底201可以包括矽（例如，單晶矽、c-Si）、SiGe、GaAs、Ge、SOI或者任何其它適當材料。

3D記憶體元件200的第一半導體結構202可以包括位於基底201上的周邊電路208。在一些實施例中，周邊電路208被配置為控制和感測3D記憶體元件200。周邊電路208可以是任何用於促進3D記憶體元件200的操作的適當數位、類比和/或混合訊號控制和感測電路，其包括但不限於頁面緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考或者所述電路的任何主動區域或被動元件（例如，電晶體、二極體、電阻器或電容器）。周邊電路208可以包括形成於基底201“上”的電晶體，其中，電晶體的全部或部分形成於基底201中（例如，位於基底201的頂表面下方）和/或直接地形成於基底201上。還可以在基底201中形成隔離區（例如，淺溝槽隔離（STI））和摻雜區（例如，電晶體的源極區和汲極區）。根據一些實施例，利用改進的邏輯製程（例如，90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5 nm、3 nm、2 nm等的技術節點），電晶體是高速的。要理解的是，在一些實施例中，周邊電路208還可以包括與改進的邏輯製程相容的任何其它電路，包括諸如處理器和PLD的邏輯電路、或者諸如SRAM和DRAM的儲存電路。

在一些實施例中，3D記憶體元件200的第一半導體結構202還包括位於周邊電路208上方的互連層（未示出），以傳遞往返周邊電路208的電子訊號。互連層可以包括複數個互連（本文還稱為“接觸部”），包括橫向的互連線和VIA接觸部。如本文所使用的，術語“互連”可以廣泛地包括任何適當類型的互連，諸如MEOL互連和BEOL互連。互連層還可以包括一個或複數個ILD層（還稱為“IMD層”），所述互連線和VIA接觸部可以形成於所述ILD層中。也就是說，互連層可以包括位於複數個ILD層中的互連線和VIA接觸部。互連層中的互連線和VIA接觸部可以包導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的ILD層可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。

如圖2所示，3D記憶體元件200的第一半導體結構202還可以包括位於鍵合介面206處以及位於互連層和周邊電路208上方的鍵合層210。鍵合層210可以包括複數個鍵合接觸部211以及對鍵合接觸部211進行電隔離的介電質。鍵合接觸部211可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層210的其餘區域可以利用介電質形成，所述介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層210中的鍵合接觸部211和周圍介電質可以用於混合鍵合。

類似地，如圖2所示，3D記憶體元件200的第二半導體結構204還可以包括位於鍵合介面206處以及位於第一半導體結構202的鍵合層210上方的鍵合層212。鍵合層212可以包括複數個鍵合接觸部213以及對鍵合接觸部213進行電隔離的介電質。鍵合接觸部213可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層212的其餘區域可以利用介電質形成，所述介電質包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。鍵合層212中的鍵合接觸部213和周圍介電質可以用於混合鍵合。根據一些實施例，鍵合接觸部213與鍵合接觸部211在鍵合介面處206相接觸。

如下文所詳述的，第二半導體結構204可以在鍵合介面206處按照面對面的方式鍵合到第一半導體結構202的頂上。在一些實施例中，鍵合介面206作為混合鍵合（還稱為“金屬/介電質混合鍵合”）的結果佈置於鍵合層210與鍵合層212之間，所述混合鍵合是直接鍵合技術（例如，在不使用諸如焊料或黏合劑的中間層的情況下在表面之間形成鍵合），以及可以同時地獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合介面206是鍵合層212和鍵合層210相遇並鍵合的地方。在實踐當中，鍵合介面206可以是包括第一半導體結構202的鍵合層210的頂表面和第二半導體結構204的鍵合層212的底表面的具有一定厚度的層。

在一些實施例中，3D記憶體元件200的第二半導體結構204還包括位於鍵合層212上方的互連層（未示出），以傳遞電子訊號。該互連層可以包括複數個互連，諸如MEOL互連和BEOL互連。該互連層還可以包括一個或複數個ILD層，所述互連線和VIA接觸部可以形成於所述ILD層中。互連層中的互連線和VIA接觸部可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層中的ILD層可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。

在一些實施例中，3D記憶體元件200是NAND閃速記憶體元件，其中，儲存單元是以NAND儲存串的陣列的形式提供的。如圖2所示，3D記憶體元件200的第二半導體結構204可以包括提供NAND儲存串的陣列的作用的通道結構224的陣列。如圖2所示，每個通道結構224垂直地貫穿複數個對延伸，每個對包括導電層216和介電質層218。交替的導電層216和介電質層218是儲存堆疊體214的部分。儲存堆疊體214中的具有導電層216和介電質層218的對的數量（例如，32、64、96、128、160、192、224、256或更多）確定3D記憶體元件200中的儲存單元的數量。要理解的是，在一些實施例中，儲存堆疊體214可以具有多層面架構（未示出），該架構包括一個疊一個地堆疊的複數個儲存層面。每個儲存層面中的具有導電層216和介電質層218的對的數量可以是相同的或者不同的。

儲存堆疊體214可以包括複數個交替的導電層216和介電質層218。儲存堆疊體214中的導電層216和介電質層218可以沿垂直方向交替。換言之，除了位於儲存堆疊體214的頂部或底部的層之外，每個導電層216可以在兩側與兩個介電質層218相鄰，以及每個介電質層218可以在兩側與兩個導電層216相鄰。導電層216可以包括導電材料，所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、摻雜的矽、矽化物或其任何組合。每個導電層216可以包括被黏合劑層包圍的閘電極（閘極線）和閘極介電質層。導電層216的閘電極可以作為字元線橫向地延伸，其結束於儲存堆疊體214的一個或複數個階梯結構處。介電質層218可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。

如圖2所示，3D記憶體元件200的第二半導體結構204還可以包括位於儲存堆疊體114上方的P型摻雜半導體層220。P型摻雜半導體層220可以是如上文所述的“側壁SEG”的示例。P型摻雜半導體層220可以包括半導體材料，諸如矽。在一些實施例中，P型摻雜半導體層220包括透過沉積技術形成的多晶矽，如下文詳細所述。在一些實施例中，P型摻雜半導體層220包括單晶矽，諸如SOI晶圓的元件層，如下文詳細所述。P型摻雜半導體層220可以摻雜有任何適當的P型摻雜劑，諸如硼（B）、鎵（Ga）或鋁（Al），以使本徵半導體創建價電子的缺失，被稱為“電洞”。例如，P型摻雜半導體層220可以是摻雜有諸如P、Ar或Sb的P型摻雜劑的多晶矽層。在一些實施例中，P型摻雜半導體層220是沿垂直方向具有均勻的摻雜濃度分佈情況的單個多晶矽層，其與具有複數個多晶矽子層相反，所述複數個多晶矽子層在其介面處具有非均勻摻雜濃度（例如，在兩個子層之間的介面處的突然的摻雜濃度變化）。要理解的是，P型摻雜半導體層220的P型摻雜劑的摻雜濃度仍然可以沿垂直方向逐漸變化，只要不存在可以透過摻雜濃度變化區分兩個或更多個子層的任何突然的摻雜濃度變化。

在一些實施例中，3D記憶體元件200的第二半導體結構204還包括位於P型摻雜半導體層220中的N井221。N井221可以摻雜有任何適當的N型摻雜劑，諸如P、Ar或Sb，其貢獻自由電子以及增加本徵半導體的導電性。在一些實施例中，N井221是從P型摻雜半導體層220的底表面摻雜的。要理解的是，N井221可以垂直地延伸P型摻雜半導體層220的整個厚度，即，延伸到P型摻雜半導體層220的頂表面，或者延伸P型摻雜半導體層220的整個厚度的一部分。

在一些實施例中，每個通道結構224包括利用半導體層（例如，作為半導體通道228）和複合介電質層（例如，作為儲存膜226）填充的通道孔。在一些實施例中，半導體通道228包括矽，諸如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜226是包括穿隧層、儲存層（還稱為“電荷捕獲層”）和阻障層的複合層。通道結構224的其餘空間可以部分地或者全部地利用包括介電質材料（諸如氧化矽）和/或空氣隙的帽蓋層填充。通道結構224可以具有圓柱形狀（例如，柱形形狀）。根據一些實施例，帽蓋層、半導體通道228以及儲存膜226的穿隧層、儲存層和阻障層按此順序從柱的中央向柱的外表面徑向排列。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個示例中，儲存膜226可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。

在一些實施例中，通道結構224還包括位於通道結構224的底部部分中（例如，位於下端）的通道插塞227。如文中所使用的，當基底201被置於3D記憶體元件200的最低平面中時，元件（例如，通道結構224）的“上端”是沿y方向離基底201較遠的一端，以及元件（例如，通道結構224）的“下端”是沿y方向離基底201較近的一端。通道插塞227可以包括半導體材料（例如，多晶矽）。在一些實施例中，通道插塞227提供NAND儲存串的汲極的作用。

如圖2所示，每個通道結構224可以垂直地貫穿儲存堆疊體214的交替的導電層216和介電質層218延伸到P型摻雜半導體層220中。每個通道結構224的上端可以與P型摻雜半導體層220的頂表面平齊或者位於其下方。也就是說，根據一些實施例，通道結構224不延伸越過P型摻雜半導體層220的頂表面。在一些實施例中，儲存膜226的上端位於通道結構224中的半導體通道228的上端下方，如圖2所示。在一些實施例中，儲存膜226的上端位於P型摻雜半導體層220的頂表面下方，以及半導體通道228的上端與P型摻雜半導體層220的頂表面平齊或者位於其下方。例如，如圖2所示，儲存膜226可以終止於P型摻雜半導體層220的底表面處，而半導體通道228可以延伸到P型摻雜半導體層220的底表面上方，使得P型摻雜半導體層220可以包圍半導體通道228的延伸到P型摻雜半導體層220中的頂部部分229並與其接觸。在一些實施例中，半導體通道228的延伸到P型摻雜半導體層220中的頂部部分229的摻雜濃度不同於半導體通道228的其餘部分的摻雜濃度。例如，半導體通道228可以包括除了頂部部分229之外的未摻雜多晶矽，頂部部分229可以包括摻雜多晶矽，以在形成與周圍的P型摻雜半導體層220的電連接時增加其導電性。

在一些實施例中，P型摻雜半導體層220包括半導體插塞222，每個半導體插塞包圍通道結構224的相應半導體通道228的延伸到P型摻雜半導體層220中的頂部部分229並與其接觸。根據一些實施例，半導體插塞222包括摻雜多晶矽，例如，P型摻雜多晶矽。半導體插塞222的摻雜濃度可以不同於P型摻雜半導體層220的其餘部分的摻雜濃度，這是因為半導體插塞222可以是在形成P型摻雜半導體層220的其餘部分之後的較晚製程中形成的。在一些實施例中，半導體插塞222包括多晶矽（例如，P型摻雜多晶矽），以及P型摻雜半導體層220的其餘部分包括單晶矽（例如，P型摻雜單晶矽）。在一些實施例中，半導體插塞222包括多晶矽（例如，P型摻雜多晶矽），以及P型摻雜半導體層220的其餘部分包括多晶矽（例如，P型摻雜多晶矽），但是摻雜濃度與半導體插塞222的摻雜濃度的不同。

每個半導體插塞222可以包圍相應半導體通道228的頂部部分229的側壁並與其接觸。因此，P型摻雜半導體層220中的半導體插塞222可以達到通道結構224的“側壁SEG（例如，半導體插塞）”的作用，以替代“底部SEG（例如，半導體插塞）”。此外，如下文詳細所述，半導體插塞222的形成發生在儲存堆疊體214的相反側上，這樣做可以避免透過貫穿儲存堆疊體214延伸的開口進行的任何沉積或蝕刻製程，由此降低製作複雜性和成本，以及增加產量和垂直可擴展性。取決於每個通道結構224的半導體通道228的上端相對於P型摻雜半導體層220的頂表面的相對位置，半導體插塞222還可以形成於半導體通道228的上端上方並與其接觸，例如，如圖2所示，當半導體通道228的上端位於P型摻雜半導體層220的頂表面下方時。要理解的是，在半導體通道228的上端與P型摻雜半導體層220的頂表面平齊的其它示例中，半導體插塞222可以形成為僅包圍半導體通道228的頂部部分229的側壁並與其接觸。

然而，利用半導體插塞222（例如，作為側壁SEG）包圍通道結構224的半導體通道228的頂部部分229的P型摻雜半導體層220可以使能用於3D記憶體元件200的P井大容量抹除操作。本文公開的3D記憶體元件200的設計可以實現分別用於形成抹除操作和讀取操作的電洞電流路徑和電子電流路徑的分隔。在一些實施例中，3D記憶體元件200被配置為在電子源（例如，N井221）與通道結構224的半導體通道228之間形成電子電流路徑，以當根據一些實施例進行讀取操作時向NAND儲存串提供電子。相反，3D記憶體元件200被配置為在電洞源（例如，P型摻雜半導體層220）與通道結構224的半導體通道228之間形成電洞電流路徑，以當根據一些實施例進行P井大容量抹除操作時向NAND儲存串提供電洞。

如圖2所示，3D記憶體元件200的第二半導體結構204還可以包括絕緣結構230，每個絕緣結構230垂直地貫穿儲存堆疊體214的交替的導電層216和介電質層218延伸。根據一些實施例，與進一步延伸到P型摻雜半導體層220中的通道結構224不同，絕緣結構230停止在P型摻雜半導體層220的底表面處，即，不垂直地延伸到P型摻雜半導體層220中。也就是說，絕緣結構230的頂表面可以與P型摻雜半導體層220的底表面平齊。每個絕緣結構230還可以橫向地延伸，以將通道結構224分成複數個塊。也就是說，儲存堆疊體214可以透過絕緣結構230被劃分成複數個儲存塊，使得通道結構224的陣列可以被分到每個儲存塊中。根據一些實施例，與上文描述的現有3D NAND記憶體元件中的包括正面ACS接觸部的縫隙結構不同，絕緣結構230在其中不包括任何接觸部（即，不提供源極接觸部的作用），以及因此不引入與導電層216（包括字元線）的寄生電容和漏電流。在一些實施例中，每個絕緣結構230包括填充有一種或多種介電質材料的開口（例如，縫隙），所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一個示例中，可以利用氧化矽填充每個絕緣結構230。

此外，如下文詳細所述，因為用於形成絕緣結構230的開口未被用於形成P型摻雜半導體層220以及其中的半導體插塞222（例如，作為側壁SEG），因此隨著交替的導電層216和介電質層218的數量增加，該開口的增加的高寬比將不影響P型摻雜半導體層220以及其中的半導體插塞222的形成。

3D記憶體元件100可以包括位於儲存堆疊體214上方並且分別與N井221和P型摻雜半導體層220接觸部的背面源極接觸部231和232，而不是正面源極接觸部，如圖1所示。源極接觸部231和232以及儲存堆疊體214（以及貫穿其的絕緣結構230）可以被佈置到P型摻雜半導體層220的相反側上，以及因此被視為“背面”源極接觸部。在一些實施例中，與P型摻雜半導體層220接觸部的源極接觸部232透過P型摻雜半導體層220的半導體插塞222電連接到通道結構224的半導體通道228。在一些實施例中，與N井221接觸部的源極接觸部231透過P型摻雜半導體層220的半導體插塞222電連接到通道結構224的半導體通道228。在一些實施例中，源極接觸部232不與絕緣結構230橫向地對齊，而是接近通道結構224，以降低其間的電連接的電阻。要理解的是，儘管源極接觸部231如圖2所示與絕緣結構230橫向地對齊，但是在一些示例中，源極接觸部231還可以不與絕緣結構230橫向地對齊，而是接近通道結構224（橫向地位於絕緣結構230與通道結構224之間），以降低其間的電連接的電阻。如上文所述，源極接觸部231和232可以分別用以在讀取操作期間和抹除操作期間分別控制電子電流和電洞電流。源極接觸部231和232可以包括任何適當類型的接觸部。在一些實施例中，源極接觸部231和232包括VIA接觸部。在一些實施例中，源極接觸部231和232包括橫向地延伸的壁狀接觸部。源極接觸部231和232可以包括一個或複數個導電層，諸如金屬層（例如，W、Co、Cu或Al）或者被黏合劑層（例如，氮化鈦（TiN））包圍的矽化物層。

如圖2所示，3D記憶體元件100還可以包括位於源極接觸部231和232上方並與其電連接的BEOL互連層233，以用於焊墊引出，例如，在3D記憶體元件200與外部電路之間傳遞電子訊號。在一些實施例中，互連層233包括位於P型摻雜半導體層220上的一個或複數個ILD層234以及位於ILD層234上的重新分佈層236。源極接觸部231或232的上端與ILD層234的頂表面和重新分佈層236的底表面平齊。源極接觸部231和232可以透過ILD層234來電分隔。在一些實施例中，源極接觸部232垂直地貫穿ILD層234延伸到P型摻雜半導體層220中，以與P型摻雜半導體層220進行電連接。在一些實施例中，源極接觸部231垂直地貫穿ILD層234和P型摻雜半導體層220延伸到N井221中，以與N井進行電連接。源極接觸部231可以包括包圍其側壁的間隔體（例如，介電質層），以與P型摻雜半導體層220電分隔。重新分佈層236可以包括兩個電分隔的互連：與源極接觸部232接觸部的第一互連236-1以及與源極接觸部231接觸部的第二互連236-2。

互連層233中的ILD層234可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。互連層233中的重新分佈層236可以包導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個示例中，重新分佈層236包括Al。在一些實施例中，互連層233還包括作為最外層的鈍化層238，其用於3D記憶體元件200的鈍化和保護。重新分佈層236的部分可以從鈍化層238露出，以作為接觸部焊墊240。也就是說，3D記憶體元件200的互連層233還可以包括用於線鍵合和/或與內插器進行鍵合的接觸部焊墊240。

在一些實施例中，3D記憶體元件200的第二半導體結構204還包括貫穿P型摻雜半導體層220的接觸部242、243和244。根據一些實施例，由於P型摻雜半導體層220可以是減薄基底，例如，SOI晶圓的元件層，因此接觸部242、243和244是TSC。在一些實施例中，接觸部242貫穿P型摻雜半導體層220和ILD層234延伸，以與重新分佈層236的第一互連236-1接觸部，使得P型摻雜半導體層220透過源極接觸部232和互連層233的第一互連236-1電連接到接觸部242。在一些實施例中，接觸部243貫穿P型摻雜半導體層220和ILD層234延伸，以與重新分佈層236的第二互連236-2接觸，使得N井221透過源極接觸部231和互連層233的第二互連236-2電連接到接觸部243。在一些實施例中，接觸部244貫穿P型摻雜半導體層220和ILD層234延伸，以與接觸部焊墊240接觸。接觸部242、243和244各自可以包括一個或複數個導電層，諸如金屬層（例如，W、Co、Cu或Al）或者被黏合劑層（例如，TiN）包圍的矽化物層。在一些實施例中，至少接觸部243和244各自還包括間隔體（例如，介電質層），以使接觸部243和244與P型摻雜半導體層220電分隔。

在一些實施例中，3D記憶體元件200還包括周邊接觸部246、247和248，其各自垂直地在儲存堆疊體214之外延伸。每個周邊接觸部246、247或248可以具有大於儲存堆疊體214的深度的深度，以在儲存堆疊體214外的周邊區域中垂直地從鍵合層212延伸到P型摻雜半導體層220。在一些實施例中，周邊接觸部246位於接觸部242下方並與其接觸，使得P型摻雜半導體層220至少透過源極接觸部232、互連層233的第一互連236-1、接觸部242和周邊接觸部246電連接到第一半導體結構202中的周邊電路208。在一些實施例中，周邊接觸部247位於接觸部243下方並與其接觸，使得N井221至少透過源極接觸部231、互連層233的第二互連236-2、接觸部243和周邊接觸部247電連接到第一半導體結構202中的周邊電路208。也就是說，可以由周邊電路208透過不同的電連接分別地控制用於讀取操作和抹除操作的電子電流和電洞電流。在一些實施例中，周邊接觸部248位於接觸部244下方並與其接觸，使得第一半導體結構202中的周邊電路208至少透過接觸部244和周邊接觸部248電連接到接觸部焊墊240以用於焊墊引出。周邊接觸部246、247和248各自可以包括一個或複數個導電層，諸如金屬層（例如，W、Co、Cu或Al）或者被黏合劑層（例如，TiN）包圍的矽化物層。

如圖2所示，3D記憶體元件200還包括作為互連結構的部分的各種各樣的局部接觸部（還稱為“C1”），其直接地與儲存堆疊體214中的結構接觸。在一些實施例中，局部接觸部包括通道局部接觸部250，每個通道局部接觸部250位於相應的通道結構224的下端下方並與其接觸。每個通道局部接觸部250可以電連接到位元線接觸部（未示出），以用於位元線扇出。在一些實施例中，局部接觸部還包括字元線局部接觸部252，每個字元線局部接觸部252位於儲存堆疊體214的階梯結構處的相應的導電層216（包括字元線）下方並與其接觸，以用於字元線扇出。局部接觸部（諸如通道局部接觸部250和字元線局部接觸部252）可以至少透過鍵合層212和210電連接到第一半導體結構202的周邊電路208。局部接觸部（諸如通道局部接觸部250和字元線局部接觸部252）各自可以包括一個或複數個導電層，諸如金屬層（例如，W、Co、Cu或Al）或者被黏合劑層（例如，TiN）包圍的矽化物層。

圖3A-3N根據本揭露內容的一些實施例示出了用於形成示例性3D記憶體元件的製作製程。圖5A根據本揭露內容的一些實施例示出了用於形成示例性3D記憶體元件的方法500的流程圖。圖5B根據本揭露內容的一些實施例示出了用於形成示例性3D記憶體元件的另一方法501的流程圖。圖3A-3N、圖5A和圖5B中描繪的3D記憶體元件的示例包括圖1中描繪的3D記憶體元件100。將一起描述圖3A-3N、圖5A和圖5B。要理解的是，方法500和501中所示的操作不是排他性的，還可以在所示操作中的任何操作之前、之後或之間進行其它操作。此外，所述操作中的一些操作可以是同時地進行的或者可以是按照不同於圖5A和圖5B所示的順序執行的。

參考圖5A，方法500開始於操作502，在該操作中，在第一基底上形成周邊電路。所述第一基底可以是矽基底。如圖3G所示，使用複數個製程在矽基底350上形成複數個電晶體，所述多種製程包括但不限於微影、蝕刻、薄膜沉積、熱生長、注入、化學機械研磨（CMP）以及任何其它適當製程。在一些實施例中，透過離子植入和/或熱擴散來在矽基底350中形成可達到（例如）電晶體的源極區和/或汲極區的作用的摻雜區（未示出）。在一些實施例中，還透過濕式蝕刻和/或乾式蝕刻和薄膜沉積來在矽基底350中形成隔離區（例如，STI）。所述電晶體可以在矽基底350上形成周邊電路352。

如圖3G所示，在周邊電路352上方形成鍵合層348。鍵合層348包括電連接到周邊電路352的鍵合接觸部。為了形成鍵合層348，使用諸如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合的一個或複數個薄膜沉積製程來沉積ILD層；使用濕式蝕刻和/或乾式蝕刻（例如，反應離子蝕刻（RIE））以及隨後的一個或複數個薄膜沉積製程（諸如ALD、CVD、PVD、任何其它適當製程或其任何組合）來形成貫穿ILD層的鍵合接觸部。

可以在第二基底上方形成垂直地貫穿儲存堆疊體和N型摻雜半導體層延伸的通道結構。方法500進行至操作504，如圖5A所示，在該操作中，依序形成位於第二基底上的犧牲層、位於犧牲層上的N型摻雜半導體層以及位於N型摻雜半導體層上的介電質堆疊體。所述第二基底可以是矽基底。要理解的是，由於第二基底將被從最終產品中去除，因此第二基底可以是由任何適當材料組成的偽晶圓（例如，載片基底）的部分，以降低第二基底的成本，例如，所述材料可以是諸如玻璃、藍寶石、塑膠、矽等等。在一些實施例中，該基底是載片基底，犧牲層包括介電質材料，N型摻雜半導體層包括多晶矽，以及介電質堆疊體包括交替的堆疊介電質層和堆疊犧牲層。在一些實施例中，堆疊介電質層和堆疊犧牲層在N型摻雜半導體層上交替地沉積，以形成介電質堆疊體。

如圖3A所示，犧牲層304形成於載片基底302上，以及N型摻雜半導體層306形成於犧牲層304上。N型摻雜半導體層306可以包括摻雜有諸如P、As或Sb的N型摻雜劑的多晶矽。犧牲層304可以包括任何適當的可以稍後去除的犧牲材料，以及不同於N型摻雜半導體層306的材料。在一些實施例中，犧牲層304包括介電質材料，諸如氧化矽或氮化矽。根據一些實施例，為了形成犧牲層304，使用包括但不限於CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程在載片基底302上沉積氧化矽或氮化矽。在一些實施例中，為了形成N型摻雜半導體層306，使用包括但不限於CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程在犧牲層304上沉積多晶矽，隨後使用離子植入和/或熱擴散利用N型摻雜劑（諸如P、As或Sb）對所沉積的多晶矽進行摻雜。在一些實施例中，為了形成N型摻雜半導體層306，當在犧牲層304上沉積多晶矽時進行諸如P、As或Sb的N型摻雜劑的原位摻雜。

如圖3B所示，包括多對的第一介電質層（本文被稱為“堆疊犧牲層”312）和第二介電質層（本文被稱為“堆疊介電質層”310，在文中與前者一起被稱為“介電質層對”）的介電質堆疊體308形成於N型摻雜半導體層306上。根據一些實施例，介電質堆疊體308包括交替的堆疊犧牲層312和堆疊介電質層310。堆疊介電質層310和堆疊犧牲層312可以交替地沉積在位於載片基底302上方的N型摻雜半導體層306上，以形成介電質堆疊體308。在一些實施例中，每個堆疊介電質層310包括一層氧化矽，以及每個堆疊犧牲層312包括一層氮化矽。介電質堆疊體308可以是透過一個或複數個薄膜沉積製程形成的，所述製程包括但不限於CVD、PVD、ALD或其任何組合。如圖3B所示，可以在介電質堆疊體308的邊緣形成階梯結構。該階梯結構可以是透過朝向載片基底302向介電質堆疊體308的介電質層對進行複數個所謂的“修整-蝕刻”（trim-etch）迴圈來形成的。由於施加到介電質堆疊體308的介電質層對的重複的修整-蝕刻迴圈，介電質堆疊體308可以具有一個或複數個傾斜邊緣以及比底部介電質層對更短的頂部介電質層對，如圖3B所示。

方法500進行至操作506，如圖5A所示，在該操作中，形成垂直地貫穿介電質堆疊體和N型摻雜半導體層延伸的通道結構。在一些實施例中，為了形成該通道結構，蝕刻出垂直地貫穿介電質堆疊體和N型摻雜半導體層延伸、停止在犧牲層處的通道孔，以及依序沿通道孔的側壁來沉積儲存膜和半導體通道。

如圖3B所示，通道孔是垂直地貫穿介電質堆疊體308和N型摻雜半導體層306延伸的開口。在一些實施例中，形成複數個開口，使得每個開口變成用於在稍後的製程中生長獨立通道結構314的位置。在一些實施例中，用於形成通道結構314的通道孔的製作製程包括濕式蝕刻和/或乾式蝕刻，諸如深RIE（DRIE）。犧牲層304可以提供控制不同通道孔的開槽（gouging）變化的蝕刻停止層。例如，可以透過犧牲層304停止對通道孔的蝕刻，而不使通道孔進一步延伸到載片基底302中。也就是說，根據一些實施例，每個通道孔的下端（和對應的通道結構314）位於犧牲層304的頂表面與底表面之間。

如圖3B所示，依序按此順序沿通道孔的側壁和底表面形成包括阻障層317、儲存層316和穿隧層315的儲存膜以及半導體通道318。在一些實施例中，首先使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程按此順序沿通道孔的側壁和底表面沉積阻障層317、儲存層316和穿隧層315，以形成儲存膜。然後，可以透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程在穿隧層315之上沉積諸如多晶矽（例如，未摻雜多晶矽）的半導體材料來形成半導體通道318。在一些實施例中，依序沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“SONO”結構），以形成儲存膜的阻障層317、儲存層316和穿隧層315以及半導體通道318。

如圖3B所示，在通道孔中以及在半導體通道318上方形成帽蓋層，以完全地或部分地填充通道孔（例如，沒有空氣隙或有空氣隙）。可以透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程沉積諸如氧化矽的介電質材料來形成帽蓋層。然後，可以在通道孔的頂部部分中形成通道插塞。在一些實施例中，去除儲存膜、半導體通道318和帽蓋層的位於介電質堆疊體308的頂表面上的部分，以及透過CMP、濕式蝕刻和/或乾式蝕刻對其進行平坦化。然後，可以透過對半導體通道318和帽蓋層的位於通道孔的頂部部分中的部分進行濕式蝕刻和/或乾式蝕刻來在通道孔的頂部部分中形成凹陷部。然後，可以透過諸如CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程將諸如多晶矽的半導體材料沉積到凹陷部中來形成通道插塞。由此形成貫穿介電質堆疊體308和N型摻雜半導體層306的通道結構314。取決於對每個通道孔的蝕刻停止在犧牲層304處的深度，通道結構314還可以延伸到犧牲層304中或者停止在犧牲層304與N型摻雜半導體層306之間的介面處。然而，通道結構314可以不進一步延伸到載片基底302中。

方法500進行至操作508，如圖5A所示，在該操作中，使用（例如）所謂的“閘極替代”製程利用儲存堆疊體來替代該介電質堆疊體，以使該通道結構垂直地貫穿儲存堆疊體和N型摻雜半導體層延伸。在一些實施例中，為了利用儲存堆疊體替代介電質堆疊體，蝕刻垂直地貫穿介電質堆疊體延伸、停止在N型摻雜半導體層處的開口，以及透過所述開口利用堆疊導電層替代堆疊犧牲層，以形成包括交替的堆疊介電質層和堆疊導電層的儲存堆疊體。

如圖3C所示，縫隙320是垂直地貫穿介電質堆疊體308延伸以及停止在N型摻雜半導體層306處的開口。在一些實施例中，用於形成縫隙320的製作製程包括濕式蝕刻和/或乾式蝕刻，諸如DRIE。然後貫穿縫隙320進行閘極替代，以利用儲存堆疊體330來替代介電質堆疊體308（如圖3E所示）。

如圖3D所示，首先透過貫穿縫隙320去除堆疊犧牲層312（如圖3C所示）來形成橫向凹陷部322。在一些實施例中，透過貫穿縫隙320施加蝕刻劑來去除堆疊犧牲層312，從而創建在堆疊介電質層310之間的交替地的橫向凹陷部322。蝕刻劑可以包括對於堆疊介電質層310而言選擇性地蝕刻堆疊犧牲層312的任何適當蝕刻劑。

如圖3E所示，貫穿縫隙320將堆疊導電層328（包括閘電極和黏合劑層）沉積到橫向凹陷部322（如圖3D中所示）中。在一些實施例中，在堆疊導電層328之前，閘極介電質層332被沉積到橫向凹陷部322中，以使在閘極介電質層332上沉積堆疊導電層328。可以使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程沉積諸如金屬層的堆疊導電層328。在一些實施例中，還沿縫隙320的側壁和底部形成諸如高k介電質層的閘極介電質層332。根據一些實施例，由此形成包括交替的堆疊導電層328和堆疊介電質層310的儲存堆疊體330，從而替代介電質堆疊體308（圖3D中所示）。

方法500進行至操作510，如圖5A所示，在該操作中，形成垂直地貫穿儲存堆疊體延伸的絕緣結構。在一些實施例中，為了形成該絕緣結構，在形成儲存堆疊體之後，將一種或多種介電質材料沉積到開口中，以填充該開口。如圖3E所示，形成垂直地貫穿儲存堆疊體330延伸的絕緣結構336，其停止在N型摻雜半導體層306的頂表面上。然後，可以透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程將一種或多種介電質材料（諸如氧化矽）沉積到縫隙320中，以完全地或部分地填充縫隙320（有或沒有空氣隙），來形成絕緣結構336。在一些實施例中，絕緣結構336包括閘極介電質層332（例如，包括高k介電質）和介電質帽蓋層334（例如，包括氧化矽）。

如圖3F所示，在形成絕緣結構336之後，形成包括通道局部接觸部344和字元線局部接觸部342的局部接觸部以及周邊接觸部338和340。可以透過使用諸如CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程在儲存堆疊體330的頂上沉積介電質材料（諸如氧化矽或氮化矽）來在儲存堆疊體330上形成局部介電質層。可以透過使用濕式蝕刻和/或乾式蝕刻（例如，RIE）蝕刻出貫穿局部介電質層（和任何其它ILD層）的接觸部開口，隨後透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程利用導電材料填充所述接觸部開口，來形成通道局部接觸部344、字元線局部接觸部342以及周邊接觸部338和340。

如圖3F所示，在通道局部接觸部344、字元線局部接觸部342以及周邊接觸部338和340上方形成鍵合層346。鍵合層346包括電連接到通道局部接觸部344、字元線局部接觸部342以及周邊接觸部338和340的鍵合接觸部。為了形成鍵合層346，使用諸如CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程來沉積ILD層，以及使用濕式蝕刻和/或乾式蝕刻（例如，RIE）以及隨後的諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程來形成貫穿ILD層的鍵合接觸部。

方法500進行至操作512，如圖5A所示，在該操作中，第一基底和第二基底按照面對面方式鍵合，使得儲存堆疊體位於周邊電路上方。所述鍵合包括混合鍵合。如圖3G所示，載片基底302和形成於其上的元件（例如，儲存堆疊體330和貫穿其形成的通道結構314）被上下翻轉。根據一些實施例，朝下的鍵合層346與朝上的鍵合層348鍵合，即按照面對面的方式，由此在載片基底302與矽基底350之間形成鍵合介面354。在一些實施例中，在鍵合之前對鍵合表面施加處理製程，例如，電漿處理、濕式處理和/或熱處理。在鍵合之後，鍵合層346中的鍵合接觸部與鍵合層348中的鍵合接觸部相互對齊和接觸部，使得儲存堆疊體330和貫穿其形成的通道結構314可以電連接到周邊電路352，以及位於周邊電路352上方。

方法500進行至操作514，如圖5A所示，在該操作中，去除第二基底和犧牲層，以露出通道結構的端部。可以從第二基底的背面進行去除。如圖3H所示，從背面去除載片基底302和犧牲層304（如圖3G所示），以露出通道結構314的上端。可以使用CMP、研磨、乾式蝕刻和/或濕式蝕刻將載片基底302完全地去除。在一些實施例中，將載片基底302剝離。對載片基底302的去除可以透過下面的犧牲層304停止，原因在於其不同的材料，以確保厚度均勻性。在載片基底302包括矽以及犧牲層304包括氧化矽的一些實施例中，使用CMP去除載片基底302，其可以自動地停止在載片基底302與犧牲層304之間的介面處。

然後，還利用適當蝕刻劑（諸如氫氟酸）使用濕式蝕刻選擇性地去除犧牲層304，而不蝕刻下麵的N型摻雜半導體層306。如上文所述，由於通道結構314不延伸越過犧牲層304到載片基底302中，因此對載片基底302的去除不影響通道結構314。對犧牲層304的去除可以露出通道結構314的上端。在通道結構314延伸到犧牲層304中的一些實施例中，對包括氧化矽的犧牲層304的選擇性蝕刻還去除了包括氧化矽的阻障層317的位於N型摻雜半導體層306的頂表面上方的部分，但是包括氮化矽的儲存層316和被儲存層316包圍的其它層（例如，穿隧層315）則保持完好。

方法500進行至操作516，如圖5A所示，在該操作中，利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分。在一些實施例中，為了利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分，去除儲存膜的與N型摻雜半導體層鄰接的部分，以形成包圍半導體通道的部分的凹陷部，對半導體通道的該部分進行摻雜，以及向該凹陷部中沉積多晶矽，以形成包圍摻雜半導體通道的該部分並與其接觸的半導體插塞。

如圖3I所示，去除儲存層316的與N型摻雜半導體層306鄰接的部分（如圖3H所示）。在一些實施例中，利用諸如磷酸的適當蝕刻劑使用濕式蝕刻選擇性地去除包括氮化矽的儲存層316，而不對包括多晶矽的N型摻雜半導體層306進行蝕刻。可以透過控制蝕刻時間和/或蝕刻速率對儲存層316的蝕刻進行控制，使得該蝕刻不繼續影響儲存層316的被儲存堆疊體330包圍的其餘部分。

如圖3J所示，將阻障層317和穿隧層315的與N型摻雜半導體層306鄰接的部分去除，以形成包圍半導體通道318的與N型摻雜半導體層306鄰接的頂部部分的凹陷部357。在一些實施例中，利用諸如氫氟酸的適當蝕刻劑使用濕式蝕刻選擇性地去除包括氧化矽的阻障層317和穿隧層315，而不對包括多晶矽的N型摻雜半導體層306和半導體通道318進行蝕刻。可以透過控制蝕刻時間和/或蝕刻速率對阻障層317和穿隧層315的蝕刻進行控制，使得該蝕刻不繼續影響阻障層317和穿隧層315的被儲存堆疊體330包圍的其餘部分。因此，根據一些實施例，去除了通道結構314的儲存膜（包括阻障層317、儲存層316和穿隧層315）的與N型摻雜半導體層306鄰接的頂部部分，以形成凹陷部357，從而露出半導體通道318的頂部部分。在一些實施例中，對半導體通道318的透過凹陷部357露出的頂部部分進行摻雜，以增加其導電性。例如，可以進行傾斜離子植入製程，以利用任何適當摻雜劑將半導體通道318（例如，包括多晶矽）的透過凹陷部357露出的頂部部分摻雜到期望的摻雜濃度。

如圖3K所示，在凹陷部357（如圖3J所示）中形成半導體插塞359，從而包圍半導體通道318的摻雜頂部部分並與其接觸。因此，根據一些實施例，由此利用半導體插塞359替代通道結構314的與N型摻雜半導體層306鄰接的頂部部分（如圖3H所示）。在一些實施例中，為了形成半導體插塞359，使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程將多晶矽沉積到凹陷部357中，以填充凹陷部357，隨後透過CMP製程去除N型摻雜半導體層306的頂表面上方的任何多餘多晶矽。在一些實施例中，當向凹陷部357中沉積多晶矽時進行對諸如P、As或Sb的N型摻雜劑的原位摻雜，以對半導體插塞359進行摻雜。由於半導體插塞359和N型摻雜半導體層306可以包括相同的材料，諸如多晶矽，以及具有相同的厚度（在CMP製程之後），因此半導體插塞359可以被視為N型摻雜半導體層306的部分。然而，根據一些實施例，由於半導體插塞359是在形成N型摻雜半導體層306的其餘部分（例如，如圖3A中所示）之後的稍後製程中形成的，因此不管半導體插塞359是否是原位摻雜的，半導體插塞359的摻雜濃度都不同於N型摻雜半導體層306的其餘部分的摻雜濃度。

如上文所述，N型摻雜半導體層306中的半導體插塞359可以提供通道結構314的側壁SEG的作用。與透過貫穿具有大高寬比的一直貫穿介電質堆疊體308延伸的縫隙320（如圖3D所示）的蝕刻和沉積製程形成側壁SEG的已知方法不同，一旦去除載片基底302就可以從介電質堆疊體308/儲存堆疊體330的相反側形成半導體插塞359，其不受介電質堆疊體308/儲存堆疊體330的級和縫隙320的高寬比的影響。透過避免由縫隙320的大高寬比引入的問題，可以降低製作複雜性和成本，以及可以增加產量。此外，還可以改進垂直可擴展性（例如，增加介電質堆疊體308/儲存堆疊體330的級）。

方法500進行至操作518，如圖5A所示，在該操作中，源極接觸部形成於儲存堆疊體上方並且與N型摻雜半導體層接觸。如圖3L所示，在N型摻雜半導體層306上形成一個或複數個ILD層356。可以透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程在N型摻雜半導體層306的頂表面上沉積介電質材料來形成ILD層356。可以形成貫穿ILD層356到N型摻雜半導體層306中的源極接觸部開口358。在一些實施例中，使用濕式蝕刻和/或乾式蝕刻（諸如RIE）來形成源極接觸部開口358。在一些實施例中，源極接觸部開口358進一步延伸到N型摻雜半導體層306的頂部部分中。貫穿ILD層356的蝕刻製程可以繼續蝕刻N型摻雜半導體層306的部分。在一些實施例中，在貫穿ILD層356的蝕刻之後，使用單獨的蝕刻製程來蝕刻N型摻雜半導體層306的部分。

如圖3M所示，在N型摻雜半導體層306的背面，在源極接觸部開口358（圖3L中所示）中形成源極接觸部364。根據一些實施例，源極接觸部364位於儲存堆疊體330上方以及與N型摻雜半導體層306接觸。在一些實施例中，使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程將一種或多種導電材料沉積到源極接觸部開口358中，以利用黏合劑層（例如，TiN）和導體層（例如，W）填充源極接觸部開口358。然後，可以進行平坦化製程，諸如CMP，以去除多餘的導電材料，使得源極接觸部364的頂表面與ILD層356的頂表面平齊。

方法500進行至操作520，如圖5A所示，在該操作中，互連層形成於源極接觸部上方並與其接觸。在一些實施例中，形成貫穿N型摻雜半導體層並且與互連層相接觸的接觸部，使得N型摻雜半導體層透過源極接觸部和互連層電連接到該接觸部。

如圖3N所示，重新分佈層370形成於源極接觸部364上方並且與其接觸。在一些實施例中，透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程在ILD層356和源極接觸部364的頂表面上沉積導電材料（諸如Al）來形成重新分佈層370。可以在重新分佈層370上形成鈍化層372。在一些實施例中，透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程沉積諸如氮化矽的介電質材料來形成鈍化層372。根據一些實施例，由此形成包括ILD層356、重新分佈層370和鈍化層372的互連層376***。

如圖3L所示，形成各自貫穿ILD層356和N型摻雜半導體層306延伸的接觸部開口360和361。在一些實施例中，使用濕式蝕刻和/或乾式蝕刻（諸如RIE）形成貫穿ILD層356和N型摻雜半導體層306延伸的接觸部開口360和361。在一些實施例中，使用微影將接觸部開口360和361圖案化以分別與周邊接觸部338和340對齊。對接觸部開口360和361的蝕刻可以停止在周邊接觸部338和340的上端處，以露出周邊接觸部338和340。如圖3L所示，使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程沿接觸部開口360和361的側壁形成間隔體362，以將N型摻雜半導體層306電分隔。在一些實施例中，在形成間隔體362之後進行對源極接觸部開口358的蝕刻，使得不沿源極接觸部開口358的側壁形成間隔體362，以增加源極接觸部364與N型摻雜半導體層306之間的接觸部面積。

如圖3M所示，在N型摻雜半導體層306的背面處形成分別位於接觸部開口360和361（如圖3L所示）中的接觸部366和368。根據一些實施例，接觸部366和368垂直地貫穿ILD層356和N型摻雜半導體層306延伸。可以使用相同的沉積製程形成接觸部366和368以及源極接觸部364，以減少沉積製程的數量。在一些實施例中，使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程將一種或多種導電材料沉積到接觸部開口360和361中，以利用黏合劑層（例如，TiN）和導體層（例如，W）填充接觸部開口360和361。然後，可以進行平坦化製程，諸如CMP，以去除多餘的導電材料，使得接觸部366和368的頂表面（以及源極接觸部364的頂表面）與ILD層356的頂表面平齊。在一些實施例中，由於接觸部開口360和361分別與周邊接觸部338和340對齊，因此接觸部366和368還分別位於周邊接觸部338和340上方並與其接觸。

如圖3N所示，重新分佈層370還形成於接觸部366上方並且與其接觸。因此，N型摻雜半導體層306可以透過源極接觸部364、互連層376的重新分佈層370和接觸部366電連接到周邊接觸部338。在一些實施例中，N型摻雜半導體層306透過源極接觸部364、互連層376、接觸部366、周邊接觸部338以及鍵合層346和348電連接到周邊電路352。

如圖3N所示，接觸部焊墊374形成於接觸部368之上並且與其接觸。在一些實施例中，透過濕式蝕刻和/或乾式蝕刻去除鈍化層372的覆蓋接觸部368的部分，以露出下面的重新分佈層370的部分，以形成接觸部焊墊374。因此，用於焊墊引出的接觸部焊墊374可以透過接觸部368、周邊接觸部340以及鍵合層346和348電連接到周邊電路352。

要理解的是，可以透過SOI晶圓替代上文在方法500中描述的第二基底、犧牲層和N型摻雜半導體層，該SOI晶圓包括控制層、掩埋氧化物層（還稱為“BOX”層）和元件層，如下文關於方法501所述。為了便於描述，可以不重複方法500與501之間的類似操作的細節。參考圖5B，方法501開始於操作502，在該操作中，在第一基底上形成周邊電路。所述第一基底可以是矽基底。

方法501進行至操作503，如圖5B所示，在該操作中，利用N型摻雜劑對SOI晶圓的元件層進行摻雜。SOI晶圓可以包括控制層、掩埋氧化物層和元件層。在一些實施例中，掩埋氧化物層包括氧化矽，以及元件層包括單晶矽。如圖3A所示，SOI晶圓301包括控制層302（對應于上文描述方法500時的載片基底302）、掩埋氧化物層304（對應於犧牲層304）和元件層306（對應於N型摻雜半導體層306）。可以使用離子植入和/或熱擴散利用諸如P、As或Sb的N型摻雜劑對元件層306進行摻雜，以變成N型摻雜元件層306。要理解的是，上文與載片基底302、犧牲層304和N型摻雜半導體層306相關的描述可以類似地分別應用於SOI晶圓301的控制層302、掩埋氧化物層304和摻雜元件層306，以更好地理解下文的方法501，以及因此為了簡化描述，不進行重複。

方法501進行至操作505，如圖5B所示，在該操作中，在SOI晶圓的摻雜元件層上形成介電質堆疊體。該介電質堆疊體可以包括交替的堆疊介電質層和堆疊犧牲層。方法501進行至操作507，如圖5B所示，在該操作中，形成垂直地貫穿介電質堆疊體和摻雜元件層延伸的通道結構。在一些實施例中，為了形成該通道結構，形成垂直地貫穿介電質堆疊體和摻雜元件層延伸、停止在掩埋氧化物層處的通道孔，以及依序沿通道孔的側壁沉積儲存膜和半導體通道。方法501進行至操作508，如圖5B所示，在該操作中，利用儲存堆疊體替代該介電質堆疊體，以使該通道結構垂直地貫穿儲存堆疊體和摻雜元件層延伸。在一些實施例中，為了利用儲存堆疊體替代介電質堆疊體，蝕刻垂直地貫穿介電質堆疊體延伸、停止在摻雜元件層處的開口，以及透過所述開口利用堆疊導電層替代堆疊犧牲層，以形成包括交替的堆疊介電質層和堆疊導電層的儲存堆疊體。方法501進行至操作510，如圖5B所示，在該操作中，形成垂直地貫穿儲存堆疊體延伸的絕緣結構。在一些實施例中，為了形成該絕緣結構，在形成儲存堆疊體之後，將一種或多種介電質材料沉積到開口中，以填充該開口。

方法501進行至操作513，如圖5B所示，在該操作中，第一基底和SOI晶圓按照面對面方式鍵合，使得儲存堆疊體位於周邊電路上方。所述鍵合包括混合鍵合。方法501進行至操作515，如圖5B所示，在該操作中，去除SOI晶圓的控制層和掩埋氧化物層，以露出通道結構的端部。方法501進行至操作517，如圖5B所示，在該操作中，利用半導體插塞替代通道結構的與摻雜元件層鄰接的部分。在一些實施例中，為了利用半導體插塞替代通道結構的與摻雜元件層鄰接的部分，蝕刻掉儲存膜的與摻雜元件層鄰接的部分，以形成包圍半導體通道的部分的凹陷部，對半導體通道的該部分進行摻雜，以及向該凹陷部中沉積多晶矽，以形成包圍摻雜半導體通道的該部分並與其接觸的半導體插塞。

方法501進行至操作519，如圖5B所示，在該操作中，源極接觸部形成於儲存堆疊體上方並且與摻雜元件層接觸。方法501進行至操作520，如圖5B所示，在該操作中，互連層形成於源極接觸部上方並且與其接觸。在一些實施例中，形成貫穿摻雜元件層並且與互連層接觸部的接觸部，使得摻雜元件層透過源極接觸部和互連層電連接到該接觸部。

圖4A-4O根據本揭露內容的一些實施例示出了用於形成另一示例性3D記憶體元件的製作製程。圖6A根據本揭露內容的一些實施例示出了用於形成另一示例性3D記憶體元件的方法600的流程圖。圖6B根據本揭露內容的一些實施例示出了用於形成另一示例性3D記憶體元件的另一方法601的流程圖。圖4A-4O、圖6A和圖6B中描繪的3D記憶體元件的示例包括圖2中描繪的3D記憶體元件200。將一起描述圖4A-4O、圖6A和圖6B。要理解的是，方法600和601中所示的操作不是排它性的，以及還可以在所示操作中的任何操作之前、之後或之間進行其它操作。此外，所述操作中的一些操作可以是同時地進行的或者可以是按照不同於圖6A和圖6B所示的循序執行的。

參考圖6A，方法600開始於操作602，在該操作中，在第一基底上形成周邊電路。所述第一基底可以是矽基底。如圖4G所示，使用複數個製程在矽基底450上形成複數個電晶體，所述多種製程包括但不限於微影、蝕刻、薄膜沉積、熱生長、注入、CMP以及任何其它適當製程。在一些實施例中，透過離子植入和/或熱擴散來在矽基底450中形成在提供（例如）電晶體的源極區和/或汲極區的作用的摻雜區（未示出）。在一些實施例中，還透過濕式蝕刻和/或乾式蝕刻和薄膜沉積來在矽基底450中形成隔離區（例如，STI）。所述電晶體可以在矽基底450上形成周邊電路452。

如圖4G所示，在周邊電路452上方形成鍵合層448。鍵合層448包括電連接到周邊電路452的鍵合接觸部。為了形成鍵合層448，使用諸如CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程來沉積ILD層；使用濕式蝕刻和/或乾式蝕刻（例如，RIE）以及隨後的諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程來形成貫穿ILD層的鍵合接觸部。

可以在第二基底上方形成垂直地貫穿儲存堆疊體和具有N井的P型摻雜半導體層延伸的通道結構。方法600進行至操作604，如圖6A所示，在該操作中，依序形成位於第二基底上的犧牲層、位於犧牲層上的具有N井的P型摻雜半導體層以及位於P型摻雜半導體層上的介電質堆疊體。所述第二基底可以是矽基底。要理解的是，由於第二基底將被從最終產品中去除，因此第二基底可以是由任何適當材料組成的偽晶圓（例如，載片基底）的部分，以降低第二基底的成本，例如，所述材料可以是諸如玻璃、藍寶石、塑膠、矽等等。在一些實施例中，該基底是載片基底，犧牲層包括介電質材料，P型摻雜半導體層包括多晶矽，以及介電質堆疊體包括交替的堆疊介電質層和堆疊犧牲層。在一些實施例中，堆疊介電質層和堆疊犧牲層在P型摻雜半導體層上交替地沉積，以形成介電質堆疊體。在一些實施例中，在形成介電質堆疊體之前，利用N型摻雜劑來摻雜該P型摻雜半導體層的部分，以形成N井。

如圖4A所示，犧牲層404形成於載片基底402上，以及P型摻雜半導體層406形成於犧牲層404上。P型摻雜半導體層406可以包括摻雜有諸如B、Ga或Al的P型摻雜劑的多晶矽。犧牲層404可以包括任何適當的可以稍後去除的犧牲材料，以及不同於P型摻雜半導體層406的材料。在一些實施例中，犧牲層404包括介電質材料，諸如氧化矽或氮化矽。根據一些實施例，為了形成犧牲層404，使用包括但不限於CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程在載片基底402上沉積氧化矽或氮化矽。在一些實施例中，為了形成P型摻雜半導體層406，使用包括但不限於CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程在犧牲層404上沉積多晶矽，隨後使用離子植入和/或熱擴散利用P型摻雜劑（諸如B、Ga或A）對所沉積的多晶矽進行摻雜。在一些實施例中，為了形成P型摻雜半導體層406，當在犧牲層404上沉積多晶矽時進行諸如B、Ga或Al的P型摻雜劑的原位摻雜。

如圖4A所示，利用諸如P、As或Sb的N型摻雜劑對P型摻雜半導體層的部分進行摻雜，以在P型摻雜半導體層406中形成N井407。在一些實施例中，N井407是使用離子植入和/或熱擴散形成的。可以控制離子植入和/或熱擴散製程加，以控制N井407的厚度，使其貫穿P型摻雜半導體層406的整個厚度或者貫穿其部分。

如圖4B所示，包括多對的第一介電質層（本文被稱為“堆疊犧牲層”412）和第二介電質層（本文被稱為“堆疊介電質層”410，在文中與前者一起被稱為“介電質層對”）的介電質堆疊體408形成於P型摻雜半導體層406上。根據一些實施例，介電質堆疊體408包括交替的堆疊犧牲層412和堆疊介電質層410。堆疊介電質層410和堆疊犧牲層412可以交替地沉積在位於載片基底402上方的P型摻雜半導體層406上，以形成介電質堆疊體408。在一些實施例中，每個堆疊介電質層410包括一層氧化矽，以及每個堆疊犧牲層412包括一層氮化矽。介電質堆疊體408可以是透過一各或多各薄膜沉積製程形成的，所述製程包括但不限於CVD、PVD、ALD或其任何組合。如圖4B所示，可以在介電質堆疊體408的邊緣上形成階梯結構。該階梯結構可以是透過朝向載片基底402向介電質堆疊體408的介電質層對進行複數個所謂的“修整-蝕刻”迴圈來形成的。由於施加到介電質堆疊體408的介電質層對的重複的修整-蝕刻迴圈，介電質堆疊體408可以具有一個或複數個傾斜邊緣以及比底部介電質層對更短的頂部介電質層對，如圖4B所示。

方法600進行至操作606，如圖6A所示，在該操作中，形成垂直地貫穿介電質堆疊體和P型摻雜半導體層延伸的通道結構。在一些實施例中，為了形成該通道結構，蝕刻出垂直地貫穿介電質堆疊體和P型摻雜半導體層延伸、停止在犧牲層處的通道孔，以及依序沿通道孔的側壁沉積儲存膜和半導體通道。

如圖4B所示，通道孔是垂直地貫穿介電質堆疊體408和P型摻雜半導體層406延伸的開口。在一些實施例中，形成複數個開口，使得每個開口變成用於在稍後的製程中生長獨立通道結構414的位置。在一些實施例中，用於形成通道結構414的通道孔的製作製程包括濕式蝕刻和/或乾式蝕刻，諸如DRIE。犧牲層404可以作為控制不同通道孔的開槽變化的蝕刻停止層。例如，可以透過犧牲層404停止對通道孔的蝕刻，而不使通道孔進一步延伸到載片基底402中。也就是說，根據一些實施例，每個通道孔的下端（和對應的通道結構414）位於犧牲層404的頂表面與底表面之間。

如圖4B所示，依序按此順序沿通道孔的側壁和底表面形成包括阻障層417、儲存層416和穿隧層415的儲存膜以及半導體通道418。在一些實施例中，首先使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程按此順序沿通道孔的側壁和底表面沉積阻障層417、儲存層416和穿隧層415，以形成儲存膜。然後，可以透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程在穿隧層415之上沉積諸如多晶矽（例如，未摻雜多晶矽）的半導體材料來形成半導體通道418。在一些實施例中，依序沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層（“SONO”結構），以形成儲存膜的阻障層417、儲存層416和穿隧層415以及半導體通道418。

如圖4B所示，在通道孔中以及在半導體通道418上方形成帽蓋層，以完全地或部分地填充通道孔（例如，沒有空氣隙或有空氣隙）。可以透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程沉積諸如氧化矽的介電質材料來形成帽蓋層。然後，可以在通道孔的頂部部分中形成通道插塞。在一些實施例中，去除儲存膜、半導體通道418和帽蓋層的位於介電質堆疊體408的頂表面上的部分，以及透過CMP、濕式蝕刻和/或乾式蝕刻對其進行平坦化。然後，可以透過對半導體通道418和帽蓋層的位於通道孔的頂部部分中的部分進行濕式蝕刻和/或乾式蝕刻來在通道孔的頂部部分中形成凹陷部。然後，可以透過諸如CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程沉積諸如多晶矽的半導體材料來形成通道插塞。由此形成貫穿介電質堆疊體408和P型摻雜半導體層406的通道結構414。取決於對每個通道孔的蝕刻停止在犧牲層404處的深度，通道結構414還可以延伸到犧牲層404中或者停止在犧牲層404與P型摻雜半導體層406之間的介面處。然而，通道結構414可以不進一步延伸到載片基底402中。

方法600進行至操作608，如圖6A所示，在該操作中，使用（例如）所謂的“閘極替代”製程利用儲存堆疊體來替代該介電質堆疊體，以使該通道結構垂直地貫穿儲存堆疊體和P型摻雜半導體層延伸。在一些實施例中，為了利用儲存堆疊體替代介電質堆疊體，蝕刻垂直地貫穿介電質堆疊體延伸、停止在P型摻雜半導體層處的開口，以及透過所述開口利用堆疊導電層替代堆疊犧牲層，以形成包括交替的堆疊介電質層和堆疊導電層的儲存堆疊體。

如圖4C所示，縫隙420是垂直地貫穿介電質堆疊體408延伸並且停止在P型摻雜半導體層406處的開口。在一些實施例中，用於形成縫隙420的製作製程包括濕式蝕刻和/或乾式蝕刻，諸如DRIE。儘管如圖4C所示，縫隙420與N井407橫向地對齊，但是要理解的是，在其它示例中，縫隙420可以不與N井407橫向地對齊。然後，貫穿縫隙420進行閘極替代，以利用儲存堆疊體430替代介電質堆疊體408（如圖4E所示）。

如圖4D所示，首先透過貫穿縫隙420去除堆疊犧牲層412（如圖4C所示）來形成橫向凹陷部422。在一些實施例中，透過貫穿縫隙420施加蝕刻劑來去除堆疊犧牲層412，從而創建在堆疊介電質層410之間交替地的橫向凹陷部422。蝕刻劑可以包括對於堆疊介電質層410而言選擇性地蝕刻堆疊犧牲層412的任何適當蝕刻劑。

如圖4E所示，貫穿縫隙420將堆疊導電層428（包括閘電極和黏合劑層）沉積到橫向凹陷部422（如圖4D所示）中。在一些實施例中，在堆疊導電層428之前，閘極介電質層432被沉積到橫向凹陷部422中，以使在閘極介電質層432上沉積堆疊導電層428。可以使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程沉積諸如金屬層的堆疊導電層428。在一些實施例中，還沿縫隙420的側壁和底部形成諸如高k介電質層的閘極介電質層432。根據一些實施例，由此形成包括交替的堆疊導電層428和堆疊介電質層410的儲存堆疊體430，從而替代介電質堆疊體408（圖4D中所示）。

方法600進行至操作610，如圖6A所示，在該操作中，形成垂直地貫穿儲存堆疊體延伸的絕緣結構。在一些實施例中，為了形成該絕緣結構，在形成儲存堆疊體之後，將一種或多種介電質材料沉積到開口中，以填充該開口。如圖4E所示，形成垂直地貫穿儲存堆疊體430延伸的絕緣結構436，其停止在P型摻雜半導體層406的頂表面上。然後，可以透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程將一種或多種介電質材料（諸如氧化矽）沉積在縫隙420中，以完全地或部分地填充縫隙420（有或沒有空氣隙），來形成絕緣結構436。在一些實施例中，絕緣結構436包括閘極介電質層432（例如，包括高k介電質）和介電質帽蓋層434（例如，包括氧化矽）。

如圖4F所示，在形成絕緣結構436之後，形成包括通道局部接觸部444和字元線局部接觸部442的局部接觸部以及周邊接觸部438、439和440。可以透過使用諸如CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程在儲存堆疊體430的頂上沉積介電質材料（諸如氧化矽或氮化矽）來在儲存堆疊體430上形成局部介電質層。可以透過使用濕式蝕刻和/或乾式蝕刻（例如，RIE）蝕刻出貫穿局部介電質層（和任何其它ILD層）的接觸部開口，隨後透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程利用導電材料填充所述接觸部開口，來形成通道局部接觸部444、字元線局部接觸部442以及周邊接觸部438、439和440。

如圖4F所示，在通道局部接觸部444、字元線局部接觸部442以及周邊接觸部438、439和440上方形成鍵合層446。鍵合層446包括電連接到通道局部接觸部444、字元線局部接觸部442以及周邊接觸部438、439和440的鍵合接觸部。為了形成鍵合層446，使用諸如CVD、PVD、ALD或其任何組合的一個或複數個薄膜沉積製程沉積ILD層，以及使用濕式蝕刻和/或乾式蝕刻（例如，RIE）以及隨後的諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程形成貫穿ILD層的鍵合接觸部。

方法600進行至操作612，如圖6A所示，在該操作中，第一基底和第二基底按照面對面方式鍵合，使得儲存堆疊體位於周邊電路上方。所述鍵合包括混合鍵合。如圖4G所示，載片基底402和形成於其上的元件（例如，儲存堆疊體430和貫穿其形成的通道結構414）被上下翻轉。根據一些實施例，朝下的鍵合層446與朝上的鍵合層448鍵合，即按照面對面的方式，由此在載片基底402和矽基底450之間形成鍵合介面454。在一些實施例中，在鍵合之前對鍵合表面施加處理製程，例如，電漿處理、濕式處理和/或熱處理。在鍵合之後，鍵合層446中的鍵合接觸部與鍵合層448中的鍵合接觸部相互對齊和接觸部，使得儲存堆疊體430和貫穿其形成的通道結構414可以電連接到周邊電路452，並且位於周邊電路452上方。

方法600進行至操作614，如圖6A所示，在該操作中，去除第二基底和犧牲層，以露出通道結構的端部。可以從第二基底的背面進行去除。如圖4H所示，從背面去除載片基底402和犧牲層404（如圖4G所示），以露出通道結構414的上端。可以使用CMP、研磨、乾式蝕刻和/或濕式蝕刻將載片基底402完全地去除。在一些實施例中，將載片基底402剝離。對載片基底402的去除可以透過下面的犧牲層404停止，原因在於其不同的材料，以確保厚度均勻性。在載片基底402包括矽以及犧牲層404包括氧化矽的一些實施例中，使用CMP去除載片基底402，其可以自動地停止在載片基底402與犧牲層404之間的介面處。

然後，還利用適當蝕刻劑（諸如氫氟酸）使用濕式蝕刻選擇性地去除犧牲層404，而不蝕刻下麵的P型摻雜半導體層406。如上文所述，由於通道結構414不延伸越過犧牲層404到載片基底402中，因此對載片基底402的去除不影響通道結構414。對犧牲層404的去除可以露出通道結構414的上端。在通道結構414延伸到犧牲層404中的一些實施例中，對包括氧化矽的犧牲層404的選擇性蝕刻還去除了包括氧化矽的阻障層417的位於P型摻雜半導體層406的頂表面上方的部分，但是包括氮化矽的儲存層416和被儲存層416包圍的其它層（例如，穿隧層415）則保持完好。

方法600進行至操作616，如圖6A所示，在該操作中，利用半導體插塞替代通道結構的與P型摻雜半導體層鄰接的部分。在一些實施例中，為了利用半導體插塞替代通道結構的與P型摻雜半導體層鄰接的部分，去除儲存膜的與P型摻雜半導體層鄰接的部分，以形成包圍半導體通道的部分的凹陷部，對半導體通道的該部分進行摻雜，以及向該凹陷部中沉積多晶矽，以形成包圍摻雜半導體通道的該部分並與其接觸的半導體插塞。

如圖4I所示，去除儲存層416的與P型摻雜半導體層406鄰接的部分（如圖4H所示）。在一些實施例中，利用諸如磷酸的適當蝕刻劑使用濕式蝕刻選擇性地去除包括氮化矽的儲存層416，而不對包括多晶矽的P型摻雜半導體層406進行蝕刻。可以透過控制蝕刻時間和/或蝕刻速率對儲存層416的蝕刻進行控制，使得該蝕刻不繼續影響儲存層416的被儲存堆疊體430包圍的其餘部分。

如圖4J所示，將阻障層417和穿隧層415的與P型摻雜半導體層406鄰接的部分去除，以形成包圍半導體通道418的與P型摻雜半導體層406鄰接的頂部部分的凹陷部457。在一些實施例中，利用諸如氫氟酸的適當蝕刻劑使用濕式蝕刻選擇性地去除包括氧化矽的阻障層417和穿隧層415，而不對包括多晶矽的P型摻雜半導體層406和半導體通道418進行蝕刻。可以透過控制蝕刻時間和/或蝕刻速率對阻障層417和穿隧層415的蝕刻進行控制，使得該蝕刻不繼續影響阻障層417和穿隧層415的被儲存堆疊體430包圍的其餘部分。因此，根據一些實施例，去除了通道結構414的儲存膜（包括阻障層417、儲存層416和穿隧層415）的與P型摻雜半導體層406鄰接的頂部部分，以形成凹陷部457，從而露出半導體通道418的頂部部分。在一些實施例中，對半導體通道418的透過凹陷部457露出的頂部部分進行摻雜，以增加其導電性。例如，可以進行傾斜離子植入製程，以利用任何適當摻雜劑將半導體通道418（例如，包括多晶矽）的透過凹陷部457露出的頂部部分摻雜到期望的摻雜濃度。

如圖4K所示，在凹陷部457（如圖4J所示）中形成半導體插塞459，從而包圍半導體通道418的摻雜頂部部分並與其接觸。因此，根據一些實施例，由此利用半導體插塞459替代通道結構414的與P型摻雜半導體層406鄰接的頂部部分（如圖4H所示）。在一些實施例中，為了形成半導體插塞459，使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程將多晶矽沉積到凹陷部457中，以填充凹陷部457，隨後透過CMP製程去除P型摻雜半導體層406的頂表面上方的多餘多晶矽。在一些實施例中，當向凹陷部457中沉積多晶矽時進行對諸如B、Ga或Al的P型摻雜劑的原位摻雜，以對半導體插塞459進行摻雜。由於半導體插塞459和P型摻雜半導體層406可以包括相同的材料，諸如多晶矽，以及具有相同的厚度（在CMP製程之後），因此半導體插塞459可以被視為P型摻雜半導體層406的部分。然而，根據一些實施例，由於半導體插塞459是在形成P型摻雜半導體層406的其餘部分（例如，如圖4A中所示）之後的稍後製程中形成的，因此不管半導體插塞459是否是原位摻雜的，半導體插塞459的摻雜濃度都不同於P型摻雜半導體層406的其餘部分的摻雜濃度。

如上文所述，P型摻雜半導體層406中的半導體插塞459可以提供通道結構414的側壁SEG的作用。與透過貫穿具有大高寬比的一直貫穿介電質堆疊體408延伸的縫隙420（如圖4D所示）的蝕刻和沉積製程形成側壁SEG的已知方法不同，一旦去除載片基底402就可以從介電質堆疊體408/儲存堆疊體430的相反側形成半導體插塞459，其不受介電質堆疊體408/儲存堆疊體430的級和縫隙420的高寬比的影響。透過避免由縫隙420的大高寬比引入的問題，可以降低製作複雜性和成本，以及可以增加產量。此外，還可以改進垂直可擴展性（例如，增加介電質堆疊體408/儲存堆疊體430的級）。

方法600進行至操作618，如圖6A所示，在該操作中，第一源極接觸部形成於儲存堆疊體上方並且與P型摻雜半導體層接觸部，以及第二源極接觸部形成於儲存堆疊體上方並且與N井接觸。如圖4L所示，在P型摻雜半導體層406上形成一個或複數個ILD層456。可以透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程在P型摻雜半導體層406的頂表面上沉積介電質材料來形成ILD層456。

如圖4M所示，可以形成貫穿ILD層456到P型摻雜半導體層406中的源極接觸部開口458。在一些實施例中，使用濕式蝕刻和/或乾式蝕刻（諸如RIE）形成源極接觸部開口458。在一些實施例中，源極接觸部開口458進一步延伸到P型摻雜半導體層406的頂部部分中。貫穿ILD層456的蝕刻製程可以繼續蝕刻P型摻雜半導體層406的部分。在一些實施例中，在貫穿ILD層456進行蝕刻之後，使用分別的蝕刻製程來蝕刻P型摻雜半導體層406的部分。

如圖4M所示，可以形成貫穿ILD層456到N井407中的源極接觸部開口465。在一些實施例中，使用濕式蝕刻和/或乾式蝕刻（諸如RIE）形成源極接觸部開口465。在一些實施例中，源極接觸部開口465進一步延伸到N井407的頂部部分中。貫穿ILD層456的蝕刻製程可以繼續蝕刻N井407的部分。在一些實施例中，在貫穿ILD層456進行蝕刻之後，使用分別的蝕刻製程來蝕刻N井407的部分。可以在對源極接觸部開口465的蝕刻之後進行對源極接觸部開口458的蝕刻，或反之亦然。要理解的是，在一些示例中，可以透過相同的蝕刻製程來蝕刻源極接觸部開口458和465，以減少蝕刻製程的數量。

如圖4M所示，在P型摻雜半導體層406的背面處形成分別位於源極接觸部開口458和465（如圖4M所示）中的接觸部464和478。根據一些實施例，源極接觸部464位於儲存堆疊體430上方並且與P型摻雜半導體層406接觸。根據一些實施例，源極接觸部478位於儲存堆疊體430上方並且與N井407接觸。在一些實施例中，使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程將一種或多種導電材料沉積到源極接觸部開口458和465中，以利用黏合劑層（例如，TiN）和導體層（例如，W）填充接源極觸開口458和465。然後，可以進行平坦化製程，諸如CMP，以去除多餘的導電材料，使得源極接觸部464和478的頂表面相互平齊以及與ILD層456的頂表面平齊。要理解的是，在一些示例中，可以透過相同的沉積製程和CMP製程形成源極接觸部464和478，以減少製作製程的數量。

方法600進行至操作620，如圖6A所示，在該操作中，互連層形成於第一和第二源極接觸部上方並且與其接觸。在一些實施例中，互連層包括分別位於第一和第二源極接觸部上方並與其接觸的第一互連和第二互連。

如圖4O所示，重新分佈層470形成於源極接觸部464和478上方並且與其接觸。在一些實施例中，透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程在ILD層456和源極接觸部364的頂表面上沉積導電材料（諸如Al）來形成重新分佈層470。在一些實施例中，透過微影製程和蝕刻製程對重新分佈層470圖案化，以形成位於源極接觸部464上方並與其接觸的第一互連470-1以及位於源極接觸部478上方並與其接觸的第二互連470-2。第一互連470-1和第二互連470-2可以相互電分隔。可以在重新分佈層470上形成鈍化層472。在一些實施例中，透過使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程沉積諸如氮化矽的介電質材料來形成鈍化層472。根據一些實施例，由此形成了包括ILD層456、重新分佈層470和鈍化層472的互連層476。

如圖4L所示，形成各自貫穿ILD層456和P型摻雜半導體層406延伸的接觸部開口460、461和463。在一些實施例中，使用濕式蝕刻和/或乾式蝕刻（諸如RIE）來形成貫穿ILD層456和P型摻雜半導體層406的接觸部開口460、461和463。在一些實施例中，使用微影將接觸部開口460、461和463圖案化以分別與周邊接觸部438、440和439對齊。對接觸部開口460、461和463的蝕刻可以停止在周邊接觸部438、439和440的上端處，以露出周邊接觸部438、439和440。可以透過相同的蝕刻製程進行對接觸部開口460、461和463的蝕刻，以減少蝕刻製程的數量。要理解的是，由於不同的蝕刻深度，可以在對源極接觸部開口465的蝕刻之前進行對接觸部開口460、461和463的蝕刻，或反之亦然，但非同時。

如圖4M所示，使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程沿接觸部開口460、461和463以及源極接觸部開口465的側壁形成間隔體462，以將P型摻雜半導體層406電分隔。在一些實施例中，透過相同沉積製程沿接觸部開口460、461和463以及源極接觸部開口465的側壁形成間隔體462，以減少製作製程的數量。在一些實施例中，在形成間隔體462之後進行對源極接觸部開口458的蝕刻，使得不沿源極接觸部開口458的側壁形成間隔體462，以增加源極接觸部464與N型摻雜半導體層406之間的接觸部面積。

如圖4N所示，在P型摻雜半導體層406的背面處形成分別位於接觸部開口460、461和463（如圖4M所示）中的接觸部466、468和469。根據一些實施例，接觸部466、468和469垂直地貫穿ILD層456和P型摻雜半導體層406延伸。可以使用相同的沉積製程來形成接觸部466、468和469以及源極接觸部464和478，以減少沉積製程的數量。在一些實施例中，使用諸如ALD、CVD、PVD、任何其它適當製程或其任何組合的一個或複數個薄膜沉積製程將一種或多種導電材料沉積到接觸部開口460、461和463中，以利用黏合劑層（例如，TiN）和導體層（例如，W）填充接觸部開口460、461和463。然後，可以進行平坦化製程，諸如CMP，以去除多餘的導電材料，使得接觸部466、468和469的頂表面（以及源極接觸部464和478的頂表面）與ILD層456的頂表面平齊。在一些實施例中，由於接觸部開口460、461和463分別與周邊接觸部438、440和439對齊，因此接觸部466、468和469還分別位於周邊接觸部438、440和439上方並與其接觸。

如圖4O所示，重新分佈層470的第一互連470-1形成於接觸部466上方並且與其接觸。因此，P型摻雜半導體層406可以透過源極接觸部464、互連層476的第一互連470-1和接觸部466電連接到周邊接觸部438。在一些實施例中，P型摻雜半導體層406透過源極接觸部464、互連層476的第一互連470-1、接觸部466、周邊接觸部438以及鍵合層446和448電連接到周邊電路452。類似地，重新分佈層470的第二互連470-2形成於接觸部469上方並且與其接觸。因此，N井407可以透過源極接觸部478、互連層476的第二互連470-2和接觸部469電連接到周邊接觸部438。在一些實施例中，N井407透過源極接觸部478、互連層476的第二互連470-2、接觸部469、周邊接觸部439以及鍵合層446和448將電連接到周邊電路452。

如圖4O所示，接觸部焊墊474形成於接觸部468之上並且與其接觸。在一些實施例中，透過濕式蝕刻和/或乾式蝕刻去除鈍化層472的覆蓋接觸部468的部分，以露出下面的重新分佈層470的部分，以形成接觸部焊墊474。因此，用於焊墊引出的接觸部焊墊474可以透過接觸部468、周邊接觸部440以及鍵合層446和448電連接到周邊電路452。

要理解的是，可以透過SOI晶圓替代上文在方法600中描述的第二基底、犧牲層和P型摻雜半導體層，該SOI晶圓包括控制層、掩埋氧化物層（還稱為“BOX”層）和元件層，如下文關於方法601所述。為了便於描述，可以不重複方法600與601之間的類似操作的細節。參考圖6B，方法601開始於操作602，在該操作中，在第一基底上形成周邊電路。所述第一基底可以是矽基底。

方法601進行至操作603，如圖6B所示，在該操作中，利用P型摻雜劑對SOI晶圓的元件層進行摻雜。SOI晶圓可以包括控制層、掩埋氧化物層和元件層。在一些實施例中，掩埋氧化物層包括氧化矽，以及元件層包括單晶矽。方法601進行至操作605，如圖6B所示，在該操作中，利用N型摻雜劑對所述摻雜元件層的部分進行摻雜，以在該摻雜元件層中形成N井。

如圖4A所示，SOI晶圓401包括控制層402（對應于上文描述方法600時的載片基底402）、掩埋氧化物層404（對應於犧牲層404）和元件層406（對應於P型摻雜半導體層406）。可以使用離子植入和/或熱擴散利用諸如P、As或Sb的P型摻雜劑對元件層406進行摻雜，使其變成P型摻雜元件層406。可以使用離子植入和/或熱擴散利用諸如B、Ga或Al的N型摻雜劑對摻雜元件層406的部分進行進一步摻雜，以形成N井407。要理解的是，上文與載片基底402、犧牲層404和P型摻雜半導體層406相關的描述可以類似地分別應用於SOI晶圓401的控制層402、掩埋氧化物層404和摻雜元件層406，以更好地理解下文的方法601，以及因此為了簡化描述，不進行重複。

方法601進行至操作607，如圖6B所示，在該操作中，在SOI晶圓的摻雜元件層上形成介電質堆疊體。該介電質堆疊體可以包括交替的堆疊介電質層和堆疊犧牲層。方法601進行至操作609，如圖6B所示，在該操作中，形成垂直地貫穿介電質堆疊體和摻雜元件層延伸的通道結構。在一些實施例中，為了形成該通道結構，形成垂直地貫穿介電質堆疊體和摻雜元件層延伸、停止在掩埋氧化物層處的通道孔，以及依序沿通道孔的側壁沉積儲存膜和半導體通道。方法601進行至操作608，如圖6B所示，在該操作中，利用儲存堆疊體替代該介電質堆疊體，以使該通道結構垂直地貫穿儲存堆疊體和摻雜元件層延伸。在一些實施例中，為了利用儲存堆疊體替代介電質堆疊體，蝕刻垂直地貫穿介電質堆疊體延伸、停止在摻雜元件層處的開口，以及透過所述開口利用堆疊導電層替代堆疊犧牲層，以形成包括交替的堆疊介電質層和堆疊導電層的儲存堆疊體。方法601進行至操作610，如圖6B所示，在該操作中，形成垂直地貫穿儲存堆疊體延伸的絕緣結構。在一些實施例中，為了形成該絕緣結構，在形成儲存堆疊體之後，將一種或多種介電質材料沉積到開口中，以填充該開口。

方法601進行至操作613，如圖6B所示，在該操作中，第一基底和SOI晶圓按照面對面方式鍵合，使得儲存堆疊體位於周邊電路上方。所述鍵合包括混合鍵合。方法601進行至操作615，如圖6B所示，在該操作中，去除SOI晶圓的控制層和掩埋氧化物層，以露出通道結構的端部。方法601進行至操作617，如圖6B所示，在該操作中，利用半導體插塞替代通道結構的與摻雜元件層鄰接的部分。在一些實施例中，為了利用半導體插塞替代通道結構的與摻雜元件層鄰接的部分，蝕刻掉儲存膜的與摻雜元件層鄰接的部分，以形成包圍半導體通道的部分的凹陷部，對半導體通道的該部分進行摻雜，以及向該凹陷部中沉積多晶矽，以形成包圍摻雜半導體通道的該部分並與其接觸的半導體插塞。

方法601進行至操作619，如圖6B所示，在該操作中，第一源極接觸部形成於儲存堆疊體上方並且與摻雜元件層接觸部，以及第二源極接觸部形成於儲存堆疊體上方並且與N井接觸。方法601進行至操作621，如圖6B所示，在該操作中，互連層形成於第一和第二源極接觸部上方並且與其接觸。在一些實施例中，互連層包括位於第一源極接觸部上方並與其接觸的第一互連以及位於第二源極接觸部上方並與其接觸的第二互連。在一些實施例中，形成貫穿摻雜元件層並與第一互連接觸部的第一接觸部，使得摻雜元件層透過第一源極接觸部和第一互連電連接到第一接觸部。在一些實施例中，形成貫穿摻雜元件層並且與第二互連接觸部的第二接觸部，使得N井透過第二源極接觸部和第二互連電連接到第二接觸部。

根據本揭露內容的一個方面，公開了一種用於形成3D記憶體元件的方法。依序形成位於基底上的犧牲層、位於犧牲層上的N型摻雜半導體層、以及位於N型摻雜半導體層上的介電質堆疊體。形成垂直地貫穿介電質堆疊體和N型摻雜半導體層延伸的通道結構。利用儲存堆疊體來替代介電質堆疊體，使得通道結構垂直地貫穿儲存堆疊體和N型摻雜半導體層延伸。去除基底和犧牲層，以露出通道結構的端部。利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分。

在一些實施例中，該基底是載片基底，犧牲層包括介電質材料，N型摻雜半導體層包括多晶矽，以及介電質堆疊體包括交替的堆疊介電質層和堆疊犧牲層。

在一些實施例中，為了利用儲存堆疊體替代介電質堆疊體，蝕刻垂直地貫穿介電質堆疊體延伸、停止在N型摻雜半導體層處的開口，以及透過所述開口利用堆疊導電層替代堆疊犧牲層，以形成包括交替的堆疊介電質層和堆疊導電層的儲存堆疊體。

在一些實施例中，在利用儲存堆疊體替代介電質堆疊體之後，將一種或多種介電質材料沉積到所述開口中，以形成垂直地貫穿儲存堆疊體延伸的絕緣結構。

在一些實施例中，為了形成該通道結構，蝕刻出垂直地貫穿介電質堆疊體和N型摻雜半導體層延伸、停止在犧牲層處的通道孔，以及依序沿通道孔的側壁沉積儲存膜和半導體通道。

在一些實施例中，為了利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分，蝕刻掉儲存膜與N型摻雜半導體層鄰接的部分，以形成包圍半導體通道的部分的凹陷部，對半導體通道的該部分進行摻雜，以及向該凹陷部中沉積多晶矽，以形成包圍摻雜半導體通道的該部分並與其接觸的半導體插塞。

在一些實施例中，在利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分之後，形成與N型摻雜半導體層接觸的源極接觸部。

在一些實施例中，形成與源極接觸部相接觸部的互連層。

在一些實施例中，形成貫穿N型摻雜半導體層並且與互連層接觸部的接觸部，使得N型摻雜半導體層透過源極接觸部和互連層電連接到該接觸部。

根據本揭露的另一方面，公開了一種用於形成3D記憶體元件的方法。利用N型摻雜劑對SOI晶圓的元件層進行摻雜，該晶圓包括控制層、掩埋氧化物層和元件層。在SOI晶圓的摻雜元件層上形成介電質堆疊體。形成垂直地貫穿介電質堆疊體和摻雜元件層延伸的通道結構。利用儲存堆疊體替代介電質堆疊體，使得通道結構垂直地貫穿儲存堆疊體和N摻雜元件層延伸。去除SOI晶圓的控制層和掩埋氧化物層，以露出通道結構的端部。利用半導體插塞替代所述通道結構的與所述摻雜元件層鄰接的部分。

在一些實施例中，介電質堆疊體包括交替的堆疊介電質層和堆疊犧牲層。在一些實施例中，為了利用儲存堆疊體替代介電質堆疊體，蝕刻垂直地貫穿介電質堆疊體延伸、停止在摻雜元件層處的開口，以及透過所述開口利用堆疊導電層替代堆疊犧牲層，以形成包括交替的堆疊介電質層和堆疊導電層的儲存堆疊體。

在一些實施例中，在利用儲存堆疊體替代介電質堆疊體之後，將一種或多種介電質材料沉積到所述開口中，以形成垂直地貫穿儲存堆疊體延伸的絕緣結構。

在一些實施例中，為了形成該通道結構，蝕刻出垂直地貫穿介電質堆疊體和摻雜元件層延伸、停止在掩埋氧化物層處的通道孔，以及依序沿通道孔的側壁沉積儲存膜和半導體通道。

在一些實施例中，為了利用半導體插塞替代通道結構的與摻雜元件層鄰接的部分，蝕刻掉儲存膜的與摻雜元件層鄰接的部分，以形成包圍半導體通道的部分的凹陷部，對半導體通道的該部分進行摻雜，以及向該凹陷部中沉積多晶矽，以形成包圍摻雜半導體通道的部分並與其接觸的半導體插塞。

在一些實施例中，在利用半導體插塞替代通道結構的與摻雜元件層鄰接的部分之後，形成與摻雜元件層接觸的源極接觸部。

在一些實施例中，形成與源極接觸部相接觸部的互連層。

在一些實施例中，形成貫穿摻雜元件層並且與互連層相接觸部的接觸部，使得摻雜元件層透過源極接觸部和互連層電連接到該接觸部。

根據本揭露的又一方面，公開了一種用於形成3D記憶體元件的方法。在第一基底上形成周邊電路。在第二基底上方形成垂直地貫穿儲存堆疊體和N型摻雜半導體層延伸的通道結構。使第一基底和第二基底按照面對面方式鍵合，使得儲存堆疊體位於周邊電路上方。去除第二基底，以露出通道結構的上端。利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分。

在一些實施例中，為了形成通道結構，在N型摻雜半導體層上形成介電質堆疊體，形成貫穿介電質堆疊體和N型摻雜半導體層延伸的通道結構，以及利用儲存堆疊體替代介電質堆疊體。

在一些實施例中，為了形成該通道結構，蝕刻出垂直地貫穿介電質堆疊體和N型摻雜半導體層延伸的通道孔，以及依序沿通道孔的側壁沉積儲存膜和半導體通道。

在一些實施例中，為了利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分，蝕刻掉儲存膜的與N型摻雜半導體層鄰接的部分，以形成包圍半導體通道的部分的凹陷部，對半導體通道的該部分進行摻雜，以及向該凹陷部中沉積多晶矽，以形成包圍摻雜半導體通道的該部分並與其接觸的半導體插塞。

在一些實施例中，在使第一基底和第二基底鍵合之前，形成垂直地貫穿儲存堆疊體延伸的絕緣結構。

在一些實施例中，在利用半導體插塞替代通道結構的與N型摻雜半導體層鄰接的部分之後，形成位於儲存堆疊體上方並且與N型摻雜半導體層接觸的源極接觸部。

在一些實施例中，形成位於源極接觸部上方並且與源極接觸部相接觸的互連層。

在一些實施例中，形成貫穿N型摻雜半導體層並且與互連層相接觸的接觸部，使得N型摻雜半導體層透過源極接觸部和互連層電連接到該接觸部。

在一些實施例中，所述鍵合包括混合鍵合。

上文對具體實施例的描述將如此揭示本揭露內容的概括實質，本領域技術人員在不背離本揭露內容的通用概念的情況下，不需要過多的試驗就可以透過本領域的知識容易地針對各種應用修改和/或適應這樣的具體實施例。因此，基於文中給出的教導和指引，這樣的調整和適應旨在所公開的實施例的含義以及等效物的範圍內。要理解的是，文中的措辭或術語是為了描述的目的而非限制，以使本領域技術人員根據所述教導和指引來解釋本說明書的術語或措辭。

上文借助於說明所指定的功能及其關係的實施方式的功能構建塊已經描述了本揭露內容的實施例。為了描述的方便起見，在本文中已經任意地定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當地進行指定的功能及其關係即可。

發明內容和摘要章節可能闡述了如由發明人預期的本揭露內容的一個或複數個示例性實施例，而非全部的示例性實施例，以及因此不旨在以任何方式限制本揭露內容和所附申請專利範圍。

本揭露內容的寬度和範圍不應當受到上述示例性實施例中的任何示例性實施例限制，而是應當僅根據下文的申請專利範圍及其等效物來定義。

100,200:3D記憶體元件 101,201:基底 102,202:第一半導體結構 104,204:第二半導體結構 106,206,354,454:鍵合介面 108,208,352,452:周邊電路 110,112,210,212,348,346,446,448:鍵合層 111,113,211,213:鍵合接觸部 114,214,330,430:儲存堆疊體 116,216:導電層 118,218:介電質層 120,306:N型摻雜半導體層（元件層） 122,222,359,459:半導體插塞 124,224,314,414:通道結構 126,226:儲存膜 127,229:頂部部分 128,228,318,418:半導體通道 129,227:通道插塞 130,230,336,436:絕緣結構 132,231,232,364,464,478:源極接觸部 133,233,376,476:互連層 134,234,356,456:ILD層 136,236,370:重新分佈層 138,238,372,472:鈍化層 140,240,374,474:接觸部焊墊 142,144,242,243,244,366,368,466,468,469:接觸部 146,148,246,247,248,338,340,438,439,440:周邊接觸部 150,250,344,444:通道局部接觸部 152,252,342,442:字元線局部接觸部 220,406:P型摻雜半導體層（元件層） 221,407:N井 236-1,470-1:第一互連 236-2,470-2:第二互連 301,401:SOI晶圓 302,402:載片基底(控制層) 304,404:犧牲層（掩埋氧化物層） 308,408:介電質堆疊體 310,410:堆疊介電質層 312,412:堆疊犧牲層 315,415:穿隧層 316,416:儲存層 317,417:阻障層 320,420:縫隙 322,357,422,457:凹陷部 328,428:堆疊導電層 332,432:閘極介電質層 350,450:矽基底 358,458,465:源極接觸部開口 434:介電質帽蓋層 460,461,463:接觸部開口 462:間隔體 500,501,600,601:方法 502,503,504,505,506,507,508,510,512,513,514,515,516,517,518,519,520,602,603,604,605,606,607,608,609,610,612,613,614,615,616,617,618,619,620,621:操作 x,y:軸

被併入本文以及形成說明書的一部分的圖式示出了本揭露內容的實施例，以及與說明書一起進一步用以解釋本揭露內容的原理，以及使本領域的技術人員能夠做出和使用本揭露內容。 圖1根據本揭露內容的一些實施例示出了示例性3D記憶體元件的截面的側視圖。 圖2根據本揭露內容的一些實施例示出了另一示例性3D記憶體元件的截面的側視圖。 圖3A-3N根據本揭露內容的一些實施例示出了用於形成示例性3D記憶體元件的製作製程。 圖4A-4O根據本揭露內容的一些實施例示出了用於形成另一示例性3D記憶體元件的製作製程。 圖5A根據本揭露內容的一些實施例示出了用於形成示例性3D記憶體元件的方法的流程圖。 圖5B根據本揭露內容的一些實施例示出了用於形成示例性3D記憶體元件的另一方法的流程圖。 圖6A根據本揭露內容的一些實施例示出了用於形成另一示例性3D記憶體元件的方法的流程圖。 圖6B根據本揭露內容的一些實施例示出了用於形成另一示例性3D記憶體元件的另一方法的流程圖。 將參考圖式描述本揭露內容的實施例。

100:3D記憶體元件

101:基底

102:第一半導體結構

104:第二半導體結構

106:鍵合介面

108:周邊電路

110,112:鍵合層

111,113:鍵合接觸部

114:儲存堆疊體

116:導電層

118:介電質層

120:N型摻雜半導體層(元件層)

122:半導體插塞

124:通道結構

126:儲存膜

127:頂部部分

128:半導體通道

129:通道插塞

130:絕緣結構

132:源極接觸部

133:互連層

134:ILD層

136:重新分佈層

138:鈍化層

140:接觸部焊墊

142,144:接觸部

146,148:周邊接觸部

150:通道局部接觸部

152:字元線局部接觸部

x,y:軸

Claims (20)

1. 一種用於形成三維（3D）記憶體元件的方法，包括： 依序形成位於基底上的犧牲層、位於所述犧牲層上的N型摻雜半導體層、以及位於所述N型摻雜半導體層上的介電質堆疊體； 形成垂直地貫穿所述介電質堆疊體和所述N型摻雜半導體層延伸的通道結構； 利用儲存堆疊體替代所述介電質堆疊體，使得所述通道結構垂直地貫穿所述儲存堆疊體和所述N型摻雜半導體層延伸； 去除所述基底和所述犧牲層，以露出所述通道結構的端部；以及 利用半導體插塞替代所述通道結構的與所述N型摻雜半導體層鄰接的部分。
2. 根據申請專利範圍1所述的方法，其中，所述基底是載片基底，所述犧牲層包括介電質材料，所述N型摻雜半導體層包括多晶矽，並且所述介電質堆疊體包括交替的堆疊介電質層和堆疊犧牲層。
3. 根據申請專利範圍1所述的方法，其中，利用所述儲存堆疊體替代所述介電質堆疊體包括： 蝕刻出垂直地貫穿所述介電質堆疊體延伸、停止在所述N型摻雜半導體層處的開口；以及 透過所述開口利用堆疊導電層替代所述堆疊犧牲層，以形成包括交替的所述堆疊介電質層和所述堆疊導電層的所述儲存堆疊體。
4. 根據申請專利範圍3所述的方法，還包括：在利用所述儲存堆疊體替代所述介電質堆疊體之後，將一種或多種介電質材料沉積到所述開口中，以形成垂直地貫穿所述儲存堆疊體延伸的絕緣結構。
5. 根據申請專利範圍1所述的方法，其中，形成所述通道結構包括： 蝕刻出垂直地貫穿所述介電質堆疊體和所述N型摻雜半導體層延伸、停止在所述犧牲層處的通道孔；以及 依序沿所述通道孔的側壁沉積儲存膜和半導體通道。
6. 根據申請專利範圍5所述的方法，其中，利用所述半導體插塞替代所述通道結構的與所述N型摻雜半導體層鄰接的所述部分包括： 對所述儲存膜的與所述N型摻雜半導體層鄰接的部分進行蝕刻，以形成包圍所述半導體通道的部分的凹陷部； 對所述半導體通道的所述部分進行摻雜；以及 將多晶矽沉積到所述凹陷部中，以形成包圍摻雜半導體通道的所述部分並與其接觸的所述半導體插塞。
7. 根據申請專利範圍1所述的方法，還包括在利用所述半導體插塞替代所述通道結構的與所述N型摻雜半導體層鄰接的所述部分之後，形成與所述N型摻雜半導體層接觸的源極接觸部。
8. 根據申請專利範圍7所述的方法，還包括形成與所述源極接觸部相接觸的互連層。
9. 根據申請專利範圍8所述的方法，還包括形成貫穿所述N型摻雜半導體層並且與所述互連層相接觸的接觸部，使得所述N型摻雜半導體層透過所述源極接觸部和所述互連層電連接到所述接觸部。
10. 一種用於形成三維（3D）記憶體元件的方法，包括： 利用N型摻雜劑對絕緣層上覆矽（SOI）晶圓的元件層進行摻雜，所述晶圓包括控制層、掩埋氧化物層和所述元件層； 在所述SOI晶圓的摻雜元件層上形成介電質堆疊體； 形成垂直地貫穿所述介電質堆疊體和所述摻雜元件層延伸的通道結構； 利用儲存堆疊體替代所述介電質堆疊體，使得所述通道結構垂直地貫穿所述儲存堆疊體和所述摻雜元件層延伸； 去除所述SOI晶圓的所述控制層和所述掩埋氧化物層，以露出所述通道結構的端部；以及 利用半導體插塞替代所述通道結構的與所述摻雜元件層鄰接的部分。
11. 根據申請專利範圍10所述的方法，其中， 所述介電質堆疊體包括交替的堆疊介電質層和堆疊犧牲層，並且 利用所述儲存堆疊體替代所述介電質堆疊體包括： 蝕刻出垂直地貫穿所述介電質堆疊體延伸、停止在所述摻雜元件層處的開口；以及 透過所述開口利用堆疊導電層替代所述堆疊犧牲層，以形成包括交替的所述堆疊介電質層和所述堆疊導電層的所述儲存堆疊體。
12. 根據申請專利範圍11所述的方法，還包括在利用所述儲存堆疊體替代所述介電質堆疊體之後，將一種或多種介電質材料沉積到所述開口中，以形成垂直地貫穿所述儲存堆疊體延伸的絕緣結構。
13. 根據申請專利範圍10所述的方法，其中，形成所述通道結構包括： 蝕刻出垂直地貫穿所述介電質堆疊體和所述摻雜元件層延伸、停止在所述掩埋氧化物層處的通道孔；以及 依序沿所述通道孔的側壁沉積儲存膜和半導體通道。
14. 根據申請專利範圍13所述的方法，其中，利用所述半導體插塞替代所述通道結構的與所述摻雜元件層鄰接的所述部分包括： 對所述儲存膜的與所述摻雜元件層鄰接的部分進行蝕刻，以形成包圍所述半導體通道的部分的凹陷部； 對所述半導體通道的所述部分進行摻雜；以及 將多晶矽沉積到所述凹陷部中，以形成包圍所述摻雜半導體通道的所述部分並與其接觸的所述半導體插塞。
15. 根據申請專利範圍10所述的方法，還包括在利用所述半導體插塞替代所述通道結構的與所述摻雜元件層鄰接的所述部分之後，形成與所述摻雜元件層接觸的源極接觸部。
16. 根據申請專利範圍15所述的方法，還包括形成與所述源極接觸部相接觸的互連層。
17. 根據申請專利範圍16所述的方法，還包括形成貫穿所述摻雜元件層並且與所述互連層相接觸的接觸部，使得所述摻雜元件層透過所述源極接觸部和所述互連層電連接到所述接觸部。
18. 一種用於形成三維（3D）記憶體元件的方法，包括： 形成位於第一基底上的周邊電路； 在第二基底上方形成垂直地貫穿儲存堆疊體和N型摻雜半導體層延伸的通道結構； 使所述第一基底和所述第二基底按照面對面方式鍵合，使得所述儲存堆疊體位於所述周邊電路上方； 去除所述第二基底，以露出所述通道結構的上端；以及 利用半導體插塞替代所述通道結構的與所述N型摻雜半導體層鄰接的部分。
19. 根據申請專利範圍18所述的方法，還包括在使所述第一基底和所述第二基底鍵合之前，形成垂直地貫穿所述儲存堆疊體延伸的絕緣結構。
20. 根據申請專利範圍18所述的方法，還包括在利用所述半導體插塞替代所述通道結構的與所述N型摻雜半導體層鄰接的所述部分之後，形成位於所述儲存堆疊體上方並且與所述N型摻雜半導體層接觸的源極接觸部。

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