CN109742080B - 一种三维存储器及其制备方法 - Google Patents

Abstract

本发明公开了一种三维存储器及其制备方法；其中，所述三维存储器包括：衬底；位于所述衬底上的栅极叠层结构；穿过所述栅极叠层结构的沟道通孔；位于所述衬底的上表面并位于所述沟道通孔下方的凹槽；半导体插塞，位于所述凹槽内并延伸至所述沟道通孔的底部，所述半导体插塞的材料的晶格常数大于所述衬底的材料的晶格常数；位于所述沟道通孔并位于所述半导体插塞上的沟道结构。

Description

一种三维存储器及其制备方法

技术领域

本发明涉及存储器件技术领域，尤其涉及一种三维存储器及其制备方法。

背景技术

存储器(Memory)是现代信息技术中用于保存信息的记忆设备。为了获得更高的集成度以及数据存储密度，存储器的关键尺寸需要不断减小，对应的工艺成本及技术要求不断提高；在这种情况下，普通的平面存储器逐渐不能满足实际批量生产的需要，三维(3D)存储器应运而生。

随着三维存储器叠层不断增加，器件中载流子通路的阻值逐渐升高。选择性外延层(SEG)作为三维存储器中下选择管的沟道层，同时作为存储区沟道层与高压P型阱区(HVPW)的连接层，其阻值对三维存储器的性能有着重要影响。不仅如此，下选择管的阈值电压(Vt)一方面受到SEG所在区域的竖直场的影响，另一方面还要受到HVPW中水平场的影响；水平场中载流子的导通能力也是影响存储器件工作的重要因素。此外，在三维存储器中，各个沟道通孔距离阵列共源极(ACS)的远近不同，因而导致各沟道通孔的下选择管的阈值电压之间存在差异，增大了Vt分布，不利于多态存储的需要。

因此，如何进一步降低SEG阻值，提高水平场中载流子的导通能力，对下一代三维存储器件开发具有重要意义。

发明内容

有鉴于此，本发明的主要目的在于提供一种三维存储器及其制备方法。

为达到上述目的，本发明的技术方案是这样实现的：

本发明实施例提供了一种三维存储器，包括：

衬底；

位于所述衬底上的栅极叠层结构；

穿过所述栅极叠层结构的沟道通孔；

位于所述衬底的上表面并位于所述沟道通孔下方的凹槽；

半导体插塞，位于所述凹槽内并延伸至所述沟道通孔的底部，所述半导体插塞的材料的晶格常数大于所述衬底的材料的晶格常数；

位于所述沟道通孔并位于所述半导体插塞上的沟道结构。

上述方案中，所述衬底包括第一半导体材料；所述半导体插塞包括所述第一半导体材料以及第二半导体材料；所述第二半导体材料的原子半径大于所述第一半导体材料的原子半径。

上述方案中，所述第一半导体材料为硅，所述第二半导体材料为锗。

上述方案中，所述衬底包括高压P型阱区，所述半导体插塞与所述高压P型阱区相接触。

上述方案中，所述凹槽的侧壁具有沿所述沟道通孔径向向外凸出的尖角。

上述方案中，所述衬底为单晶硅衬底，所述凹槽为sigma型。

上述方案中，所述半导体插塞为外延层。

上述方案中，所述外延层包括：覆盖于所述凹槽表面的外延种子层、覆盖于所述外延种子层的外延应力层以及覆盖于所述外延压力层的外延覆盖层，所述外延应力层至少位于所述凹槽内，所述外延覆盖层至少位于所述沟道通孔内。

上述方案中，所述外延层的材料为锗硅，所述外延种子层以及所述外延覆盖层中的锗含量均小于所述外延应力层中的锗含量。

上述方案中，所述外延应力层中的锗含量为10％-50％。

上述方案中，所述外延种子层中的锗含量为0.1％-10％；所述外延覆盖层中的锗含量小于5％。

本发明实施例还提供了一种三维存储器的制备方法，所述方法包括以下步骤：

提供衬底；

在所述衬底上形成叠层结构；

形成穿过所述叠层结构的沟道通孔；

在所述衬底的上表面形成位于所述沟道通孔下方的凹槽；

在所述凹槽内形成延伸至所述沟道通孔的底部的半导体插塞，所述半导体插塞的材料的晶格常数大于所述衬底的材料的晶格常数；

在所述沟道通孔内并在所述半导体插塞上形成沟道结构。

上述方案中，所述衬底包括第一半导体材料；所述半导体插塞包括所述第一半导体材料以及第二半导体材料；所述第二半导体材料的原子半径大于所述第一半导体材料的原子半径。

上述方案中，所述第一半导体材料为硅，所述第二半导体材料为锗。

上述方案中，所述凹槽采用湿法刻蚀工艺形成。

上述方案中，所述湿法刻蚀工艺中采用的刻蚀液包括四甲基氢氧化铵溶液。

上述方案中，所述刻蚀液中还包括稀释的氢氟酸。

上述方案中，所述凹槽的侧壁具有沿所述沟道通孔径向向外凸出的尖角。

上述方案中，所述衬底为单晶硅衬底，所述凹槽为sigma型。

上述方案中，所述半导体插塞为通过外延生长工艺而形成外延层。

上述方案中，形成所述外延层的步骤具体包括：

在所述凹槽内形成覆盖于所述凹槽表面的外延种子层；

形成覆盖于所述外延种子层的外延应力层；

形成覆盖于所述外延压力层的外延覆盖层；

所述外延应力层至少位于所述凹槽内，所述外延覆盖层至少位于所述沟道通孔内。

上述方案中，所述外延层的材料为锗硅，所述外延种子层以及所述外延覆盖层中的锗含量均小于所述外延应力层中的锗含量。

上述方案中，所述外延应力层中的锗含量为10％-50％。

上述方案中，所述外延种子层中的锗含量为0.1％-10％；所述外延覆盖层中的锗含量小于5％。

上述方案中，所述外延生长工艺的反应温度为300-800摄氏度。

在本发明实施例提供的三维存储器及其制备方法中，所述三维存储器包括：衬底；位于所述衬底上的栅极叠层结构；穿过所述栅极叠层结构的沟道通孔；位于所述衬底的上表面并位于所述沟道通孔下方的凹槽；半导体插塞，位于所述凹槽内并延伸至所述沟道通孔的底部，所述半导体插塞的材料的晶格常数大于所述衬底的材料的晶格常数；位于所述沟道通孔并位于所述半导体插塞上的沟道结构。如此，由于晶格内原子间的相互作用，可以产生由凹槽向外的压应力，该压应力作用到所述衬底上，提高了衬底中的载流子迁移率，降低了三维存储器中水平场的导通电阻，从而减小了各沟道通孔与ACS距离不同造成的沟道阻值差异，使得Vt分布更加收敛，提高了存储器件的工作性能。

附图说明

图1为一实施例中提供的三维存储器结构剖面示意图；

图2为本发明实施例提供的三维存储器结构剖面示意图；

图3为本发明实施例提供的三维存储器的制备方法的流程示意图；

图4a至图4e为本发明实施例提供的三维存储器的制备过程中的器件结构剖面示意图。

附图标记说明：

100、200-三维存储器；

10、20-衬底；

21-叠层结构；211-第一材料层；212-第二材料层；213-消耗层；

12-外延层；22-半导体插塞/外延层；221-外延种子层；222-外延应力层；223-外延覆盖层；

23-功能层；231-阻挡层；232-存储层；233-隧穿层；

24-存储区沟道层；

25-沟道保护层；

26-金属栅极。

具体实施方式

下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。

空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

图1示出了一实施例中提供的三维存储器100的剖面图。所述三维存储器100包括：衬底10，在衬底10中可以包括高压P型阱区；沟道通孔CH，通过刻蚀工艺形成，所述沟道通孔CH暴露所述衬底10；外延层12，在所述沟道通孔CH底部的所述衬底10上(例如在衬底10的HVPW区上)选择性外延生长而形成；下选择管栅极BSG，形成在围绕所述外延层12的位置上。外延层作为三维存储器中下选择管的沟道层，当三维存储器导通时，外延层中有沿垂直于衬底方向的电流流动，外延层所在区域可称为竖直场(或竖直管沟道区)；此外，电流除了在沟道通孔内流动，还需要经过所述衬底才能实现与器件阵列共源极的导通，所述衬底(HVPW区)也称为水平场(或水平管沟道区)。下选择管的阈值电压(Vt)由竖直场的电阻与水平场的电阻共同决定，竖直场与水平场中载流子的导通能力对存储器件的擦写及读取性能有着重要影响。

在相关技术中，三维存储器的外延层主要由单晶硅构成，为了改善外延层的阻值，可以进一步注入P型离子；此外，还可以在HVPW区进行离子注入，改善水平管沟道阻值。然而，随着三维存储器叠层不断增加，器件中载流子通路的阻值逐渐升高，仅靠离子注入改善沟道阻值越发难以满足实际需要。不仅如此，在三维存储器中，由于各个沟道通孔距离阵列共源极(ACS)的远近不同，因而导致各沟道通孔的下选择管的阈值电压之间存在差异，增大了Vt分布，不利于多态存储的需要。因此，如何进一步降低SEG阻值，提高水平场中载流子的导通能力，对下一代三维存储器件开发具有重要意义。

基于此，本发明实施例提供了一种三维存储器；具体请参见图2。

三维存储器200，包括：衬底20；位于所述衬底20上的栅极叠层结构；穿过所述栅极叠层结构的沟道通孔CH；位于所述衬底20的上表面并位于所述沟道通孔CH下方的凹槽T；半导体插塞22，位于所述凹槽T内并延伸至所述沟道通孔CH的底部，所述半导体插塞22的材料的晶格常数大于所述衬底20的材料的晶格常数；位于所述沟道通孔CH并位于所述半导体插塞22上的沟道结构。

本发明实施例还提供了一种三维存储器的制备方法；具体请参见附图3。所述方法包括以下步骤：

步骤101、提供衬底；

步骤102、在所述衬底上形成叠层结构；

步骤103、形成穿过所述叠层结构的沟道通孔；

步骤104、在所述衬底的上表面形成位于所述沟道通孔下方的凹槽；

步骤105、在所述凹槽内形成延伸至所述沟道通孔的底部的半导体插塞，所述半导体插塞的材料的晶格常数大于所述衬底的材料的晶格常数；

步骤106、在所述沟道通孔内并在所述半导体插塞上形成沟道结构。

可以理解地，本发明实施例提供的三维存储器及其制备方法，提高了衬底中的载流子迁移率，降低了三维存储器中水平场的导通电阻，从而减小了各沟道通孔与ACS距离不同造成的沟道阻值差异，使得Vt分布更加收敛。

下面结合图4a至图4e中三维存储器的制备过程中的器件结构剖面示意图，对本发明再作进一步详细的说明。

首先，请参考图4a。

在步骤101中，提供衬底20。

所述衬底20例如为半导体衬底；具体可以包括第一半导体材料；所述第一半导体材料优选为硅；所述衬底20可以为单晶硅衬底。当然，本领域技术人员也可以选择其他合适的半导体材料。在一实施例中，所述衬底20包括高压P型阱区(HVPW)；在后续工艺中，外延层(SEG)选择性外延生长在所述高压P型阱区上。

接下来，在步骤102中，在所述衬底20上形成叠层结构21。

在一实施例中，所述叠层结构21可以包括第一材料层211以及第二材料层212。这里，所述第一材料层211可以为层间介质层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物以及其他高介电常数(高k)介质层；第二材料层212可以为层间牺牲层，例如可以由氧化物层、氮化物层、碳化硅层、硅层和硅锗层中的一种形成。本实施例中，第一材料层211可以由SiO₂形成，第二材料层212可以由SiN形成，从而形成的叠层结构21为NO叠层。第一材料层和第二材料层可以利用化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺或原子层沉积(ALD)工艺形成；其中，第一材料层和第二材料层可以具有彼此相同的厚度，也可以具有彼此不同的厚度。在另一实施例中，所述叠层结构21还可以包括消耗层213，所述消耗层213位于所述叠层结构21的顶部区域。所述消耗层213用于在后续对叠层结构21进行刻蚀处理时，保护第一材料层和第二材料层不受损伤；所述消耗层213的材料可以包括SiON或SiO₂。

接下来，结合图4a及图4b。刻蚀所述叠层结构21以及所述衬底20。

具体地，在步骤103中，形成穿过所述叠层结构21的沟道通孔CH。在步骤104中，在所述衬底20的上表面形成位于所述沟道通孔CH下方的凹槽T。

在一实施例中，在刻蚀形成所述沟道通孔CH时，所述沟道通孔CH至少暴露所述衬底20；进一步地，所述衬底20为单晶硅衬底，该刻蚀步骤暴露出单晶硅衬底的100晶向表面。经过该刻蚀步骤后，所述衬底20的上表面可以被少量刻蚀，形成圆弧形凹槽。所述衬底20可以为已经进行过HVPW离子注入和/或BSG下部区域离子注入的衬底，并且由于注入P型离子，提高了衬底的载流子密度。接下来，进一步刻蚀所述衬底20，形成所述凹槽T。如图4b所示，所述凹槽的侧壁具有沿所述沟道通孔径向向外凸出的尖角；优选地，所述衬底为单晶硅衬底，所述凹槽为sigma型。如此，有利于后续形成在所述凹槽T内的半导体插塞产生更强的施加于衬底的压应力。在一实施例中，所述凹槽T的侧壁可以包括两条以上的侧边，并且每相邻两条侧边组成的角朝所述沟道通孔CH径向向外的方向凸出；进一步地，所述凹槽T可以为六边形。

在一实施例中，所述沟道通孔CH采用干法刻蚀工艺形成；所述凹槽T采用湿法刻蚀工艺形成。进一步地，所述湿法刻蚀工艺中采用的刻蚀液包括四甲基氢氧化铵溶液。所述刻蚀液中还包括稀释的氢氟酸(DHF)，用以调节刻蚀速率，保障凹槽按预设要求形成。

接下来，请参考图4c。

在步骤105中，在所述凹槽T内形成延伸至所述沟道通孔CH的底部的半导体插塞22，所述半导体插塞22的材料的晶格常数大于所述衬底20的材料的晶格常数。

在一实施例中，当所述衬底20包括第一半导体材料时；所述半导体插塞22可以包括所述第一半导体材料以及第二半导体材料；并且，所述第二半导体材料的原子半径大于所述第一半导体材料的原子半径。如此，一方面，由于所述第二半导体材料的原子半径大于所述第一半导体材料的原子半径，因此使得所述半导体插塞22具有相比于所述衬底20更大的晶格常数；另一方面，由于所述半导体插塞22包括第一半导体材料以及第二半导体材料，因此相比于采用单一半导体材料(如，采用单晶硅)的情况，增大了该沟道区域中载流子的密度，降低了沟道电阻值。

具体地，所述第一半导体材料可以为硅，所述第二半导体材料可以为锗；此时，所述衬底20为硅衬底，所述半导体插塞22为锗硅层。

在一实施例中，所述衬底20包括高压P型阱区；所述半导体插塞22与所述高压P型阱区相接触。

在一实施例中，所述半导体插塞22为通过外延生长工艺而形成外延层。进一步地，所述形成外延层22的步骤具体包括：在所述凹槽T内形成覆盖于所述凹槽T表面的外延种子层221；形成覆盖于所述外延种子层221的外延应力层222；形成覆盖于所述外延压力层222的外延覆盖层223；所述外延应力层222至少位于所述凹槽T内，所述外延覆盖层223至少位于所述沟道通孔CH内。

在本发明实施例中，所述外延种子层221与所述衬底20相接触，具体可以与衬底的高压P型阱区相接触。所述外延应力层222可以填满所述凹槽T。

进一步地，所述外延层22至少填充所述沟道通孔CH中被所述叠层结构21中最底层层间牺牲层212围绕的位置上；在后续工艺去除最底层层间牺牲层212，填充下选择管栅极BSG金属后，所述外延层22至少覆盖所述沟道通孔CH的底部的下选择管栅极BSG的侧壁；从而所述外延层22形成为所述三维存储器200中下选择管的沟道层。

在一实施例中，所述外延层22的材料为锗硅，所述外延种子层221以及所述外延覆盖层223中的锗含量均小于所述外延应力层222中的锗含量，从而提高所述外延层22与相邻半导体材料(如衬底材料)的晶格匹配度，使得外延层可以与相邻半导体材料稳定连接。可以理解，所述外延种子层221、外延应力层222以及外延覆盖层223均可起到提供压应力的作用，而所述外延应力层222在三者中所起的压应力作用最大。在一实施例中，所述外延应力层222中的锗含量优选为10％-50％。更进一步地，所述外延种子层中的锗含量为0.1％-10％；所述外延覆盖层中的锗含量小于5％。

在所述形成外延层22的步骤中，使用的反应气源可以包括锗烷和硅烷。所述外延生长工艺的反应温度可以为300-800摄氏度。

在步骤106中，在所述沟道通孔CH内并在所述半导体插塞/外延层22上形成沟道结构。

具体地，请参考图4d。在形成所述半导体插塞22后，继续在所述沟道通孔CH内形成所述三维存储器200的功能层23。在一实施例中，所述功能层23可以包括沿所述沟道通孔CH的径向向内的方向依次设置的阻挡层、存储层以及隧穿层结构；上述各层可以是单一材料，也可以是复合层；具体地，所述功能层23可以为ONO叠层、AONO叠层或者其他合适的栅极叠层结构。在本实施例中，所述形成功能层23的过程可以具体包括：在所述沟道通孔CH内沉积一层高k介质层(如Al₂O₃层)，所述高k介质层可以具有相对较薄的厚度；在所述高k介质层上沉积氧化物层(如SiO₂层)；所述高k介质层和所述氧化物层共同组成阻挡层231，所述阻挡层231为复合型电荷阻挡层；继续在所述氧化物层上沉积存储层232，所述存储层232例如为电荷俘获层，其材料可以为氮化物(如SiN层)；在所述存储层232上沉积隧穿层233，所述隧穿层233的材料可以为氧化物(如SiO₂层)；所述阻挡层231、存储层232、隧穿层233共同起到控制存储器件电荷存储功能的作用，因此，所述功能层23也可以称为存储器层。所述功能层23可以使用CVD或ALD方法沉积形成。

接下来，请参考图4e。在形成所述功能层23之后，可以包括刻蚀功能层23底部，暴露所述半导体插塞22的步骤。进一步地，在所述功能层23上沉积存储区沟道层24。所述存储区沟道层24为所述三维存储器200提供载流子移动的通道。在一实施例中，所述沟道结构中包括沿所述沟道通孔CH的轴向延伸的存储区沟道层24，所述存储区沟道层24的底部与所述外延覆盖层223相接触。在所述存储区沟道层24上形成沟道保护层25(例如SiO₂)，该沟道保护层25将沟道通孔CH的空余部分填满。

上述在沟道通孔CH内形成的各层结构可以统称为沟道结构。

最后，去除所述叠层结构21中的第二材料层(层间牺牲层)212，在所述第二材料层212的位置形成金属栅极26；在最底层所述第二材料层212位置处形成的所述金属栅极为三维存储器的下选择管栅极BSG。如此，形成了所述三维存储器200。可以理解，在所述三维存储器200中，各金属栅极26(包括下选择管栅极BSG)共同构成栅极叠层结构。

需要说明的是，本发明实施例提供的三维存储器与三维存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本发明实施例提供的三维存储器，其各技术特征组合已经可以解决本发明所要解决的技术问题；因而，本发明实施例所提供的三维存储器可以不受本发明实施例提供的三维存储器的制备方法的限制，任何能够形成本发明实施例所提供的三维存储器结构的制备方法所制备的三维存储器均在本发明保护的范围之内。

以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (25)

1.一种三维存储器，其特征在于，包括：

衬底；

位于所述衬底上的栅极叠层结构；

穿过所述栅极叠层结构的沟道通孔；

位于所述衬底的上表面并位于所述沟道通孔下方的凹槽；

半导体插塞，位于所述凹槽内并延伸至所述沟道通孔的底部，所述半导体插塞的材料的晶格常数大于所述衬底的材料的晶格常数；

位于所述沟道通孔并位于所述半导体插塞上的沟道结构。

2.根据权利要求1所述的三维存储器，其特征在于，所述衬底包括第一半导体材料；所述半导体插塞包括所述第一半导体材料以及第二半导体材料；所述第二半导体材料的原子半径大于所述第一半导体材料的原子半径。

3.根据权利要求2所述的三维存储器，其特征在于，所述第一半导体材料为硅，所述第二半导体材料为锗。

4.根据权利要求1所述的三维存储器，其特征在于，所述衬底包括高压P型阱区，所述半导体插塞与所述高压P型阱区相接触。

5.根据权利要求1所述的三维存储器，其特征在于，所述凹槽的侧壁具有沿所述沟道通孔径向向外凸出的尖角。

6.根据权利要求5所述的三维存储器，其特征在于，所述衬底为单晶硅衬底，所述凹槽为sigma型。

7.根据权利要求1所述的三维存储器，其特征在于，所述半导体插塞为外延层。

8.根据权利要求7所述的三维存储器，其特征在于，所述外延层包括：覆盖于所述凹槽表面的外延种子层、覆盖于所述外延种子层的外延应力层以及覆盖于所述外延应力层的外延覆盖层，所述外延应力层至少位于所述凹槽内，所述外延覆盖层至少位于所述沟道通孔内。

9.根据权利要求8所述的三维存储器，其特征在于，所述外延层的材料为锗硅，所述外延种子层以及所述外延覆盖层中的锗含量均小于所述外延应力层中的锗含量。

10.根据权利要求9所述的三维存储器，其特征在于，所述外延应力层中的锗含量为10％-50％。

11.根据权利要求10所述的三维存储器，其特征在于，所述外延种子层中的锗含量为0.1％-10％；所述外延覆盖层中的锗含量小于5％。

12.一种三维存储器的制备方法，其特征在于，所述方法包括以下步骤：

提供衬底；

在所述衬底上形成叠层结构；

形成穿过所述叠层结构的沟道通孔；

在所述衬底的上表面形成位于所述沟道通孔下方的凹槽；

在所述凹槽内形成延伸至所述沟道通孔的底部的半导体插塞，所述半导体插塞的材料的晶格常数大于所述衬底的材料的晶格常数；

在所述沟道通孔内并在所述半导体插塞上形成沟道结构。

13.根据权利要求12所述的方法，其特征在于，所述衬底包括第一半导体材料；所述半导体插塞包括所述第一半导体材料以及第二半导体材料；所述第二半导体材料的原子半径大于所述第一半导体材料的原子半径。

14.根据权利要求13所述的方法，其特征在于，所述第一半导体材料为硅，所述第二半导体材料为锗。

15.根据权利要求12所述的方法，其特征在于，所述凹槽采用湿法刻蚀工艺形成。

16.根据权利要求15所述的方法，其特征在于，所述湿法刻蚀工艺中采用的刻蚀液包括四甲基氢氧化铵溶液。

17.根据权利要求16所述的方法，其特征在于，所述刻蚀液中还包括稀释的氢氟酸。

18.根据权利要求12所述的方法，其特征在于，所述凹槽的侧壁具有沿所述沟道通孔径向向外凸出的尖角。

19.根据权利要求18所述的方法，其特征在于，所述衬底为单晶硅衬底，所述凹槽为sigma型。

20.根据权利要求12所述的方法，其特征在于，所述半导体插塞为通过外延生长工艺而形成外延层。

21.根据权利要求20所述的方法，其特征在于，形成所述外延层的步骤具体包括：

在所述凹槽内形成覆盖于所述凹槽表面的外延种子层；

形成覆盖于所述外延种子层的外延应力层；

形成覆盖于所述外延应力层的外延覆盖层；

所述外延应力层至少位于所述凹槽内，所述外延覆盖层至少位于所述沟道通孔内。

22.根据权利要求21所述的方法，其特征在于，所述外延层的材料为锗硅，所述外延种子层以及所述外延覆盖层中的锗含量均小于所述外延应力层中的锗含量。

23.根据权利要求22所述的方法，其特征在于，所述外延应力层中的锗含量为10％-50％。

24.根据权利要求23所述的方法，其特征在于，所述外延种子层中的锗含量为0.1％-10％；所述外延覆盖层中的锗含量小于5％。

25.根据权利要求20所述的方法，其特征在于，所述外延生长工艺的反应温度为300-800摄氏度。

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