KR20210028247A - 3차원 메모리 디바이스 내의 보호 유전체층에 의해 보호되는 반도체 플러그 및 3차원 메모리 장치를 형성하기 위한 방법 - Google Patents

3차원 메모리 디바이스 내의 보호 유전체층에 의해 보호되는 반도체 플러그 및 3차원 메모리 장치를 형성하기 위한 방법 Download PDF

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루오 팡 장
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

유전체층에 의해 보호되는 반도체 플러그를 가진 3D 메모리 디바이스의 실시예 및 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 일 예에서, 3D 메모리 디바이스는 기판, 기판 상에 복수의 인터리빙된 도체층과 유전체층을 포함하는 메모리 스택, 및 메모리 스택을 통해 수직으로 연장되는 메모리 스트링을 포함한다. 메모리 스트링은 메모리 스트링의 하부에 있는 반도체 플러그, 반도체 플러그 상의 보호 유전체층, 및 보호 유전체층 위에 그리고 메모리 스트링의 측벽을 따라 형성된 메모리 필름을 포함한다.

Description

3차원 메모리 디바이스 내의 보호 유전체층에 의해 보호되는 반도체 플러그 및 3차원 메모리 장치를 형성하기 위한 방법
본 개시의 실시예는 3차원(3D) 메모리 디바이스 및 제조 방법에 관한 것이다
평면 메모리 셀이 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 그러나, 메모리 셀의 피처 크기(feature size)가 하한에 가까워짐에 따라, 평면 공정과 제조 기술이 어려워지고 비용이 많이 든다. 그 결과, 평면 메모리 셀의 메모리 밀도가 상한에 가까워진다.
3D 메모리 아키텍처가 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 장치를 포함한다.
본 명세서에서는 보호 유전체층에 의해 보호되는 반도체 플러그를 가진 3D 메모리 디바이스의 실시예와 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다.
일 예에서, 3D 메모리 디바이스가 기판, 상기 기판 상에 복수의 인터리빙된 도체층과 유전체층을 포함하는 메모리 스택, 및 상기 메모리 스택을 통해 수직으로 연장되는 메모리 스트링을 포함한다. 상기 메모리 스트링은 상기 메모리 스트링의 하부에 있는 반도체 플러그, 상기 반도체 플러그 상의 보호 유전체층, 및 상기 보호 유전체층 위에 그리고 상기 메모리 스트링의 측벽을 따라 형성된 메모리 필름을 포함한다.
다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 복수의 인터리빙된 제1 희생층과 유전체층을 포함하는 제1 유전체 덱(dielectric deck)이 기판 상에 형성된다. 상기 제1 유전체 덱을 통해 수직으로 연장되는 제1 개구부가 형성된다. 반도체 플러그가 상기 제1 개구부의 하부에 형성된다. 보호 유전체층이 상기 반도체 플러그 상에 형성된다. 희생층이 상기 제1 개구부 내의 상기 보호 유전체층 상에 형성된다. 복수의 인터리빙된 제2 희생층과 유전체층을 포함하는 제2 유전체 덱이 상기 제1 유전체 덱 상에 형성된다. 상기 제2 유전체 덱을 통해 수직으로 연장되는 제2 개구부가 형성되어 상기 제1 개구부 내의 상기 희생층을 노출시킨다. 상기 제1 개구부 내의 상기 희생층이 제거된다. 메모리 필름이 상기 보호 유전체층 상에 그리고 상기 제1 개구부와 상기 제2 개구부의 측벽을 따라 형성된다. 제3 개구부가 상기 메모리 필름과 상기 보호 유전체층을 관통하여 상기 제1 개구부의 하부에 형성된다. 반도체 채널이 상기 메모리 필름 위에 그리고 제3 개구부에 형성되어 상기 반도체 플러그를 접촉한다.
또 다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 복수의 인터리빙된 제1 희생층과 유전체층을 포함하는 제1 유전체 덱이 기판 상에 형성된다. 상기 제1 유전체 덱을 통해 수직으로 연장되는 제1 개구부가 형성된다. 반도체 플러그가 상기 제1 개구부의 하부에 있는 상기 기판으로부터 에피택셜 성장(epitaxially grow)된다. 상기 반도체 플러그의 상부가 산화되어 천연 산화물층을 형성한다. 희생층이 제1 개구부 내의 상기 천연 산화물층 상에 형성된다. 복수의 인터리빙된 제2 희생층과 유전체층을 포함하는 제2 유전체 덱이 상기 제1 유전체 덱 상에 형성된다. 상기 제2 유전체 덱을 통해 수직으로 연장되는 제2 개구부가 형성되어 상기 제1 개구부 내의 상기 희생층을 노출시킨다. 상기 희생층이 상기 천연 산화물층에 의해 중단될 때까지 식각된다.
여기에 포함되고 본 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 상세한 설명과 함께, 추가적으로 본 개시의 원리를 설명하고 당업자로 하여금 본 개시를 제작하여 사용할 수 있게 한다.
도 1은 예시적인 3D 메모리 디바이스의 단면도이다.
도 2는 본 개시의 일부 실시예에 따른, 보호 유전체층에 의해 보호되는 반도체 플러그를 가진 예시적인 3D 메모리 디바이스의 단면도이다.
도 3a 내지 도 3j는 본 개시의 일부 실시예에 따른, 보호 유전체층에 의해 보호되는 반도체 플러그를 가진 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 나타내는 도면이다.
도 4a와 도 4b는 본 개시의 일부 실시예에 따른, 보호 유전체층에 의해 보호되는 반도체 플러그를 가진 3D 메모리 디바이스를 형성하기 위한 예시적인 방법을 나타내는 흐름도이다.
첨부 도면을 참조하여 본 발명의 실시예에 대해 설명할 것이다.
구체적인 구성과 배열에 대해 논의하지만, 이러한 구성과 배열이 예시적인 목적을 위해서만 수행된다고 이해해야 한다. 당업자라면 본 개시의 사상과 범위를 벗어나지 않고 다른 구성과 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 다양한 다른 적용에도 사용될 수 있다는 것이 당업자에게는 명백할 것이다.
"일 실시예", "실시예", "예시적인 실시예", "일부 실시예" 등에 대한 본 명세서에서의 언급은, 설명된 실시예가 특정 피처, 또는 구조, 또는 특징을 포함할 수 있지만, 모든 실시예가 반드시 특정 피처, 또는 구조, 또는 특성을 포함하지 않을 수 있음을 나타낸다는 것을 유의해야 한다. 또한, 이러한 문구가 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 실시예와 관련하여 특정 피처, 또는 구조, 또는 특징을 설명할 때, 명시적으로 설명하였지 여부와 무관하게 다른 실시예와 관련하여 이러한 특징, 또는 구조 또는 특성을 수행하는 것은 당업자의 지식 내에 있을 것이다.
일반적으로, 문맥상의 용법으로부터 전문 용어를 적어도 부분적으로 이해할 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어가, 적어도 부분적으로 문맥에 따라, 어떤 특징, 또는 구조, 또는 특성을 단수 의미로 설명하는 데 사용될 수 있거나 또는 특징, 구조, 또는 특성의 조합을 복수 의미로 설명하는 데 사용될 수 있다. 유사하게, "하나", 또는 "상기 "와 같은 용어가 적어도 부분적으로 문맥에 따라 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기초하여"라는 용어가 반드시 요인들의 배타적인 집합을 전달하려는 것이 아니라고 이해될 수 있고, 대신에 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가적인 요인의 존재를 허용할 수 있다.
본 개시의 "~ 상에", "~ 위에"의 의미가, "~ 위에"가 어떤 것의 "바로 위에"를 의미할 뿐만 아니라 중간 피처 또는 그 사이의 층이 있는 어떤 것 "위에”의 의미도 포함하도록 가장 넓은 방식으로 해석되어야 한다는 것과, "~ 위에"가 어떤 것 "위에"의 의미를 의미할 뿐만 아니라 중간의 피처 또는 그 사이의 층이 없는 어떤 것 "위에" (즉, 직접 어떤 것 위에) 있다는 의미도 포함할 수 있다고 즉시 이해해야 한다.
또한, "아래", "아래쪽", "위", "위쪽" 등과 같은 공간적으로 상대적인 용어가 도면에 도시된 바와 같이 설명의 편의를 위해 본 명세서에 사용되어 다른 요소 또는 기능에 대한 하나의 요소 또는 특징의 관계를 설명할 수 있다. 공간적으로 상대적인 용어가 도면에 도시된 방향 외에 사용 중이거나 또는 작동 중인 장치의 다른 방향을 포함하려는 것이다. 이 장치는 다르게 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기서 사용되는 공간적으로 상대적인 설명자가 그에 따라 유사하게 해석될 수 있다.
본 명세서에서 사용된 바와 같이, "기판"이라는 용어가 후속 재료층이 추가되는 재료를 지칭한다. 기판 자체가 패터닝될 수 있다. 기판 상에 추가된 재료들이 패터닝되거나 또는 패터닝되지 않은 상태로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 전기적으로 비전도성 재료, 예컨대 유리, 또는 플라스틱, 또는 사파이어 웨이퍼로 이루어질 수 있다.
본 명세서에서 사용된 바와 같이, "층"이라는 용어가 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층이 하부 구조나 상부 구조 전체에 걸쳐 확장될 수 있거나, 또는 하부 구조나 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층이 연속 구조의 두께보다 작은 두께를 가진 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층이 어느 한 쌍의 수평면들 사이 또는 연속 구조의 상부면과 하부면 사이에 위치할 수 있다. 층이 수평으로, 수직으로, 및/또는 테이퍼(taper)진 표면을 따라 확장될 수 있다. 기판이 층일 수 있고, 기판 안에 하나 이상의 층을 포함할 수 있거나, 및/또는 기판 위에 및/또는 기판 아래에 하나 이상의 층을 가질 수 있다. 층이 복수의 층을 포함할 수 있다. 예를 들어, 상호 연결층이 (상호 연결 라인 및/또는 비아 콘택(via contact)이 형성되는) 하나 이상의 도체와 콘택층, 및 하나 이상의 유전체층을 포함할 수 있다.
본 명세서에서 사용된 바와 같이, "명목상"이라는 용어가 바라는 값보다 높거나 및/또는 낮은 값의 범위와 함께 제품 또는 공정의 설계 단계 동안 설정된 구성 요소 또는 공정 조작에 대한 특성이나 파라미터의 바라는(또는 목표) 값을 지칭한다. 이러한 값의 범위는 제조 공정 또는 공차의 약간의 차이로 인한 것일 수 있다. 본 명세서에서 사용된 바와 같이, "약"이라는 용어가 대상 반도체 소자와 연관된 특정 기술 노드에 기초하여 변할 수 있는 소정의 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어가 예를 들어 값의 10 ~ 30 %(예를 들어, 값의 10 %, ± 20 %, 또는 ± 30 %) 내에서 변하는 소정의 양의 값을 나타낼 수 있다.
본 명세서에서 사용된 바와 같이, "3D 메모리 디바이스"라는 용어가, 메모리 스트링이 기판에 대해 수직 방향으로 연장될 수 있도록, 횡방향 배향된(laterally-oriented) 기판 상에 메모리 셀 트랜지스터의 스트링(본 명세서에서, "메모리 스트링", 예컨대 NAND 메모리 스트링이라고 함)이 수직으로 배향된 반도체 소자를 지칭한다. 본 명세서에서 사용되는 "수직"이라는 용어는 기판의 횡방향 표면에 대해 명목상 수직이라는 것을 의미한다.
일부 3D 메모리 디바이스, 예컨대 3D NAND 메모리 디바이스에서, 반도체 플러그가 일반적으로 NAND 메모리 스트링의 일단에 형성된다. 반도체 플러그는 주변에 형성된 게이트 도체층과 결합될 때 트랜지스터의 채널 역할을 한다. 96개 이상의 레벨을 갖는 것과 같은 진보된 기술로 3D NAND 메모리 디바이스를 제조할 때, 반도체 플러그 위의 하부 덱 내의 하부 채널 홀을 채우는 희생층(예를 들어, 폴리실리콘)의 제거를 필요로 하는 듀얼-덱(dual-deck) 아키텍처가 일반적으로 사용된다.
예를 들어, 도 1은 (하부 유전체 덱(104A)과 상부 유전체 덱(104B)을 포함하는) 듀얼-덱 유전체 스택(104)을 통해 수직으로 연장되는 NAND 메모리 스트링을 형성하기 위한 제조 단계에서 예시적인 3D 메모리 디바이스(100)의 단면도이다. 하부 및 상부 유전체 데크(104A, 104B) 각각은 각각 기판(102) 위에 형성된 유전체층(106)과 희생층(108)(본 명세서에서 "유전체층 쌍"이라 함)을 포함하는 복수의 쌍을 각각 포함할 수 있다. 일단 모든 제조 공정이 완료되면, 유전체 스택(104)은 게이트 대체 공정에 의해 메모리 스택으로 대체되고, 게이트 대체 공정은 각각의 희생층(108)을 도체층으로 대체한다. NAND 메모리 스트링이 형성될 수 있는 상부 유전체 데크(104B)와 하부 유전체 데크(104A)를 통해 상부 채널 홀(110)과 하부 채널 홀(도 1의 희생층(114)으로 채워짐)이 각각 형성될 수 있다. 도 1에 도시된 바와 같이, 3D 메모리 디바이스(100)는 하부 채널 홀의 하단에 반도체 플러그(112)를 포함할 수 있다. 일부 실시예에서, 반도체 플러그(112)는 기판(102)의 일부, 즉 기판(102)의 상면 아래로 연장된다.
희생층(114)은 하부 유전체 덱(104A)을 통해 하부 채널 홀을 부분적으로 또는 완전히 채우도록 형성될 수 있다. 다르게 말하면, 희생층(114)은 하부 채널 홀에 있는 반도체 플러그(112) 위에 형성될 수 있다. 이후 공정에서 희생층(114)을 식각할 때, 밑에 있는 반도체 플러그(112)는 화학 식각액으로 인한 손상으로부터 보호되어야 하며, 이 손상은 일반적으로 원자층 증착(atomic layer deposition, ALD) 공정을 이용하여 하부 채널 홀의 측벽과 바닥면을 따라 증착된 라이너 산화물 층(116)에 의해 수행된다.
라이너 산화물층(116)은 또한 3D 메모리 디바이스(100)를 위한 제조 공정 중에 희생층 제거 후 제거될 필요가 있지만, 이는 다양한 공정 문제를 초래할 수 있다. 예를 들어, 라이너 산화물층(116)의 식각은 채널 홀, 특히 상부 채널 홀(110)의 임계 크기(critical dimension)를 확대할 수 있다. 또한, 라이너 산화물층(116)의 식각은 하부 유전체 데크(104A)에서의 (예를 들어, 실리콘 산화물로 이루어진) 유전체층(106) 오목부 제어의 경우 위험이 크다. 또한, 라이너 산화물층(116)을 형성하기 위한 상대적으로 비싼 ALD 공정, 및 라이너 산화물층(116)을 제거하기 위한 추가적인 식각 공정이 공정 비용을 높일 수 있다.
본 개시에 따른 다양한 실시예는, 보호 유전체층을 형성함으로써 희생층의 식각으로부터 3D 메모리 디바이스의 반도체 플러그를 보호하기 위한 비용 효율적인 구조 및 방법을 제공한다. 일부 실시예에서, ALD 라이너 산화물층 대신에 반도체 플러그의 천연 산화물층이 아래의 반도체 플러그를 보호하는 데 사용된다. ALD 공정에 비해, 천연 산화물층을 형성하는 공정, 예컨대 열 산화 또는 습식 화학적 산화는 비용이 덜 비싸다. 또한, 천연 산화물층이 제조 공정 중에 제거될 필요가 없으므로, 공정이 보다 비용 효율적이 되고, 채널 홀의 임계 크기를 확대하는 문제와 산화물 오목부 제어의 어려움이 해결될 수 있다.
도 2는 본 개시의 일부 실시예에 따른, 보호 유전체층(214)에 의해 보호되는 반도체 플러그(212)를 가진 예시적인 3D 메모리 디바이스(200)의 단면도이다. 3D 메모리 디바이스(200)는 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(silicon on insulator, SOI), 게르마늄 온 인슐레이터(germanium on insulator, GOI), 또는 다른 적절한 재료를 포함할 수 있는 기판(202)을 포함할 수 있다. 일부 실시예에서, 기판(202)은 그라인딩, 식각, 화학 기계 연마(chemical mechanical polishing, CMP), 또는 이들의 임의의 조합에 의해 얇아진 얇은 기판(예를 들어, 반도체 층)이다. x축과 y축이 도 2에 포함되어 3D 메모리 디바이스(200) 내의 구성 요소들의 공간적 관계를 추가로 나타낸다는 것을 유의해야 한다. 3D 메모리 디바이스(200)의 기판(202)은 x-방향(즉, 횡방향)으로 횡방향으로 연장되는 2개의 측면(예를 들어, 상면과 하면)을 포함한다. 본 명세서에서 사용된 바와 같이, 하나의 구성 요소(예를 들어, 층 또는 소자)가 3D 메모리 디바이스(예를 들어, 3D 메모리 디바이스(200))의 다른 구성 요소(예를 들어, 층 또는 소자) "상에", 또는 "위에", 또는 "아래에" 있는지 여부가, 기판이 y-방향으로 3D 메모리 디바이스의 최하위 평면에 위치할 때 y-방향(즉, 수직 방향)으로 3D 메모리 디바이스의 기판(예를 들어, 기판(202))에 대해 상대적으로 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 명세서 전반에 걸쳐 적용된다.
3D 메모리 디바이스(200)는 모놀리식(monolithic) 3D 메모리 디바이스의 일부일 수 있다. "모놀리식"이라는 용어는 3D 메모리 디바이스의 구성 요소(예를 들어, 주변 디바이스와 메모리 어레이 디바이스)가 단일 기판 상에 형성된다는 것을 의미한다. 모놀리식 3D 메모리 디바이스의 경우, 제조시 주변 디바이스 처리와 메모리 어레이 디바이스 처리의 컨볼루션으로 인해 추가적인 제한에 직면한다. 예를 들어, 메모리 어레이 디바이스(예를 들어, NAND 메모리 스트링)의 제조는 동일한 기판에 형성되었거나 또는 형성될 주변 디바이스와 관련된 열 소모 비용(thermal budget)에 의해 제한된다.
대안적으로, 3D 메모리 디바이스(200)는, 구성 요소들(예를 들어, 주변 디바이스와 메모리 어레이 디바이스)이 서로 다른 기판 상에 개별적으로 형성된 다음 예를 들어 대면 방식으로 접합될 수 있는 비모놀리식 3D 메모리 디바이스의 일부일 수 있다. 일부 실시예에서, 메모리 어레이 디바이스 기판(예를 들어, 기판(202))은 접합된 비모놀리식 3D 메모리 디바이스의 기판으로 남아있고, 주변 디바이스(예를 들어, 3D 메모리 디바이스(200)의 동작을 용이하게 하는 데 사용되는 어떤 적합한 디지털, 아날로그, 및/또는 혼합된 신호 주변 회로, 예컨대 페이지 버퍼, 디코더, 및 래치(latch)를 포함하고 있음 - 도시되지 않음)는 뒤집어지고 하이브리드 접합을 위해 메모리 어레이 디바이스(예를 들어, NAND 메모리 스트링) 쪽으로 아래로 향한다. 일부 실시예에서, 접합된 비모놀리식 3D 메모리 디바이스에서, 메모리 어레이 장치가 주변 장치 위에 있을 수 있도록, 메모리 어레이 디바이스 기판(예를 들어, 기판 (202))이 하이브리드 본딩을 위해 뒤집어지고 주변 장치(도시되지 않음) 쪽으로 아래로 향한다는 것을 이해해야 한다. 메모리 어레이 디바이스 기판(예를 들어, 기판(202))은 얇아진 기판(접합된 비모놀리식 3D 메모리 디바이스의 기판이 아님)일 수 있고, 비모놀리식 3D 메모리 디바이스의 BEOL(back-end-of-line) 상호 연결이 얇아진 메모리 어레이 디바이스 기판의 후면에 형성될 수 있다.
일부 실시예에서, 3D 메모리 디바이스(200)는 메모리 셀이 기판(202) 위에 수직으로 연장되는 NAND 메모리 스트링(210)의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스이다. 메모리 어레이 디바이스는 복수의 쌍을 통해 연장되는 NAND 메모리 스트링(210)을 포함할 수 있고, 복수의 쌍 각각은 도체층(206)과 유전체층(208)(본 명세서에서, "도체/유전체층 쌍"이라고 함)을 포함한다. 본 명세서에서는 적층된 도체/유전체층 쌍을 "메모리 스택"(204)이라고도 한다. 일부 실시예에서, 실리콘 산화물층과 같은 절연층(203)이 기판(202)과 메모리 스택(204) 사이에 형성된다. 메모리 스택(204) 내의 도체/유전체층 쌍의 개수(예를 들어, 32, 64, 96, 또는 128)가 3D 메모리 디바이스(200) 내의 메모리 셀의 개수를 결정한다. 메모리 스택(204)은 복수의 인터리빙된 도체층(206)과 유전체층(208)을 포함할 수 있다. 메모리 스택(204) 내의 도체층(206)과 유전체층(208)은 수직 방향으로 교번할 수 있다. 도체층(206)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 유전체층(208)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 메모리 스택(204)은 하부 메모리 덱(204A)과 하부 메모리 덱(204A) 상의 상부 메모리 덱(204B)를 포함하는 듀얼-덱 아키텍처를 가지고 있다. 하부 및 상부 메모리 덱(204A, 204B) 각각의 도체/유전체층 쌍의 개수가 동일하거나 또는 다를 수 있다.
도 2에 도시된 바와 같이, NAND 메모리 스트링(210)은 메모리 스택(204)을 통해 수직으로 연장되는 채널 구조(211)를 포함할 수 있다. 채널 구조(211)는 (예를 들어, 반도체 채널(224)로서) 반도체 재료와 유전체 재료로 채워지는 채널 홀을 포함할 수 있다. 일부 실시예에서, 반도체 채널(224)은 실리콘, 예컨대 비정질 실리콘, 또는 폴리실리콘, 또는 단결정 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(216)은 터널링층(222), 저장층(220)("전하 트랩 층(charge trap layer)"이라고도 함), 및 차단층(218)을 포함하는 복합층이다. 채널 구조(211)의 나머지 공간이 실리콘 산화물과 같은 유전체 재료를 포함하는 충전층(filling layer, 226)으로 부분적으로 또는 완전히 채워진다. 채널 구조(211)는 원통형(예를 들어, 기둥 형상)일 수 있다. 일부 실시예에 따르면, 충전층(226), 반도체 채널(224), 터널링층(222), 저장층(220), 및 차단층(218)은 중심으로부터 이 순서로 기둥의 외부 표면을 향해 방사상으로 배열된다. 터널링층(222)은 실리콘 산화물, 실리콘 질산화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층(220)은 실리콘 질화물, 실리콘 질산화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층(218)은 실리콘 산화물, 실리콘 질산화물, 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(216)은 실리콘 산화물/실리콘 질산화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
일부 실시예에서, 메모리 스택(204) 내의 도체층(206)(각각 워드 라인의 일부임)은 NAND 메모리 스트링(210) 내의 메모리 셀의 게이트 전도체의 역할을 한다. 도체층(206)은 복수의 NAND 메모리 셀의 복수의 제어 게이트를 포함할 수 있고, 메모리 스택(204)의 가장자리에서 끝나는 워드 라인으로서(예를 들어, 메모리 스택(204)의 계단 구조에서) 횡방향으로 연장될 수 있다. 일부 실시예에서, NAND 메모리 스트링(210)의 메모리 셀 트랜지스터가 W, 티타늄/티타늄 질화물(Ti/TiN) 또는 탄탈륨/탄탈륨 질화물(Ta/TaN)을 포함하는 접착층(도시되지 않음)으로 이루어진 게이트 전도체(즉, 채널 구조(211)에 접하는 도체층(206)의 일부), high-k 유전체 재료로 이루어진 게이트 유전체층(도시되지 않음), 및 폴리실리콘을 포함하는 채널 구조(211)를 포함한다.
일부 실시예에서, NAND 메모리 스트링(210)은 NAND 메모리 스트링(210)의 하부에(예를 들어, 하단에) 반도체 플러그(212)를 더 포함한다. 본 명세서에서 사용되는 바와 같이, 기판(202)이 3D 메모리 디바이스(200)의 가장 낮은 평면에 위치할 때, 구성 요소(예를 들어, NAND 메모리 스트링(210))의 "상단"이 y-방향으로 기판(202)으로부터 더 멀리 떨어진 단부이고, 구성 요소(예를 들어, NAND 메모리 스트링(210))의 "하단"이 y-방향으로 기판(202)에 더 가까운 단부이다. 반도체 플러그(212)는 반도체 재료, 예컨대 기판(202)으로부터 어떤 적절한 방향으로 에피택셜 성장된 실리콘을 포함할 수 있다. 일부 실시예에서, 반도체 플러그(212)가 기판(202)과 동일한 재료인 단결정 실리콘을 포함한다고 이해해야 한다. 다르게 말하면, 반도체 플러그(212)는 기판(202)의 재료와 동일한, 에피택셜 성장된 반도체층을 포함할 수 있다. 반도체 플러그(212)는 NAND 메모리 스트링(210)의 소스 셀렉트 게이트(source select gate)에 의해 제어되는 채널의 역할을 할 수 있다.
일부 실시예에서, NAND 메모리 스트링(210)은 NAND 메모리 스트링(210)의 상부(예를 들어, 상단)에 채널 플러그(230)를 더 포함한다. 채널 플러그(230)는 반도체 채널(224)의 상단부와 접촉할 수 있다. 채널 플러그(230)는 반도체 재료(예를 들어, 폴리실리콘) 또는 전도성 재료(예를 들어, 금속)를 포함할 수 있다. 일부 실시예에서, 채널 플러그(230)는 접착층으로서 Ti/TiN이나 Ta/TaN, 그리고 전도체로서 텅스텐으로 채워진 개구부를 포함한다. 3D 메모리 디바이스(200)의 제조 중에 채널 구조(211)의 상단을 덮음으로써, 채널 플러그(230)는 채널 구조(211)에 채워지는 유전체, 예컨대 실리콘 산화물과 실리콘 질화물의 식각을 방지하기 위해 식각 중단층의 역할을 할 수 있다. 일부 실시예에서, 채널 플러그(230)는 NAND 메모리 스트링(210)의 드레인의 역할도 할 수 있다.
반도체 플러그(112) 상에 형성될 뿐만 아니라 NAND 메모리 스트링(예를 들어, 하부 채널 홀)의 측벽을 따라 형성되는 라이너 산화물층(116)이 반도체 플러그(112)를 보호하는 도 1과는 달리, 도 2에 도시된 바와 같이, 일부 실시예에 따르면, 반도체 플러그(212)는 반도체 플러그(212) 상에 형성되고 NAND 메모리 스트링(210)의 측벽을 따라 형성되지 않는 보호 유전체층(214)에 의해 보호된다. 일부 실시예에서, (예를 들어, 채널 홀의 측벽과 바닥면 모두에 대해 커버리지가 양호한 라이너 산화물층(116)으로서) 정각 박막(conformal thin film)을 얻기 위해 상대적으로 비싼 ALD 공정을 이용하는 대신, 보호 유전체층(214)이 ALD 공정에 비해 덜 비싼 물리적 기상 증착(physical vapor deposition, PVD), 화학적 기상 증착(chemical vapor deposition, CVD), 전기 도금(electroplating), 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 어떤 적합한 비-ALD 공정을 이용하여 형성될 수 있다. 보호 유전체층(214)은 라이너 산화물층(116)과 같이 최종 제품으로부터 제거되는 것이 아니라 3D 메모리 디바이스(200)의 최종 제품에 남아있을 수 있다. 즉, 일부 실시예에서, 3D 메모리 디바이스(200)에 대한 제조 공정은 NAND 메모리 스트링(210)의 채널 홀을 채우는 희생층이 제거된 후 보호 유전체층(214)을 제거하기 위한 식각 단계를 포함하지 않는다. 그 결과, 3D 메모리 디바이스(100)를 제조하기 위해 전술한 바와 같이 라이너 산화물층(116)의 제거로 인한 다양한 문제들이 방지될 수 있다.
도 2에 도시된 바와 같이, 일부 실시예에 따르면, 보호 유전체층(214)은 NAND 메모리 스트링(210)의 측벽을 따라 형성되지 않는다. 보호 유전체층(214)은 반도체 플러그(212)의 전체 상면을 실질적으로 덮을 수 있다. 보호 유전체층(214)은, 예를 들어 채널 구조(211)의 반도체 채널(224)을 반도체 플러그(212)에 전기적으로 연결하기 위한 반도체 콘택(228)를 형성하기 위한 개구만을 남길 수 있다. 즉, 보호 유전체층(214)은 NAND 메모리 스트링(210)의 채널 구조(211)와 반도체 플러그(212) 사이에 수직으로 배치될 수 있다. 따라서, 메모리 필름(216)(및 내부의 터널링층(222), 저장층(220), 및 차단층(218))은 보호 유전체층(214) 위에 그리고 NAND 메모리 스트링(210)의 측벽을 따라 배치될 수 있다. 일부 실시예에서, 반도체 채널(224)은 보호 유전체층(214)의 개구를 통해 연장되어 아래의 반도체 플러그(212)와 접촉한다. 반도체 채널(224)과 반도체 콘택(228)은 동일한 반도체 재료, 예컨대 폴리실리콘을 포함할 수 있다. 일부 실시예에서, 반도체 채널(224)과 반도체 콘택(228)은 각각 폴리실리콘을 포함하고, 반도체 플러그(212)는 단결정 실리콘을 포함한다. 반도체 콘택(228)의 영역 외에, 보호 유전체층(214)은, 예를 들어 아래의 반도체 플러그(212)과 기판(202)을 희생층 제거 공정에 사용되는 화학적 식각액으로 인한 손상으로부터 보호하기 위해, 반도체 플러그(212)의 전체 상면에 형성되고 NAND 메모리 스트링(210)의 측벽에 접할 수 있다.
보호 유전체층(214)의 두께가 약 1 nm 내지 약 5 nm, 예컨대 1 nm 내지 5 nm(예를 들어, 1 nm, 1.5 nm, 2 nm, 2.5 nm, 3 nm, 3.5 nm, 4 nm, 4.5 nm, 5 nm, 이러한 값 중 어느 값에 의해 하한으로 경계가 지정된 어느 범위 또는 이러한 값 중 2개의 값으로 정의된 범위)일 수 있다. 일부 실시예에서, 보호 유전체층(214)의 두께가 약 3 nm, 예컨대 3 nm이다. 유전체층(214)의 두께가 2가지 요인, (1) 이후 제조 공정에서 반도체 플러그(212)와 기판(202) 아래를 보호하기에 충분한 두께인지 여부, (2) 반도체 콘택(228)에 대한 개구부를 식각할 때 과도한 식각 부하를 도입하기에 너무 두껍지 않은지 여부의 균형에 의해 결정될 수 있다. 일부 실시예에서, 보호 유전체층(214)은 전술한 범위의 두께를 조합하여 수직으로 적층되는 복수의 유전체층을 포함하는 복합층이다.
보호 유전체층(214)은 실리콘 산화물, 실리콘 질화물, 실리콘 질산 화물, high-k 유전체, 또는 이들의 임의의 조합과 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 보호 유전체층(214)은 반도체 플러그(212)의 천연 산화물층이다. 다르게 말하면, 반도체 플러그(212)의 상부는, 아래의 반도체 플러그(212)의 나머지 부분을 보호하기 위한 보호 유전체층(214)으로서 천연 산화물층을 형성하도록 산화될 수 있다. 상세히 후술하는 바와 같이, 천연 산화물층은 열 산화 또는 (예를 들어, 오존을 함유하는 화학 물질을 이용하는) 습식 화학적 산화와 같은 어떤 적절한 방식으로 형성될 수 있다. 반도체 플러그(212)가 실리콘을 포함할 때, 천연 산화물층은 실리콘 산화물층일 수 있다. 일부 실시예에서, 보호 유전체층(214)이 반도체 플러그(212)의 천연 산화물층이 아니라 오히려 반도체 플러그(212)의 상면에 증착되는 것으로 이해해야 한다. 예를 들어, 반도체 플러그(212)는 실리콘을 포함하고, 보호 유전체층(214)은 실리콘 산화물 이외의 모든 유전체 재료를 포함할 수 있다.
도 3a 내지 도 3j는 본 개시의 일부 실시예에 따른, 보호 유전체층에 의해 보호되는 반도체 플러그를 가진 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 나타내는 도면이다. 도 4a 내지 도 4b는 본 개시의 일부 실시예에 따른, 보호 유전체층에 의해 보호되는 반도체 플러그를 가진 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(400)의 흐름도이다. 도 3a 내지 도 3j 그리고 도 4a와 도 4b에 도시된 3D 메모리 디바이스의 예가 도 2에 도시된 3D 메모리 디바이스(200)를 포함한다. 도 3a 내지 도 3j 그리고 도 4a와 도 4b에 대해 함께 설명할 것이다. 예시적인 방법(400)에 도시된 단계들이 한정적이지 않다는 것, 그리고 다른 단계가 도시된 단계 이전에, 또는 이후에, 또는 사이에 수행될 수 있다고 이해해야 한다. 또한, 일부 단계들이 동시에 수행될 수 있거나, 도 4a와 도 4b에 도시된 순서와 다른 순서로 수행될 수 있다.
도 4a를 참조하면, 예시적인 방법(400)은 제1 유전체 덱이 기판 상에 형성되는 단계 402에서 시작한다. 기판은 실리콘 기판일 수 있다. 제1 유전체 덱은 복수의 인터리빙된 제1 희생층과 유전체층을 포함할 수 있다. 도 3a를 참조하면, 제1 유전체층(306)과 제2 유전체층의 복수의 쌍("희생층(308)"으로 알려져 있음)(본 명세서에서, 함께 "유전체층 쌍"이라고 함)을 포함하는 하부 유전체 덱(304A)이 실리콘 기판(302) 상에 형성된다. 일부 실시예에서, 절연층(303)은 실리콘 산화물과 같은 유전체 재료를 증착함으로써 하부 유전체 덱(304A)과 실리콘 기판(302) 사이에 형성되거나, 또는 하부 유전체 덱(304A)을 형성하기 전에 열 산화에 의해 실리콘 기판(302) 상에 형성된다. 일부 실시예에 따르면, 하부 유전체 덱(304A)은 인터리빙된 희생층(308)과 유전체층(306)을 포함한다. 유전체층(306)과 희생층(308)은 대안적으로, 실리콘 기판(302) 상에 증착되어 하부 유전체 덱(304A)을 형성할 수 있다. 일부 실시예에서, 각각의 유전체층(306)은 실리콘 산화물의 층을 포함하고, 각각의 희생층(308)은 실리콘 질화물의 층을 포함한다. 하부 유전체 덱(304A)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
도 4에 도시된 바와 같이, 예시적인 방법(400)은, 제1 유전체 덱을 통해 수직으로 연장된 제1 개구부가 형성되는 단계 404로 진행한다. 도 3a에 도시된 바와 같이, 하부 채널 홀(310)이 하부 유전체 덱(304A)을 통해 수직으로 연장된 개구부이다. 일부 실시예에서, 각각의 개구부가 이후 공정에서 개별 NAND 메모리 스트링을 성장시키기 위한 위치가 될 수 있도록, 복수의 개구부가 하부 유전체 덱(304A)을 통해 형성된다. 일부 실시예에서, 하부 채널 홀(310)을 형성하기 위한 제조 공정은 습식 식각 및/또는 건식 식각, 예컨대 DRIE(deep-ion reactive etching)를 포함한다. 일부 실시예에서, 하부 채널 홀(310)은 실리콘 기판(302)의 상부를 통해 더 연장된다. 하부 유전체 덱(304A)을 통한 식각 공정은 실리콘 기판(302)의 상면에서 멈추지 않을 수 있고 실리콘 기판(302)의 일부를 계속 식각할 수 있다. 일부 실시예에서, 하부 유전체 덱(304A)을 통한 식각 이후, 별도의 식각 공정이 실리콘 기판(302)의 일부를 식각하는 데 사용된다.
도 4a에 도시된 바와 같이, 예시적인 방법(400)은, 반도체 플러그가 제1 개구부의 하부에 형성되는 단계 406으로 진행한다. 반도체 플러그는 제1 개구부의 하부에 있는 기판으로부터 에피택셜 성장될 수 있다. 일부 실시예에서, 반도체 플러그는 에피택셜 성장된 실리콘 플러그이다. 도 3a에 도시된 바와 같이, 실리콘 플러그(312)는 (예를 들어, 바닥면 및/또는 측면으로부터) 어떤 적절한 방향으로 실리콘 기판(302)으로부터 에피택셜 성장되는 단결정 실리콘으로 하부 채널 홀(310)의 하부를 채움으로써 형성될 수 있다. 실리콘 플러그(312)를 에피택셜 성장시키기 위한 제조 공정은 기상 에피택시(vapor-phase epitaxy, VPE), 액상 에피택시(molecular-beam epitaxy, LPE), 분자빔 에피택시(molecular-beam epitaxy, MPE), 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다.
도 4a에 도시된 바와 같이, 예시적인 방법(400)은, 보호 유전체층이 반도체 플러그 상에 형성되어 반도체 플러그를 보호하는 단계 408로 진행한다. 반도체 플러그의 상부가 산화되어 보호 유전체층으로서 천연 산화물층을 형성한다. 천연 산화물층은 열 산화 또는 습식 화학적 산화에 의해 형성될 수 있다. 일부 실시예에서, 보호 유전체층의 두께가 1 nm 내지 5 nm이다. 일부 실시예에 따르면, 보호 유전체층은 제1 개구부의 측벽을 따라 형성되지 않는다. 일부 실시예에서, 보호 유전체층은 반도체 플러그를 완전히 덮도록 형성된다.
도 3b에 도시된 바와 같이, 보호 유전체층(314)이 실리콘 플러그(312) 상에 형성되어 실리콘 플러그(312)를 완전히 덮는다. 일부 실시예에서, 보호 유전체층(314)은 하부 채널 홀(310)의 측벽을 따라 형성되지 않는다. 보호 유전체층(314)의 두께가 약 1 nm 내지 약 5 nm, 예컨대 1 nm 내지 5 nm(예를 들어, 1 nm, 1.5 nm, 2 nm, 2.5 nm, 3 nm, 3.5 nm, 4 nm, 4.5 nm, 5 nm, 이러한 값 중 어느 값에 의해 하한이 제한된 어느 범위, 또는 이러한 값 중 2개의 값에 의해 정의된 어느 범위)일 수 있다. 일부 실시예에서, 보호 유전체층(314)의 두께가 약 3 nm, 예컨대 3 nm이다.
보호 유전체층(314)은 전술한 범위의 두께로 실리콘 플러그(312)의 상부를 산화시켜 형성된 실리콘 플러그(312)의 천연 산화물층일 수 있다. 일부 실시예에서, 실리콘 플러그(312)의 상부가 열 산화 공정에 의해 산화된다. 산화제로서 분자 산소를 사용하는 건식 산화 또는 산화제로서 수증기를 사용하는 습식 산화가 예를 들어 약 700 ℃ 내지 약 1,200 ℃의 온도에서 천연 산화물층을 형성하는 데 사용될 수 있다. 열 산화물이 주변에서 공급된 산소를 실리콘 플러그(312)에서 소비되는 실리콘과 통합하기 때문에, 천연 산화물층은 아래쪽으로 실리콘 플러그(312) 내부로 성장하고 위쪽으로 실리콘 플러그(312) 외부로 성장할 수 있고, 결과적으로 천연 산화물층 두께의 일부가 실리콘 플러그(312)의 원래 상면 아래에 놓이게 되고 또한 산화물층 두께의 일부가 실리콘 플러그(312)의 원래 상면 위에 놓이게 된다. 생성된 천연 산화물층의 두께가 열 산화 온도 및/또는 시간에 의해 제어될 수 있다.
일부 실시예에서, 실리콘 플러그(312)의 상부가 습식 화학적 산화 공정에 의해 산화된다. 오존을 포함하는 습식 화학 물질은 실리콘 플러그(312)의 일부를 산화시켜 천연 산화물층을 형성하는 데 사용될 수 있다. 일부 실시예에서, 습식 화학 물질은 불화 수소산과 오존(예를 들어, FOM)의 혼합물이다. 예를 들어, 불산은 초순수(ultra-pure water)에서 49%의 농도를 가지고 있다. 생성된 천연 산화물층의 두께가 습식 화학 조성, 온도, 및/또는 시간에 의해 제어될 수 있다.
일부 실시예에서, 보호 유전체층(314)이 ALD 공정에 비해 덜 비싼 PVD, CVD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 이용하여 실리콘 플러그(312) 상에 유전체 재료의 하나 이상의 층을 증착함으로써 형성된다고 이해해야 한다. 일부 실시예에서, 보호 유전체층(314)을 형성하기 위한 증착 공정은 하부 채널 홀(310)의 측벽 상의 증착을 방지하기 위해 하부 채널 홀(310)의 바닥을 향해 매우 지향성이다(예를 들어, 자기장을 이용하여 안내된다). 일부 실시예에서, 보호 유전체층(314)은 지향성 ALD 공정을 이용하여 증착되어 실리콘 플러그(312)의 상부 표면을 덮고 하부 채널 홀(310)의 측벽을 덮지 않는다.
도 4a에 도시된 바와 같이, 예시적인 방법(400)은 희생층이 제1 개구부 내의 보호 유전체층 상에 형성되는 단계 410으로 진행한다. 도 3c에 도시된 바와 같이, 희생층(316)이 PVD, CVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정을 이용하여 증착되어 하부 채널 홀(310)(도 3b에 도시된)을 부분적으로 또는 완전히 채운다. 희생층(316)은 추후 공정에서 제거될 어떤 적절한 재료, 예컨대 폴리실리콘을 포함할 수 있다. 일부 실시예에 따르면, 희생층(316)과 함께 보호 유전체층(314)을 제거하는 것을 방지하기 위해, 희생층(316)과 보호 유전체층(314)은 서로 다른 재료를 포함한다.
도 4a에 도시된 바와 같이, 예시적인 방법(400)은 제2 유전체 덱이 제1 유전체 덱 상에 형성되는 단계 412로 진행한다. 제1 유전체 덱과 유사하게, 제2 유전체 덱은 복수의 인터리빙된 제2 희생층과 유전체층을 포함할 수 있다. 도 3d를 참조하면, 복수의 유전체층 쌍을 포함하는 상부 유전체 덱(304B)이 하부 유전체 덱(304A) 상에 형성된다. 상부 유전체 덱(304B)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
도 4a에 도시된 바와 같이, 예시적인 방법(400)은 제2 유전체 덱을 통해 수직으로 연장되는 제2 개구부가 형성되어 희생층을 노출시키는 단계 414로 진행한다. 도 3e에 도시된 바와 같이, 상부 채널 홀(318)은 상부 유전체 덱(304B)을 통해 수직으로 연장 형성되어 희생층(316)을 노출시키는 다른 개구부이다. 상부 채널 홀(318)은 (도 3f에 도시된) 하부 채널 홀(310)과 정렬되어 적어도 희생층(316)의 일부를 노출시킬 수 있다. 상부 채널(318)과 하부 채널(310)은 희생층(316)이 제거된 후 연결될 수 있다. 일부 실시예에서, 상부 채널 홀(318)을 형성하기 위한 제조 공정은 습식 식각 및/또는 건식 식각, 예컨대 DRIE를 포함한다. 일부 실시예에서, 상부 채널 홀(318)은 희생층(316)의 일부 안으로 연장된다. 상부 유전체 덱(304B)을 통한 식각 공정은 희생층(316)의 상면에서 멈추지 않고 희생층(316)의 일부를 계속 식각할 수 있다. 일부 실시예에서, 상부 유전체 덱(304B)을 식각한 후에, 별도의 식각 공정이 희생층(316)의 일부를 식각하는 데 사용된다.
도 4b에 도시된 바와 같이, 예시적인 방법(400)은 희생층이 제거되는 단계 416으로 진행한다. 일부 실시예에서, 보호 유전체층에 의해 중단될 때까지 희생층이 식각된다. 도 3f에 도시된 바와 같이, 보호 유전체층(314)에 의해 중단될 때까지 (도 3e에 도시된) 희생층(316)은 습식 식각 및/또는 건식 식각에 의해 하부 유전체 덱(304A)에서 제거된다. 일부 실시예에서, 희생층(316)은 폴리실리콘을 포함하고, 보호 유전체층(314)은 실리콘 산화물(예를 들어, 실리콘 플러그(312)의 천연 산화물층)을 포함하며, 희생층(316)은 수산화 테트라메틸암모늄(tetramethylammonium hydroxide, TMAH) 식각액에 의해 식각되고, 식각은 보호 유전체층(314)의 실리콘 산화물에 의해 중단될 수 있다. 전술한 바와 같이 충분한 두께를 가진 보호 유전체층(314)은 식각 중단층으로 작용하여 아래의 실리콘 플러그(312)와 대한 손상을 방지할 수있다. 전술한 바와 같이 충분한 두께를 가진 보호 유전체층(314)은 식각 중단층의 역할을 하여 희생층(316)의 식각으로 인한 아래의 실리콘 플러그(312)와 실리콘 기판(302)에 대한 손상을 방지할 수 있다. 희생층(316)을 제거한 후, 도 3f에 도시된 바와 같이, 하부 채널 홀(310)이 다시 열리고, 상부 채널 홀(318)과 연결된다.
도 4b에 도시된 바와 같이, 예시적인 방법(400)은, 메모리 필름이 보호 유전체층 상에 그리고 제1 개구부와 제2 개구부의 측벽을 따라 형성되는 단계 418로 진행한다. 일부 실시예에서, 메모리 필름은 보호 유전체층 상에 그리고 제1 개구부와 제2 개구부의 측벽을 따라 먼저 형성되고, 채널 희생층이 메모리 필름 위에 형성된다. 일부 실시예에서, 제1 실리콘 산화물층, 실리콘 질화물층, 제2 실리콘 산화물층, 및 폴리실리콘층이 그 후에 제1 개구부와 제2 개구부의 측벽에 순차적으로 증착되어 메모리 필름과 채널 희생층을 형성한다.
도 3g에 도시된 바와 같이, (차단층(322), 저장층(324), 및 터널링층(326)을 포함하는) 메모리 필름(320)과 채널 희생층(328)이 보호 유전체층(314) 상에 그리고 하부 채널 홀(310)과 상부 채널 홀(318)의 측벽을 따라 형성된다. 일부 실시예에서, 메모리 필름(320)이 하부 채널 홀(310)과 상부 채널 홀(318)의 측벽을 따라 그리고 보호 유전체층(314) 상에 먼저 증착된 다음, 채널 희생층(328)이 메모리 필름(320) 위에 증착된다. 차단층(322), 저장층(324), 및 터널링층(326)이 하나 이상의 박막 증착 공정, 예컨대 ALD, CVD, PVD, 어떤 다른 적합한 공정, 또는 이들의 임의의 조합을 이용하여 그 후에 순차적으로 증착되어 메모리 필름(320)을 형성할 수 있다. 다음, 하나 이상의 박막 증착 공정, 예컨대 ALD, CVD, PVD, 어떤 다른 적합한 공정, 또는 이들의 임의의 조합을 이용하여 터널링층(326)에 폴리실리콘이나 어떤 다른 적합한 희생 재료를 증착함으로써 채널 희생층(328)이 형성될 수 있다. 도 3g에 도시된 바와 같이, 메모리 필름(320)과 채널 희생층(328)은 (보호 유전체층(314) 상의) 바닥면과 하부 채널 홀(310)과 상부 채널 홀(318)의 측벽을 모두 덮을 수 있다. 일부 실시예에서, 실리콘 산화물층, 실리콘 질화물층, 실리콘 산화물층, 및 폴리실리콘층("SONO" 구조)이 그 후에 증착되어 메모리 필름(320)과 채널 희생층(328)을 형성한다. 반도체 플러그의 보호층(메모리 필름과 반도체 채널의 형성 전에 제거됨)으로서 ALD 라이너 산화물층을 이용하는 3D 메모리 디바이스와는 달리, 실리콘 플러그(312)의 보호 유전체층(314)은 이후의 모든 제조 공정을 통해 그리고 결과적으로 생성된 3D 메모리 디바이스에 남아있다.
도 4b에 도시된 바와 같이, 예시적인 방법(400)은, 메모리 필름과 보호 유전체층을 관통하는 제3 개구부가 제1 개구부의 하부에 형성되는 단계 420으로 진행한다. 도 3h에 도시된 바와 같이, 콘택 개구부(콘택 개구부, 330)가 복수의 습식 식각 및/또는 건식 식각 공정을 이용하여 채널 희생층(328), 메모리 필름(320), 및 보호 유전체층(314)을 통해 실리콘 플러그(312)까지 형성된다. 일부 실시예에서, 채널 희생층(328)과 메모리 필름(320)의 "SONO" 구조가 형성될 때, "SONO 펀치"로 알려져 있는 공정이 하부 채널 홀(310)의 바닥면에서 채널 희생층(328)과 메모리 필름(320)을 통해 식각하는 데 사용되고, 보호 유전체층(314)을 통해 식각하여 실리콘 플러그(312)에 도달하는 다른 식각 공정이 뒤따른다.
도 4b에 도시된 바와 같이, 예시적인 방법(400)은 반도체 채널이 메모리 필름 위에 그리고 제3 개구부에 형성되어 반도체 플러그와 접촉하는 단계 422로 진행한다. 일부 실시예에서, 반도체 채널을 형성하기 위해, 폴리실리콘층이 제2 실리콘 산화물층 위에 그리고 제3 개구부에 증착된다. 일부 실시예에서, 충진층이 반도체 채널의 형성 후에 형성되어 제1 및 제2 개구부를 채운다. 도 3i에 도시된 바와 같이, (도 3h에 도시된) 채널 희생층(328)이 습식 식각 및/또는 건식 식각에 의해 제거되고, 반도체 채널(332)이 하나 이상의 박막 증착 공정, 예컨대 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 이용하여 메모리 파일(320)의 터널링층(326) 위에 그리고 (도 3h에 도시된) 콘택 개구부(330)에도 형성되어 실리콘 플러그(312)와 접촉한다. 일부 실시예에서, 반도체 채널(332)은 폴리실리콘을 포함한다. 반도체 채널(332)은 실리콘 플러그(312)를 접촉할 수 있는 한 콘택 개구부(330)를 완전히 또는 부분적으로 채울 수 있다. 예를 들어, 반도체 채널(332)은 콘택 개구부(330)를 완전히 채우지 않고 콘택 개구부(330)의 측벽에 증착될 수 있다. 도 3i에 도시된 바와 같이, 실리콘 산화물층과 같은 충진층(334)은 (도 3h에 도시된) 하부 채널 홀(310)과 상부 채널 홀(318)에 형성됨으로써, 하나 이상의 박막 증착 공정, 예컨대 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 이용하여 하부 채널 홀(310)과 상부 채널 홀(318)의 나머지 공간을 완전히 또는 부분적으로 채운다.
도 3j에 도시된 바와 같이, 채널 플러그(336)가 (도 3h에 도시된) 상부 채널 홀(318)의 위쪽 부분에 형성된다. 일부 실시예에서, (도 3i에 도시된) 상부 유전체 덱(304B)의 상면에 있는 메모리 필름(320), 반도체 채널(332), 및 충진층(334)의 일부가 제거되고 CMP, 습식 식각, 및/또는 건식 식각에 의해 평탄화된다. 다음, (도 3i에 도시된) 상부 채널 홀(318)의 위쪽 부분에 있는 메모리 필름(320), 반도체 채널(332), 및 충진층(334)의 일부를 습식 식각하거나 및/또는 건식 식각함으로써 오목부가 상부 채널 홀(318)의 위쪽 부분에 형성될 수 있다. 다음, 채널 플러그(336)가 하나 이상의 박막 증착 공정, 예컨대 CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합에 의해 전도성 재료, 예컨대 금속을 오목부에 증착함으로써 형성될 수 있다. 따라서, NAND 메모리 스트링이 형성된다.
도시되어 있지 않지만, 도 3a 내지 도 3j에 도시된 바와 같이 NAND 메모리 스트링을 형성한 후, 하부 및 상부 유전체 덱(304A, 304B) 내의 희생층(308)을 도체층으로 대체함으로써 듀얼-덱 메모리 스택이 형성될 수 있다고 이해해야 한다. 따라서, 메모리 스택은 복수의 도체/유전체층 쌍을 포함할 수 있다. 일부 실시예에서, 메모리 스택을 형성하기 위해, 슬릿 개구부(예를 들어, 게이트 라인 슬릿)가 하부 및 상부 유전체 데크(304A 및 304B)를 통해 형성될 수 있고, 슬릿 개구부를 통해 식각액을 도포하여 하부 및 상부 유전체 데크(304A, 304B)의 희생층(308)을 식각하여 복수의 측면 오목부를 형성할 수 있고, 도체층은 측면 오목부에 증착될 수 있다.
본 개시의 하나의 양태에 따르면, 3D 메모리 디바이스가 기판, 기판 위에 복수의 인터리빙된 도체층과 유전체층을 포함하는 메모리 스택, 및 메모리 스택을 통해 수직으로 연장되는 메모리 스트링을 포함한다. 메모리 스트링은 메모리 스트링의 하부에 있는 반도체 플러그, 반도체 플러그 상의 보호 유전체층, 및 보호 유전체층 위에 그리고 메모리 스트링의 측벽을 따라 배치된 메모리 필름을 포함한다.
일부 실시예에서, 반도체 플러그는 에피택셜 성장된 실리콘 플러그이다.
일부 실시예에서, 보호 유전체층은 반도체 플러그의 천연 산화물층이다. 보호 유전체층의 두께가 약 1 nm 내지 약 5 nm일 수 있다. 일부 실시예에서, 보호 유전체층은 메모리 스트링의 측벽을 따라 배치되지 않는다. 일부 실시예에서, 보호 유전체층은 메모리 스트링의 측벽과 접촉한다.
일부 실시예에서, 보호 유전체층은 개구부를 포함한다. 일부 실시예에 따르면, 메모리 스트링은, 메모리 스트링의 측벽을 따라 배치되고 개구부를 통해 연장되어 반도체 플러그와 접촉하는 반도체 채널을 포함한다.
일부 실시예에서, 메모리 필름은 차단층, 저장층, 및 터널링층을 포함한다.
본 개시의 다른 양태에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 복수의 인터리빙된 제1 희생층과 유전체층을 포함하는 제1 유전체 덱이 기판 상에 형성된다. 제1 유전체 덱을 통해 수직으로 연장되는 제1 개구부가 형성된다. 반도체 플러그가 제1 개구부의 하부에 형성된다. 보호 유전체층이 반도체 플러그 상에 형성된다. 희생층이 제1 개구부 내의 보호 유전체층 상에 형성된다. 복수의 인터리빙된 제2 희생층과 유전체층을 포함하는 제2 유전체 덱이 제1 유전체 덱 상에 형성된다. 제2 유전체 덱을 통해 수직으로 연장되는 제2 개구부가 형성되어 제1 개구부 내의 희생층을 노출시킨다. 제1 개구부 내의 희생층이 제거된다. 메모리 필름이 보호 유전체층 상에 그리고 제1 개구부와 제2 개구부의 측벽을 따라 형성된다. 제3 개구부가 제1 개구부의 하부에 있는 메모리 필름과 보호 유전체층에 형성된다. 반도체 채널이 메모리 필름 위에 그리고 제3 개구부에 형성되어 반도체 플러그와 접촉한다.
일부 실시예에서, 보호 유전체층을 형성하기 위해, 반도체 플러그의 천연 산화물층이 형성된다. 일부 실시예에서, 천연 산화물층은 열 산화에 의해 형성된다. 일부 실시예에서, 천연 산화물층은 습식 화학적 산화에 의해 형성된다. 보호 유전체층의 두께가 약 1 nm 내지 약 5 nm일 수 있다. 일부 실시예에서, 보호 유전체층은 제1 개구부의 측벽을 따라 형성되지 않는다. 일부 실시예에서, 보호 유전체층은 반도체 플러그를 완전히 덮도록 형성된다.
일부 실시예에서, 반도체 플러그를 형성하기 위해, 실리콘 플러그는 기판으로부터 에피택셜 성장된다.
일부 실시예에서, 희생층을 형성하기 위해, 보호 유전체층에 의해 중단될 때까지 희생층이 식각된다.
일부 실시예에서, 메모리 필름을 형서하기 위해, 제1 실리콘 산화물층, 실리콘 질화물층, 및 제2 실리콘 산화물층이 그 후에 제1 개구부와 제2 개구부의 측벽에 순차적으로 증착된다. 일부 실시예에서, 반도체 채널을 형성하기 위해, 폴리실리콘층이 제2 실리콘 산화물층 위에 그리고 제3 개구부에 증착된다.
본 개시의 또 다른 양태에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 복수의 인터리빙된 제1 희생층과 유전체층을 포함하는 제1 유전체 덱이 기판 상에 형성된다. 제1 유전체 덱을 통해 수직으로 연장되는 제1 개구부가 형성된다. 반도체 플러그가 제1 개구부의 하부에 있는 기판으로부터 에피택셜 성장된다. 반도체 플러그의 상부가 산화되어 천연 산화물층을 형성한다. 희생층이 제1 개구부 내의 천연 산화물층 상에 형성된다. 복수의 인터리빙된 제2 희생층과 유전체층을 포함하는 제2 유전체 덱이 제1 유전체 덱 상에 형성된다. 제2 유전체 덱을 통해 수직으로 연장되는 제2 개구부가 형성되어 제1 개구부에 있는 희생층을 노출시킨다. 천연 산화물층에 의해 중단될 때까지 희생층이 식각된다.
일부 실시예에서, 희생층을 식각한 후, 메모리 필름이 천연 산화물층 상에 그리고 제1 개구부와 제2 개구부의 측벽을 따라 형성된다.
일부 실시예에서, 제3 개구부가 제1 개구부의 하부에 있는 메모리 필름과 천연 산화물층을 통해 형성되고, 반도체 채널이 메모리 필름 위에 그리고 제3 개구부에 형성되어 반도체 플러그와 접촉한다.
일부 실시예에서, 메모리 필름을 형성하기 위해, 제1 실리콘 산화물층, 실리콘 질화물층, 및 제2 실리콘 산화물층이 그 후에 제1 개구부와 제2 개구부의 측벽에 순차적으로 증착된다. 일부 실시예에서, 반도체 채널을 형성하기 위해, 폴리실리콘층이 제2 실리콘 산화물층 위에 그리고 제3 개구부에 증착된다.
일부 실시예에서, 천연 산화물층은 열 산화에 의해 형성된다. 일부 실시예에서, 천연 산화물층이 습식 화학적 산화에 의해 형성된다. 천연 산화물층의 두께가 약 1 nm 내지 약 5 nm일 수 있다.
구체적인 실시예의 전술한 설명은, 다른 사람들이 본 개시의 일반적인 개념에서 벗어나지 않고 과도한 실험 없이, 다양한 적용을 위해 당 업계의 기술 내에서 지식을 적용함으로써, 이러한 특정 실시예를 즉시 수정하거나 및/또는 변경할 수 있다는 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 변경과 수정은 본 명세서에 제시된 교시와 안내에 기초하여 개시되는 실시예의 균등물의 의미와 범위 안에 있으려는 것이다. 본 명세서의 어법 또는 용어가 제한을 위한 것이 아니라 설명을 위한 것이므로, 본 명세서의 용어 또는 어법이 교시와 안내의 관점에서 당업자에 의해 해석되어야 한다는 것을 이해해야 한다.
앞에서는 지정된 기능들과 이러한 기능들의 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 본 개시의 실시예에 대해 설명하였다. 설명의 편의를 위해, 본 명세서에서는 이러한 기능적 빌딩 블록의 경계에 대해 임의로 정의하였다. 지정된 기능들과 이러한 기능들의 관계가 적절하게 수행되는 한 대체 경계를 정의할 수 있다.
발명의 내용과 초록 부분은, 발명자에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아니라 하나 이상의 실시예를 제시할 수 있고, 따라서 본 개시와 첨부된 청구 범위를 어떤 방식으로든 제한하려는 것이 아니다.
본 개시의 폭과 범위는 전술한 예시적인 실시예 중 어느 실시예에 의해 제한되어서는 안 되며, 다음의 청구 범위와 청구 범위의 등가물에 따라서만 정의되어야 한다.

Claims (26)

  1. 3차원(three-dimensional, 3D) 메모리 디바이스로서,
    기판;
    상기 기판 상에 복수의 인터리빙된 도체층과 유전체층을 포함하는 메모리 스택; 및
    상기 메모리 스택을 통해 수직으로 연장되는 메모리 스트링(memory string)
    을 포함하고,
    상기 메모리 스트링은,
    상기 메모리 스트링의 하부에 있는 반도체 플러그;
    상기 반도체 플러그 상의 보호 유전체층; 및
    상기 보호 유전체층 위에 그리고 상기 메모리 스트링의 측벽을 따라 형성되는 메모리 필름
    을 포함하는, 3차원(3D) 메모리 디바이스.
  2. 제1항에 있어서,
    상기 보호 유전체층은 상기 반도체 플러그의 천연 산화물층(native oxide layer)인, 3차원(3D) 메모리 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 반도체 플러그는 에피택셜 성장(epitaxially-grow)된 실리콘 플러그인, 3차원(3D) 메모리 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 보호 유전체층의 두께가 약 1 nm ~ 약 5 nm인, 3차원(3D) 메모리 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 보호 유전체층은 상기 메모리 스트링의 측벽을 따라 배치되지 않는, 3차원(3D) 메모리 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 보호 유전체층은 상기 메모리 스트링의 측벽과 접하는, 3차원(3D) 메모리 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 보호 유전체층은 개구부를 포함하는, 3차원(3D) 메모리 디바이스.
  8. 제7항에 있어서,
    상기 메모리 스트링은, 상기 메모리 스트링의 측벽을 따라 배치되는 반도체 채널로서 상기 개구부를 통해 연장되어 상기 반도체 플러그와 접촉하는 반도체 채널을 포함하는, 3차원(3D) 메모리 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 메모리 필름은 차단층, 저장층, 및 터널링층을 포함하는, 3차원(3D) 메모리 디바이스.
  10. 3차원(three-dimensional, 3D) 메모리 디바이스를 형성하기 위한 방법으로서,
    기판 상에, 제1 복수의 인터리빙된 희생층과 유전체층을 포함하는 제1 유전체 덱(dielectric deck)을 형성하는 단계;
    상기 제1 유전체 덱을 통해 수직으로 연장되는 제1 개구부를 형성하는 단계;
    상기 제1 개구부의 하부에 반도체 플러그를 형성하는 단계;
    상기 반도체 플러그 상에 보호 유전체층을 형성하는 단계;
    상기 제1 개구부 내의 상기 보호 유전체층 상에 희생층을 형성하는 단계;
    상기 제1 유전체 덱 상에, 제2 복수의 인터리빙된 희생층과 유전체층을 포함하는 제2 유전체 덱을 형성하는 단계;
    상기 제2 유전체 덱을 통해 수직으로 연장되는 제2 개구부를 형성하여 상기 제1 개구부 내의 희생층을 노출시키는 단계;
    상기 제1 개구부 내의 희생층을 제거하는 단계;
    상기 보호 유전체층 상에 그리고 상기 제1 개구부와 상기 제2 개구부의 측벽을 따라 메모리 필름을 형성하는 단계;
    상기 메모리 필름과 상기 보호 유전체층을 관통하는 제3 개구부를 상기 제1 개구부의 하부에 형성하는 단계; 및
    상기 반도체 플러그와 접촉하도록 상기 메모리 필름 위에 그리고 상기 제3 개구부에 반도체 채널을 형성하는 단계
    를 포함하는 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  11. 제10항에 있어서,
    상기 보호 유전체층을 형성하는 단계는,
    상기 반도체 플러그의 천연 산화물층(native oxide layer)을 형성하는 단계
    를 포함하는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  12. 제11항에 있어서,
    상기 천연 산화물층은 열 산화에 의해 형성되는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  13. 제11항에 있어서,
    상기 천연 산화물층은 습식 화학 산화(wet chemical oxidation)에 의해 형성되는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  14. 제10항 내지 제13항 중 어느 한 항에 있어서,
    상기 반도체 플러그를 형성하는 단계는,
    상기 기판으로부터 실리콘 플러그를 에피택셜 성장(epitaxially grow)시키는 단계
    를 포함하는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  15. 제10항 내지 제14항 중 어느 한 항에 있어서,
    상기 보호 유전체층의 두께가 약 1 nm ~ 약 5 nm인, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  16. 제10항 내지 제15항 중 어느 한 항에 있어서,
    상기 유전체층은 상기 제1 개구부의 측벽을 따라 형성되지 않는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  17. 제10항 내지 제16항 중 어느 한 항에 있어서,
    상기 보호 유전체층은 상기 반도체 플러그를 완전히 덮도록 형성되는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  18. 제10항 내지 제17항 중 어느 한 항에 있어서,
    상기 희생층을 제거하는 단계는,
    상기 보호 유전체층에 의해 중단될때까지 상기 희생층을 식각하는 단계
    를 포함하는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  19. 제10항 내지 제18항 중 어느 한 항에 있어서,
    상기 메모리 필름을 형성하는 단계는,
    상기 제1 개구부와 상기 제2 개구부의 측벽에 제1 실리콘 산화물층, 실리콘 질화물층, 및 제2 실리콘 산화물층을 순차적으로 증착하는 단계
    를 포함하고;
    상기 반도체 채널을 형성하는 단계는,
    상기 제2 실리콘 산화물층 위에 그리고 상기 제3 개구부에 폴리실리콘층을 증착하는 단계
    를 포함하는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  20. 3차원(three-dimensional, 3D) 메모리 디바이스를 형성하기 위한 방법으로서,
    기판 상에, 제1 복수의 인터리빙된 희생층과 유전체층을 포함하는 제1 유전체 덱(dielectric deck)을 형성하는 단계;
    상기 제1 유전체 덱을 통해 수직으로 연장되는 제1 개구부를 형성하는 단계;
    상기 제1 개구부의 하부에 있는 상기 기판으로부터 반도체 플러그를 에피택셜 성장(epitaxially grow)시키는 단계;
    상기 반도체 플러그의 상부를 산화시켜 천연 산화물층(native oxide layer)을 형성하는 단계;
    상기 제1 개구부 내의 상기 천연 산화물층 상에 희생층을 형성하는 단계;
    상기 제1 유전체 덱 상에, 제2 복수의 인터리빙된 희생층과 유전체층을 포함하는 제2 유전체 덱을 형성하는 단계;
    상기 제2 유전체 덱을 통해 수직으로 연장되는 제2 개구부를 형성하여 상기 제1 개구부 내의 희생층을 노출시키는 단계; 및
    상기 천연 산화물층에 의해 중단될 때까지 상기 희생층을 식각하는 단계
    를 포함하는 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  21. 제20항에 있어서,
    상기 희생층을 식각하는 단계 이후에, 상기 천연 산화물층 상에 그리고 상기 제1 개구부와 상기 제2 개구부의 측벽을 따라 메모리 필름을 형성하는 단계
    를 더 포함하는 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  22. 제21항에 있어서,
    상기 제1 개구부의 하부에 있는 상기 메모리 필름과 상기 천연 산화물층을 통해 제3 개구부를 형성하는 단계; 및
    상기 반도체 플러그와 접촉하도록 상기 메모리 필름 위에 그리고 상기 제3 개구부에 반도체 채널을 형성하는 단계
    를 더 포함하는 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  23. 제22항에 있어서,
    상기 메모리 필름을 형성하는 단계는,
    상기 제1 개구부와 상기 제2 개구부의 측벽에 제1 실리콘 산화물층, 실리콘 질화물층, 및 제2 실리콘 산화물층을 순차적으로 증착하는 단계
    를 포함하고,
    상기 반도체 채널을 형성하는 단계는,
    상기 제2 실리콘 산화물층 위에 그리고 상기 제3 개구부에 폴리실리콘 층을 증착하는 단계
    를 포함하는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  24. 제20항 내지 제23항 중 어느 한 항에 있어서,
    상기 천연 산화물층은 열 산화에 의해 형성되는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  25. 제20항 내지 제23항 중 어느 한 항에 있어서,
    상기 천연 산화물층은 습식 화학 산화(wet chemical oxidation)에 의해 형성되는, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  26. 제20항 내지 제25항 중 어느 한 항에 있어서,
    상기 천연 산화물층의 두께가 약 1 nm ~ 약 5 nm인, 3차원(3D) 메모리 디바이스를 형성하기 위한 방법.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020177048A1 (en) 2019-03-04 2020-09-10 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
CN110062958B (zh) 2019-03-04 2020-05-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
JP7353374B2 (ja) * 2019-03-18 2023-09-29 長江存儲科技有限責任公司 三次元メモリデバイスにおける高κ誘電体層およびこれを形成するための方法
WO2020198944A1 (en) 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
CN110114879B (zh) * 2019-03-29 2021-01-26 长江存储科技有限责任公司 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法
WO2020206681A1 (en) * 2019-04-12 2020-10-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with deposited semiconductor plugs and methods for forming the same
CN110137178B (zh) * 2019-04-19 2022-04-01 长江存储科技有限责任公司 3d存储器件及其制造方法
CN110914990A (zh) 2019-06-17 2020-03-24 长江存储科技有限责任公司 具有在栅极线缝隙中的支撑结构的三维存储器件和用于形成其的方法
KR102668616B1 (ko) 2019-06-17 2024-05-24 양쯔 메모리 테크놀로지스 씨오., 엘티디. 게이트 라인 슬릿이 없는 3차원 메모리 디바이스 및 그 형성 방법
CN111402942B (zh) * 2019-08-08 2021-03-19 长江存储科技有限责任公司 非易失性存储器及其制造方法
WO2021056520A1 (en) * 2019-09-29 2021-04-01 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device having epitaxially-grown semiconductor channel and method for forming the same
CN111162086A (zh) * 2020-01-03 2020-05-15 长江存储科技有限责任公司 三维存储器及其制备方法
CN113594173B (zh) 2020-01-21 2023-12-12 长江存储科技有限责任公司 具有增大的接头临界尺寸的三维存储器器件及其形成方法
CN111328428B (zh) 2020-02-10 2021-05-25 长江存储科技有限责任公司 在三维存储器件中具有抗蚀刻层的半导体插塞
CN111357110A (zh) * 2020-02-17 2020-06-30 长江存储科技有限责任公司 用于在三维存储器件中形成沟道结构的方法
CN111403408B (zh) * 2020-03-23 2023-06-30 长江存储科技有限责任公司 一种半导体器件制作方法和用该方法制成的半导体器件
US11264275B2 (en) 2020-05-12 2022-03-01 Micron Technology, Inc. Integrated assemblies and methods of forming integrated assemblies
CN111801798B (zh) 2020-05-27 2021-04-16 长江存储科技有限责任公司 三维存储器件
WO2021237492A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
WO2021237491A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices
KR20210149031A (ko) 2020-05-27 2021-12-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3d 메모리 디바이스
WO2021237489A1 (en) 2020-05-27 2021-12-02 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
CN111755453B (zh) * 2020-05-29 2021-06-04 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111785733A (zh) * 2020-07-03 2020-10-16 长江存储科技有限责任公司 3d nand存储器的形成方法
TWI793434B (zh) * 2020-07-07 2023-02-21 大陸商長江存儲科技有限責任公司 用於形成三維記憶體元件的方法
CN116782660A (zh) * 2021-06-21 2023-09-19 长江存储科技有限责任公司 具有划分的漏极选择栅极线的三维存储器器件及其形成方法
US20240074145A1 (en) * 2022-08-26 2024-02-29 Nanya Technology Corporation Semiconductor device having bonding structure and method of manufacturing the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013389B2 (en) * 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
US8173987B2 (en) 2009-04-27 2012-05-08 Macronix International Co., Ltd. Integrated circuit 3D phase change memory array and manufacturing method
TWI442551B (zh) 2010-03-04 2014-06-21 Macronix Int Co Ltd 記憶體元件及其製造方法
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR102044275B1 (ko) 2013-07-31 2019-11-14 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US9230984B1 (en) * 2014-09-30 2016-01-05 Sandisk Technologies Inc Three dimensional memory device having comb-shaped source electrode and methods of making thereof
US9613975B2 (en) * 2015-03-31 2017-04-04 Sandisk Technologies Llc Bridge line structure for bit line connection in a three-dimensional semiconductor device
US9853043B2 (en) 2015-08-25 2017-12-26 Sandisk Technologies Llc Method of making a multilevel memory stack structure using a cavity containing a sacrificial fill material
US9728551B1 (en) * 2016-02-04 2017-08-08 Sandisk Technologies Llc Multi-tier replacement memory stack structure integration scheme
US10115732B2 (en) * 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
US10242994B2 (en) * 2016-03-16 2019-03-26 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
US9818760B1 (en) * 2017-03-20 2017-11-14 Macronix International Co., Ltd. Memory structure, method of operating the same, and method of manufacturing the same
US10608012B2 (en) * 2017-08-29 2020-03-31 Micron Technology, Inc. Memory devices including memory cells and related methods
CN109887913B (zh) * 2017-11-09 2021-02-23 长江存储科技有限责任公司 一种nand串结构及其制备方法

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