CN113345912A - 在三维存储器件中由保护性电介质层保护的半导体插塞及其形成方法 - Google Patents

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Abstract

公开了具有由电介质层保护的半导体插塞的3D存储器件及其形成方法的实施例。在示例中，3D存储器件包括衬底、在衬底上的包括多个交错的导体层和电介质层的存储堆叠层、以及垂直延伸穿过存储堆叠层的存储器串。存储器串包括位于存储器串的下部的半导体插塞、半导体插塞上的保护性电介质层、以及在保护性电介质层之上并沿着存储器串的侧壁的存储膜。

Description

在三维存储器件中由保护性电介质层保护的半导体插塞及其 形成方法
本申请是于2018年10月31号提交的、申请号为201880001825.1的、名为“在三维存储器件中由保护性电介质层保护的半导体插塞及其形成方法”的专利申请的分案申请。
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储阵列和用于控制进出存储阵列的信号的外围器件。
发明内容
本文公开了具有由保护性电介质层保护的半导体插塞的3D存储器件及其形成方法的实施例。
在一个示例中，3D存储器件包括衬底、在衬底上的包括多个交错的导体层和电介质层的存储堆叠层、以及垂直延伸穿过存储堆叠层的存储器串。存储器串包括位于存储器串的下部的半导体插塞、半导体插塞上的保护性电介质层、以及位于保护性电介质层上方并沿着存储器串的侧壁的存储膜。
在另一个示例中，公开了一种用于形成3D存储器件的方法。包括第一多个交错的牺牲层和电介质层的第一电介质堆栈形成在衬底上。形成垂直延伸穿过第一电介质堆栈的第一开口。半导体插塞形成在第一开口的下部。在半导体插塞上形成保护性电介质层。在第一开口中在保护性电介质层上形成牺牲层。在第一电介质堆栈上形成包括第二多个交错的牺牲层和电介质层的第二电介质堆栈。形成垂直延伸穿过第二电介质堆栈的第二开口，以暴露第一开口中的牺牲层。去除第一开口中的牺牲层。在保护性电介质层上并沿着第一和第二开口的侧壁形成存储膜。穿过在第一开口的下部的存储膜和保护性电介质层形成第三开口。在存储膜之上和第三开口中形成半导体沟道以接触半导体插塞。
在又一个示例中，公开了一种用于形成3D存储器件的方法。包括第一多个交错的牺牲层和电介质层的第一电介质堆栈形成在衬底上。形成垂直延伸穿过第一电介质堆栈的第一开口。在第一开口的下部从衬底外延生长半导体插塞。半导体插塞的顶部被氧化以形成自然氧化层。在第一开口中在自然氧化层上形成牺牲层。在第一电介质堆栈上形成包括第二多个交错的牺牲层和电介质层的第二电介质堆栈。形成垂直延伸穿过第二电介质堆栈的第二开口，以暴露第一开口中的牺牲层。蚀刻牺牲层直到被自然氧化层停止。
附图说明
并入本文中并且构成说明书的部分的附图示出了本公开的实施例，并且与说明书一起进一步用来对本公开的原理进行解释，并且使相关领域技术人员能够实施和使用本公开。
图1示出了示例性3D存储器件的横截面。
图2示出了根据本公开的一些实施例的具有由保护性电介质层保护的半导体插塞的示例性3D存储器件的横截面。
图3A-3J示出了根据本公开的一些实施例的用于形成具有由保护性电介质层保护的半导体插塞的3D存储器件的示例性制造工艺。
图4A-4B示出了根据本公开的一些实施例的用于形成具有由保护性电介质层保护的半导体插塞的3D存储器件的示例性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于示例性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这样的短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语可以被理解为传达单数使用或传达复数使用。另外，术语“基于”可以被理解为不一定旨在传达一组排他性的因素，而是可以替代地，至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解，本公开中的“在…上”、“在…之上”和“在…上方”的含义应当以最宽方式被解读，以使得“在…上”不仅表示“直接在”某物“上”而且还包括在某物“上”且其间有居间特征或层的含义，并且“在…之上”或“在…上方”不仅表示“在”某物“之上”或“上方”的含义，而且还可以包括其“在”某物“之上”或“上方”且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。空间相关术语旨在涵盖除了在附图所描绘的取向之外的在设备使用或操作中的不同取向。设备可以以另外的方式被定向(旋转90度或在其它取向)，并且本文中使用的空间相关描述词可以类似地被相应解释。
如本文中使用的，术语“衬底”是指向其上增加后续材料的材料。可以对衬底自身进行图案化。增加在衬底的顶部上的材料可以被图案化或可以保持不被图案化。此外，衬底可以包括宽范围的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由诸如玻璃、塑料或蓝宝石晶圆的非导电材料制成。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。衬底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或通孔触点)和一个或多个电介质层。
如本文使用的，术语“标称/标称地”是指在生产或过程的设计阶段期间设置的针对部件或过程操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可能是由于制造过程或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文所使用的，术语“3D存储器件”指的是在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)使得存储器串相对于衬底在垂直方向上延伸的半导体器件。如本文所使用的，术语“垂直/垂直地”意味着标称上正交于衬底的横向表面。
在一些3D存储器件中，例如3D NAND存储器件，半导体插塞通常形成在NAND存储器串的一端。半导体插塞当与围绕它形成的栅极导体层结合时，用作晶体管的沟道。在制造例如具有96级或更多级的先进技术的3DNAND存储器件时，通常使用双堆栈架构，这需要去除填充在半导体插塞之上在下堆栈中的下沟道孔的牺牲层(例如，多晶硅)。
例如，图1示出了在制造阶段的示例性3D存储器件100的横截面，该制造阶段用于形成垂直延伸穿过双堆栈电介质堆叠层104(包括下电介质堆栈104A和上电介质堆栈104B)的NAND存储器串。下电介质堆栈104A和上电介质堆栈104B中的每一个可包括多个对，每个对包括形成在衬底102之上的电介质层106和牺牲层108(在本文中称为“电介质层对”)。一旦所有制造工艺完成之后，通过用导体层替换每个牺牲层108的栅极替换工艺来用存储堆叠层代替电介质堆叠层104。上沟道孔110和下沟道孔(在图1中填充有牺牲层114)可以分别穿过上电介质堆栈104B和下电介质堆栈104A而形成，其中可以形成NAND存储器串。如图1所示，3D存储器件100可以包括位于下沟道孔的下端的半导体插塞112。在一些实施例中，半导体插塞112延伸到衬底102的部分中，即，在衬底102的顶表面以下。
可以形成牺牲层114以穿过下电介质堆栈104A部分或完全填充下沟道孔。换句话说，牺牲层114可以形成在下沟道孔中在半导体插塞112之上。当在后面的工艺中蚀刻牺牲层114时，需要保护下面的半导体插塞112免受化学蚀刻剂引起的损坏，这通常通过使用原子层沉积(ALD)工艺沿着下沟道孔的侧壁和底表面沉积的衬里氧化层116来完成。
在3D存储器件100的制造工艺期间，还需要在去除牺牲层之后去除衬里氧化层116，然而，这会导致各种工艺问题。例如，衬里氧化层116的蚀刻可能扩大沟道孔，特别是上沟道孔110的临界尺寸。而且，衬里氧化层116的蚀刻对于在下电介质堆栈104A中的电介质层106(例如，由氧化硅制成)凹陷控制具有高风险性。此外，用于形成衬里氧化层116的相对昂贵的ALD工艺和用于去除衬里氧化层116的额外蚀刻工艺会增加工艺成本。
根据本公开的各种实施例提供了一种成本有效的结构和方法，其用于通过形成保护性电介质层来保护3D存储器件的半导体插塞免受牺牲层的蚀刻。在一些实施例中，半导体插塞的自然氧化层代替ALD衬里氧化层用于保护下面的半导体插塞。与ALD工艺相比，用于形成自然氧化层的工艺(例如热氧化或湿化学氧化)较便宜。此外，由于在制造工艺期间不需要去除自然氧化层，因此该工艺变得更具成本效益，并且可以解决扩大沟道孔的临界尺寸和难以控制氧化物凹陷的问题。
图2示出了根据本公开的一些实施例的具有由保护性电介质层214保护的半导体插塞212的示例性3D存储器件200的横截面。3D存储器件200可包括衬底202，其可包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)，绝缘体上硅(SOI)、绝缘体上的锗(GOI)、或任何其他合适的材料。在一些实施例中，衬底202是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任何组合而变薄。注意，x和y轴包括在图2中以进一步示出3D存储器件200中的组件的空间关系。3D存储器件200的衬底202包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，一个组件(例如，层或器件)是否在3D存储器件(例如，3D存储器件200)的另一组件(例如，层或器件)“上”、“之上”或“之下”是在衬底在y方向上位于3D存储器件的最低部平面中时、相对于3D存储器件的衬底(例如，衬底202)在y方向(即，垂直方向)上所确定的。在整个本公开中均采用用于描述空间关系的相同概念。
3D存储器件200可以是单片3D存储器件的一部分。术语“单片”意指3D存储器件的组件(例如，外围器件和存储阵列器件)形成在单个衬底上。对于单片3D存储器件，由于外围器件处理和存储阵列器件处理的回旋，制造遇到额外的限制。例如，存储阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在同一衬底上的外围器件相关联的热预算的约束。
可替换地，3D存储器件200可以是非单片3D存储器件的部分，其中组件(例如，外围器件和存储阵列器件)可以在不同的衬底上单独形成，然后例如以面对面的方式键合。在一些实施例中，存储阵列器件衬底(例如，衬底202)保持为键合的非单片3D存储器件的衬底，并且外围器件(例如，包括用于促进3D存储器件200的操作的任何合适的数字、模拟和/或混合信号外围电路，例如页面缓冲器、解码器和锁存器；未示出)被翻转并向下朝向存储阵列器件(例如，NAND存储器串)以用于混合键合。应当理解，在一些实施例中，存储阵列器件衬底(例如，衬底202)被翻转并向下朝向外围器件(未示出)以用于混合键合，使得在键合的非单片3D存储器件中，存储阵列器件位于外围器件之上。存储阵列器件衬底(例如，衬底202)可以是减薄的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后段工序(BEOL)互连可以形成在减薄的存储阵列器件衬底的背面上。
在一些实施例中，3D存储器件200是NAND闪存器件，其中存储单元以在衬底202之上垂直延伸的NAND存储器串210的阵列的形式提供。存储阵列器件可包括延伸穿过多个对的NAND存储器串210，其中，每对包括导体层206和电介质层208(本文中称为“导体/电介质层对”)。堆叠的导体/电介质层对在本文中也称为“存储堆叠层”204。在一些实施例中，在衬底202和存储堆叠层204之间形成绝缘层203，例如氧化硅层。存储堆叠层204中的导体/电介质层对的数量(例如，32、64、96或128)确定3D存储器件200中的存储单元的数量。存储堆叠层204可包括多个交错的导体层206和电介质层208。存储堆叠层204中的导体层206和电介质层208可以在垂直方向上交替。导体层206可包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层208可包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，存储堆叠层204具有双堆栈架构，其包括下存储堆栈204A和在下存储堆栈204A上的上存储堆栈204B。下存储堆栈204A和上存储堆栈204B中的每一个中的导体/电介质层对的数量可以相同或不同。
如图2所示，NAND存储器串210可包括垂直延伸穿过存储堆叠层204的沟道结构211。沟道结构211可包括填充有半导体材料(例如，作为半导体沟道224)和电介质材料(例如，作为存储膜216)的沟道孔。在一些实施例中，半导体沟道224包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜216是复合层，包括隧穿层222、存储层220(也称为“电荷捕获层”)和阻挡层218。沟道结构211的剩余空间可以是部分或者完全填充有填充层226，该填充层226包括电介质材料，例如氧化硅。沟道结构211可以具有圆柱形状(例如，柱形)。根据一些实施例，填充层226、半导体沟道224、隧穿层222、存储层220和阻挡层218按此顺序从柱的中心朝向外表面径向布置。隧穿层222可包括氧化硅、氮氧化硅或其任何组合。存储层220可包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层218可包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储膜216可包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
在一些实施例中，存储堆叠层204中的导体层206(每个是字线的一部分)用作NAND存储器串210中的存储单元的栅极导体。导体层206可包括多个NAND存储单元的多个控制栅极，并且可以作为在存储堆叠层204的边缘处(例如，在存储堆叠层204的阶梯结构中)结束的字线横向延伸。在一些实施例中，NAND存储器串210中的存储单元晶体管包括由W制成的栅极导体(即，导体层206的邻接沟道结构211的部分)、包括钛/氮化钛(Ti/TiN)或钽/氮化钽(Ta/TaN)的粘附层(未示出)、由高k电介质材料制成的栅极电介质层(未示出)、以及包括多晶硅的沟道结构211。
在一些实施例中，NAND存储器串210还包括位于NAND存储器串210的下部(例如，在下端)的半导体插塞212。如本文所使用的，在衬底202位于3D存储器件200的最低部平面时，组件(例如，NAND存储器串210)的“上端”是在y方向上远离衬底202的端部，并且组件(例如，NAND存储器串210)的“下端”是在y方向上更靠近衬底202的端部。半导体插塞212可以包括半导体材料，例如硅，其在任何合适的方向上从衬底202外延生长。应当理解，在一些实施例中，半导体插塞212包括单晶硅，与衬底202的材料相同。换句话说，半导体插塞212可以包括与衬底202的材料相同的外延生长的半导体层。半导体插塞212可以用作由NAND存储器串210的源极选择栅控制的沟道。
在一些实施例中，NAND存储器串210还包括位于NAND存储器串210的上部(例如，在上端)的沟道插塞230。沟道插塞230可以与半导体沟道224的上端接触。沟道插塞230可包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，沟道插塞230包括填充有Ti/TiN或Ta/TaN作为粘附层并且钨作为导体的开口。通过在3D存储器件200的制造期间覆盖沟道结构211的上端，沟道插塞230可以用作蚀刻停止层以防止蚀刻填充在沟道结构211中的电介质，例如氧化硅和氮化硅。在一些实施例中，沟道插塞230还用作NAND存储器串210的漏极。
与半导体插塞112由形成在半导体插塞112上以及沿着NAND存储器串(例如，下沟道孔)的侧壁的衬里氧化层116所保护的图1不同，如图2所示，根据一些实施例，半导体插塞212由形成在半导体插塞212上但不沿着NAND存储器串210的侧壁的保护性电介质层214保护。在一些实施例中，代替使用相对昂贵的ALD工艺来实现在沟道孔的侧壁和底表面上具有良好覆盖的共形薄膜(例如，作为衬里氧化层116)，可以使用任何合适的非ALD工艺来形成保护性电介质层214，该非ALD工艺包括但不限于物理气相沉积(PVD)、化学气相沉积(CVD)、电镀、化学镀或其任何组合，其与ALD工艺相比更便宜。此外，保护性电介质层214可保留在3D存储器件200的最终产品中，与从最终产品中去除(例如衬里氧化层116)相反。即，在一些实施例中，用于3D存储器件200的制造工艺在去除填充NAND存储器串210的沟道孔的牺牲层之后，不包括用于去除保护性电介质层214的蚀刻步骤。结果，可以避免由如上所述的用于制造3D存储器件100的衬里氧化层116的去除所引起的各种问题。
如图2所示，根据一些实施例，沿NAND存储器串210的侧壁未形成保护性电介质层214。保护性电介质层214可以基本上覆盖半导体插塞212的整个顶表面，例如，仅留下用于形成半导体触点228的开口，以用于将沟道结构211的半导体沟道224电连接到半导体插塞212。即，保护性电介质层214可以垂直设置在NAND存储器串210中的沟道结构211和半导体插塞212之间。因此，存储膜216(及其中的隧穿层222、存储层220和阻挡层218)可以设置在保护性电介质层214之上并沿着NAND存储器串210的侧壁。在一些实施例中，半导体沟道224延伸穿过保护性电介质层214中的开口以接触下面的半导体插塞212。半导体沟道224和半导体触点228可包括相同的半导体材料，例如多晶硅。在一些实施例中，半导体沟道224和半导体触点228均包括多晶硅，并且半导体插塞212包括单晶硅。除了半导体触点228的区域之外，保护性电介质层214可以形成在半导体插塞212的整个顶表面上并且邻接NAND存储器串210的侧壁以保护下面的半导体插塞212和衬底202免受例如由牺牲去除工艺中使用的化学蚀刻剂造成的损坏。
保护性电介质层214的厚度可以在约1nm和约5nm之间，例如在1nm和5nm之间(例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由下端通过任何这些值限定的任何范围、或处于由这些值中的任何两个定义的任何范围)。在一些实施例中，保护性电介质层214的厚度为约3nm，例如3nm。电介质层214的厚度可以通过平衡两个因素来确定：(1)在后面的制造工艺中是否足够厚以保护下面的半导体插塞212和衬底202；以及(2)在为了半导体触点228来蚀刻开口时是否太厚而不能引入过量的蚀刻负载。在一些实施例中，保护性电介质层214是包括垂直堆叠的多个电介质层的复合层，其组合厚度在上述范围内。
保护性电介质层214可包括电介质材料，例如氧化硅、氮化硅、氮氧化硅、高k电介质或其任何组合。在一些实施例中，保护性电介质层214是半导体插塞212的自然氧化层。换句话说，半导体插塞212的顶部可以被氧化以形成自然氧化层作为保护性电介质层214，以用于保护下面的半导体插塞212的剩余部分。如下面详细描述的，自然氧化层可以以任何合适的方式形成，例如通过热氧化或湿化学氧化(例如，使用含有臭氧的化学品)。当半导体插塞212包括硅时，自然氧化层可以是氧化硅层。应当理解，在一些实施例中，保护性电介质层214不是半导体插塞212的自然氧化层，而是沉积在半导体插塞212的顶表面上。例如，半导体插塞212包括硅，并且保护性电介质层214可包括除氧化硅之外的任何电介质材料。
图3A-3J示出了根据本公开的一些实施例的用于形成具有由保护性电介质层保护的半导体插塞的3D存储器件的示例性制造工艺。图4A-4B示出了根据本公开的一些实施例的用于形成具有由保护性电介质层保护的半导体插塞的3D存储器件的示例性方法400的流程图。图3A-3J和4A-4B中示出的3D存储器件的示例包括图2中示出的3D存储器件200。将一起描述图3A-3J和4A-4B。应当理解，方法400中示出的操作不是穷举的，并且可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图4A-4B中所示不同的顺序执行。
参照图4A，方法400开始于操作402，其中在衬底上形成第一电介质堆栈。衬底可以是硅衬底。第一电介质堆栈可包括第一多个交错的牺牲层和电介质层。参照图3A，在硅衬底302上形成包括多对第一电介质层306和第二电介质层(称为“牺牲层”)308(在本文统称为“电介质层对”)的下电介质堆栈304A。在一些实施例中，通过在形成下电介质堆栈304A之前在硅衬底302上沉积电介质材料(例如氧化硅或热氧化)，在下电介质堆栈304A和硅衬底302之间形成绝缘层303。根据一些实施例，下电介质堆栈304A包括交错的牺牲层308和电介质层306。可替换地，可以在硅衬底302上沉积电介质层306和牺牲层308，以形成下电介质堆栈304A。在一些实施例中，每个电介质层306包括氧化硅层，并且每个牺牲层308包括氮化硅层。下电介质堆栈304A可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。
方法400前进到操作404，如图4A所示，其中形成垂直延伸穿过第一电介质堆栈的第一开口。如图3A所示，下沟道孔310是形成为垂直延伸穿过下电介质堆栈304A的开口。在一些实施例中，穿过下电介质堆栈304A形成多个开口，使得每个开口成为在后面的工艺中用于生长单个NAND存储器串的位置。在一些实施例中，用于形成下沟道孔310的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深度离子反应蚀刻(DRIE)。在一些实施例中，下沟道孔310进一步延伸穿过硅衬底302的顶部。穿过下电介质堆栈304A的蚀刻工艺可以不停止在硅衬底302的顶表面处并且可以继续蚀刻硅衬底302的部分。在一些实施例中，在蚀刻穿过下电介质堆栈304A之后，使用单独的蚀刻工艺来蚀刻硅衬底302的部分。
方法400前进到操作406，如图4A所示，其中半导体插塞形成在第一开口的下部。半导体插塞可以在第一开口的下部从衬底外延生长。在一些实施例中，半导体插塞是外延生长的硅插塞。如图3A所示，可以通过用以任何合适的方向(例如，从底表面和/或侧表面)从硅衬底302外延生长的单晶硅填充下沟道孔310的下部来形成硅插塞312。用于外延生长硅插塞312的制造工艺可包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任何组合。
方法400前进到操作408，如图4A所示，其中在半导体插塞上形成保护性电介质层以保护半导体插塞。可以氧化半导体插塞的顶部以形成自然氧化层作为保护性电介质层。可以通过热氧化或湿化学氧化形成自然氧化层。在一些实施例中，保护性电介质层的厚度在1nm和5nm之间。根据一些实施例，保护性电介质层不沿第一开口的侧壁形成。在一些实施例中，形成保护性电介质层以完全覆盖半导体插塞。
如图3B所示，保护性电介质层314形成在硅插塞312上以完全覆盖硅插塞312。在一些实施例中，保护性电介质层314不沿着下沟道孔310的侧壁形成。保护性电介质层314的厚度可以在约1nm和约5nm，例如在1nm和5nm之间(例如，1nm、1.5nm、2nm、2.5nm、3nm、3.5nm、4nm、4.5nm、5nm、由下端通过任何这些值限定的任何范围、或处于由这些值中的任何两个定义的任何范围)。在一些实施例中，保护性电介质层314的厚度为约3nm，例如3nm。
保护性电介质层314可以是通过氧化硅插塞312的顶部而形成的硅插塞312的自然氧化层，其厚度在上述范围内。在一些实施例中，硅插塞312的顶部通过热氧化工艺被氧化。使用分子氧作为氧化剂的干氧化或使用水蒸气作为氧化剂的湿氧化可以用于在例如约700℃和约1200℃之间的温度下形成自然氧化层。由于热氧化物包含从硅插塞312消耗的硅和从环境供应的氧，自然氧化层可以向下生长到硅插塞312中并且从硅插塞312向上生长，从而导致部分自然氧化层厚度位于硅插塞312的原始顶表面以下以及部分自然氧化层厚度在其之上。所得到的自然氧化层的厚度可以通过热氧化温度和/或时间来控制。
在一些实施例中，硅插塞312的顶部通过湿化学氧化工艺氧化。包括臭氧的湿化学品可用于氧化硅插塞312的部分以形成自然氧化层。在一些实施例中，湿化学品是氢氟酸和臭氧(例如FOM)的混合物。例如，氢氟酸在超纯水中的浓度为49％。所得到的自然氧化层的厚度可以通过湿化学成分、温度和/或时间来控制。
应理解，在一些实施例中，通过使用一个或多个薄膜沉积工艺(例如PVD、CVD、电镀、化学镀、或其任何组合)(其与ALD工艺相比更便宜)在硅插塞312上沉积一层或多层电介质材料来形成保护性电介质层314。在一些实施例中，用于形成保护性电介质层314的沉积工艺是朝向下沟道孔310的底部高度定向的(例如，使用磁场引导)，以避免沉积在下沟道孔310的侧壁上。在一些实施例中，保护性电介质层314使用定向ALD工艺沉积以覆盖硅插塞312的顶表面，但不覆盖下沟道孔310的侧壁。
方法400前进到操作410，如图4A所示，其中在第一开口中在保护性电介质层上形成牺牲层。如图3C所示，使用一个或多个薄膜沉积工艺(例如PVD、CVD、ALD、电镀、化学镀或其任何组合)沉积牺牲层316，以部分或完全填充下沟道孔310(如图3B所示)。牺牲层316可包括将在后续工艺中去除的任何合适的材料，例如多晶硅。根据一些实施例，为了避免与牺牲层316一起去除保护性电介质层314，牺牲层316和保护性电介质层314包括不同的材料。
方法400前进到操作412，如图4A所示，其中第二电介质堆栈形成在第一电介质堆栈上。类似于第一电介质堆栈，第二电介质堆栈可包括第二多个交错的牺牲层和电介质层。参照图3D，包括多个电介质层对的上电介质堆栈304B形成在下电介质堆栈304A上。上电介质堆栈304B可以通过一种或多种薄膜沉积工艺形成，该薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。
方法400前进到操作414，如图4A所示，其中形成垂直延伸穿过第二电介质堆栈的第二开口以暴露牺牲层。如图3E所示，上沟道孔318是形成为垂直延伸穿过上电介质堆栈304B以暴露牺牲层316的另一开口。上沟道孔318可与下沟道孔310对准(如图3F所示)，以暴露牺牲层316的至少一部分。在去除牺牲层316之后，可以连接上沟道孔318和下沟道孔310。在一些实施例中，用于形成上沟道孔318的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。在一些实施例中，上沟道孔318延伸到牺牲层316的部分中。穿过上电介质堆栈304B的蚀刻工艺可以不停止在牺牲层316的顶表面处并且继续蚀刻牺牲层316的一部分。在一些实施例中，在蚀刻上电介质堆栈304B之后，使用单独的蚀刻工艺来蚀刻牺牲层316的一部分。
方法400前进到操作416，如图4B中所示，其中去除牺牲层。在一些实施例中，蚀刻牺牲层直到被保护性电介质层停止。如图3F所示，通过湿法蚀刻和/或干法蚀刻在下电介质堆栈304A中去除牺牲层316(图3E中所示)，直到被保护性电介质层314停止。在一些实施例中，牺牲层316包括多晶硅，保护性电介质层314包括氧化硅(例如，硅插塞312的自然氧化层)，并且通过四甲基氢氧化铵(TMAH)蚀刻剂蚀刻牺牲层316，该蚀刻剂可以被保护性电介质层314的氧化硅停止。具有如上所述的足够厚度的保护性电介质层314可以用作蚀刻停止层，以防止由牺牲层316的蚀刻引起的对下面的硅插塞312和硅衬底302的损坏。在去除牺牲层316之后，下沟道孔310再次打开并与上沟道孔318连接，如图3F所示。
方法400前进到操作418，如图4B所示，其中存储膜形成在保护性电介质层上并沿着第一和第二开口的侧壁。在一些实施例中，首先在保护性电介质层上并沿着第一和第二开口的侧壁形成存储膜，并且在存储膜之上形成沟道牺牲层。在一些实施例中，将第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层按此顺序相继沉积在第一和第二开口的侧壁上，以形成存储膜和沟道牺牲层。
如图3G所示，存储膜320(包括阻挡层322、存储层324和隧穿层326)和沟道牺牲层328形成在保护性电介质层314上并沿着下沟道孔310和上沟道孔318的侧壁。在一些实施例中，首先沿着下沟道孔310和上沟道孔318的侧壁并且在保护性电介质层314上沉积存储膜320，并且然后在存储膜320之上沉积沟道牺牲层328。阻挡层322、存储层324以及隧穿层326可以使用一个或多个薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)按此顺序相继沉积，以形成存储膜320。沟道牺牲层328可以然后通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任何组合)在隧穿层326上沉积多晶硅或任何其他合适的牺牲材料来形成。如图3G所示，存储膜320和沟道牺牲层328可以覆盖底表面(在保护性电介质层314上)和下沟道孔310与上沟道孔318的侧壁。在一些实施例中，氧化硅层、氮化硅层、氧化硅层和多晶硅层(“SONO”结构)相继沉积以形成存储膜320和沟道牺牲层328。不同于使用ALD衬里氧化层(其在形成存储膜和半导体沟道之前去除)作为半导体插塞的保护层的一些3D存储器件，硅插塞312的保护性电介质层314保留在所有后续制造工艺和所得到的3D存储器件中。
方法400前进到操作420，如图4B所示，其中在第一开口的下部形成穿过存储膜和保护性电介质层的第三开口。如图3H所示，使用多个湿法蚀刻和/或干法蚀刻工艺，穿过沟道牺牲层328、存储膜320和保护性电介质层314到硅插塞312来形成触点开口330。在一些实施例中，当形成s沟道牺牲层328和存储膜320的“SONO”结构时，使用称为“SONO穿孔”的工艺来蚀刻穿过在下沟道孔310的底表面处的沟道牺牲层328和存储膜320，接着进行另一蚀刻工艺以蚀刻穿过保护性电介质层314以到达硅插塞312。
方法400前进到操作422，如图4B所示，其中半导体沟道形成在存储膜之上和第三开口中以接触半导体插塞。在一些实施例中，为了形成半导体沟道，在第二氧化硅层之上和在第三开口中沉积多晶硅层。在一些实施例中，在形成半导体沟道之后形成填充层以填充第一和第二开口。如图3I中所示，通过湿法蚀刻和/或干法蚀刻去除沟道牺牲层328(图3H中所示)，并且也使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任何组合)，在存储膜320的隧穿层326之上和在触点开口330中形成半导体沟道332(如图3H所示)，以接触硅插塞312。在一些实施例中，半导体沟道332包括多晶硅。半导体沟道332可以完全或部分地填充触点开口330，只要它可以接触硅插塞312。例如，半导体沟道332可以沉积在触点开口330的侧壁上而不完全填充触点开口330。如图3I所示，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任何组合)将填充层334(例如氧化硅层)形成在下沟道孔310和上沟道孔318中(如图3H所示)，以完全或部分地填充下沟道孔310和上沟道孔318的剩余空间。
如图3J所示，沟道插塞336形成在上沟道孔318的上部(如图3H所示)。在一些实施例中，通过CMP、湿法蚀刻和/或干法蚀刻去除并平坦化位于上电介质堆栈304B的顶表面上(图3I中所示)的存储膜320、半导体沟道332和填充层334的部分。然后，通过湿法蚀刻和/或干法蚀刻在上沟道孔318的上部(如图3I所示)的存储膜320、半导体沟道332和填充层334中的部分，可以在上沟道孔318的上部形成凹陷。然后可以通过一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任何组合)将导电材料(例如金属)沉积到凹陷中来形成沟道插塞336。由此形成NAND存储器串。
尽管未示出，但应理解，在形成如图3A-3J所示的NAND存储器串之后，可以通过用导体层替换下电介质堆栈304A和上电介质堆栈304B中的牺牲层308来形成双堆栈存储堆叠层。因此，存储堆叠层可包括多个导体/电介质层对。在一些实施例中，为了形成存储堆叠层，可以穿过下电介质堆栈304A和上电介质堆栈304B形成缝隙开口(例如，栅缝隙)，下电介质堆栈304A和上电介质堆栈304B中的牺牲层308可以通过穿过缝隙开口施加蚀刻剂来蚀刻以形成多个横向凹陷，并且可以将导体层沉积在横向凹陷中。
根据本公开的一个方面，3D存储器件包括衬底、在衬底上的包括多个交错的导体层和电介质层的存储堆叠层、以及垂直延伸穿过存储堆叠层的存储器串。存储器串包括位于存储器串的下部的半导体插塞、在半导体插塞上的保护性电介质层、以及在保护性电介质层之上并沿着存储器串的侧壁的存储膜。
在一些实施例中，半导体插塞是外延生长的硅插塞。
在一些实施例中，保护性电介质层是半导体插塞的自然氧化层。保护性电介质层的厚度可以在约1nm和约5nm之间。在一些实施例中，保护性电介质层不沿存储器串的侧壁设置。在一些实施例中，保护性电介质层邻接存储器串的侧壁。
在一些实施例中，保护性电介质层包括开口。根据一些实施例，存储器串包括沿着存储器串的侧壁并且延伸穿过开口以接触半导体插塞的半导体沟道。
在一些实施例中，存储膜包括阻挡层、存储层和隧穿层。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。包括第一多个交错的牺牲层和电介质层的第一电介质堆栈形成在衬底上。形成垂直延伸穿过第一电介质堆栈的第一开口。半导体插塞形成在第一开口的下部。在半导体插塞上形成保护性电介质层。牺牲层形成在第一开口中在保护性电介质层上。在第一电介质堆栈上形成包括第二多个交错的牺牲层和电介质层的第二电介质堆栈。形成垂直延伸穿过第二电介质堆栈的第二开口，以暴露第一开口中的牺牲层。去除第一开口中的牺牲层。在保护性电介质层上并沿着第一和第二开口的侧壁形成存储膜。第三开口形成在第一开口的下部的存储膜和保护性电介质层中。半导体沟道形成在存储膜之上和第三开口中以接触半导体插塞。
在一些实施例中，为了形成保护性电介质层，形成半导体插塞的自然氧化层。在一些实施例中，自然氧化层通过热氧化形成。在一些实施例中，自然氧化层通过湿化学氧化形成。保护性电介质层的厚度可以在约1nm和约5nm之间。在一些实施例中，保护性电介质层不沿第一开口的侧壁形成。在一些实施例中，形成保护性电介质层以完全覆盖半导体插塞。
在一些实施例中，从衬底外延生长硅插塞，以形成半导体插塞。
在一些实施例中，蚀刻牺牲层直到被保护性电介质层停止，以去除牺牲层。
在一些实施例中，将第一氧化硅层、氮化硅层和第二氧化硅层按此顺序相继沉积在第一和第二开口的侧壁上，以形成存储膜。在一些实施例中，在第二氧化硅层之上和第三开口中沉积多晶硅层，以形成半导体沟道。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。包括第一多个交错的牺牲层和电介质层的第一电介质堆栈形成在衬底上。形成垂直延伸穿过第一电介质堆栈的第一开口。在第一开口的下部从衬底外延生长半导体插塞。半导体插塞的顶部被氧化以形成自然氧化层。在第一开口中在自然氧化层上形成牺牲层。在第一电介质堆栈上形成包括第二多个交错的牺牲层和电介质层的第二电介质堆栈。形成垂直延伸穿过第二电介质堆栈的第二开口，以暴露第一开口中的牺牲层。蚀刻牺牲层直到被自然氧化层停止。
在一些实施例中，在蚀刻牺牲层之后，在自然氧化层上并沿着第一和第二开口的侧壁形成存储膜。
在一些实施例中，穿过在第一开口的下部的存储膜和自然氧化层形成第三开口，并且在存储膜之上和在第三开口中形成半导体沟道以接触半导体插塞。
在一些实施例中，将第一氧化硅层、氮化硅层和第二氧化硅层按此顺序相继沉积在第一和第二开口的侧壁上，以形成存储膜。在一些实施例中，在第二氧化硅层之上和第三开口中沉积多晶硅层，以形成半导体沟道。
在一些实施例中，自然氧化层通过热氧化形成。在一些实施例中，其中自然氧化层通过湿化学氧化形成。自然氧化层的厚度可以在约1nm和约5nm之间。
对特定实施例的上述说明因此将揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意地定义了这些功能构建块的边界。可以定义替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据所附权利要求书及其等同物来进行限定。

Claims (26)

1.一种三维(3D)存储器件，包括：
衬底；
在所述衬底上的存储堆叠层，包括多个交错的导体层和电介质层；以及
存储器串，其垂直延伸穿过所述存储堆叠层，并包括：
在所述存储器串的下部的半导体插塞；
在所述半导体插塞上的保护性电介质层；以及
在所述保护性电介质层之上并沿着所述存储器串的侧壁的存储膜。
2.根据权利要求1所述的3D存储器件，其中所述保护性电介质层是所述半导体插塞的自然氧化层。
3.根据权利要求1或2所述的3D存储器件，其中所述半导体插塞是外延生长的硅插塞。
4.根据权利要求1-3中任一项所述的3D存储器件，其中所述保护性电介质层的厚度在约1nm和约5nm之间。
5.根据权利要求1-4中任一项所述的3D存储器件，其中所述保护性电介质层不沿着所述存储器串的侧壁设置。
6.根据权利要求1-5中任一项所述的3D存储器件，其中所述保护性电介质层邻接所述存储器串的侧壁。
7.根据权利要求1至6中任一项所述的3D存储器件，其中所述保护性电介质层包括开口。
8.根据权利要求7所述的3D存储器件，其中所述存储器串包括沿所述存储器串的侧壁的半导体沟道，所述半导体沟道延伸穿过所述开口以接触所述半导体插塞。
9.根据权利要求1-8中任一项所述的3D存储器件，其中所述存储膜包括阻挡层、存储层和隧穿层。
10.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成第一电介质堆栈，所述第一电介质堆栈包括第一多个交错的牺牲层和电介质层；
形成垂直延伸穿过所述第一电介质堆栈的第一开口；
在所述第一开口的下部形成半导体插塞；
在所述半导体插塞上形成保护性电介质层；
在所述第一开口中在所述保护性电介质层上形成牺牲层；
在所述第一电介质堆栈上形成第二电介质堆栈，所述第二电介质堆栈包括第二多个交错的牺牲层和电介质层；
形成垂直延伸穿过所述第二电介质堆栈的第二开口，以暴露所述第一开口中的牺牲层；
去除所述第一开口中的牺牲层；
在所述保护性电介质层上并沿着所述第一开口和所述第二开口的侧壁形成存储膜；
穿过在所述第一开口的下部的所述存储膜和所述保护性电介质层形成第三开口；以及
在所述存储膜之上和所述第三开口中形成半导体沟道以接触所述半导体插塞。
11.根据权利要求10所述的方法，其中形成所述保护性电介质层包括形成所述半导体插塞的自然氧化层。
12.根据权利要求11所述的方法，其中所述自然氧化层通过热氧化形成。
13.根据权利要求11所述的方法，其中所述自然氧化层通过湿化学氧化形成。
14.根据权利要求10-13中任一项所述的方法，其中形成所述半导体插塞包括从所述衬底外延生长硅插塞。
15.根据权利要求10-14中任一项所述的方法，其中所述保护性电介质层的厚度在约1nm和约5nm之间。
16.根据权利要求10-15中任一项所述的方法，其中所述电介质层不沿着所述第一开口的侧壁形成。
17.根据权利要求10-16中任一项所述的方法，其中形成所述保护性电介质层以完全覆盖所述半导体插塞。
18.根据权利要求10-17中任一项所述的方法，其中去除所述牺牲层包括蚀刻所述牺牲层直到被所述保护性电介质层停止。
19.根据权利要求10-18中任一项所述的方法，其中，
形成所述存储膜包括将第一氧化硅层、氮化硅层和第二氧化硅层按此顺序相继沉积在所述第一开口和所述第二开口的侧壁上；以及
形成所述半导体沟道包括将多晶硅层沉积在所述第二氧化硅层之上和所述第三开口中。
20.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成第一电介质堆栈，所述第一电介质堆栈包括第一多个交错的牺牲层和电介质层；
形成垂直延伸穿过所述第一电介质堆栈的第一开口；
在所述第一开口的下部从所述衬底外延生长半导体插塞；
氧化所述半导体插塞的顶部以形成自然氧化层；
在所述第一开口中在所述自然氧化层上形成牺牲层；
在所述第一电介质堆栈上形成第二电介质堆栈，所述第二电介质堆栈包括第二多个交错的牺牲层和电介质层；
形成垂直延伸穿过所述第二电介质堆栈的第二开口，以暴露所述第一开口中的牺牲层；以及
蚀刻所述牺牲层直到被所述自然氧化层停止。
21.根据权利要求20所述的方法，还包括：在蚀刻所述牺牲层之后，在所述自然氧化层上并沿着所述第一开口和所述第二开口的侧壁形成存储膜。
22.根据权利要求21所述的方法，还包括：
穿过在所述第一开口的下部的所述存储膜和所述自然氧化层形成第三开口；以及
在所述存储膜之上和所述第三开口中形成半导体沟道以接触所述半导体插塞。
23.根据权利要求22所述的方法，其中，
形成所述存储膜包括将第一氧化硅层、氮化硅层和第二氧化硅层按此顺序相继沉积在所述第一开口和所述第二开口的侧壁上；以及
形成所述半导体沟道包括在所述第二氧化硅层之上和所述第三开口中沉积多晶硅层。
24.根据权利要求20-23中任一项所述的方法，其中所述自然氧化层通过热氧化形成。
25.根据权利要求20-23中任一项所述的方法，其中所述自然氧化层通过湿化学氧化形成。
26.根据权利要求20-25中任一项所述的方法，其中所述自然氧化层的厚度在约1nm和约5nm之间。
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