CN110114880B - 具有氮化硅栅极到栅极电介质层的存储堆叠体及其形成方法 - Google Patents

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Abstract

公开了3D存储器件的实施例及其形成方法。在示例中，一种3D存储器件包括衬底、存储堆叠体以及NAND存储器串。所述存储堆叠体包括衬底上方的多个交错栅极导电层和栅极到栅极电介质层。每个所述栅极到栅极电介质层包括氮化硅层。所述NAND存储器串垂直延伸穿过所述存储堆叠体的交错栅极导电层和栅极到栅极电介质层。

Description

具有氮化硅栅极到栅极电介质层的存储堆叠体及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法。
通过改善工艺技术、电路设计、编程算法以及制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储器阵列以及外围器件，所述外围器件用于控制至存储器阵列的信号以及控制来自存储器阵列的信号。
发明内容
本文公开了3D存储器件的实施例及其形成方法。
在一个示例中，一种3D存储器件包括衬底、存储堆叠体以及NAND存储器串。所述存储堆叠体包括位于所述衬底上方的多个交错栅极导电层和栅极到栅极电介质层。所述栅极到栅极电介质层中的每一个包括氮化硅层。所述NAND存储器串垂直延伸穿过所述存储堆叠体的交错栅极导电层和栅极到栅极电介质层。
在另一示例中，公开了一种用于形成3D存储器件的方法。在衬底上方形成包括多个交错栅极导电层和栅极到栅极电介质层的存储堆叠体。每个所述栅极到栅极电介质层包括氮化硅层。形成垂直延伸穿过所述存储堆叠体的所述交错栅极导电层和栅极到栅极电介质层的NAND存储器串。形成垂直延伸穿过所述存储堆叠体的所述交错栅极导电层和栅极到栅极电介质层的缝隙结构。
在再一示例中，公开了一种用于形成3D存储器件的方法。在衬底上方交替沉积多个掺杂多晶硅层和多个氮化硅层。形成垂直延伸穿过所述掺杂多晶硅层和所述氮化硅层的沟道结构。蚀刻垂直延伸穿过所述掺杂多晶硅层和所述氮化硅层的缝隙开口。在邻接所述缝隙开口的侧壁的每个所述掺杂多晶硅层中蚀刻回蚀凹部。沿着所述缝隙开口的所述侧壁在所述回蚀凹部中沉积电介质层。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理，并且使得本领域技术人员能够制造和使用本公开。
图1A示出了根据本公开的一些实施例具有存储堆叠体的示例性3D存储器件的截面图，所述存储堆叠体具有氮氧化硅栅极到栅极电介质层。
图1B示出了根据本公开的一些实施例具有存储堆叠体的另一示例性3D存储器件的截面图，所述存储堆叠体具有氮氧化硅栅极到栅极电介质层。
图2A示出了根据本公开的一些实施例的示例性氮氧化硅栅极到栅极电介质层的截面图。
图2B示出了根据本公开的一些实施例的另一示例性氮氧化硅栅极到栅极电介质层的截面图。
图3A示出了根据本公开的一些实施例具有存储堆叠体的示例性3D存储器件的截面图，所述存储堆叠体具有氮化硅栅极到栅极电介质层。
图3B示出了根据本公开的一些实施例具有存储堆叠体的另一示例性3D存储器件的截面图，所述存储堆叠体具有氮化硅栅极到栅极电介质层。
图4A-4C示出了根据本公开的一些实施例用于形成NAND存储器串的示例性制造工艺。
图5A-5D示出了根据本公开的一些实施例用于形成具有存储堆叠体的3D存储器件的示例性制造工艺，所述存储堆叠体具有氮氧化硅栅极到栅极电介质层。
图6A和6B示出了根据本公开的一些实施例用于形成具有存储堆叠体的3D存储器件的示例性制造工艺，所述存储堆叠体具有氮化硅栅极到栅极电介质层。
图7A-7C示出了根据本公开的一些实施例用于形成另一NAND存储器串的示例性制造工艺。
图8A-8D示出了根据本公开的一些实施例用于形成具有存储堆叠体的另一3D存储器件的示例性制造工艺，所述存储堆叠体具有氮氧化硅栅极到栅极电介质层。
图9A和9B示出了根据本公开的一些实施例用于形成具有存储堆叠体的另一3D存储器件的示例性制造工艺，所述存储堆叠体具有氮化硅栅极到栅极电介质层。
图10示出了根据本公开的一些实施例用于形成具有存储堆叠体的3D存储器件的示例性方法的流程图，所述存储堆叠体具有氮氧化硅栅极到栅极电介质层。
图11示出了根据本公开的一些实施例用于形成具有存储堆叠体的3D存储器件的示例性方法的流程图，所述存储堆叠体具有氮化硅栅极到栅极电介质层。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。
应当注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法来理解术语。例如，至少部分取决于上下文，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解的是，本公开中的“在……上”、“在……上方”和“在……之上”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或在其他取向上)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，可以由非导电材料(例如玻璃、塑料或蓝宝石晶圆)制成衬底。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间的任何一对水平平面之间或在顶表面和底表面处。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，衬底可以在其中包括一层或多层，和/或衬底可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触部层(其中形成有互连线和/或过孔接触部)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称上”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以表示给定量的值，该给定量的值例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称上垂直于衬底的横向表面。
通过在具有多叠层架构的存储堆叠体中形成更多的膜(例如，金属栅极导电层和氧化硅栅极到栅极电介质层)，可以垂直放大3D存储器件，例如3D NAND存储器件。在形成延伸通过多叠层存储堆叠体的存储器串期间，可以应用多个高温热处理，例如用于在沟道孔蚀刻之后释放应力的热退火、用于硅选择性外延生长的氢气烘烤预处理(SEG)以及高温SEG工艺本身(例如，超过850℃)。因为上叠层在制造过程中经历较少的高温热处理，所以针对存储堆叠体的上叠层中的膜的热预算少于针对下叠层中的膜的热预算(thermal budget)。由于热预算差异，上叠层中的氧化硅栅极到栅极电介质层的质量变得比下叠层中的氧化硅栅极到栅极电介质层的质量差，例如，具有较少的氧化膜收缩和较松散的膜结构。因此，在蚀刻氮化硅牺牲层的后续栅极替换工艺期间，上叠层中的氧化硅膜可能不仅在沟道结构的侧壁上横向地具有显著损失，而且在每个氧化硅栅极到栅极电介质层的厚度中垂直地也具有显著损失。不均匀的氧化硅膜损失可能降低3D存储器件的产量和/或电气性能(例如，具有更多的栅极到栅极耦合和泄漏问题)。
根据本公开的各种实施例提供了具有非氧化硅栅极到栅极电介质层的存储堆叠体及其制造方法。所述非氧化硅栅极到栅极电介质层可以包括氮氧化硅层或氮化硅层。在多晶硅层用作牺牲层的一些实施例中，多晶硅和氮化硅之间的高蚀刻选择性可以避免在栅极替换期间由热预算差异引起的上叠层到下叠层氧化物损失。在一些实施例中，由于氮化硅具有比氧化硅更高的介电常数，所以氮化硅栅极到栅极电介质层可以减少栅极到栅极耦合和泄漏的机会。在一些实施例中，可以进一步氧化氮化硅膜，以变为氮氧化硅膜或甚至包括氧氮化硅的多层膜，其比作为栅极到栅极电介质材料的氧化硅膜具有更好的电气阻隔性能。结果，通过具有本文公开的非氧化硅栅极到栅极电介质层的存储堆叠体，可以改善3D存储器件的产量和电气性能。
图1A示出了根据本公开的一些实施例具有存储堆叠体104的示例性3D存储器器件100的截面图，所述存储堆叠体104具有氮氧化硅栅极到栅极电介质层。3D存储器件100可以包括衬底102，所述衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或任何其适当的材料。在一些实施例中，衬底102是减薄的衬底(例如，半导体层)，其通过研磨、蚀刻、化学机械抛光(CMP)或其任意组合而变薄。应注意，x轴和y轴包括在图1A中，以进一步示出3D存储器件100中的部件的空间关系。3D存储器件100的衬底102包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底在y方向上位于3D存储器件的最低平面中时，在y方向上(即，垂直方向上)相对于3D存储器件的衬底(例如，衬底102)确定一个部件(例如，层或器件)是否在3D存储器件(例如，3D存储器件100)的另一部件(例如，层或器件)“上”、“上方”或“下方”。在整个公开中应用了用于描述空间关系的相同概念。
3D存储器件100可以是单片3D存储器件的一部分。术语“单片”意味着3D存储器件的部件(例如，外围器件和存储阵列器件)形成在单个衬底上。对于单片3D存储器件来说，由于外围器件处理和存储阵列器件处理的卷积，制造会遇到额外的限制。例如，存储阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在同一衬底上的外围器件相关联的热预算的约束。
或者，3D存储器件100可以是非单片3D存储器件的一部分，其中部件(例如，外围器件和存储阵列器件)可以分别在不同的衬底上形成，并且然后例如以面对面的方式对其进行键合。在一些实施例中，存储阵列器件衬底(例如，衬底102)保持为键合的非单片3D存储器件的衬底，并且外围器件(例如，包括用于有助于3D存储器件100的操作的任何适当的数字、模拟和/或混合信号外围电路，例如页缓冲器、解码器和锁存器；未示出)被倒装并且朝着存储阵列器件(例如，NAND存储器串)向下以用于混合键合。应当理解，在一些实施例中，存储阵列器件衬底(例如，衬底102)被倒装并且朝着外围器件(未示出)朝下以用于混合键合，使得在键合的非单片3D存储器件中，存储阵列器件在外围器件之上。存储阵列器件衬底(例如，衬底102)可以是减薄的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后端工艺(BEOL)互连可以形成在被减薄的存储阵列器件衬底的背面上。
在一些实施例中，3D存储器件100是NAND闪速存储器件，其中存储单元被设置成NAND存储器串110的阵列的形式，每个NAND存储器串110在衬底102上方垂直延伸。存储阵列器件可以包括延伸穿过多个对的NAND存储器串110，每个对包括栅极导电层106和栅极到栅极电介质层108。交错栅极导电层106和栅极到栅极电介质层108是存储堆叠体104的一部分。存储堆叠体104中的栅极导体层106和栅极到栅极电介质层108的对的数量(例如，32，64，96或128)确定了3D存储器件100中的存储单元的数量。存储堆叠体104可以包括多个交错栅极导电层106和栅极到栅极电介质层108。存储堆叠体104中的栅极导电层106和栅极到栅极电介质层108可以在垂直方向上交替。换句话说，除了存储堆叠体104的顶部或底部处的那些之外，每个栅极导电层106可以在其两侧与两个栅极到栅极电介质层108邻接，并且每个栅极到栅极电介质层108可以在其两侧与两个栅极导电层106相邻。栅极导电层106可以均具有相同的厚度或不同的厚度。类似地，栅极到栅极电介质层108可以均具有相同的厚度或不同的厚度。
每个栅极导电层106可以包括导电材料，所述导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任意组合。在一些实施例中，每个栅极导电层106包括金属层，例如钨层。在一些实施例中，每个栅极导电层106包括掺杂多晶硅层。可以利用任何合适的掺杂剂将多晶硅掺杂到期望的掺杂浓度，以变成可以用作栅极线材料的导电材料。每个栅极导电层106的厚度可以在大约10nm和大约50nm之间，例如在10nm和50nm之间(例如，10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。每个栅极导电层106可以是围绕NAND存储器串110的栅极电极(栅极线)，并且可以作为字线横向延伸。
不同于具有氧化硅栅极到栅极电介质层的一些已知3D存储器件(例如，每个栅极到栅极电介质层包括单个氧化硅层)，3D存储器件100可以在存储堆叠体104中使用非氧化硅栅极到栅极电介质层，以避免热预算差异引起的上下叠层氧化物损失以及利用减少的栅极到栅极耦合和泄漏来改善阻挡性能。在一些实施例中，每个栅极到栅极电介质层108包括氮氧化硅层(在本文中称为“氮氧化硅栅极到栅极电介质层”)。氮氧化硅(SiNxOy)的介电常数高于氧化硅的介电常数，例如在约20℃处介于大约4和大约7之间，例如介于4和7之间，并且因此比作为栅极到栅极电介质层的材料的氧化硅具有更好的阻隔性能。栅极到栅极电介质层108的厚度可以在大约10nm和大约50nm之间，例如在10nm和50nm之间(例如，10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。
在不同的示例中，氮氧化硅栅极到栅极电介质层(例如，栅极到栅极电介质层108)的结构可以变化。图2A示出了根据本公开的一些实施例的示例性氮氧化硅栅极到栅极电介质层204的截面图。如图2A中所示，根据一些实施例，堆叠在两个栅极导电层202之间的每个氮氧化硅栅极到栅极电介质层204由氮氧化硅层组成，即，是由氮氧化硅制成的单层。图2B示出了根据本公开的一些实施例的另一示例性氮氧化硅栅极到栅极电介质层206的截面图。如图2B中所示，根据一些实施例，堆叠在两个栅极导电层202之间的每个氮氧化硅栅极到栅极电介质层206是具有多个子层的复合层，其中至少一个子层是氮氧化硅层208。也就是说，每个栅极到栅极电介质层206可以包括氮氧化硅层208和至少一个氧化硅层210。如图2B中所示，根据一些实施例，每个栅极到栅极电介质层206包括堆叠在两个氧化硅层210之间的氮氧化硅层208。换句话说，栅极到栅极电介质层206可以是SiO2/SiOxNy/SiO2形式的复合层。应当理解，复合层中氧化硅层的数量不受限制，只要复合层包括至少一个氮氧化硅层即可。如下面详细描述的，通过在氧化氮化硅层时控制氧扩散浓度，可以实现氮氧化硅栅极到栅极电介质层的复合层结构。
返回参考图1，在一些实施例中，存储堆叠体104具有多叠层架构(例如，如图1A中所示的双叠层架构)，其包括衬底102上方的下存储叠层134以及下存储叠层134上方的上存储叠层136。下存储叠层134和上存储叠层136的每一个中的栅极导电层106和栅极到栅极电介质层108的对数可以相同或不同。下存储叠层134和上存储叠层136中的每一个可以包括如上所述的交错栅极导电层106和栅极到栅极电介质层108(均包括氮氧化硅层)。存储堆叠体104还可以包括位于下存储叠层134和上存储叠层136之间的叠层间电介质层138。在一些实施例中，叠层间电介质层138包括与栅极到栅极电介质层108相同的材料(例如，氮氧化硅)，并且因此被认为是下存储叠层134或上存储叠层136的一部分。
如图1A中所示，NAND存储器串110可以包括垂直延伸穿过下存储叠层134的下沟道结构112、垂直延伸穿过上存储叠层136的上沟道结构114、以及垂直位于下沟道结构112与上沟道结构114之间并分别与之接触的叠层间插塞116。下沟道结构112可以包括填充有半导体层(例如，作为半导体沟道122)和多个电介质层(例如，作为存储膜120)的沟道孔。在一些实施例中，半导体沟道122包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜120是复合层，其包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层。下沟道结构112的剩余空间可以部分或完全填充有覆盖层124，覆盖层124包括电介质材料，例如氧化硅。下沟道结构112可以具有圆柱形状(例如，柱形)。根据一些实施例，覆盖层124、半导体沟道122、存储膜120的隧穿层，存储层和阻挡层按此顺序从柱的中心朝向外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或其任意组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任意组合。在一个示例中，存储膜120可以包括氧化硅/氧氮化硅/氧化硅(ONO)的复合层。类似地，上沟道结构114可以包括存储膜128、半导体沟道130和覆盖层148，覆盖层148、半导体沟道130和存储膜128按此顺序从中心朝向柱的外表面径向布置。
在一些实施例中，下沟道结构112还包括位于下沟道结构112的下部(例如，在下端处)的半导体插塞118。如本文所使用的，当衬底102位于3D存储器件100的最低平面时，部件(例如，下沟道结构112)的“上端”是在y方向上远离衬底102的端部，并且部件(例如，下沟道结构112)的“下端”是在y方向上更靠近衬底102的端部。半导体插塞118可以包括半导体材料，例如硅，其在任何合适的方向上从衬底102外延生长。应当理解，在一些实施例中，半导体插塞118包括单晶硅，与衬底102的材料相同。换句话说，半导体插塞118可以包括材料与衬底102相同、外延生长的半导体层。半导体插塞118可以用作由NAND存储器串110的源选栅极控制的沟道。
在一些实施例中，下沟道结构112还包括位于下沟道结构112的上部(例如，在上端处)的沟道插塞126。沟道插塞126可以与半导体沟道122的上端接触。沟道插塞126可以包括半导体材料(例如，多晶硅)。在一些实施例中，沟道插塞126包括开口，所述开口填充有作为粘附层的Ti/TiN或Ta/TaN以及作为导体的钨。通过在3D存储器件100的制造期间覆盖下沟道结构112的上端，沟道插塞126可以用作蚀刻停止层，以防止蚀刻下沟道结构112中填充的电介质，例如氧化硅和氮化硅。类似地，上沟道结构114也可以包括位于NAND存储器串110的上端处的沟道插塞132。在一些实施例中，沟道插塞132可以用作NAND存储器串110的漏极。
如图1A中所示，下沟道结构112和上沟道结构114可以电连接到设置在它们之间的叠层间插塞116。叠层间插塞116可以包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，叠层间插塞116设置在下沟道结构112的沟道插塞126上方并与之接触，以电连接到下沟道结构112。在一些实施例中，叠层间插塞116设置在上沟道结构114的半导体沟道130下方并与之接触，以电连接到上沟道结构114。NAND存储器串110的阵列的多个叠层间插塞116可以被叠层间电介质层138包围和电隔离。
如图1A中所示，3D存储器件100还包括垂直延伸穿过存储堆叠体104的交错栅极导电层106和栅极到栅极电介质层108的缝隙结构142。缝隙结构142也可以横向延伸以将存储堆叠体104分成多个块。缝隙结构142可以包括缝隙开口，其为化学前体提供通路以形成栅极导电层106。在一些实施例中，缝隙结构142包括具有导电材料的缝隙接触部146，所述导电材料包括但不限于W、Co、Cu、Al、多晶硅、硅化物或其任意组合。为了将缝隙接触部146与栅极导电层106电隔离，缝隙结构142还可以包括沿着缝隙开口的侧壁设置的间隔体144以及邻接缝隙开口的侧壁的回蚀凹部140。间隔体144可以包括一层或多层电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，缝隙结构142的缝隙接触部146用作3D存储器件100的源极接触部并且电连接到NAND存储器串110的源极，例如，NAND存储器串110的阵列的阵列公共源极(ACS)。
在图1A中，NAND存储器串110包括通过叠层间插塞116电连接的两个沟道结构112和114，其也称为双单元形成(DCF)结构。图1B示出了根据本公开的一些实施例具有存储堆叠体103的另一示例性3D存储器件101的截面图，所述存储堆叠体103具有氮氧化硅栅极到栅极电介质层。与图1A中NAND存储器串110具有DCF结构不同，图1B中的3D存储器件101包括具有单沟道结构111的NAND存储器串109，其也被称为单单元形成(SCF)结构。3D存储器件101的其余部件基本上类似于图1A中的3D存储器件100中的对应物，因此在这里不再重复详细描述。
在一些实施例中，3D存储器件101是NAND闪速存储器件，其中存储单元被设置成NAND存储器串109的阵列的形式，每个NAND存储器串109在衬底102上方垂直延伸。存储堆叠体103可以包括多个交错栅极导电层105和栅极到栅极电介质层107。在一些实施例中，每个栅极导电层105包括金属层，例如钨层。在一些实施例中，每个栅极导电层105包括掺杂多晶硅层。与一些已知的具有氧化硅栅极到栅极电介质层的3D存储器件(例如，每个栅极到栅极电介质层包括单个氧化硅层)不同，3D存储器件101可以在存储堆叠体103中使用非氧化硅栅极到栅极电介质层，以避免热预算差异引起的上下叠层氧化物损失，并且通过减少的栅极到栅极耦合和泄漏来改善阻挡性能。在一些实施例中，每个栅极到栅极电介质层107包括氮氧化硅层(在本文中称为“氮氧化硅栅极到栅极电介质层”)。根据一些实施例，每个栅极到栅极电介质层107由氮氧化硅层组成，即，是由氮氧化硅制成的单层。在一些实施例中，每个栅极到栅极电介质层107包括氮氧化硅层和至少一个氧化硅层，例如堆叠在两个氧化硅层之间的氮氧化硅层。
在一些实施例中，存储堆叠体103具有多叠层架构(例如，如图1B中所示的双叠层架构)，其包括衬底102上方的下存储叠层133以及所述下存储叠层133上方的上存储叠层135。如上所述，下存储叠层133和上存储叠层135中的每一个可以包括交错栅极导电层105和栅极到栅极电介质层107(均包括氮氧化硅层)。存储堆叠体103还可以包括位于下存储叠层133和上存储叠层135之间的叠层间电介质层137。在一些实施例中，叠层间电介质层137包括与栅极到栅极电介质层107相同的材料(例如，氮氧化硅)，并且因此被认为是下存储叠层133或上存储叠层135的一部分。
如图1B中所示，NAND存储器串109可以包括垂直延伸穿过下存储叠层133和上存储叠层135二者的单沟道结构111。沟道结构111可以包括垂直连接的两个沟道孔(例如，下沟道孔和上沟道孔)，并且所述沟道结构111填充有半导体层(例如，作为半导体沟道129)和多个电介质层(例如，作为存储膜127)。在一些实施例中，半导体沟道129包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜127是复合层，包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层。沟道结构111的剩余空间可以部分或完全填充有覆盖层123，覆盖层123包括电介质材料，例如氧化硅。沟道结构111可以具有圆柱形状(例如，柱形)。根据一些实施例，覆盖层123、半导体沟道129、存储膜127的隧穿层，存储层和阻挡层按此顺序从柱的中心朝向外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任意组合。存储层可以包括氮化硅、氮氧化硅、硅或其任意组合。阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任意组合。
在一些实施例中，NAND存储器串109还包括位于沟道结构111的下部(例如，在下端处)的半导体插塞117。半导体插塞117可以包括半导体材料，例如单晶硅，它在任何合适的方向上从衬底102外延生长。半导体插塞117可以用作由NAND存储器串109的源选栅极控制的沟道。在一些实施例中，NAND存储器串109还包括位于沟道结构111的上部(例如，在上端处)的沟道插塞131。在一些实施例中，沟道插塞131可以用作NAND存储器串109的漏极。
如图1B中所示，3D存储器件101还包括垂直延伸穿过存储堆叠体103的交错栅极导电层105和栅极到栅极电介质层107的缝隙结构142。在一些实施例中，缝隙结构142包括缝隙接触部146，所述缝隙接触部146用作3D存储器件101的源极接触部并且电连接到NAND存储器串109的源极，例如NAND存储器串109的阵列的ACS。为了将缝隙接触部146与栅极导电层105电隔离，缝隙结构142还可以包括沿着缝隙开口的侧壁设置的间隔体144以及与缝隙开口的侧壁邻接的回蚀凹部140。
应当理解，除了氮氧化硅之外，其他非氧化硅电介质材料可以用于形成栅极到栅极电介质层，而在栅极替换工艺中没有氧化物损失并且具有优异的栅极到栅极阻挡性能。例如，图3A示出了根据本公开的一些实施例具有存储堆叠体304的示范性3D存储器件300的截面图，所述存储堆叠体304具有氮化硅栅极到栅极电介质层。与上面关于使用氮氧化硅栅极到栅极电介质层的图1A描述的3D存储器件100不同，3D存储器件300包括存储堆叠体304中的氮化硅栅极到栅极电介质层。3D存储器件300的其余部件基本上类似于图1A中的3D存储装置100中的对应物，并且因此在此不再重复详细描述。
在一些实施例中，3D存储器件300是NAND闪速存储器件，其中存储单元被设置成在衬底302上方垂直延伸的NAND存储器串310的阵列的形式。存储堆叠体304可以包括多个交错栅极导电层306和栅极到栅极电介质层308。每个栅极导电层306可以包括导电材料，其包括但不限于W、Co、Cu、Al、多晶硅、掺杂硅、硅化物或其任意组合。在一些实施例中，每个栅极导电层306包括金属层，例如钨层。在一些实施例中，每个栅极导电层306包括掺杂多晶硅层。可以利用任何合适的掺杂剂将多晶硅掺杂到期望的掺杂浓度，以变为可以用作栅极线材料的导电材料。每个栅极导电层306的厚度可以在大约10nm和大约50nm之间，例如在10nm和50nm之间(例如，10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。每个栅极导电层306可以是围绕NAND存储器串310的栅极电极(栅极线)，并且可以作为字线横向延伸。
与具有氧化硅栅极到栅极电介质层的一些已知3D存储器件(例如，每个栅极到栅极电介质层包括单个氧化硅层)不同，3D存储器件300在存储堆叠体304中可以使用非氧化硅栅极到栅极电介质层，以避免热预算差异引起的上下叠层氧化物损失以及通过减少的栅极到栅极耦合和泄漏来改善阻挡性能。在一些实施例中，每个栅极到栅极电介质层308包括氮化硅层(在本文中称为“氮化硅栅极到栅极电介质层”)。氮化硅(Si3N4)的介电常数高于氧化硅的介电常数，例如在大约20℃处介于大约7和大约11之间，例如介于7和11之间，因此与氧化硅作为栅极到栅极电介质层308的材料相比具有更好的阻隔性能。栅极到栅极电介质层308的厚度可以在大约10nm和大约50nm之间，例如在10nm和50nm之间(例如，10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。在一些实施例中，每个栅极到栅极电介质层308由氮化硅层组成，即，是由氮化硅制成的单层。根据一些实施例，每个栅极到栅极电介质层308不包括氧化硅层。根据一些实施例，每个栅极到栅极电介质层308不包括氮氧化硅层。
在一些实施例中，存储堆叠体304具有多叠层架构(例如，如图3A中所示的双叠层架构)，其包括衬底302上方的下存储叠层334和下存储叠层334上方的上存储叠层336。如上所述，下存储叠层334和上存储叠层336中的每一个可以包括交错栅极导电层306和栅极到栅极的电介质层308(均包括氮化硅层)。存储堆叠体304还可以包括位于下存储叠层334和上存储叠层336之间的叠层间电介质层338。在一些实施例中，叠层间电介质层338包括与栅极到栅极电介质层308相同的材料(例如，氮化硅)，并且因此被认为是下存储叠层334或上存储叠层336的一部分。
如图3A中所示，NAND存储器串310具有DCF结构，该DCF结构包括垂直延伸穿过下存储叠层334的下沟道结构312、垂直延伸穿过上存储叠层336的上沟道结构314、以及垂直位于下沟道结构312和上沟道结构314之间并且分别与之接触的叠层间插塞316。下沟道结构312可以包括填充有半导体层(例如，作为半导体沟道322)和多个电介质层(例如，作为存储膜320)的沟道孔。在一些实施例中，半导体沟道322包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜320是复合层，包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层。下沟道结构312的剩余空间可以部分或完全填充有覆盖层324，覆盖层324包括电介质材料，例如氧化硅。类似地，上沟道结构314可以包括存储膜328、半导体沟道330和覆盖层348，其中覆盖层348、半导体沟道330和存储膜328按此顺序从中心朝向柱的外表面径向布置。
在一些实施例中，下沟道结构312还包括位于下沟道结构312的下部(例如，在下端处)的半导体插塞318。半导体插塞318可以包括半导体材料，例如单晶硅，其在任何合适的方向上从衬底302外延生长。半导体插塞318可以用作由NAND存储器串310的源选栅极控制的沟道。在一些实施例中，下沟道结构312还包括位于下沟道结构312的上部(例如，在上端处)的沟道插塞326。类似地，上沟道结构314也可以包括位于NAND存储器串310的上端处的沟道插塞332。在一些实施例中，沟道插塞332可以用作NAND存储器串310的漏极。如图3A中所示，下沟道结构312和上沟道结构314可以电连接到设置在它们之间的叠层间插塞316。叠层间插塞316可以包括硅，例如非晶硅、多晶硅或单晶硅。NAND存储器串310的阵列的多个叠层间插塞316可以被叠层间电介质层338围绕并电隔离。
如图3A中所示，3D存储器件300还包括垂直延伸穿过存储堆叠体304的交错栅极导电层306和栅极到栅极电介质层308的缝隙结构342。在一些实施例中，缝隙结构342包括缝隙接触部346，其用作3D存储器件300的源极接触部并电连接到NAND存储器串310的源极，例如NAND存储器串310的阵列的ACS。为了将缝隙接触部346与栅极导电层306电隔离，缝隙结构342还可以包括沿着缝隙开口的侧壁设置的间隔体344以及与缝隙开口的侧壁邻接的回蚀凹部340。
图3B示出了根据本公开的一些实施例具有存储堆叠体303的另一示例性3D存储器件301的截面图，存储堆叠体303具有氮化硅栅极到栅极电介质层。与NAND存储器串310具有DCF结构的图3A中不同，图3B中的3D存储器件301包括具有单沟道结构311的NAND存储器串309，其也称为SCF结构。3D存储器件301的其余部件基本上类似于图3A中的3D存储器件300中的对应物，并且因此在此不再详细重复。
在一些实施例中，3D存储器件301是NAND闪速存储器件，其中存储单元被设置为NAND存储器串309的阵列的形式，每个NAND存储器串309在衬底302上方垂直延伸。存储堆叠体303可以包括多个交错栅极导电层305和栅极到栅极电介质层307。在一些实施例中，每个栅极导电层305包括金属层，例如钨层。在一些实施例中，每个栅极导电层305包括掺杂多晶硅层。与一些已知的具有氧化硅栅极到栅极电介质层(例如，每个栅极到栅极电介质层包括单个氧化硅层)的3D存储器件不同，3D存储器件301可以在存储堆叠体303中使用非氧化硅栅极到栅极电介质层，以避免热预算差异引起的上下叠层氧化物损失以及通过减少的栅极到栅极耦合和泄漏来改善阻挡性能。在一些实施例中，每个栅极到栅极电介质层307包括氮化硅层(在本文中称为“氮化硅栅极到栅极电介质层”)。根据一些实施例，每个栅极到栅极电介质层307由氮氧化硅层组成，即，是由氮化硅制成的单层。在一些实施例中，每个栅极到栅极电介质层307不包括氧化硅层。在一些实施例中，每个栅极到栅极电介质层307不包括氮氧化硅层。
在一些实施例中，存储堆叠体303具有多叠层架构(例如，如图3B中所示的双叠层架构)，其包括衬底302上方的下存储叠层333以及下存储叠层333上方的上存储叠层335。如上所述，下存储叠层333和上存储叠层335中的每一个可以包括交错栅极导电层305和栅极到栅极电介质层307(均包括氮化硅层)。存储堆叠体303还可以包括位于下存储叠层333和上存储叠层335之间的叠层间电介质层337。在一些实施例中，叠层间电介质层337包括与栅极到栅极电介质层307相同的材料(例如，氮化硅)，并且因此叠层间电介质层337被认为是下存储叠层333或上存储叠层335的一部分。
如图3B中所示，NAND存储器串309可以包括垂直延伸穿过下存储叠层333和上存储叠层335二者的单沟道结构311。沟道结构311可以包括垂直连接的两个沟道孔(例如，下沟道孔和上沟道孔)，并且所述沟道孔填充有半导体层(例如，作为半导体沟道329)和多个电介质层(例如，作为存储膜327)。在一些实施例中，半导体沟道329包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜327是复合层，包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层。沟道结构311的剩余空间可以部分或完全填充有覆盖层323，覆盖层323包括电介质材料，例如氧化硅。
在一些实施例中，NAND存储器串309还包括位于沟道结构311的下部(例如，在下端处)的半导体插塞317。半导体插塞317可以包括半导体材料，例如单晶硅，其在任何合适的方向上从衬底302外延生长。半导体插塞317可以用作由NAND存储器串309的源选栅极控制的沟道。在一些实施例中，NAND存储器串309还包括在沟道结构311的上部(例如，在上端处)的沟道插塞331。在一些实施例中，沟道插塞331可以用作NAND存储器串309的漏极。
如图3B中所示，3D存储器件301还包括垂直延伸穿过存储堆叠体303的交错栅极导电层305和栅极到栅极电介质层307的缝隙结构342。在一些实施例中，缝隙结构342包括缝隙接触部346，所述缝隙接触部346用作3D存储器件301的源极接触部并且电连接到NAND存储器串309的源极，例如，NAND存储器串309的阵列的ACS。为了将缝隙接触部346与栅极导电层305电隔离，缝隙结构342还可以包括沿着缝隙开口的侧壁设置的间隔体344以及与缝隙开口的侧壁邻接的回蚀凹部340。
图4A-4C示出了根据本公开的一些实施例用于形成NAND存储器串的示例性制造工艺。图5A-5D示出了根据本公开的一些实施例用于形成具有存储堆叠体的3D存储器件的示例性制造工艺，所述存储堆叠体具有氮氧化硅栅极到栅极电介质层。图7A-7C示出了根据本公开的一些实施例用于形成另一NAND存储器串的示例性制造工艺。图8A-8D示出了根据本公开的一些实施例用于形成具有存储堆叠体的另一3D存储器器件的示例性制造工艺，所述存储堆叠体具有氮氧化硅栅极到栅极电介质层。图10示出了根据本公开的一些实施例用于形成具有存储堆叠体的3D存储器件的示范性方法1000的流程图，所述存储堆叠体具有氮氧化硅栅极到栅极电介质层。图4A-4C、5A-5D、7A-7C和8A-8D中描述的3D存储器件的示例包括图1A和1B中所描述的3D存储器件100和101。将一起描述图4A-4C、5A-5D、7A-7C、8A-8D和10。应当理解，方法1000中示出的操作不是穷举的，并且可以在任何所示操作之前，之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图10中所示不同的顺序执行。
参考图10，方法1000开始于操作1002，其中形成垂直延伸穿过电介质堆叠体的NAND存储器串，所述电介质堆叠体包括衬底上方的多个交错牺牲层和电介质层。所述衬底可以是硅衬底。在一些实施例中，每个牺牲层包括多晶硅层，并且每个电介质层包括氮化硅层。在一些实施例中，为了形成NAND存储器串，形成第一电介质叠层，并且形成垂直延伸穿过所述第一电介质叠层的第一沟道结构。在一些实施例中，为了形成NAND存储器串，在所述第一沟道结构上方形成与所述第一沟道结构接触的叠层间插塞。在一些实施例中，为了形成NAND存储器串，在所述第一电介质叠层上方形成第二电介质叠层，并且在所述叠层间插塞上方形成垂直延伸穿过所述第二电介质叠层的第二沟道结构，所述第二沟道结构与所述叠层间插塞接触。
参考图4A，在硅衬底402上方形成包括多对牺牲层406和电介质层408的下电介质叠层404。根据一些实施例，下电介质叠层404包括交错牺牲层406和电介质层408。电介质层408和牺牲层406可以交替沉积在硅衬底402上，以形成下电介质叠层404。在一些实施例中，每个电介质层408包括氮化硅层，并且每个牺牲层406包括多晶硅层。也就是说，多个多晶硅层和多个氮化硅层可以交替沉积在硅衬底402上方，以形成下电介质叠层404。根据一些实施例，多晶硅和氮化硅是一对具有高蚀刻选择性的材料，例如，大于30。应当理解，在其他实施例中，可以使用具有高蚀刻选择性的其他材料对作为电介质层408和牺牲层406的材料。下电介质叠层404可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任意组合。
如图4A中所示，下沟道孔410是形成为垂直延伸穿过下电介质叠层404的开口。在一些实施例中，穿过下电介质叠层404形成多个开口，使得每个开口变为用于在后来的工艺中生长单独的NAND存储器串的位置。在一些实施例中，用于形成下沟道孔410的制造工艺包括湿法蚀刻和/或干法蚀刻，例如深度离子反应蚀刻(DRIE)。在一些实施例中，下沟道孔410进一步延伸穿过硅衬底402的顶部。穿过下电介质叠层404的蚀刻工艺可以不停止在硅衬底402的顶表面处并且可以继续蚀刻硅衬底402的一部分。
如图4B中所示，可以通过利用在任意合适的方向上(例如，从底表面和/或侧表面)从硅衬底402外延生长的单晶硅填充下沟道孔410的下部(如图4A中所示)来形成半导体插塞412。用于外延生长半导体插塞412的制造工艺可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或其任意组合。
如图4B中所示，在半导体插塞412上方沿着下沟道孔410的侧壁形成存储膜414(包括阻挡层、存储层和隧穿层)和半导体沟道416。在一些实施例中，在半导体插塞412上方沿着下沟道孔410的侧壁首先沉积存储膜414，然后在存储膜414上方沉积半导体沟道416。随后可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺、或其任意组合)以此顺序沉积阻挡层、存储层和隧穿层，以形成存储膜414。然后，可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺、或其任意组合)在隧穿层上沉积多晶硅来形成半导体沟道416。半导体沟道416可以使用例如SONO冲压工艺与半导体插塞412接触。在一些实施例中，半导体沟道416沉积在下沟道孔410中而不完全填充下沟道孔410。如图4B中所示，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任意组合)在下沟道孔410中形成覆盖层418，例如氧化硅层，以完全或部分地填充下沟道孔410的剩余空间。
如图4B中所示，在下沟道孔410的上部(如图4A中所示)中形成沟道插塞420。在一些实施例中，通过CMP、湿法蚀刻和/或干法蚀刻去除并平坦化位于下电介质叠层404的顶表面上的存储膜414、半导体沟道416和覆盖层418的部分。然后，通过湿法蚀刻和/或干法蚀刻下沟道孔410的上部中的存储膜414、半导体沟道416和覆盖层418的所述部分，可以在下沟道孔410的上部中形成凹部。然后，可以通过一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任意组合)将半导体材料(例如，多晶硅)沉积到凹部中来形成沟道插塞420。从而通过下电介质叠层404形成下沟道结构422。
如图4B中所示，在下电介质叠层404上方形成包括多对牺牲层406和电介质层408的上电介质叠层426。上电介质叠层426可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任意组合。在一些实施例中，在形成上电介质叠层426之前，在下电介质叠层404上沉积诸如氮化硅层的叠层间电介质层424，使得在叠层间电介质层424上沉积上电介质叠层426。与下电介质叠层404类似，多个多晶硅层和多个氮化硅层可以交替沉积在下电介质叠层404上方，以形成上电介质叠层426。从而形成包括下电介质叠层404和上电介质叠层426的电介质堆叠体428。如图4B中所示，上沟道孔430是形成为垂直延伸穿过上电介质叠层426以暴露下沟道结构422的沟道插塞420的另一开口。上沟道孔430可以与下沟道结构422对准，以暴露沟道插塞420的至少一部分。在一些实施例中，用于形成上沟道孔430的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。
如图4C中所示，叠层间插塞431可以形成在下沟道结构422的沟道插塞420上方并与之接触。在一些实施例中，通过图案化叠层间电介质层424并且通过一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD或其任意组合)在沟道插塞420上沉积半导体材料(例如，多晶硅)来形成叠层间插塞431。如图4C中所示，在叠层间插塞431上方沿着上沟道孔430的侧壁(如图4B中所示)形成存储膜432(包括阻挡层、存储层和隧穿层)和半导体沟道434。在一些实施例中，在叠层间插塞431上方沿着上沟道孔430的侧壁首先沉积存储膜432，然后使用一种或多种薄膜沉积工艺(例如，ALD、CVD、PVD、任何其他合适的工艺、或其任意组合)在存储膜432上方沉积半导体沟道434。如图4C中所示，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀、或其任意组合)在上沟道孔430中形成覆盖层438(例如氧化硅层)，以完全或部分地填充上沟道孔430的剩余空间。如图4C中所示，通过一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀、或其任意组合)将诸如多晶硅的半导体材料沉积到凹部中，在上沟道孔430的上部(图4B中所示)中形成沟道插塞436。从而通过上电介质叠层426形成上沟道结构440。由此通过电介质堆叠体428形成包括下沟道结构422和上沟道结构440的NAND存储器串442。
图4A-4C示出了用于形成具有DCF结构的NAND存储器串442的示例性制造工艺。可以如7A-7C中所示形成具有SCF结构的不同NAND存储器串。在一些实施例中，为了形成NAND存储器串，形成第一电介质叠层，在第一电介质叠层上方形成第二电介质叠层，并且形成垂直延伸穿过第一电介质叠层和第二电介质叠层的单沟道结构。
参考图7A，在硅衬底702上方形成包括多对牺牲层706和电介质层708的下电介质叠层704。根据一些实施例，下电介质叠层704包括交错牺牲层706和电介质层708。在一些实施例中，每个电介质层708包括氮化硅层，并且每个牺牲层706包括多晶硅层。也就是说，多个多晶硅层和多个氮化硅层可以交替沉积在硅衬底702上方，以使用一种或多种薄膜沉积工艺(包括但不限于CVD、PVD、ALD、或其任意组合)形成下电介质叠层704。根据一些实施例，多晶硅和氮化硅是具有高蚀刻选择性的材料对，例如，大于30。应当理解，在其他实施例中，可以使用具有高蚀刻选择性的其他材料对作为电介质层708和牺牲层706的材料。如图7A中所示，下沟道孔710是形成为垂直延伸穿过下电介质叠层704的开口。在一些实施例中，用于形成下沟道孔710的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。穿过下电介质叠层704的蚀刻工艺可以不停止在硅衬底702的顶表面处并且可以继续蚀刻硅衬底702的一部分。
如图7B中所示，可以通过使用VPE、LPE、MPE或其任意组合利用在任何合适的方向上(例如，从底表面和/或侧表面)从硅衬底702外延生长的单晶硅填充下沟道孔710的下部(如图7A中所示)来形成半导体插塞712。如图7B中所示，使用一种或多种薄膜沉积工艺(例如PVD、CVD、ALD、电镀、化学镀或其任意组合)沉积牺牲层714，以部分或完全填充下沟道孔710(图7A中所示)。牺牲层714可以包括将在后续工艺中被去除的任何合适的材料。根据一些实施例，为了避免与牺牲层714一起去除牺牲层706和/或电介质层708，牺牲层714和牺牲层706和/或电介质层708包括不同的材料。
如图7B中所示，在下电介质叠层704上方形成包括多对牺牲层706和电介质层708的上电介质叠层718。上电介质叠层718可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任意组合。在一些实施例中，在形成上电介质叠层718之前，在下电介质叠层704上沉积叠层间电介质层716，例如氮化硅层，使得在叠层间电介质层716上沉积上电介质叠层718。与下电介质叠层704类似，多个多晶硅层和多个氮化硅层可以交替沉积在下电介质叠层704上方，以形成上电介质叠层718。从而形成包括下电介质叠层704和上电介质叠层718的电介质堆叠体722。如图7B中所示，上沟道孔720是形成为垂直延伸穿过上电介质叠层718以暴露牺牲层714的另一开口。上沟道孔720可以与牺牲层714对准，以暴露牺牲层714的至少一部分。在一些实施例中。用于形成上沟道孔720的制造工艺包括湿法蚀刻和/或干法蚀刻，例如DRIE。
如图7C中所示，通过湿法蚀刻和/或干法蚀刻去除下电介质叠层704中的牺牲层714(如图7B中所示)。在去除牺牲层714之后，下沟道孔710(如图7A中所示)再次打开并与上沟道孔720连接。如图7C中所示，在半导体插塞712上方沿着下沟道孔710和上沟道孔720的侧壁形成存储膜724(包括阻挡层、存储层和隧穿层)和半导体沟道726。在一些实施例中，在半导体插塞712上方沿着下沟道孔710和上沟道孔720的侧壁首先沉积存储膜724，然后在存储膜724上方沉积半导体沟道726。可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任意组合)可以此顺序依次沉积阻挡层、存储层和隧穿层，以形成存储膜724。然后，可以通过使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺或其任意组合)在隧穿层上沉积多晶硅来形成半导体沟道726。半导体沟道726可以使用例如SONO冲压工艺与半导体插塞712接触。在一些实施例中，半导体沟道726沉积在下沟道孔710和上沟道孔720中，而不完全填充下沟道孔710和上沟道孔720。如图7C中所示，使用一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任意组合)在下沟道孔710和上沟道孔720中形成诸如氧化硅层的覆盖层730，以完全或部分地填充下沟道孔710和上沟道孔720的剩余空间。如图7C中所示，在上沟道孔720的上部(如图7B中所示)中形成沟道插塞728。可以通过一种或多种薄膜沉积工艺(例如CVD、PVD、ALD、电镀、化学镀或其任意组合)将诸如多晶硅的半导体材料沉积到凹部中来形成沟道插塞728。从而通过下电介质叠层704和上电介质叠层718形成单沟道结构732。从而通过电介质堆叠体722形成包括单沟道结构732的NAND存储器串734。
方法1000进行到操作1004，如图10中所示，其中形成垂直延伸穿过电介质堆叠体的交错牺牲层和电介质层的缝隙开口。如图5A中所示，穿过电介质堆叠体428(如图4C中所示)对牺牲层406和电介质层408(例如，多晶硅和氮化硅)进行湿法蚀刻和/或干法蚀刻(例如，DRIE)来形成缝隙开口502。
方法1000进行到操作1006，如图10中所示，其中通过缝隙开口去除牺牲层形成多个横向凹部。在一些实施例中，为了形成多个横向凹部，通过缝隙开口施加湿蚀刻剂。湿蚀刻剂可以包括四甲基氢氧化铵(TMAH)。在一些实施例中，相对于氮化硅层，多晶硅层被选择性蚀刻，以形成多个横向凹部。
如图5A中所示，通过缝隙开口502去除牺牲层406来形成横向凹部504。在一些实施例中，通过缝隙开口502施加蚀刻溶液来去除牺牲层406(如图4C中所示)，使得去除牺牲层406，生成在电介质层408之间交错的横向凹部504。在一些实施例中，每个牺牲层406是多晶硅层并且每个电介质层408是氮化硅层，通过湿蚀刻剂(例如TMAH)来蚀刻多晶硅层，相对于氮化硅，所述湿蚀刻剂选择性蚀刻多晶硅，以形成横向凹部504。蚀刻多晶硅和蚀刻氮化硅之间的选择性高于蚀刻氮化硅和氧化硅之间的选择性，因此可以避免一些已知的3D存储器件发生的不均匀电介质层损失。根据一些实施例，由于相对于氮化硅对硅的高的湿法蚀刻选择性，在去除多晶硅牺牲层期间几乎不发生氮化硅电介质层损失。
方法1000进行到操作1008，如图10中所示，其中通过缝隙开口和横向凹部氧化电介质层来形成多个栅极到栅极电介质层。在一些实施例中，为了形成多个栅极到栅极电介质层，控制氧扩散浓度，使得每个栅极到栅极电介质层由氮氧化硅层组成。在一些实施例中，为了形成多个栅极到栅极电介质层，控制氧扩散浓度，使得每个栅极到栅极电介质层包括氮氧化硅层和至少一个氧化硅层。每个栅极到栅极电介质层可以包括堆叠在两个氧化硅层之间的氮氧化硅层。在一些实施例中，氮化硅层被氧化，使得每个栅极到栅极电介质层包括氮氧化硅层和至少一个氧化硅层。根据一些实施例，每个氮化硅层变为氮氧化硅层。根据一些实施例，每个氮化硅层变为氮氧化硅层和至少一个氧化硅层。每个氮化硅层可以变为堆叠在两个氧化硅层之间的氮氧化硅层。
如图5B中所示，形成在横向凹部504之间交错的多个栅极到栅极电介质层506。每个栅极到栅极电介质层506可以包括通过缝隙开口502和横向凹部504氧化电介质层408而形成的氮氧化硅层。在一些实施例中，氮化硅层被氧化，使得每个氮化硅层至少变为氮氧化硅层。氧化工艺可以是热氧化和/或湿化学氧化。使用分子氧作为氧化剂的干式氧化或使用水蒸气作为氧化剂的湿式氧化可以用于在例如不大于大约850℃的温度下形成栅极到栅极电介质层506的氮氧化硅层。在一些实施例中，热氧化在大约500℃与大约850℃之间进行，例如在500℃与850℃之间(例如，500℃、550℃、600℃、650℃、700℃、750℃、800℃、850℃、下端由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。在一些实施例中，热氧化在大约700℃，例如700℃下进行。缝隙开口502和横向凹部504可以提供用于将氧气和/或水蒸气传输到氮化硅电介质层408(如图5A中所示)的通道。通过控制氧化工艺期间的氧扩散浓度(例如，氧浓度梯度)，可以由氮化硅电介质层408形成各种类型的栅极到栅极电介质层506的氮氧化硅层。在一个示例中，每个栅极到栅极电介质层506由氮氧化硅层组成，即仅包括单个氮氧化硅层。在另一示例中，每个栅极到栅极电介质层506是具有氮氧化硅层和至少一个氧化硅层的复合层。例如，每个栅极到栅极电介质层506可以包括堆叠在两个氧化硅层之间的氮氧化硅层。应当理解，可以通过用于形成栅极到栅极电介质层506的相同氧化工艺或者在用于形成栅极到栅极电介质层506的氧化工艺之前通过另一氧化工艺将硅氧化成氧化硅。例如，半导体插塞412的侧壁和缝隙开口502的底表面可以被氧化成氧化硅。
方法1000进行到操作1010，如图10中所示，其中通过缝隙开口将栅极导电层沉积到横向凹部中来形成包括多个交错栅极导电层和栅极到栅极电介质层的存储堆叠体。在一些实施例中，每个栅极导电层包括金属层。可以将多个金属层沉积到横向凹部中。在一些实施例中，每个栅极导电层包括掺杂多晶硅层。
如图5C中所示，多个栅极导电层508通过缝隙开口502沉积到横向凹部504中(如图5B中所示)。在一些实施例中，栅极电介质层(未示出)在栅极导电层508之前被沉积到横向凹部504中，使得栅极导电层508被沉积到栅极电介质层上。可以使用一种或多种薄膜沉积工艺沉积栅极导电层508，例如ALD、CVD、PVD、任何其他合适的工艺、或其任意组合。栅极导电层508可以包括导电材料。在一些实施例中，每个栅极导电层508包括金属层，包括但不限于W、Co、Cu、Al或其任意组合。在一些实施例中，每个栅极导电层508包括掺杂多晶硅层。可以利用任何合适的掺杂剂使用离子注入和/或热扩散将多晶硅层掺杂到期望的掺杂浓度，以变为可以用作栅极导电层508的材料的导电材料。从而形成包括多个交错栅极导电层508和栅极到栅极电介质层506的下存储叠层510，其替代下电介质叠层404。从而形成包括多个交错栅极导电层508和栅极到栅极电介质层506的上存储叠层512，其替代上电介质叠层426。结果，从而形成包括下存储叠层510和上存储叠层512的存储堆叠体514，其替代电介质堆叠体428。从而形成垂直延伸穿过存储堆叠体514的NAND存储器串442(具有DCF结构)，所述存储堆叠体514包括多个交错栅极导电层508和栅极到栅极电介质层506。
如图5D中所示，在邻接缝隙开口502的侧壁的每个栅极导电层508中形成回蚀凹部516。回蚀凹部516可以通过缝隙开口502使用湿法蚀刻和/或干法蚀刻工艺来回蚀。使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他适当工艺、或其任意组合)，沿着缝隙开口502的侧壁将包括一个或多个电介质层(例如氧化硅和氮化硅)的间隔体518沉积到回蚀凹部516中。在一些实施例中，然后在间隔体518上方沉积导体层以填充缝隙开口502的剩余空间，从而形成缝隙接触部(未示出)。
类似地，如图8A-8D中所示，可以形成垂直延伸穿过存储堆叠体814的NAND存储器串734(具有SCF结构)，所述存储堆叠体814包括多个交错栅极导电层808和栅极到栅极电介质层806。如图8A中所示，通过缝隙开口802去除牺牲层706来形成横向凹部804。在一些实施例中，通过缝隙开口802施加蚀刻溶液来去除牺牲层706(如图7C中所示)，使得去除牺牲层706，生成在电介质层708之间交错的横向凹部804。在一些实施例中，每个牺牲层706是多晶硅层并且每个电介质层708是氮化硅层，多晶硅层通过湿蚀刻剂蚀刻，例如TMAH，相对于氮化硅所述湿蚀刻剂选择性蚀刻多晶硅，以形成横向凹部804。
如图8B中所示，形成在横向凹部804之间交错的多个栅极到栅极电介质层806。每个栅极到栅极电介质层806可以包括通过缝隙开口802和横向凹部804氧化电介质层708(如图7C中所示)而形成的氮氧化硅层。在一些实施例中，氮化硅层被氧化，使得每个氮化硅层至少变为氮氧化硅层。氧化工艺可以是热氧化和/或湿化学氧化。使用分子氧作为氧化剂的干式氧化或使用水蒸气作为氧化剂的湿式氧化可以用于形成栅极到栅极电介质层806的氮氧化硅层。
如图8C中所示，通过缝隙开口802将多个栅极导电层808沉积到横向凹部804(如图8B中所示)中。在一些实施例中，栅极电介质层(未示出)在栅极导电层808之前被沉积到横向凹部804中，使得栅极导电层808被沉积到栅极电介质层上。可以使用一种或多种薄膜沉积工艺沉积栅极导电层808，例如ALD、CVD、PVD、任何其他合适的工艺、或其任意组合。每个栅极导电层808可以包括金属层或掺杂多晶硅层。从而形成包括多个交错栅极导电层808和栅极到栅极电介质层806的下存储叠层810，其替代下电介质叠层704。从而形成包括多个交错栅极导电层808和栅极到栅极电介质层806的上存储叠层812，其替代上电介质叠层718。结果，从而形成包括下存储叠层810和上存储叠层812的存储堆叠体814，其替代电介质堆叠体722。从而形成垂直延伸穿过存储堆叠体814的NAND存储器串734(具有SCF结构)，所述存储堆叠体814包括多个交错栅极导电层808和栅极到栅极电介质层806。
如图8D中所示，在邻接缝隙开口802的侧壁的每个栅极导电层808中形成回蚀凹部816。回蚀凹部816可以通过缝隙开口802使用湿法蚀刻和/或干法蚀刻工艺来回蚀。使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他适当工艺、或其任意组合)，沿着缝隙开口802的侧壁将包括一个或多个电介质层(例如氧化硅和氮化硅)的间隔体818沉积到回蚀凹部816中。在一些实施例中，然后在间隔体818上方沉积导体层以填充缝隙开口802的剩余空间，从而形成缝隙接触部(未示出)。
图4A-4C示出了根据本公开的一些实施例用于形成NAND存储器串的示例性制造工艺。图6A和6B示出了根据本公开的一些实施例用于形成具有存储堆叠体的3D存储器件的示例性制造工艺，所述存储堆叠体具有氮化硅栅极到栅极电介质层。图7A-7C示出了根据本公开的一些实施例用于形成另一NAND存储器串的示例性制造工艺。图9A和9B示出了根据本公开的一些实施例用于形成具有存储堆叠体的另一3D存储器件的示例性制造工艺，所述存储堆叠体具有氮化硅栅极到栅极电介质层。图11示出了根据本公开的一些实施例用于形成具有存储堆叠体的3D存储器件的示例性方法1100的流程图，所述存储堆叠体具有氮化硅栅极到栅极电介质层。图4A-4C、6A、6B、7A-7C、9A和9B中描述的3D存储器件的示例包括图3A和3B中所描述的3D存储器件300和301。将一起描述图4A-4C、6A、6B、7A-7C、9A、9B和11。应当理解，方法1100中示出的操作不是穷举的，并且可以在任何所示操作之前，之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图11中所示不同的顺序执行。
参考图11，方法1100开始于操作1102，其中在衬底上方形成包括多个交错栅极导电层和栅极到栅极电介质层的存储堆叠体。每个栅极到栅极电介质层包括氮化硅层。在一些实施例中，每个栅极导电层包括掺杂多晶硅层。在一些实施例中，每个栅极导电层包括金属层。为了形成存储堆叠体，形成第一存储叠层，并且在所述第一存储叠层上方形成第二存储叠层。在一些实施例中，在衬底上方交替沉积多个掺杂多晶硅层和多个氮化硅层，以形成存储堆叠体。
方法1100进行到操作1104，如图11中所示，其中形成垂直延伸穿过存储堆叠体的交错栅极导电层和栅极到栅极电介质层的NAND存储器串。在一些实施例中，为了形成NAND存储器串，形成垂直延伸穿过第一存储叠层的第一沟道结构，在第一沟道结构上方形成与第一沟道结构接触的叠层间插塞，以及在叠层间插塞上方形成与所述叠层间插塞接触的第二沟道结构，所述第二沟道结构垂直延伸穿过第二存储叠层。在一些实施例中，为了形成NAND存储器串，形成垂直延伸穿过第一存储叠层和第二存储叠层的单沟道结构。在一些实施例中，形成垂直延伸穿过掺杂多晶硅层和氮化硅层的沟道结构。在一些实施例中，为了形成沟道结构，蚀刻垂直延伸穿过掺杂多晶硅层和氮化硅层并进入衬底的沟道孔，半导体插塞从衬底外延生长到沟道孔的底表面上，并且在半导体插塞上方沿着沟道孔的侧壁依次沉积存储膜和半导体沟道。
如上面相对于图4A-4C详细描述的那样，形成垂直延伸穿过交错栅极导电层406和栅极到栅极电介质层408的NAND存储器串442(具有DCF结构)。应当理解，尽管上面关于图10层406和408分别被描述为牺牲层和电介质层，但是层406和408可以分别用作栅极导电层和栅极到栅极电介质层，如图11中所示。在一些实施例中，每个栅极导电层406包括金属层。在一些实施例中，每个栅极导电层406包括掺杂多晶硅层。每个栅极到栅极电介质层408可以包括氮化硅层。上面描述了形成垂直延伸穿过包括交错栅极导电层406和栅极到栅极电介质层408的存储堆叠体428的NAND存储器串442的细节，因此不再重复。与上面参考图10描述的示例不同，在这一示例中可以不使用氧化工艺，使得每个栅极到栅极电介质层408不包括氧化硅层或氮氧化硅层。
类似地，如上面参考图7A-7C详细描述的那样，形成垂直延伸穿过交错栅极导电层706和栅极到栅极电介质层708的NAND存储器串734(具有SCF结构)。应当理解，尽管上面关于图10层706和708分别被描述为牺牲层和电介质层，但是相对于图11层706和708可以分别用作栅极导电层和栅极到栅极电介质层。在一些实施例中，每个栅极导电层706包括金属层。在一些实施例中，每个栅极导电层706包括掺杂多晶硅层。每个栅极到栅极电介质层708可以包括氮化硅层。上面描述了形成垂直延伸穿过包括交错栅极导电层706和栅极到栅极电介质层708的存储堆叠体722的NAND存储器串734的细节，因此不再重复。与上面参考图10描述的示例不同，在这一示例中可以不使用氧化工艺，使得每个栅极到栅极电介质层708不包括氧化硅层或氮氧化硅层。
方法1100进行到操作1106，如图11中所示，其中形成垂直延伸穿过存储堆叠体的交错栅极导电层和栅极到栅极电介质层的缝隙结构。在一些实施例中，为了形成缝隙结构，形成垂直延伸穿过存储堆叠体的交错栅极导电层和栅极到栅极电介质层的缝隙开口，在邻接缝隙开口的侧壁的每个栅极导电层中形成回蚀凹部，并且沿着缝隙开口的侧壁在回蚀凹部中形成间隔体。
如图6A中所示，通过栅极导电层406和栅极到栅极电介质层408(例如，分别为多晶硅层和氮化硅层)的湿法蚀刻和/或干法蚀刻(例如，DRIE)形成穿过存储堆叠体428的缝隙开口602。如图6B中所示，在邻接缝隙开口602的侧壁的每个栅极导电层406中形成回蚀凹部604。通过缝隙开口602，可以使用湿法蚀刻和/或干法蚀刻工艺来回蚀回蚀凹部604。使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他适当的工艺、或其任意组合)，沿着缝隙开口602的侧壁，包括一个或多个电介质层(例如氧化硅和氮化硅)的间隔体606被沉积到回蚀凹部604中。在一些实施例中，然后在间隔体606上沉积导体层以填充缝隙开口602的剩余空间，从而形成缝隙接触部(未示出)。
类似地，如图9A中所示出的，通过栅极导电层706和栅极到栅极电介质层708(例如，分别为多晶硅层和氮化硅层)的湿法蚀刻和/或干法蚀刻(例如，DRIE)形成穿过存储堆叠体722的缝隙开口902。如图9B中所示，在邻接缝隙开口902的侧壁的每个栅极导电层706中形成回蚀凹部904。通过缝隙开口902，可以使用湿法蚀刻和/或干法蚀刻工艺来回蚀回蚀凹部904。使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他适当的工艺、或其任意组合)，沿着缝隙开口902的侧壁，包括一个或多个电介质层(例如氧化硅和氮化硅)的间隔体906被沉积到回蚀凹部904中。在一些实施例中，然后在间隔体906上沉积导体层以填充缝隙开口902的剩余空间，从而形成缝隙接触部(未示出)
根据本公开的一个方面，一种3D存储器件包括衬底、存储堆叠体以及NAND存储器串。所述存储堆叠体包括衬底上方的多个交错栅极导电层和栅极到栅极电介质层。每个所述栅极到栅极电介质层包括氮化硅层。所述NAND存储器串垂直延伸穿过所述存储堆叠体的交错栅极导电层和栅极到栅极电介质层。
在一些实施例中，每个所述栅极导电层包括掺杂多晶硅层。在一些实施例中，每个所述栅极导电层包括金属层。
在一些实施例中，所述存储堆叠体包括所述衬底上方的第一存储叠层以及在所述第一存储叠层上方的第二存储叠层。
在一些实施例中，所述NAND存储器串包括垂直延伸穿过所述第一存储叠层的第一沟道结构、垂直延伸穿过所述第二存储叠层的第二沟道结构、以及垂直位于所述第一沟道结构与所述第二沟道结构之间并且分别与所述第一沟道结构和所述第二沟道结构接触的叠层间插塞。在一些实施例中，所述NAND存储器串包括垂直延伸穿过所述第一存储叠层和所述第二存储叠层的单沟道结构。
在一些实施例中，每个所述栅极到栅极电介质层不包括氧化硅层。在一些实施例中，每个所述栅极到栅极电介质层不包括氮氧化硅层。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。在衬底上方形成包括多个交错栅极导电层和栅极到栅极电介质层的存储堆叠体。每个所述栅极到栅极电介质层包括氮化硅层。形成垂直延伸穿过所述存储堆叠体的所述交错栅极导电层和栅极到栅极电介质层的NAND存储器串。形成垂直延伸穿过所述存储堆叠体的所述交错栅极导电层和栅极到栅极电介质层的缝隙结构。
在一些实施例中，每个所述栅极导电层包括掺杂多晶硅层。在一些实施例中，每个所述栅极导电层包括金属层。
在一些实施例中，为了形成所述存储堆叠体，形成第一存储叠层并且在所述第一存储叠层上方形成第二存储叠层。
在一些实施例中，为了形成所述NAND存储器串，形成垂直延伸穿过所述第一存储叠层的第一沟道结构；在所述第一沟道结构上方形成与所述第一沟道结构接触的叠层间插塞；并且形成垂直延伸穿过所述第二存储叠层的第二沟道结构，所述第二沟道结构在所述叠层间插塞上方并且与所述叠层间插塞接触。在一些实施例中，为了形成所述NAND存储器串，形成垂直延伸穿过所述第一存储叠层和所述第二存储叠层的单沟道结构。
在一些实施例中，为了形成所述缝隙结构，形成垂直延伸穿过所述存储堆叠体的所述交错栅极导电层和栅极到栅极电介质层的缝隙开口；在邻接所述缝隙开口的侧壁的每个所述栅极导电层中形成回蚀凹部；以及沿着所述缝隙开口的所述侧壁在所述回蚀凹部中形成间隔体。
在一些实施例中，每个所述栅极到栅极电介质层不包括氧化硅层。在一些实施例中，每个所述栅极到栅极电介质层不包括氮氧化硅层。
根据本公开的又一方面，公开了一种用于形成3D存储器件的方法。在衬底上方交替沉积多个掺杂多晶硅层和多个氮化硅层。形成垂直延伸穿过所述掺杂多晶硅层和所述氮化硅层的沟道结构。蚀刻垂直延伸穿过所述掺杂多晶硅层和所述氮化硅层的缝隙开口。在邻接所述缝隙开口的侧壁的每个所述掺杂多晶硅层中蚀刻回蚀凹部。沿着所述缝隙开口的所述侧壁在所述回蚀凹部中沉积电介质层。
在一些实施例中，为了形成所述沟道结构，形成垂直延伸穿过所述掺杂多晶硅层和所述氮化硅层并且进入所述衬底中的沟道孔；从所述衬底在所述沟道孔的底表面上外延生长半导体插塞；以及在所述半导体插塞上方沿着所述沟道孔的侧壁依次沉积存储膜和半导体沟道。
在一些实施例中，所述半导体插塞包括单晶硅。
对特定实施例的上述说明将完全地展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类特定实施例的各种应用进行修改和/或调整。因此，根据本文呈现的教导和指导，此类调整和修改旨在处于本文所公开实施例的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意定义了这些功能构建块的边界。可以定义替代边界，只要适当执行其指定功能和关系即可。
发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个，但未必所有示范性实施例，因此，发明内容和摘要部分并非意在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物进行限定。

Claims (10)

1.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方形成包括多个交错栅极导电层和栅极到栅极电介质层的存储堆叠体，其中每个所述栅极到栅极电介质层包括氮氧化硅层和至少一个氧化硅层的复合层，所述复合层是通过在氧化氮化硅层时控制氧扩散浓度形成的复合层结构；
形成垂直延伸穿过所述存储堆叠体的所述交错栅极导电层和栅极到栅极电介质层的NAND存储器串；以及
形成垂直延伸穿过所述存储堆叠体的所述交错栅极导电层和栅极到栅极电介质层的缝隙结构。
2.根据权利要求1所述的方法，其中每个所述栅极导电层包括掺杂多晶硅层。
3.根据权利要求1所述的方法，其中每个所述栅极导电层包括金属层。
4.根据权利要求1-3中的任一项所述的方法，其中形成所述存储堆叠体包括：
形成第一存储叠层；以及
在所述第一存储叠层上方形成第二存储叠层。
5.根据权利要求4所述的方法，其中形成所述NAND存储器串包括：
形成垂直延伸穿过所述第一存储叠层的第一沟道结构；
在所述第一沟道结构上方形成与所述第一沟道结构接触的叠层间插塞；以及
形成垂直延伸穿过所述第二存储叠层的第二沟道结构，所述第二沟道结构在所述叠层间插塞上方并且与所述叠层间插塞接触。
6.根据权利要求4所述的方法，其中形成所述NAND存储器串包括形成垂直延伸穿过所述第一存储叠层和所述第二存储叠层的单沟道结构。
7.根据权利要求1-3中的任一项所述的方法，其中形成所述缝隙结构包括：
形成垂直延伸穿过所述存储堆叠体的所述交错栅极导电层和栅极到栅极电介质层的缝隙开口；
在邻接所述缝隙开口的侧壁的每个所述栅极导电层中形成回蚀凹部；以及
沿着所述缝隙开口的所述侧壁在所述回蚀凹部中形成间隔体。
8.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上方交替沉积多个掺杂多晶硅层和多个栅极到栅极电介质层，其中每个所述栅极到栅极电介质层包括氮氧化硅层和至少一个氧化硅层的复合层，所述复合层是通过在氧化氮化硅层时控制氧扩散浓度形成的复合层结构；
形成垂直延伸穿过所述掺杂多晶硅层和所述栅极到栅极电介质层的沟道结构；
蚀刻垂直延伸穿过所述掺杂多晶硅层和所述栅极到栅极电介质层的缝隙开口；
在邻接所述缝隙开口的侧壁的每个所述掺杂多晶硅层中蚀刻回蚀凹部；以及
沿着所述缝隙开口的所述侧壁在所述回蚀凹部中沉积电介质层。
9.根据权利要求8所述的方法，其中形成所述沟道结构包括：
蚀刻垂直延伸穿过所述掺杂多晶硅层和所述栅极到栅极电介质层并且进入所述衬底中的沟道孔；
从所述衬底在所述沟道孔的底表面上外延生长半导体插塞；以及
在所述半导体插塞上方沿着所述沟道孔的侧壁依次沉积存储膜和半导体沟道。
10.根据权利要求9所述的方法，其中所述半导体插塞包括单晶硅。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210102983A (ko) 2019-09-20 2021-08-20 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치 및 그 제조 방법
CN112635479B (zh) * 2019-09-29 2023-09-19 长江存储科技有限责任公司 具有外延生长的半导体沟道的三维存储器件及其形成方法
US11152388B2 (en) 2019-10-15 2021-10-19 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11335694B2 (en) 2019-12-03 2022-05-17 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US20230033086A1 (en) * 2020-02-07 2023-02-02 Intel Corporation Varying channel width in three-dimensional memory array
US11276701B2 (en) 2020-02-11 2022-03-15 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN111933647B (zh) * 2020-07-21 2021-07-06 长江存储科技有限责任公司 一种三维存储器件及其制造方法
CN111952317B (zh) * 2020-08-04 2024-04-09 长江存储科技有限责任公司 三维存储器及其制备方法
US11683932B2 (en) 2020-08-28 2023-06-20 Micron Technology, Inc. Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
CN112635480B (zh) * 2020-10-27 2022-05-27 长江存储科技有限责任公司 三维存储器及其制造方法
WO2022099621A1 (en) * 2020-11-13 2022-05-19 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
CN112466887A (zh) * 2020-11-17 2021-03-09 长江存储科技有限责任公司 一种三维存储器及其制作方法
US11641737B2 (en) 2021-01-29 2023-05-02 Micron Technology, Inc. Memory array comprising strings of memory cells and method used in forming a memory array comprising strings of memory cells
CN113169184A (zh) * 2021-03-22 2021-07-23 长江存储科技有限责任公司 三维存储器件及其形成方法
JP2024512525A (ja) * 2021-03-22 2024-03-19 長江存儲科技有限責任公司 ３次元のメモリデバイスおよびそれを形成するための方法
US20230284463A1 (en) * 2022-03-04 2023-09-07 Macronix International Co., Ltd. Memory structure and manufacturing method for the same

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8013389B2 (en) 2008-11-06 2011-09-06 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory devices having sub-divided active bars and methods of manufacturing such devices
KR101756227B1 (ko) 2010-08-13 2017-07-10 삼성전자 주식회사 수직 채널 패턴을 포함하는 반도체 소자
KR101826221B1 (ko) * 2011-05-24 2018-02-06 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
US8956968B2 (en) * 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
US9275909B2 (en) * 2013-08-12 2016-03-01 Micron Technology, Inc. Methods of fabricating semiconductor structures
US9230980B2 (en) * 2013-09-15 2016-01-05 Sandisk Technologies Inc. Single-semiconductor-layer channel in a memory opening for a three-dimensional non-volatile memory device
KR102323571B1 (ko) 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
TWI670831B (zh) * 2014-09-03 2019-09-01 美商應用材料股份有限公司 用於三維nand硬遮罩應用的奈米結晶鑽石碳膜
US9666593B2 (en) * 2014-09-29 2017-05-30 Sandisk Technologies Llc Alternating refractive index in charge-trapping film in three-dimensional memory
US9793124B2 (en) * 2014-10-07 2017-10-17 Micron Technology, Inc. Semiconductor structures
JP6541439B2 (ja) * 2015-05-29 2019-07-10 東京エレクトロン株式会社 エッチング方法
CN106298785B (zh) * 2015-05-29 2019-07-05 旺宏电子股份有限公司 半导体装置及其制造方法
US9647037B2 (en) * 2015-08-25 2017-05-09 Qualcomm Incorporated Resistive random access memory device with resistance-based storage element and method of fabricating same
US10096612B2 (en) 2015-09-14 2018-10-09 Intel Corporation Three dimensional memory device having isolated periphery contacts through an active layer exhume process
KR102451170B1 (ko) * 2015-09-22 2022-10-06 삼성전자주식회사 3차원 반도체 메모리 장치
US9768191B2 (en) 2015-10-19 2017-09-19 Toshiba Memory Corporation Semiconductor device
US9659955B1 (en) 2015-10-28 2017-05-23 Sandisk Technologies Llc Crystalinity-dependent aluminum oxide etching for self-aligned blocking dielectric in a memory structure
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9812463B2 (en) 2016-03-25 2017-11-07 Sandisk Technologies Llc Three-dimensional memory device containing vertically isolated charge storage regions and method of making thereof
US9728547B1 (en) * 2016-05-19 2017-08-08 Sandisk Technologies Llc Three-dimensional memory device with aluminum-containing etch stop layer for backside contact structure and method of making thereof
US9748265B1 (en) 2016-06-07 2017-08-29 Micron Technology, Inc. Integrated structures comprising charge-storage regions along outer portions of vertically-extending channel material
US9576967B1 (en) * 2016-06-30 2017-02-21 Sandisk Technologies Llc Method of suppressing epitaxial growth in support openings and three-dimensional memory device containing non-epitaxial support pillars in the support openings
TWI613761B (zh) 2016-07-12 2018-02-01 旺宏電子股份有限公司 三維非揮發性記憶體及其製造方法
US9673216B1 (en) 2016-07-18 2017-06-06 Sandisk Technologies Llc Method of forming memory cell film
US9805805B1 (en) 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
JP2018046059A (ja) 2016-09-12 2018-03-22 東芝メモリ株式会社 半導体装置
US9941293B1 (en) * 2016-10-12 2018-04-10 Sandisk Technologies Llc Select transistors with tight threshold voltage in 3D memory
US10056399B2 (en) * 2016-12-22 2018-08-21 Sandisk Technologies Llc Three-dimensional memory devices containing inter-tier dummy memory cells and methods of making the same
CN106876401B (zh) * 2017-03-07 2018-10-30 长江存储科技有限责任公司 存储器件的形成方法
KR20230117633A (ko) * 2017-03-08 2023-08-08 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
CN106920797B (zh) * 2017-03-08 2018-10-12 长江存储科技有限责任公司 存储器结构及其制备方法、存储器的测试方法
JP6929173B2 (ja) 2017-09-13 2021-09-01 東京エレクトロン株式会社 シリコン酸化膜を形成する方法および装置
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
CN107946310B (zh) * 2017-11-16 2021-01-01 长江存储科技有限责任公司 一种采用气隙作为介电层的3d nand闪存制备方法及闪存
US10468413B2 (en) * 2018-04-06 2019-11-05 Sandisk Technologies Llc Method for forming hydrogen-passivated semiconductor channels in a three-dimensional memory device
SG11202103738WA (en) * 2018-08-14 2021-05-28 Yangtze Memory Technologies Co Ltd Stacked connections in 3d memory and methods of making the same
AU2018443831B2 (en) * 2018-09-27 2022-03-10 Yangtze Memory Technologies Co., Ltd. Semiconductor plug protected by protective dielectric layer in three-dimensional memory device and method for forming the same
KR102640185B1 (ko) * 2018-10-09 2024-02-22 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치에서 반도체 플러그의 결함을 감소시키기 위한 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102122661A (zh) * 2009-12-16 2011-07-13 三星电子株式会社 半导体器件及其制造方法

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Publication number Publication date
CN110114880A (zh) 2019-08-09
US20210104545A1 (en) 2021-04-08
US11605644B2 (en) 2023-03-14
TWI725430B (zh) 2021-04-21
US11849582B2 (en) 2023-12-19
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