KR102640185B1 - 3차원 메모리 장치에서 반도체 플러그의 결함을 감소시키기 위한 방법 - Google Patents

3차원 메모리 장치에서 반도체 플러그의 결함을 감소시키기 위한 방법 Download PDF

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Abstract

유전체 식각 정지층을 갖는 3D 메모리 장치 및 이를 형성하기 위한 방법의 실시예가 개시된다. 예에서, 3D 메모리 장치는 기판, 기판 상에 배치된 유전체 식각 정지층, 유전체 식각 정지층 상에 배치되고 복수의 인터리빙된 전도체층 및 유전체층을 포함하는 메모리 스택, 및 각각 메모리 스택을 통해 수직으로 연장되고 메모리 스트링의 바닥 부분에 선택적 에피 택셜 성장(SEG) 플러그를 포함하는 복수의 메모리 스트링을 포함한다. SEG 플러그는 기판 상에 배치된다.

Description

3차원 메모리 장치에서 반도체 플러그의 결함을 감소시키기 위한 방법
본 개시의 실시예는 3차원(three-dimensional, 3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기로 조정된다. 그러나, 메모리 셀의 피처(feature) 크기가 하한에 가까워짐에 따라, 평면 공정 및 제조 기술이 어렵고 비용이 많이 든다. 결과적으로, 평면 메모리 셀에 대한 메모리 밀도는 상한에 도달한다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이와의 신호를 제어하기 위한 주변 장치를 포함한다.
반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층을 갖는 3D 메모리 장치 및 이를 형성하기 위한 방법의 실시예가 여기에 개시된다.
일 예에서, 3D 메모리 장치를 형성하는 방법이 개시된다. 이 방법은 유전체 식각 정지층을 형성하는 단계를 포함한다. 유전체 식각 정지층은 기판 상에 배치된다. 이 방법은 또한 유전체 식각 정지층 상에 유전체 스택을 형성하는 단계를 포함한다. 유전체 스택은 복수의 인터리빙된 유전체층 및 희생층을 포함한다. 이 방법은 유전체 스택을 통해 수직으로 연장되는 개구를 형성하는 단계 및 유전체 식각 정지층을 통해 개구를 연장시키는 단계를 더 포함한다. 또한, 이 방법은 개구의 하부에 선택적 에피택셜 성장(selective epitaxial growth, SEG) 플러그를 형성하는 단계를 포함한다. SEG 플러그는 기판 상에 배치된다. 더욱이, 이 방법은 개구에서 SEG 플러그의 위해 SEG 플러그와 접촉하도록 채널 구조를 형성하는 단계를 포함한다. 이 방법은 유전체 스택의 희생층을 전도체층으로 대체함으로써 복수의 인터리빙된 유전체층 및 전도체층을 포함하는 메모리 스택을 형성하는 단계를 더 포함한다.
다른 예에서, 반도체 구조를 형성하기 위한 방법이 개시된다. 이 방법은 유전체 식각 정지층을 형성하는 것을 포함한다. 유전체 식각 정지층은 기판 상에 배치된다. 이 방법은 또한 유전체 식각 정지층 상에 복수의 인터리빙된 유전체층 및 희생층을 형성하는 단계를 포함한다. 이 방법은 인터리빙된 유전체층 및 희생층을 통해 수직으로 연장되는 개구를 형성하는 단계 및 유전체 식각 정지층을 통해 개구를 연장시키는 단계를 더 포함한다. 또한, 이 방법은 개구의 하부에 SEG 플러그를 형성하는 단계를 포함한다. SEG 플러그는 기판 상에 배치된다.
또 다른 예에서, 3D 메모리 장치가 개시된다. 메모리 장치는 기판 및 기판 상에 배치된 유전체 식각 정지층을 포함한다. 메모리 장치는 또한 유전체 식각 정지층 상에 배치된 메모리 스택을 포함한다. 메모리 스택은 복수의 인터리빙된 전도체층 및 유전체층을 포함한다. 메모리 장치는 각각 메모리 스택을 통해 수직으로 연장되고 메모리 스트링의 바닥 부분에 있는 SEG 플러그를 포함하는 복수의 메모리 스트링을 더 포함한다. SEG 플러그는 기판 상에 배치된다.
여기에 통합되고 본 명세서의 일부를 형성하는 첨부 도면은 상세한 설명과 함께 본 개시의 실시예를 도시하며, 또한 본 개시의 원리를 설명하고 당업자로 하여금 본 개시를 만들고 사용할 수 있게 하는 역할을 한다.
도 1a는 반도체 플러그에 결함을 갖는 예시적인 3D 메모리 장치의 단면을 도시한다.
도 1b는 3D 메모리 장치의 반도체 플러그의 예시적인 결함을 나타내는 이미지이다.
도 2는 본 개시의 일부 실시예에 따른 반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층을 갖는 예시적인 3D 메모리 장치의 단면을 도시한다.
도 3a-3g는 본 개시의 일부 실시예에 따른 반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층을 갖는 3D 메모리 장치를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 4는 본 개시의 일부 실시예에 따른 반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층을 갖는 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도이다.
도 5는 본 개시의 일부 실시예에 따른 반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층을 갖는 반도체 구조를 형성하기 위한 예시적인 방법의 흐름도이다.
본 개시의 실시예는 첨부된 도면을 참조하여 설명될 것이다.
특정 구성 및 배열이 논의되었지만, 이것은 단지 예시 목적으로 수행된다는 것이 이해되어야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 응용에서 사용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시 실시예", "일부 실시예" 등의 참조는 설명된 실시예가 특정 특징, 구조, 또는 특성을 포함할 수 있지만, 그러나 모든 실시예는 특정 특징, 구조 또는 특성을 반드시 포함하지 않을 수 있음을 지시한다는 점에 유의한다. 더욱이, 그러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 기술되는 경우, 명시적으로 기술되었는지 여부에 관계없이 다른 실시예와 관련하여 그러한 특징, 구조 또는 특성을 달성하는 것은 당업자의 지식 내에 있을 것이다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 문맥에서 적어도 부분적으로 의존하는, 여기에서 사용되는 용어 "하나 이상"은 단수의 의미로 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나 또는 복수의 의미로 특징, 구조 또는 특성의 조합을 설명하는 데 사용될 수 있다. 마찬가지로, "하나(a)", "하나(an)" 또는 "그(the)"와 같은 용어는 문맥에서 적어도 부분적으로 의존하여 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기초하여"라는 용어는 배타적인 요인 세트를 전달하려는 것이 아닌 것으로 이해될 수 있으며, 대신에, 문맥에서 적어도 부분적으로 의존하여 반드시 명시적으로 설명되지 않은 추가 요인의 존재를 허용할 수 있다.
본 개시에서 "위(on)", "위(above)" 및 "위(over)"의 의미는 "위(on)"가 어떤 것의 "바로 위"를 의미할 뿐만 아니라 중간의 특징 또는 그 사이의 층을 갖는 어떤 것의 "위"의 의미를 포함하도록 가장 넓은 방식으로 해석되어야 하며, "위(above)" 또는 "위(over)"는 어떤 것의 "위(above)" 또는 "위(over)"를 의미할 뿐만 아니라 또한 중간의 특징이나 그 사이의 층 없이 어떤 것의 "위(above)" 또는 "위(over)"(즉, 어떤 것의 직접 위에)인 의미를 포함한다는 것을 쉽게 이해해야 한다.
또한, "아래(beneath)", "아래(below)", "아래(lower)", "위(above)", "위(upper)" 등과 같은 공간적으로 상대적인 용어는 도면에 도시된 바와 같이 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 편의를 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 중이거나 작동 중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 다른 방향으로(90도 회전하거나 다른 방향으로) 배향될 수 있으며, 여기에 사용된 공간적으로 상대적인 설명자는 그에 따라 마찬가지로 해석될 수 있다.
여기에서 사용된 바와 같이, 용어 "기판"은 후속 재료층이 추가되는 재료를 지칭한다. 기판 자체가 패턴화될 수 있다. 기판 상부에 추가된 재료는 패턴화되거나 또는 패턴화되지 않은 상태로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄, 갈륨 비소, 인화 인듐 등과 같은 다양한 반도체 재료를 포함할 수 있다. 다르게는, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비 전도성 재료로 만들어 질 수 있다.
여기에서 사용된 바와 같이, 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하부 또는 상부 구조의 전체에 걸쳐 확장될 수 있거나 또는 하부 또는 상부 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속적인 구조의 두께보다 작은 두께를 갖는 균일하거나 또는 불균일한 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상단 표면과 하단 표면 사이 또는 그곳에 있는 임의의 한 쌍의 수평면 사이에 위치할 수 있다. 층은 수평, 수직 및/또는 테이퍼 표면을 따라 확장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있으며, 그리고/또는 그 위에(thereupon), 그 위에(thereabove) 그리고/또는 그 아래에(therebelow) 하나 이상의 층을 가질 수 있다. 층은 복수의 층을 포함할 수 있다. 예를 들어, 상호 연결층은 하나 이상의 전도체 및 (상호 연결 라인 및/또는 비아 접촉이 형성된) 접촉층 및 하나 이상의 유전체층을 포함할 수 있다.
여기에서 사용된 바와 같이, 용어 "명목상의(nominal)/명목상으로(nominally)"는 원하는 값보다 높고 그리고/또는 낮은 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된 컴포넌트 또는 공정 작업에 대한 특성 또는 파라미터의 원하는 또는 타깃 값을 지칭한다. 값의 범위는 제조 공정 또는 공차(tolerance)의 약간의 변화로 인해 발생할 수 있다. 여기에서 사용된 바와 같이, 용어 "약(about)"은 대상 반도체 장치와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 지시한다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%)내에서 변하는 주어진 양의 값을 지시할 수 있다.
여기에서 사용된 바와 같이, 용어 "3D 메모리 장치"는 메모리 스트링이 기판에 대해 수직 방향으로 연장될 수 있도록 측면으로 배향된 기판 상에 수직으로 배향된 메모리 셀 트랜지스터의 스트링(여기에서 NAND 메모리 스트링과 같은 "메모리 스트링"으로 지칭됨)을 갖는 반도체 장치를 지칭한다. 여기에서 사용된 바와 같이, 용어 "수직/수직으로"는 기판의 측면에 명목상으로 수직임을 의미한다.
3D NAND 메모리 장치와 같은 일부 3D 메모리 장치에서, 반도체 플러그는 전형적으로 NAND 메모리 스트링의 일측 단부에 형성된다. 반도체 플러그는 주변에 형성된 게이트 전도체층과 결합될 때 트랜지스터의 채널 역할을 한다. 반도체 플러그는 선택적 에피택셜 성장(selective epitaxial growth, SEG) 공정을 통해 형성될 수 있으며, 여기서 반도체 플러그는 전형적으로 기판 상에 실리콘 산화물층을 증착함으로써 만들어진 절연층의 개구를 통해 기판으로부터 에피택셜 성장된다. SEG 공정을 통해 형성된 반도체 플러그는 또한 SEG 플러그로서 지칭된다. 일부 경우에, 증착된 실리콘 산화물은 충분히 조밀하지 않을 수 있으며, 이로 인해 SEG 공정에서 고온 환경으로 인한 질소(예를 들어, 실리콘 산화물로 그리고/또는 기판에 가까운 실리콘 질화물층 또는 실리콘 산질화물층으로부터 이전에 주입됨)의 방출이 발생할 수 있다. 질소가 축적되어 기판 표면에 부착되어 성장의 균일성에 영향을 미치고 반도체 플러그에 결함을 일으킬 수 있다. 결함이 있는 반도체 플러그는 트랜지스터의 턴온 전압을 시프트시키거나 또는 심지어 붕괴되어 3D 메모리 셀의 전체 블록을 파괴할 수 있다. 결함이 있는 반도체 플러그의 부정적인 영향은 3D 메모리 장치의 수율과 신뢰성을 떨어뜨릴 수 있다.
또한, 절연층에 증착된 실리콘 산화물은 반도체 플러그를 성장시키기 위한 개구를 형성하는 데 사용되는 공정인 식각을 견딜 수 없을 수 있다. 그 결과, 증착된 실리콘 산화물의 적어도 일부가 식각될 수 있고, 이에 따라 아래의 기판이 식각 조성물에 노출되고 기판에 손상을 일으킬 수 있다. 그러한 손상된 기판으로부터 실리콘의 후속 성장은, 일부 경우에 바람직하지 않은, 기판 내로 연장되는 바닥 부분을 갖는 반도체 플러그를 초래할 수 있다.
본 개시에 따른 다양한 실시예는 반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층을 갖는 3D 메모리 장치의 제조 방법을 제공한다. 유전체 식각 정지층은 고유전율(high-dielectric constant, high-k) 재료 또는 자연 산화물로 만들어질 수 있다. 유전체 식각 정지층은 높은 에너지 이온이 기판 표면을 손상시키는 것을 방지할 수 있으며, 이에 따라 제조 공정이 끝날 때 균일한 측면 치수를 유지할 수 있다. 또한, 유전체 식각 정지층은 질소가 기판 표면에 축적되고 그리고/또는 부착되는 것을 방지하여 반도체 플러그에 형성되는 결함을 감소시키거나 심지어 방지할 수 있다. 따라서, 기존의 제조 흐름에서 발생되는 위에서 언급된 단점이 극복될 수 있으며, 3D 메모리 장치의 수율과 신뢰성이 향상될 수 있다.
반도체 플러그의 결함을 감소시키기 위해 유전체 식각 정지층을 이용하는 한 단계는 전형적으로 실리콘 산화물로 만들어진 최저 유전체층(즉, 기판에 가장 가까운 유전체층)을 추가하거나 또는 기본 산화물 또는 산화 알루미늄(Al2O3), 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 티타늄 산화물(TiO2) 또는 이들의 조합과 같은 고유전율 유전체 재료로 대체하는 것이다. 일부 실시예에서, 유전체 식각 정지층은 먼저 (예를 들어, 자연 산화물층을 형성하기 위해 고유전율 유전체층을 증착하거나 또는 기판의 일부를 산화시킴으로써) 기판 상에 형성되고, 그 다음 인터리빙된 희생층 및 유전체층을 갖는 유전체 스택을 형성한다. 그 후, 유전체 스택을 통해 수직으로 연장되는 개구가, 예를 들어, 식각에 의해 형성된다. 일부 실시예에서, 식각은 유전체 식각 정지층에서 정지될 수 있으며, 이는 아래의 실리콘이 식각 공정에서 사용되는 조성물에 노출되는 것을 방지한다. 다음으로, 개구는, 예를 들어 펀칭에 의해 유전체 식각 정지층을 통해 더 연장된다. 그 후, SEG 공정이 반도체 플러그를 성장시키기 위해 시작될 수 있다. 반도체 플러그는 기판 내로 연장되는 대신에 기판 상에 배치될 수 있다.
도 1a는 결함이 있는 반도체 플러그(116)를 갖는 예시적인 3D 메모리 장치(100)의 단면을 도시한다. 예를 들어, 반도체 플러그(116)는 SEG 공정 동안 질소 축적 및/또는 부착의 결과로 보이드(void)와 같은 결함(118)을 포함할 수 있다. 반도체 플러그(116)는 또한 결함(118)에 의해 야기된 평평하지 않은 성장으로 인한 상부 표면(예를 들어, 평평하지 않은 표면)의 결함(119)을 포함할 수 있다. x 및 y 축이 3D 메모리 장치(100)의 컴포넌트의 공간적 관계를 추가로 도시하기 위해 도 1에 포함되어 있음에 유의한다. 3D 메모리 장치(100)의 기판(102)은 x 방향(즉, 측면 방향)에서 측면으로 연장되는 2개의 측면(예를 들어, 상부 표면 및 하부 표면)을 포함한다. 여기에서 사용된 바와 같이, 하나의 컴포넌트(예를 들어, 층 또는 장치)가 반도체 장치(예를 들어, 3D 메모리 장치(100))의 다른 컴포넌트(예를 들어, 층 또는 장치)의 "위(on)", "위(above)" 또는 "아래(below)"에 있는지 여부는 기판이 y 방향으로 반도체 장치의 가장 낮은 평면에 위치할 때 y 방향(즉, 수직 방향)에서 반도체 장치(예를 들어, 기판(102))의 기판에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시 전반에 걸쳐 적용된다.
3D 메모리 장치(100)는 메모리 셀이 기판(102) 위로 수직으로 연장되는 NAND 메모리 스트링(104)의 어레이 형태로 제공되는 NAND 플래시 메모리 장치이다. 일부 실시예에서, 3D 메모리 장치(100)는 각각 전도체층(106) 및 유전체층(108)(여기에서 "전도체/유전체층 쌍"으로 지칭됨)을 포함하는 복수의 쌍을 통해 연장되는 NAND 메모리 스트링(104)을 포함한다. 적층된 전도체/유전체층 쌍은 또한 여기에서 "메모리 스택"(110)으로 지칭된다. 일부 실시예에서, 각각의 NAND 메모리 스트링(104)은 메모리 스택(110)을 통해 수직으로 연장되는 채널 구조(112)를 포함한다. 일부 실시예에 따른 NAND 메모리 스트링(104)은 y 방향의 각각의 단부에 채널 플러그(114) 및 반도체 플러그(116)를 각각 더 포함한다.
도 1에 도시된 바와 같이, 절연층(130)은 기판(102)과 메모리 스택(110) 사이에 배치된다. 전형적으로, 절연층(130)은 상대적으로 낮은 밀도를 갖는 것으로 간주되는 실리콘 산화물을 증착하여 형성된다. SEG 공정 중에, 고온 환경에 의해 질소가 방출되어 기판(102) 표면에 부착되어 결함이 발생할 수 있다. 도 1에 도시된 바와 같이, NAND 메모리 스트링(104)의 하단에 있는 반도체 플러그(116)는 SEG 공정 동안 기판(102)의 표면에 대한 질소 부착으로 인해 결함(예를 들어, 118 및 119)을 가지며, 따라서 전기적 성능에 악영향을 미치거나 심지어 채널 구조(112)에 대한 전기적 접촉을 잃을 수 있다. 또한, 도 1a에 도시된 바와 같이, 반도체 플러그(116)는 식각 조성물이 기판(102)에 도달하는 것을 막는 절연층(130)의 불능으로 인해 식각 공정 동안 기판(102)에 의해 유지된 손상의 결과로서 기판(102) 내로 연장된다.
도 1b는 질소 부착에 의해 야기되는 결함(122)을 갖는 반도체 플러그(120)의 하부의 예시적인 단면 프로파일을 도시하는 이미지이며, 이는 결국 평평하지 않은 상부 표면(124)을 야기한다. 도 1b에 도시된 바와 같이, 반도체 플러그(120)는 절연층(126)을 넘어서 기판(128) 내로 연장된다.
대조적으로, 유전체 식각 정지층이 기판 표면에 근접한 3D 메모리 장치는 반도체 플러그 내의 결함 형성을 감소시키거나 심지어 방지할 수 있으므로, 도 1a 및 1b를 참조하여 위에서 설명한 것과 동일한 문제를 공유하지 않는다. 도 2는 본 개시의 일부 실시예에 따른 유전체 식각 정지층(230)을 갖는 예시적인 3D 메모리 장치(200)의 단면을 도시한다. 3D 메모리 장치(200)는 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(silicon on insulator, SOI), 게르마늄 온 인슐레이터(germanium on insulator, GOI) 또는 기타 다른 적절한 재료를 포함할 수 있는 기판(202)을 포함할 수 있다. 일부 실시예에서, 기판(202)은 연삭, 습식/건식 식각, 화학적 기계적 연마(chemical mechanical polishing, CMP), 또는 이들의 임의의 조합에 의해 박형화된 박형화 기판(예를 들어, 반도체층)이다.
3D 메모리 장치(200)는 모놀리식 3D 메모리 장치의 일부일 수 있다. 용어 "모놀리식(monolithic)"은 3D 메모리 장치의 컴포넌트(예를 들어, 주변 장치 및 메모리 어레이 장치)가 단일 기판 상에 형성됨을 의미한다. 모놀리식 3D 메모리 장치의 경우, 주변 장치 처리 및 메모리 어레이 장치 처리의 컨볼루션(convolution)으로 인해 제조시 추가 제한 사항이 발생한다. 예를 들어, 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)의 제조는 동일한 기판에 형성되었거나 또는 형성될 주변 장치와 연관된 열 예산에 의해 제한된다.
다르게는, 3D 메모리 장치(200)는 비 모놀리식 3D 메모리 장치의 일부일 수 있으며, 여기에서 컴포넌트(예를 들어, 주변 장치 및 메모리 어레이 장치)는 서로 다른 기판 상에 개별적으로 형성되고, 그 후 예를 들어 대면 방식으로 접합될 수 있다. 일부 실시예에서, 메모리 어레이 장치 기판(예를 들어, 기판(202))은 접합된 비 모놀리식 3D 메모리 장치의 기판으로 남아 있고, 주변 장치(예를 들어, 페이지 버퍼, 디코더 및 래치와 같은 3D 메모리 장치(200)의 작동을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로, 도시되지 않음)는 하이브리드 접합을 위해 메모리 어레이 장치(예를 들어, NAND 메모리 스트링)를 향해 플립(flip)되어 마주보게 된다. 일부 실시예에서, 메모리 어레이 장치 기판(예를 들어, 기판(202))은 접합된 비 모놀리식 3D 메모리 장치에서 메모리 어레이 장치가 주변 장치 위에 있게 할 수 있도록 하이브리드 접합을 위해 주변 장치(도시되지 않음)를 향해 플립되어 마주보게 된다. 메모리 어레이 장치 기판(예를 들어, 기판(202))은 박형화된 기판(접합된 비 모놀리식 3D 메모리 장치의 기판이 아님)일 수 있으며, 비 모놀리식 3D 메모리 장치의 BEOL(back-end-of-line) 상호 연결은 박형화된 메모리 어레이 장치 기판의 후면에 형성될 수 있다.
일부 실시예에서, 3D 메모리 장치(200)는 메모리 셀이 기판(202) 위로 수직으로 연장되는 NAND 메모리 스트링(204)의 어레이 형태로 제공되는 NAND 플래시 메모리 장치이다. 메모리 어레이 장치는 전도체층(207) 및 유전체층(208)(여기에서 "전도체/유전체층 쌍"으로 지칭됨)을 각각 포함하는 복수의 쌍을 통해 연장되는 NAND 메모리 스트링(204)을 포함할 수 있다. 적층된 전도체/유전체층 쌍은 또한 여기에서 "메모리 스택"(206)으로 지칭된다. 메모리 스택(206)(예를 들어, 32, 64, 96 또는 128)의 전도체/유전체층 쌍의 수량은 3D 메모리 장치(200)의 메모리 셀의 수량을 설정할 수 있다. 메모리 스택(206)의 전도체층(207) 및 유전체층(208)은 수직 방향으로 교번할 수 있다. 즉, 메모리 스택(206)의 상단 및 하단에 있는 것을 제외하고, 각각의 전도체층(207)은 양쪽에서 두 개의 유전체층(208)에 의해 인접될 수 있고, 각각의 유전체층(208)은 양쪽에서 두 개의 전도체층(207)에 의해 인접될 수 있다 . 전도체층(207)은 각각 동일한 두께를 가질 수 있거나 상이한 두께를 가질 수 있다. 유사하게, 유전체층(208)은 각각 동일한 두께를 갖거나 상이한 두께를 가질 수 있다. 전도체층(207)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리 실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 유전체층(208)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
도 2에 도시된 바와 같이, 각각의 NAND 메모리 스트링(204)은 메모리 스택(206)을 통해 수직으로 연장되는 채널 구조(210)를 포함할 수 있다. 채널 구조(210)는 (예를 들어, 반도체 채널(212)로서) 반도체 재료(들) 및 (예를 들어, 메모리 필름(214)으로서) 유전체 재료(들)로 채워진 채널 홀을 포함할 수 있다. 일부 실시예에서, 반도체 채널(212)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(214)은 터널링 층(242), 저장층(244)("전하 트랩/저장층"이라고도 함) 및 차단층(246)을 포함하는 복합층이다. 채널 구조(210)의 나머지 공간은 실리콘 산화물과 같은 유전체 재료를 포함하는 충전층(236)으로 부분적으로 또는 완전히 충전될 수 있다. 채널 구조(210)는 실린더 형상(예를 들어, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 충전층(236), 반도체 채널(212), 터널링층(242), 저장층(244) 및 차단층(246)은 이러한 순서로 중심으로부터 기둥의 외부 표면을 향해 방사상으로 배열된다. 터널링층(242)은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층(244)은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층(246)은 실리콘 산화물, 실리콘 산질화물, 고유전율 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 필름(214)은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합층을 포함할 수 있다.
일부 실시예에서, NAND 메모리 스트링(204) 및 메모리 스택(206)은 집합적으로 NAND 메모리 셀 스택(205)을 형성한다. 메모리 스택(206)의 전도체층(207)(각각 워드 라인의 일부임)은 NAND 메모리 셀 스택(205)에서 메모리 셀의 게이트 전도체로서 기능할 수 있다. 전도체층(207)은 다수의 NAND 메모리 셀 스택(205)의 다수의 제어 게이트를 포함할 수 있고 (예를 들어, 메모리 스택(206)의 계단 구조에서) 메모리 스택(206)의 에지에서 끝나는 워드 라인으로서 측 방향으로 연장될 수 있다. 일부 실시예에서, NAND 메모리 셀 스택(205)은 전도체층(207)과 메모리 필름(214) 사이에 측 방향으로 배치된 게이트 유전체층(216)을 더 포함한다. 게이트 유전체층(216)은 각각의 메모리 셀의 게이트 커패시턴스를 증가시킬 수 있을 뿐만 아니라 제어 게이트에 대한 모든 범위의 커버리지로 인해 하나의 게이트로부터 인접한 게이트로 누설 전류를 억제할 수 있다. 게이트 유전체층(216)은 실리콘 질화물, Al2O3, HfO2, Ta2O5, 또는 이들의 임의의 조합과 같은 고유전율 유전체를 포함하지만 이에 제한되지 않는 재료를 포함할 수 있다. 일부 실시예에서, NAND 메모리 셀 스택(205)은 텅스텐으로 만들어진 (메모리 셀 트랜지스터의 게이트 전도체로서) 전도체층(207), 티타늄/티타늄 질화물(Ti/TiN) 또는 탄탈륨/탄탈륨 질화물(Ta/TaN)을 포함하는 접착제층(도시되지 않음), 고유전율 유전체 재료로 만들어진 게이트 유전체층(216) 및 채널 구조(210)를 포함한다.
일부 실시예에서, NAND 메모리 스트링(204)은 각각 수직 방향으로 각각의 단부에 반도체 플러그(220) 및 채널 플러그(222)를 포함한다. 반도체 플러그(220) 및 채널 플러그(222) 각각은 채널 구조(210)의 각각의 단부와 접촉할 수 있다. 반도체 플러그(220)는 NAND 메모리 스트링(204)의 하단부(하부)에 있을 수 있고 반도체 컨택트(250)를 통해 (예를 들어, 채널 구조(210)의 하단부 상의) 채널 구조(210)와 접촉할 수 있다. 반도체 플러그(220)는 또한 기판(202)의 상부 표면에서 기판(202)과 접촉할 수 있다. 여기에서 사용된 바와 같이, 컴포넌트(예를 들어, NAND 메모리 스트링(204))의 "상단부"는 y 방향으로 기판(202)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예를 들어, NAND 메모리 스트링(204))의 "하단부"는 기판(202)이 3D 메모리 장치(200)의 가장 낮은 평면에 위치하는 경우 y 방향으로 기판(202)에서 더 가까운 단부이다. 반도체 플러그(220)는 기판(202)으로부터 에피택셜 성장되는 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 실시예에서, 반도체 플러그(220)는 기판(202)의 일부인 단결정 실리콘을 포함하는 것으로 이해된다. 즉, 반도체 플러그(220)는 기판(202)의 재료와 동일한 에피택셜 성장된 반도체층을 포함할 수 있다. 이 경우, 반도체 플러그(220)는 또한 SEG 플러그로서 지칭될 수 있다. 반도체 플러그(220)는 NAND 메모리 스트링(204)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다.
채널 플러그(222)는 NAND 메모리 스트링(204)의 상단부에 있고 (예를 들어, 채널 구조(210)의 상단부 상에서) 채널 구조(210)와 접촉할 수 있다. 채널 플러그(222)는 반도체 재료(예를 들어, 폴리실리콘) 또는 전도성 재료(예를 들어, 금속)를 포함할 수 있다. 일부 실시예에서, 채널 플러그(222)는 접착제층으로서 Ti/TiN 또는 Ta/TaN 및 전도체층으로서 텅스텐으로 채워진 개구를 포함한다. 3D 메모리 장치(200)의 제조 동안 채널 구조(210)의 상단부를 덮음으로써, 채널 플러그(222)는 실리콘 산화물 및 실리콘 질화물과 같은 채널 구조(210)에 채워진 유전체의 식각을 방지하기 위해 식각 정지층으로서 기능할 수 있다. 일부 실시예에서, 채널 플러그(222)는 또한 NAND 메모리 스트링(204)의 드레인으로서 기능한다.
도 2에 도시된 바와 같이, 3D 메모리 장치(200)는 슬릿 구조(224)를 더 포함한다. 각각의 슬릿 구조(224)는 메모리 스택(206)을 통해 수직으로 연장될 수 있다. 슬릿 구조(224)는 또한 메모리 스택(206)을 다중 블록으로 분리하기 위해 측 방향으로 연장될 수 있다. 슬릿 구조(224)는 전도체층(207)을 형성하기 위해 화학적 전구체(precursor)에 대한 접근을 제공하는 개구(슬릿)를 포함할 수 있다. 슬릿 구조(224)는 W, Co, Cu, Al, 폴리실리콘, 실리사이드 또는 이들의 조합을 포함하지만 이에 제한되지 않는 전도성 재료로 슬릿을 채움으로써 형성된 슬릿 컨택(도시되지 않음)을 포함할 수 있다. 도 2가 3D 메모리 장치(200)가 슬릿 구조(224)를 포함하고 있는 것을 도시하고 있지만, 여기에서 개시된 장치, 방법 및 시스템은 또한 이러한 슬릿 구조를 포함하지 않는 메모리 장치에도 적용될 수 있다.
절연층(130)이 증착된 실리콘 산화물로 만들어진 도 1a와는 다르게, 도 2에 도시된 바와 같이, 유전체 식각 정지층(230)은 기판(202) 상에 형성되어 질소 관련 결함이 형성되는 것을 감소시키거나 심지어 방지하고 반도체 플러그(220)가 기판(202)으로 연장되는 대신에 기판(202)의 상부 표면에 배치될 수 있도록 한다. 결과적으로, 반도체 플러그(220)는 여기에서 개시된 신규 제조 방법에 의해 획득된 실질적으로 결함이 없는 조성을 갖는다. 반도체 플러그(220)의 상부 표면 및 하부 표면의 측면 치수는 수평 방향(x 방향)을 따라 실질적으로 동일할 수 있다. 일부 실시예에서, 수평 방향(x 방향)을 따른 반도체 플러그(220)의 측면 치수는 반도체 채널(212)의 폭에 걸쳐 실질적으로 동일하다. 즉, 반도체 플러그(220)는 실질적으로 균일한 상부 표면 및 하부 표면을 가질 수 있다.
일부 실시예에서, 유전체 식각 정지층(230)의 두께는 20 nm보다 크지 않는 것과 같이 20 nm 이하이다. 일부 실시예에서, 유전체 식각 정지층(230)의 두께는 약 1nm 내지 약 20nm, 예컨대 1 nm 내지 20 nm (예를 들어, 1 nm, 1.5 nm, 2 nm, 2.5 nm, 3 nm, 3.5 nm, 4 nm, 4.5 nm, 5 nm, 5.5 nm, 6 nm, 6.5 nm, 7 nm, 7.5 nm, 8 nm, 8.5 nm, 9 nm, 9.5 nm, 10 nm, 10.5 nm, 11 nm, 11.5 nm, 12 nm, 12.5 nm, 13 nm, 13.5 nm, 14 nm, 14.5 nm, 15 nm, 15.5 nm, 16 nm, 16.5 nm, 17 nm, 17.5 nm, 18 nm, 18.5 nm, 19 nm, 19.5 nm, 20 nm, 이러한 값 중 어느 하나에 의해 하한으로 경계가 지정된 임의의 범위, 또는 이러한 값 중 어느 두 개로 정의된 임의의 범위)이다. 유전체 식각 정지층(230)의 두께는 기판(202) 아래의 식각을 방지하기에 충분히 두껍지만, 반면에, 트랜지스터 채널로서 반도체 플러그(220)의 전기적 특성 및 성능에 영향을 주기에는 너무 두껍지 않은 범위에 있을 수 있다.
일부 실시예에서, 유전체 식각 정지층(230)은 Al2O3, HfO2, Ta2O5, ZrO2, TiO2, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 임의의 적절한 고유전율 유전체 재료를 포함하는 고유전율 유전체층이다. 일부 실시예에서, 고유전율 유전체 재료는 실리콘 질화물(k > 7)보다 높은 유전 상수 또는 k 값을 갖는 임의의 유전체를 포함한다. 일부 실시예에서, 고유전율 유전체 재료는 실리콘 산화물(k > 3.9)보다 높은 유전 상수 또는 k 값을 갖는 임의의 유전체를 포함한다.
일부 실시예에서, 유전체 식각 정지층(230)은 기판(202)의 일부를 산화시킴으로써 형성된 자연 산화물층이다. 자연 산화물층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다. 아래에서 상세히 설명되는 바와 같이, 자연 산화물층은 열 산화 또는 습식 화학적 산화(예를 들어, 오존을 함유하는 화학 물질을 사용함)와 같은 임의의 적절한 방식으로 형성될 수 있다. 박막 증착 공정을 사용하여 기판(102)의 표면에 실리콘 산화물을 증착하여 형성된 절연층(130)과 비교하여, 자연 산화물층은 기판(202)의 자체 산화물이다. 자연 산화물층이 열 산화에 의해 형성되는 일부 실시예에서, 자연 산화물층은 증착된 산화물층보다 더 깨끗한 인터페이스(예를 들어, 인터페이스에서 더 적은 댕글링 접합(dangling bond))을 갖는 더 높은 품질(예를 들어, 더 높은 밀도 및/또는 더 높은 유전체 강도)을 갖는다.
도 3a-3g는 본 개시의 일부 실시예에 따른 반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층을 갖는 3D 메모리 장치를 형성하기 위한 예시적인 제조 공정을 도시한다. 도 4는 본 개시의 일부 실시예에 따른 반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층을 갖는 3D 메모리 장치를 형성하기 위한 예시적인 방법(400)의 흐름도이다. 도 3-4에 도시된 3D 메모리 장치의 예는 도 2에 도시된 3D 메모리 장치(200)를 포함한다. 도 3-4가 함께 설명될 것이다. 방법(400)에서 도시된 작동은 완전하지 않으며 다른 작동이 예시된 작동 중 임의의 전, 후 또는 그 사이에 수행될 수 있다는 것이 이해된다. 또한, 일부 작동은 동시에 수행될 수 있거나, 또는 도 3-4에 도시된 것과 다른 순서로 수행될 수 있다.
도 4를 참조하면, 방법(400)은 유전체 식각 정지층이 기판 상에 형성되는 작동(402)에서 시작한다. 기판은 실리콘 기판일 수 있다. 유전체 식각 정지층의 두께는 약 1 nm 내지 약 20 nm, 예컨대 1 nm 내지 20 nm (예를 들어, 1 nm, 1.5 nm, 2 nm, 2.5 nm, 3 nm, 3.5 nm, 4 nm, 4.5 nm, 5 nm, 5.5 nm, 6 nm, 6.5 nm, 7 nm, 7.5 nm, 8 nm, 8.5 nm, 9 nm, 9.5 nm, 10 nm, 10.5 nm, 11 nm, 11.5 nm, 12 nm, 12.5 nm, 13 nm, 13.5 nm, 14 nm, 14.5 nm, 15 nm, 15.5 nm, 16 nm, 16.5 nm, 17 nm, 17.5 nm, 18 nm, 18.5 nm, 19 nm, 19.5 nm, 20 nm, 이러한 값 중 어느 하나에 의해 하한으로 경계가 지정된 임의의 범위, 또는 이러한 값 중 어느 두 개로 정의된 임의의 범위)이다.
도 3a에 도시된 바와 같이, 유전체 식각 정지층(301)은 기판(300)(예를 들어, 실리콘 기판) 상에 증착된 고유전율 유전체층일 수 있다. 일부 실시예에서, 고유전율 유전체층은 Al2O3, HfO2, Ta2O5, ZrO2, TiO2 또는 이들의 임의의 조합과 같은 고유전율 재료(들)로 제조될 수 있다. 유전체 식각 정지층(301)은 화학적 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 원자층 증착(atomic layer deposition, ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 전술된 범위의 두께로 형성될 수 있다.
일부 실시예에서, 유전체 식각 정지층(301)은 전술한 범위의 두께로 기판(300)의 일부를 산화시킴으로써 형성된 자연 산화물층일 수 있다. 자연 산화물은 증착된 실리콘 산화물층에 비해 더 높은 품질의 산화막을 가지고 있어 질소 확산을 차단할 수 있다. 자연 산화물층은 열 산화 또는 습식 화학적 산화(예를 들어, 오존을 함유하는 화학 물질을 사용함)와 같은 임의의 적절한 방식으로 형성될 수 있다. 예를 들어, 자연 산화물층은 기판(300)의 상부 부분을 산화시킴으로써 형성될 수 있다. 일부 실시예에서, 기판(300)의 상부 부분은 열 산화 공정에 의해 산화된다. 산화제로서 분자 산소를 사용하는 건식 산화 또는 산화제로서 수증기를 사용하는 습식 산화는 예를 들어 약 700 ℃ 내지 약 1,200 ℃의 온도에서(예를 들어, 약 850 ℃에서) 자연 산화물층을 형성하는 데 사용될 수 있다. 열 산화물은 기판(300)에서 소비되는 실리콘과 주변으로부터 공급되는 산소를 통합하기 때문에, 자연 산화물층은 기판(300)으로 하향으로 성장할 수 있으며, 결과적으로 자연 산화물층 두께의 일부가 기판(300)의 원래의 상부 표면 아래에 놓이게 된다. 생성된 자연 산화물층은의 두께는 열 산화 온도 및/또는 시간에 의해 제어될 수 있다.
기판(300)의 상부 부분은 또한 습식 화학적 산화 공정에 의해 산화될 수 있다. 오존을 포함하는 습식 화학 물질은 자연 산화물층을 형성하기 위해 기판(300)의 일부를 산화시키는 데 사용될 수 있다. 일부 실시예에서, 습식 화학 물질은 불화 수소산과 오존(예를 들어, FOM)의 혼합물이다. 예를 들어, 불화 수소산은 극초순수에서 49 %의 농도를 가지고 있다. 생성된 자연 산화물층의 두께는 습식 화학 조성물, 온도 및/또는 시간에 의해 제어될 수 있다. 도 1a에 도시된 유전체 식각 정지층(301)은 기판(300)의 상부 부분이 자연 산화물층으로 산화된 후의 상태를 도시함에 유의한다. 산화 공정 이전에, 원래의 기판은 300과 301의 일부가 차지하는 공간을 포함한다.
방법(400)은 도 4에 도시된 바와 같이 유전체 스택이 유전체 식각 정지층 상에 형성되는 작동(404)으로 진행한다. 유전체 스택은 복수의 유전체/희생층 쌍을 포함할 수 있다. 도 3b에 도시된 바와 같이, 유전체 스택(302)의 바닥 부분은 유전체 식각 정지층(301) 및 기판(300)과 함께 클로즈업 뷰로 제공된다. 제1 유전체층(304) 및 제2 유전체층의 쌍("희생층"으로 알려짐)(306)(여기에서 함께 "유전체층 쌍"으로 지칭됨)은 유전체 식각 정지층(301) 상에 형성된다. 유전체층(304) 및 희생층(306)은 다르게는 유전체 스택(302)을 형성하기 위해 유전체 식각 정지층(301) 상에 증착될 수 있다. 일부 실시예에서, 각각의 유전체층(304)은 실리콘 산화물의 층을 포함하고, 각각의 희생층(306)은 실리콘 질화물을 포함한다. 유전체 스택(302)은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 원자층 증착(ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(400)은 도 4에 도시된 바와 같이 유전체 스택을 통해 수직으로 연장되는 개구가 형성되는 작동(406)으로 진행한다. 도 3c에 도시된 바와 같이, 개구(310)(채널 홀)는 유전체 스택(302)을 통해 수직으로 연장하여 형성된다. 일부 실시예에서, 복수의 개구(310)는 각각의 개구(310)가 후 공정에서 개별 NAND 메모리 스트링을 성장시키기 위한 위치가 되도록 유전체 스택(302)을 통해 형성된다. 일부 실시예에서, 개구(310)를 형성하기 위한 제조 공정은 습식 식각 및/또는 심이 온 반응성 식각(deep-ion reactive etching, DRIE)과 같은 건식 식각을 포함한다. 도 3c에 도시된 바와 같이, 식각 공정은 유전체 식각 정지층(301)에 의해 중지될 때까지 유전체 스택(302)을 통해 진행될 수 있다. 즉, 유전체 식각 정지층(301)은 식각을 중지시키고 식각이 아래의 기판(300)에 도달하는 것을 방지할 수 있다. 또한, 식각 공정 중에 발생되는 질소와 같은 가스 조성물이 기판(300)에 닿지 않게 함으로써, 기판 표면에 가스가 부착되는 것을 방지할 수 있다. 이러한 방식으로, 기판(300)의 표면은 후속 SEG 공정에서 균일한 성장을 허용하도록 보호될 수 있다.
방법(400)은 도 4에 도시된 바와 같이 개구가 유전체 식각 정지층을 통해 연장되는 작동(408)으로 진행한다. 도 3d에 도시된 바와 같이, 개구(310)는 실리콘이 기판(300)의 상부 및 개구(310) 내에서 성장할 수 있도록 유전체 식각 정지층(301)을 관통하는 구멍을 뚫을 수 있다. 유전체 식각 정지층(310)은 개구(310)에 충전된 재료의 습식 식각 및/또는 건식 식각에 의해 관통하는 구먼을 뚫을 수 있다.
도 4를 참조하면, 방법(400)은 도 4에 도시된 바와 같이, 반도체 플러그가 형성되는 작동(410)으로 진행한다. 일부 실시예에서, 반도체 플러그를 형성하기 위해, 반도체층이 개구에서 기판으로부터 에피택셜 성장된다.
도 3e에 도시된 바와 같이, 반도체 플러그(330)는 기판으로부터 에피택셜 성장된 실리콘과 같은 반도체 재료로 개구(310)의 하부를 채움으로써 형성될 수 있다. 일부 실시예에서, 반도체 플러그(330)는 기판의 일부인 단결정 실리콘을 포함하는 것으로 이해된다. 일부 실시예에서, 반도체 플러그(330)는 하나 이상의 희생층(예를 들어, 306, 307)에 인접한다. 에피택셜 성장하는 반도체 플러그(330)를 위한 제조 공정은 기상 에피택시(vapor-phase epitaxy, VPE), 액상 에피택시(liquid-phase epitaxy, LPE), 분자 빔 에피택시(molecular-beam epitaxy, MPE), 또는 이들의 임의의 조합을 포함할 수 있지만 이에 제한되지 않는다.
도 3e에 도시된 바와 같이, 반도체 플러그(330)는 기판(300)으로 연장되지 않고 기판(300) 상에(예를 들어, 기판(300)의 상부 표면 상에) 배치된다. 이는 유전체 식각 정지층(301)에 의해 기판(300)의 상부 표면이 작동(406)에서 식각 공정 동안 손상되지 않기 때문이다. 그 결과, 기판(300)의 상부 표면의 수평 방향의 측면 치수가 실질적으로 균일하게 유지될 수 있고, 기판(300)의 균일한 상부 표면의 상부에 반도체 플러그(330)를 평평하게 성장시킬 수 있다. 반도체 플러그(116)가 기판(102)과 상이한 방향으로 에피택셜 성장될 수 있는(예를 들어, 채널 홀에서 기판(102)의 상부 표면으로부터 위로 성장되고 그리고/또는 채널 홀에서 기판(102)의 측면으로부터 내부로 성장되는) 도 1a에서의 예와 다르게, 도 3e에서의 반도체 플러그(330)는 개구(310)에서 기판(300)의 상부 표면으로부터 상향으로만 성장될 수 있다.
방법(400)은 채널 구조가 개구의 반도체 플러그 위에 접촉하도록 형성된 도 4에 도시된 바와 같이 작동(412)으로 진행한다. 일부 실시예에서, 채널 구조를 형성하기 위해, 메모리 필름이 반도체 플러그 위의 개구의 측벽을 따라 형성되고, 수직으로 연장되는 반도체 채널이 메모리 필름 위에 형성된다.
도 3f에 도시된 바와 같이, 채널 구조(340)는 개구(310)(도 3e에 도시됨)에서 반도체 플러그(330) 위에 접촉하도록 형성된다. 채널 구조(340)를 형성하는 제조 공정은 반도체 채널(342) 및 반도체 채널(342)과 유전체 스택(302)의 유전체층 쌍 사이에 측 방향으로 배치된 메모리 필름(344)을 형성하는 것을 포함할 수 있다. 일부 실시예에서, 메모리 필름(344)은 먼저 반도체 플러그(330) 위의 개구의 측벽을 따라 증착되고, 그 후 반도체 채널(342)은 유전체 스택(302)을 통해 수직으로 연장되는 메모리 필름(344) 위에 증착된다. 반도체 채널(342)은 폴리실리콘과 같은 반도체 재료를 포함할 수 있다. 메모리 필름(344)은 터널링층, 저장층 및 차단 층(도시되지 않음)의 조합과 같은 복합 유전체층일 수 있다. 메모리 필름(344)의 각각의 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 반도체 채널(342) 및 메모리 필름(344)은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
방법(400)은 도 4에 도시된 바와 같이 메모리 스택이 유전체 스택의 희생층을 전도체층으로 대체하여 형성되는 작동(414)으로 진행한다. 따라서, 메모리 스택은 인터리빙된 전도체층 및 유전체층을 포함할 수 있다. 일부 실시예에서, 메모리 스택을 형성하기 위해, 유전체 스택을 통해 슬릿이 형성되고, 유전체 스택의 희생층은 슬릿을 통해 식각되어 복수의 측면 리세스를 형성하고, 게이트 유전체층은 슬릿 및 리세스의 측벽을 따라 증착되며, 전도체층은 게이트 유전체층 위에 증착된다.
도 3g에 도시된 바와 같이, 게이트 유전체층(360) 및 전도체층(362)(게이트 전도체)은 슬릿(350)의 측벽을 따라 이러한 순서로 순차적으로 형성된다. 그 후, 일부 실시예에 따라, 전도체층(362)은 습식 식각 및/또는 건식 식각에 의해 부분적으로 제거된다. 그 결과, 메모리 스택(370)이 형성되어, 소위 게이트 대체 공정에 의해 유전체 스택(302)을 대체할 수 있다. 게이트 유전체층(360) 및 전도체층(362)은 ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 게이트 유전체층(360)은 실리콘 질화물, Al2O3, HfO2, Ta2O5 또는 이들의 임의의 조합과 같은 고유전율 유전체를 포함하는 유전체 재료를 포함할 수 있다. 전도체층(426)은 W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 일부 실시예에서, 도 3g에 도시된 게이트 대체 공정 후 슬릿(350)의 나머지 공간은 (스페이서로서) 유전체(들) 및 (접착/장벽 층 및 전도체층으로서) 전도성 재료와 같은 충전 재료로 충전되어, 메모리 스택(370)을 통해 수직으로 연장되는 슬릿 컨택(도시되지 않음)을 형성할 수 있다.
반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층의 적용은 3D 메모리 장치에만 국한되지 않음을 이해해야 한다. 보다 일반적인 장치는 반도체 플러그를 갖는 임의의 반도체 구조일 수 있다. 도 5는 일부 실시예에 따른 반도체 플러그의 결함을 감소시키기 위한 유전체 식각 정지층을 갖는 이러한 반도체 구조를 형성하기 위한 예시적인 방법(500)의 흐름도이다. 방법(500)에 도시된 작동은 완전하지 않으며 다른 작동이 예시된 작동 중 임의의 전, 후 또는 그 사이에 수행될 수 있다는 것이 이해된다. 또한, 일부 작동은 동시에 수행될 수 있거나, 또는 도 5에 도시된 것과 다른 순서로 수행될 수 있다.
도 5를 참조하면, 방법(500)은 기판 상에 형성된 유전체 식각 정지층 상에 인터리빙된 실리콘 산화물층 및 실리콘 질화물층을 포함하는 유전체 스택을 통해 개구가 형성되는 작동(502)에서 시작한다. 유전체 식각 정지층 및 실리콘 산화물/실리콘 질화물 유전체 스택 및 개구를 형성하기 위한 제조 공정은 도 3a 내지 도 3c를 참조하여 설명된 것과 유사하므로 여기서 반복되지 않는다. 실리콘 산화물층 및 실리콘 질화물층은 각각 유전체 스택에서의 유전체층 및 희생층으로서 기능함에 유의해야 한다.
방법(500)은 도 5에 도시된 바와 같이 개구가 예를 들어 유전체 식각 정지층을 관통하는 구멍을 뚫음으로써 유전체 식각 정지층을 통해 연장되는 작동(504)으로 진행한다. 유전체 식각 정지층을 통해 개구를 연장하기 위한 제조 공정은 도 3d를 참조하여 설명된 것과 유사하므로 여기서 반복되지 않는다.
방법(500)은 도 5에 도시된 바와 같이 실리콘 플러그가 개구의 하부 부분에서 기판으로부터 형성되는 작동(506)으로 진행한다. 실리콘 플러그는 기판으로부터 에피택셜 성장될 수 있으며 기판과 동일한 재료를 가질 수 있다. 유전체 식각 정지층이 질소 축적과 실리콘 표면에 대한 부착을 줄일 수 있고 기판의 균일하고 평평한 표면을 유지할 수 있기 때문에, 실리콘 플러그의 결함이 감소되거나 방지될 수 있다. 따라서, 실리콘 플러그의 하부 및 상부 표면이 균일하게 형성될 수 있다.
방법(500)은 도 5에 도시된 바와 같이 실리콘 질화물층이 에칭되는 작동(508)으로 진행한다. 식각제는 인산과 같은 습식 화학 물질을 포함할 수 있다. 완성된 실리콘 플러그는 수평 방향을 따라 실질적으로 동일한 측면 치수(즉, 실질적으로 직선인 상부 및 하부 표면 프로파일)를 가질 수 있다.
본 개시의 일 측면에 따르면, 3D 메모리 장치를 형성하는 방법이 개시된다. 유전체 식각 정지층이 형성된다. 유전체 식각 정지층은 기판 상에 배치된다. 그 후, 유전체 스택이 유전체 식각 정지층 상에 형성된다. 유전체 스택은 복수의 인터리빙된 유전체층 및 희생층을 포함한다. 유전체 스택을 통해 수직으로 연장되는 개구가 형성된다. 그 다음, 개구는 유전체 식각 정지층을 통해 연장된다. SEG 플러그는 개구의 하부에 형성된다. SEG 플러그는 기판 상에 배치된다. 채널 구조는 개구의 SEG 플러그 위에 접촉하도록 형성된다. 복수의 인터리빙된 유전체층 및 전도체층을 포함하는 메모리 스택은 유전체 스택의 희생층을 전도체층으로 대체함으로써 형성된다.
일부 실시예에서, 유전체 식각 정지층을 형성하기 위해, 고유전율 유전체층이 기판 상에 증착된다. 고유전율 유전체층은 Al2O3, HfO2, Ta2O5, ZrO2 또는 TiO2 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, 유전체 식각 정지층을 형성하기 위해, 자연 산화물층이 기판의 일부를 산화시킴으로써 형성된다.
일부 실시예에서, 유전체 식각 정지층을 통해 개구를 연장하기 위해, 유전체 식각 정지층에 관통하는 구멍이 뚫릴 수 있다.
일부 실시예에서, 기판은 실리콘을 포함하고, 각각의 희생층은 실리콘 질화물을 포함한다.
일부 실시예에서, SEG 플러그를 형성하기 위해, 반도체층이 개구에서 기판으로부터 에피택셜 성장된다.
일부 실시예에서, 채널 구조를 형성하기 위해, 메모리 필름이 SEG 플러그 위의 개구의 측벽을 따라 형성되고, 수직으로 연장되는 반도체 채널은 메모리 필름 위에 형성된다.
일부 실시예에서, 유전체 스택을 통해 메모리 스택 및 슬릿을 형성하기 위해, 유전체 스택의 희생층이 슬릿을 통해 식각되어 복수의 측면 리세스를 형성하고, 게이트 유전체층은 슬릿 및 측면 리세스의 측벽을 따라 증착되며, 전도체층은 게이트 유전체층 위에 증착된다. 일부 실시예에서, 희생층을 식각하기 위해, 인산을 포함하는 식각액이 개구를 통해 도포된다.
일부 실시예에서, 개구를 형성하는 공정에서 유전체 스택을 통한 식각은 유전체 식각 정지층에 의해 중지될 수 있다.
일부 실시예에서, 유전체 식각 정지층의 두께는 약 1 nm 내지 약 20 nm이다.
본 개시의 다른 측면에 따르면, 반도체 구조를 형성하는 방법이 개시된다. 유전체 식각 정지층이 형성된다. 유전체 식각 정지층은 기판 상에 배치된다. 복수의 인터리빙된 유전체층 및 희생층이 유전체 식각 정지층 상에 형성된다. 인터리빙된 유전체층 및 희생층을 통해 수직으로 연장되는 개구가 형성된다. 개구는 유전체 식각 정지층을 통해 연장된다. 개구의 하부에 SEG 플러그가 형성된다. SEG 플러그는 기판 상에 배치된다.
일부 실시예에서, 유전체 식각 정지층을 형성하기 위해, 고유전율 유전체층이 기판 상에 증착된다. 고유전율 유전체층은 Al2O3, HfO2, Ta2O5, ZrO2 또는 TiO2 중 적어도 하나를 포함할 수 있다.
일부 실시예에서, 유전체 식각 정지층을 형성하기 위해, 자연 산화물층이 기판의 일부를 산화시킴으로써 형성된다.
일부 실시예에서, 유전체 식각 정지층을 통해 개구를 연장하기 위해, 유전체 식각 정지층에 관통하는 구멍이 뚫릴 수 있다.
일부 실시예에서, 희생층이 제거된다.
일부 실시예에서, 기판은 실리콘을 포함하고, 각각의 희생층은 실리콘 질화물을 포함한다.
일부 실시예에서, SEG 플러그를 형성하기 위해, 반도체층이 개구에서 기판으로부터 에피택셜 성장된다.
일부 실시예에서, 본 방법은 또한 채널 구조를 형성하는 단계를 포함한다. SEG 플러그 위의 개구 측벽을 따라 메모리 필름이 형성되고, 메모리 필름 위에 수직으로 연장되는 반도체 채널이 형성된다.
일부 실시예에서, 본 방법은 또한 메모리 스택을 형성하는 단계를 포함한다. 인터리빙된 유전체층과 희생층을 통하는 슬릿, 유전체 스택의 희생층은 복수의 측면 리세스를 형성하기 위해 슬릿을 통해 식각되고, 게이트 유전체층은 슬릿 및 측면 리세스의 측벽을 따라 증착되며, 전도체층은 게이트 유전체층 위에 증착된다. 일부 실시예에서, 희생층을 식각하기 위해, 인산을 포함하는 식각제가 개구를 통해 도포된다.
본 개시의 또 다른 측면에 따르면, 3D 메모리 장치가 제공된다. 메모리 장치는 기판, 기판 상에 배치된 유전체 식각 정지층, 유전체 식각 정지층 상에 배치되고 복수의 인터리빙된 전도체층 및 유전체층을 포함하는 메모리 스택, 및 각각 메모리 스택을 통해 수직으로 연장되며 메모리 스트링의 바닥 부분에 SEG 플러그를 포함하는 복수의 메모리 스트링을 포함한다. SEG 플러그는 기판 상에 배치된다.
일부 실시예에서, 유전체 식각 정지층은 고유전율 유전체층이다. 고유전율 유전체층은 Al2O3, HfO2, Ta2O5, ZrO2 또는 TiO2 중 적어도 하나를 포함한다.
일부 실시예에서, 유전체 식각 정지층은 기판의 일부를 산화시킴으로써 형성된 자연 산화물층이다.
일부 실시예에서, SEG 플러그는 기판의 재료와 동일한 에피택셜 성장된 반도체층을 포함한다.
일부 실시예에서, 각각의 메모리 스트링은 인터리빙된 전도체층 및 유전체층을 통해 수직으로 연장되는 반도체 채널 및 반도체 채널과 인터리빙된 전도체층 및 유전체층 사이에 측 방향으로 배치된 메모리 필름을 더 포함한다.
특정 실시예에 대한 전술한 설명은 다른 사람들이 본 기술 분야의 지식을 적용함으로써 과도한 실험없이 그리고 본 개시의 일반적인 개념을 벗어나지 않고 특정 실시예와 같은 다양한 애플리케이션에 대해 쉽게 수정하고 그리고/또는 적응할 수 있는 본 개시의 일반적인 특성을 드러낼 것이다. 따라서, 이러한 적응 및 수정은 여기에서 제시된 교시 및 안내에 기초하여, 개시된 실시예의 균등물의 의미 및 범위 내에 있도록 의도된다. 여기에서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 어법은 교시 및 안내의 관점에서 당업자에 의해 해석되어야 함이 이해되어야 한다.
본 개시의 실시예는 특정 기능 및 그 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 위에서 설명되었다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 여기에서 임의로 정의되었다. 지정된 기능과 그 관계가 적절하게 수행되는 한 대체 경계가 정의될 수 있다.
개요 및 요약은 발명자(들)에 의해 고려된 바와 같이 모든 것이 아닌 하나 이상의 본 개시의 예시적인 실시예를 제시할 수 있으며, 따라서 본 개시 및 첨부된 청구 범위를 어떤 방식으로든 제한하고자 하는 것은 아니다.
본 개시의 폭 및 범위는 전술한 예시적인 실시예 중 어느 것에 의해 제한되어서는 안되며, 다음의 청구 범위 및 그 균등물에 따라서만 정의되어야 한다.

Claims (27)

  1. 3차원(three-dimensional, 3D) 메모리 장치를 형성하기 위한 방법으로서,
    유전체 식각 정지층을 형성하는 단계 ― 상기 유전체 식각 정지층은 기판 상에 배치됨 ―;
    복수의 인터리빙된 유전체층 및 희생층(sacrificial layer)을 포함하는 유전체 스택(dielectric stack)을 상기 유전체 식각 정지층 상에 형성하는 단계;
    상기 유전체 스택을 통해 수직으로 연장되는 개구를 형성하는 단계;
    상기 유전체 식각 정지층을 통해 상기 개구를 연장시키는 단계;
    상기 개구의 하부에 선택적 에피택셜 성장(selective epitaxial growth, SEG) 플러그를 형성하는 단계 ― 상기 SEG 플러그는 상기 기판 상에 배치됨 ―;
    상기 개구에서 상기 SEG 플러그의 위에 상기 SEG 플러그와 접촉하도록 채널 구조를 형성하는 단계; 및
    상기 유전체 스택의 희생층을 전도체층으로 대체함으로써 복수의 인터리빙된 유전체층 및 전도체층을 포함하는 메모리 스택을 형성하는 단계
    를 포함하고,
    상기 유전체 식각 정지층을 형성하는 단계는 자연 산화물층(native oxide layer)을 형성하기 위해 습식 화학적 산화에 의해 상기 기판의 일부를 산화시키는 단계를 포함하는,
    3차원 메모리 장치를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 유전체 식각 정지층을 통해 상기 개구를 연장시키는 단계는 상기 유전체 식각 정지층을 관통하는 구멍을 뚫는 단계를 포함하는,
    3차원 메모리 장치를 형성하기 위한 방법.
  3. 제1항에 있어서,
    상기 SEG 플러그를 형성하는 단계는 상기 개구에서 상기 기판으로부터 반도체층을 에피택셜 성장시키는 단계를 포함하는,
    3차원 메모리 장치를 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 개구를 형성하는 단계는 상기 유전체 식각 정지층에 의해 정지될 때까지 상기 유전체 스택을 통해 식각하는 단계를 포함하는,
    3차원 메모리 장치를 형성하기 위한 방법.
  5. 제1항에 있어서,
    상기 유전체 식각 정지층의 두께는 1 nm 내지 20 nm인,
    3차원 메모리 장치를 형성하기 위한 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 습식 화학적 산화는 오존을 함유하는 습식 화학 물질을 사용하는,
    3차원 메모리 장치를 형성하기 위한 방법.
  7. 제6항에 있어서,
    상기 습식 화학 물질은 불화 수소산과 오존의 혼합물인,
    3차원 메모리 장치를 형성하기 위한 방법.
  8. 반도체 구조를 형성하기 위한 방법으로서,
    유전체 식각 정지층을 형성하는 단계 ― 상기 유전체 식각 정지층은 기판 상에 배치됨 ―;
    상기 유전체 식각 정지층 상에 복수의 인터리빙된 유전체층 및 희생층을 형성하는 단계;
    상기 인터리빙된 유전체층 및 희생층을 통해 수직으로 연장되는 개구를 형성하는 단계;
    상기 유전체 식각 정지층을 통해 상기 개구를 연장시키는 단계;
    상기 개구의 하부에 선택적 에피택셜 성장(SEG) 플러그를 형성하는 단계 ― 상기 SEG 플러그는 상기 기판 상에 배치됨 ―
    를 포함하고,
    상기 유전체 식각 정지층을 형성하는 단계는 자연 산화물층을 형성하기 위해 습식 화학적 산화에 의해 상기 기판의 일부를 산화시키는 단계를 포함하는,
    반도체 구조를 형성하기 위한 방법.
  9. 제8항에 있어서,
    상기 유전체 식각 정지층을 통해 상기 개구를 연장시키는 단계는 상기 유전체 식각 정지층을 관통하는 구멍을 뚫는 단계를 포함하는,
    반도체 구조를 형성하기 위한 방법.
  10. 제8항에 있어서,
    상기 SEG 플러그를 형성하는 단계는 상기 개구에서 상기 기판으로부터 반도체층을 에피택셜 성장시키는 단계를 포함하는,
    반도체 구조를 형성하기 위한 방법.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 습식 화학적 산화는 오존을 함유하는 습식 화학 물질을 사용하는,
    반도체 구조를 형성하기 위한 방법.
  12. 제11항에 있어서,
    상기 습식 화학 물질은 불화 수소산과 오존의 혼합물인,
    반도체 구조를 형성하기 위한 방법.
  13. 3차원(3D) 메모리 장치로서,
    기판;
    상기 기판 상에 배치된 유전체 식각 정지층;
    상기 유전체 식각 정지층 상에 배치되고 복수의 인터리빙된 전도체층 및 유전체층을 포함하는 메모리 스택; 및
    복수의 메모리 스트링 ― 상기 복수의 메모리 스트링은 각각 상기 메모리 스택을 통해 수직으로 연장되고 상기 메모리 스트링의 바닥 부분에 선택적 에피택셜 성장(SEG) 플러그를 포함하며, 상기 SEG 플러그는 상기 기판 상에 배치됨 ―
    을 포함하고,
    상기 유전체 식각 정지층은, 습식 화학적 산화에 의해 상기 기판의 일부를 산화시켜 형성되는 자연 산화물층인,
    3차원 메모리 장치.
  14. 제13항에 있어서,
    상기 SEG 플러그는 상기 기판의 재료와 동일한 에피택셜 성장된 반도체층을 포함하는,
    3차원 메모리 장치.
  15. 제13항에 있어서,
    상기 메모리 스트링은 각각,
    상기 인터리빙된 전도체층 및 유전체층을 통해 수직으로 연장되는 반도체 채널; 및
    상기 반도체 채널과 상기 인터리빙된 전도체층 및 유전체층 사이에 측 방향으로 배치된 메모리 필름
    을 더 포함하는, 3차원 메모리 장치.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 습식 화학적 산화는 오존을 함유하는 습식 화학 물질을 사용하는,
    3차원 메모리 장치.
  17. 제16항에 있어서,
    상기 습식 화학 물질은 불화 수소산과 오존의 혼합물인,
    3차원 메모리 장치.
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