TW202015222A - 用於減少三維記憶體件中的半導體插塞中的缺陷的方法 - Google Patents

用於減少三維記憶體件中的半導體插塞中的缺陷的方法 Download PDF

Info

Publication number
TW202015222A
TW202015222A TW107141409A TW107141409A TW202015222A TW 202015222 A TW202015222 A TW 202015222A TW 107141409 A TW107141409 A TW 107141409A TW 107141409 A TW107141409 A TW 107141409A TW 202015222 A TW202015222 A TW 202015222A
Authority
TW
Taiwan
Prior art keywords
layer
dielectric
substrate
etch stop
stop layer
Prior art date
Application number
TW107141409A
Other languages
English (en)
Other versions
TWI689086B (zh
Inventor
劉藩東
華文宇
何佳
吳林春
蒲月強
夏志良
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI689086B publication Critical patent/TWI689086B/zh
Publication of TW202015222A publication Critical patent/TW202015222A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

公開了具有介電質蝕刻停止層的三維記憶體件和用於形成所述三維記憶體件的方法的實施例。在示例中，三維記憶體件包括基底、設置在基底上的介電質蝕刻停止層、設置在介電質蝕刻停止層上並包括複數個交錯的導體層和介電質層的記憶體堆疊層、以及複數個記憶體串，所述記憶體串中的每個記憶體串豎直延伸通過記憶體堆疊層並包括處於記憶體串的底部部分中的選擇性磊晶生長插塞。選擇性磊晶生長插塞設置在基底上。

Description

用於減少三維記憶體件中的半導體插塞中的缺陷的方法
本公開的實施例涉及三維（3D）記憶體件及其製造方法。
透過改善製程技術、電路設計、程式設計演算法和製造製程，平面儲存單元被縮放到更小尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構能夠解決平面儲存單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制到和來自記憶體陣列的訊號的周邊元件。
本文公開了具有用於減少半導體插塞中的缺陷的介電質蝕刻停止層的3D記憶體件和用於形成所述3D記憶體件的方法的實施例。
在一個示例中，公開了一種用於形成3D記憶體件的方法。該方法包括形成介電質蝕刻停止層。介電質蝕刻停止層被設置在基底上。該方法還包括在介電質蝕刻停止層上形成介電質堆疊層。介電質堆疊層包括複數個交錯的介電質層和犧牲層。該方法還包括形成豎直延伸通過介電質堆疊層的開口，並且將開口延伸通過介電質蝕刻停止層。此外，該方法包括在開口的下部部分形成選擇性磊晶生長（SEG）插塞。SEG插塞被設置在基底上。此外，該方法包括形成處於開口中的SEG插塞上方並與其接觸的通道結構。該方法還包括透過用導體層替換介電質堆疊層中的犧牲層而形成包括複數個交錯的介電質層和導體層的記憶體堆疊層。
在另一個示例中，公開了一種用於形成半導體結構的方法。該方法包括形成介電質蝕刻停止層。介電質蝕刻停止層被設置在基底上。該方法還包括在介電質蝕刻停止層上形成複數個交錯的介電質層和犧牲層。該方法還包括形成豎直延伸通過交錯的介電質層和犧牲層的開口，並且將開口延伸通過介電質蝕刻停止層。此外，該方法包括在開口的下部部分形成SEG插塞。SEG插塞被設置在基底上。
在又一個示例中，公開了3D記憶體件。記憶體件包括基底和基底上設置的介電質蝕刻停止層。記憶體件還包括設置在介電質蝕刻停止層上的記憶體堆疊層。記憶體堆疊層包括複數個交錯的導體層和介電質層。記憶體件還包括複數個記憶體串，每個記憶體串豎直延伸通過記憶體堆疊層並且包括記憶體串的底部部分中的SEG插塞。SEG插塞被設置在基底上。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的額外因素，其同樣至少部分地取決於上下文。
應當容易理解，本公開中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、豎直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成互連線和/或通孔觸點）和一個或複數個介電質層。
如本文使用的，術語“標稱/標稱地”是指在產品或過程的設計階段期間設置的用於部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文使用的，術語“3D記憶體件”是指一種半導體元件，其在橫向取向的基底上具有豎直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，例如NAND記憶體串），以使得所述記憶體串相對於基底在豎直方向上延伸。如本文使用的，術語“豎直/豎直地”是指標稱地豎直於基底的橫向表面。
在諸如3D NAND記憶體件的一些3D記憶體件中，半導體插塞通常形成在NAND記憶體串的一個端部處。當半導體插塞與圍繞其形成的閘極導體層結合時，半導體插塞充當電晶體的通道。半導體插塞可以透過選擇性磊晶生長（SEG）製程形成，其中半導體插塞從基底透過絕緣層的開口磊晶生長，其典型地透過在基底上沉積氧化矽層而製成。透過SEG製程形成的半導體插塞也被稱為SEG插塞。在一些情況下，沉積的氧化矽可能不夠緻密，這導致由於SEG製程中的高溫環境而釋放出氮氣（例如，先前利用氧化矽注入的和/或從靠近基底的氮化矽層或氮氧化矽層注入的）。氮氣可以累積並附接到基底的表面，從而影響生長的均勻性並導致半導體插塞中的缺陷。有缺陷的半導體插塞可能使電晶體的導通電壓偏移或甚至崩潰，從而破壞3D儲存單元的整個塊。有缺陷的半導體插塞的負面影響可能導致3D記憶體件的產量和可靠性的損失。
此外，在絕緣層中沉積的氧化矽可能不能耐受蝕刻，蝕刻是用於形成用於生長半導體插塞的開口的製程。結果，可以蝕刻穿過所沉積的氧化矽的至少部分，從而將下面的基底暴露於蝕刻組分並導致對基底的損壞。隨後從這種受損基底生長矽可能導致半導體插塞的底部延伸到基底中，這在某些情況下是不希望的。
根據本公開的各種實施例提供了具有用於減少半導體插塞中的缺陷的介電質蝕刻停止層的3D記憶體件的製造方法。介電質蝕刻停止層可以由高介電常數（高k）材料或原生氧化物製成。介電質蝕刻停止層可以防止高能離子損壞基底的表面，從而在製造過程結束時保持其均勻的橫向尺寸。此外，介電質蝕刻停止層可以防止氮氣累積在基底表面上和/或附接到基底表面，從而減少甚至防止在半導體插塞中形成缺陷。因此可以克服由現有製造流程導致的上述缺點，並且可以提高3D記憶體件的產量和可靠性。
利用介電質蝕刻停止層來減少半導體插塞中的缺陷的一個步驟是向通常由氧化矽製成的最低介電質層（即，最靠近基底的介電質層）添加、或將該最低介電質層替換為原生氧化物或高k介電質材料，諸如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ）、氧化鋯（ZrO2 ）、氧化鈦（TiO2 ）或它們的任何組合。在一些實施例中，首先在基底上形成介電質蝕刻停止層（例如，透過沉積高k介電質層或氧化基底的部分以形成原生氧化物層），接著形成具有交錯的犧牲層和介電質層的介電質堆疊層。然後，透過例如蝕刻而形成豎直延伸通過介電質堆疊層的開口。在一些實施例中，可以在介電質蝕刻停止層處使蝕刻停止，介電質蝕刻停止層保護下面的矽以使其不暴露於蝕刻製程中使用的組分。接下來，透過例如衝壓而使開口進一步延伸通過介電質蝕刻停止層。此後，SEG製程可以開始生長半導體插塞。半導體插塞可以被設置在基底上而不是延伸到基底中。
圖1A示出了具有有缺陷的半導體插塞116的示例性3D記憶體件100的截面。例如，半導體插塞116可以包括缺陷118，例如，由於在SEG製程期間的氮氣累積和/或附接所導致的空隙。半導體插塞116還可以包括處於上表面（例如，不平坦表面）的缺陷119，其由缺陷118所引起的不平坦生長而造成。要指出的是，在圖1A中添加了x軸和y軸以進一步例示3D記憶體件100中的部件的空間關係。3D記憶體件100的基底102包括在x方向（即，橫向方向）上橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如本文所使用的，在半導體元件（例如，3D記憶體件100）的基底（例如，基底102）在y方向（即，豎直方向）上被定位於半導體元件的最下平面中時，在y方向上相對於半導體元件的基底判斷半導體元件的一個部件（例如，層或元件）在另一部件（例如，層或元件）“上”、“上方”還是“下方”。在本公開中將通篇應用用於描述空間關係的相同概念。
3D記憶體件100是NAND快閃記憶體件，其中以在基底102上方豎直延伸的NAND記憶體串104的陣列形式提供儲存單元。在一些實施例中，3D記憶體件100包括延伸通過複數個對的NAND記憶體串104，其中每個對包括導體層106和介電質層108（本文這稱為“導體/介電質層對”）。本文中還將堆疊的導體/介電質層對稱為“記憶體堆疊層”110。在一些實施例中，每個NAND記憶體串104包括豎直延伸通過記憶體堆疊層110的通道結構112。根據一些實施例，NAND記憶體串104還包括均在y方向上處於相應端部的通道插塞114和半導體插塞116。
如圖1所示，絕緣層130設置在基底102和記憶體堆疊層110之間。典型地，透過沉積被認為具有相對低密度的氧化矽而形成絕緣層130。在SEG製程期間，氮氣可能由於高溫環境而被釋放，並附接到基底102的表面，從而導致缺陷。如圖1所示，NAND記憶體串104的下端處的半導體插塞116由於在SEG製程期間氮氣附接到基底102的表面而具有缺陷（例如，118和119），並且因此可能不利地影響其電性能或甚至失去與通道結構112的電接觸。此外，如圖1A所示，由於絕緣層130不能阻止蝕刻組分到達基底102，因而作為在蝕刻過程期間基底102所承受的損壞的結果，半導體插塞116延伸到基底102中。
圖1B是描繪了具有由氮氣附接引起的缺陷122的半導體插塞120的下部部分的示例性截面輪廓的圖像，氮氣附接進而造成不平坦的上表面124。如圖1B所示，半導體插塞120延伸到基底128中，超越絕緣層126。
相比之下，具有靠近基底表面的介電質蝕刻停止層的3D記憶體件可以減少或甚至防止半導體插塞中的缺陷形成，並且因此沒有與上面參考圖1A和圖1B所描述的相同的問題。圖2示出了根據本公開的一些實施例的具有介電質蝕刻停止層230的示例性3D記憶體件200的截面。3D記憶體件200可以包括基底202，其可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絕緣層（SOI）、鍺覆絕緣層（GOI）或任何其它適當材料。在一些實施例中，基底202是減薄的基底（例如，半導體層），透過研磨、濕式/乾式蝕刻、化學機械拋光（CMP）或其任何組合將基底202減薄。
3D記憶體件200可以是單片式3D記憶體件的部分。術語“單片式”表示3D記憶體件的部件（例如，周邊元件和記憶體陣列元件）形成在單個基底上。對於單片式3D記憶體件，由於周邊元件處理和記憶體陣列元件處理的摺積，製造遇到了額外的限制。例如，記憶體陣列元件（例如，NAND記憶體串）的製造受到與已經形成或將要形成在同一基底上的周邊元件相關聯的熱預算的約束。
替代地，3D記憶體件200可以是非單片式3D記憶體件的部分，其中，部件（例如，周邊元件和記憶體陣列元件）可以獨立形成在不同基底上，並且然後例如以“面對面”方式鍵合。在一些實施例中，記憶體陣列元件基底（例如，基底202）保持作為鍵合的非單片式3D記憶體件的基底，並且周邊元件（例如，用於方便3D記憶體件200的操作的任何適當的數位、類比和/或混合訊號周邊電路，例如頁面緩衝器、解碼器和鎖存器；未示出）被翻轉並面向下朝向記憶體陣列元件（例如，NAND記憶體串）以進行混合鍵合。要理解的是，在一些實施例中，記憶體陣列元件基底（例如，基底202）被翻轉並面向下朝向周邊元件（未示出）以進行混合鍵合，以使得在鍵合的非單片式3D記憶體件中，記憶體陣列元件位於周邊元件上方。記憶體陣列元件基底（例如，基底202）可以是減薄的基底（其不是鍵合的非單片式3D記憶體件的基底），並且非單片式3D記憶體件的後端工序（BEOL）互連可以形成在減薄的記憶體陣列元件基底的背側上。
在一些實施例中，3D記憶體件200是NAND快閃記憶體件，其中以在基底202上方豎直延伸的NAND記憶體串204的陣列的形式提供儲存單元。記憶體陣列元件可以包括延伸通過複數個對的NAND記憶體串204，其中每個對包括導體層207和介電質層208（本文中被稱為“導體/介電質層對”）。堆疊的導體/介電質層對在本文中還被稱為“記憶體堆疊層”206。記憶體堆疊層206中的導體/介電質層對的數量（例如，32、64、96或128）可以設定3D記憶體件200中的儲存單元的數量。記憶體堆疊層206中的導體層207和介電質層208可以在豎直方向上交替。換言之，除了記憶體堆疊層206的頂部和底部的層之外，每個導體層207可以由兩側上的兩個介電質層208鄰接，並且每個介電質層208可以由兩側上的兩個導體層207鄰接。導體層207可以均具有相同的厚度或不同的厚度。類似地，介電質層208可以均具有相同的厚度或具有不同的厚度。導體層207可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、多晶矽、摻雜矽、矽化物或其任何組合。介電質層208可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
如圖2所示，每個NAND記憶體串204可以包括豎直延伸通過記憶體堆疊層206的通道結構210。通道結構210可以包括利用一種或多種半導體材料（例如，作為半導體通道212）和一種或多種介電質材料（例如，作為記憶體膜214）填充的通道孔。在一些實施例中，半導體通道212包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜214是包括穿隧層242、儲存層244（也稱為“電荷捕獲/儲存層”）和阻障層246的複合層。通道結構210的剩餘間距可以利用包括諸如氧化矽的介電質材料的填充層236局部或完全填充。通道結構210可以具有圓柱形狀（例如，柱形）。根據一些實施例，填充層236、半導體通道212、穿隧層242、儲存層244和阻障層246按此順序沿徑向從柱的中心向柱的外表面佈置。穿隧層242可以包括氧化矽、氮氧化矽或其任何組合。儲存層244可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層246可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個示例中，記憶體膜214可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。
在一些實施例中，NAND記憶體串204和記憶體堆疊層206共同形成NAND儲存單元堆疊層205。記憶體堆疊層206中的導體層207（均是字線的部分）可以充當NAND儲存單元堆疊層205中的儲存單元的閘極導體。導體層207可以包括複數個NAND儲存單元堆疊層205的複數個控制閘極，並且可以作為字線橫向延伸、終止於記憶體堆疊層206的邊緣處（例如，在記憶體堆疊層206的階梯結構中）。在一些實施例中，NAND儲存單元堆疊層205還包括橫向設置在導體層207和記憶體膜214之間的閘極介電質層216。閘極介電質層216可以增大每個儲存單元的閘極電容，並且由於其在控制閘極上的全包圍覆蓋而抑制從一個閘極到其相鄰閘極的洩漏電流。閘極介電質層216可以包括如下材料，所述材料包括但不限於氮化矽、高k介電質，例如Al2 O3 、HfO2 、Ta2 O5 或其任何組合。在一些實施例中，NAND儲存單元堆疊層205包括由鎢製成的導體層207（作為儲存單元電晶體的閘極導體）、包括鈦/氮化鈦（Ti/TiN）或鉭/氮化鉭（Ta/TaN）的膠黏層（未示出）、由高k介電質材料製成的閘極介電質層216、以及通道結構210。
在一些實施例中，NAND記憶體串204包括均在豎直方向上處於相應端部的半導體插塞220和通道插塞222。半導體插塞220和通道插塞222的中的每者可以與通道結構210的相應端部接觸。半導體插塞220可以在NAND記憶體串204的下端（底部部分），並且透過半導體觸點250與通道結構210（例如，在通道結構210的下端上）接觸。半導體插塞220還可以在基底202的上表面處與基底202接觸。如本文所用，當基底202位於3D記憶體件200的最低平面中時，部件（例如，NAND記憶體串204）的“上端”是在y方向上更遠離基底202的端部，並且部件（例如，NAND記憶體串204）的“下端”是在y方向上更接近基底202的端部。半導體插塞220可以包括從基底202磊晶生長的諸如矽的半導體材料。要理解的是，在一些實施例中，半導體插塞220包括作為基底202的部分的單晶矽。換言之，半導體插塞220可以包括與基底202的材料相同的磊晶生長的半導體層。在該情況下，半導體插塞220還可以被稱為SEG插塞。半導體插塞220可以充當由NAND記憶體串204的源選擇閘極控制的通道。
通道插塞222可以在NAND記憶體串204的上端，並且與通道結構210（例如，在通道結構210的上端上）接觸。通道插塞222可以包括半導體材料（例如，多晶矽）或導電材料（例如，金屬）。在一些實施例中，通道插塞222包括利用Ti/TiN或Ta/TaN作為膠黏層以及鎢作為導體層填充的開口。透過在3D記憶體件200的製造期間覆蓋通道結構210的上端，通道插塞222可以充當蝕刻停止層以防止蝕刻填充在通道結構210中的介電質，例如氧化矽和氮化矽。在一些實施例中，通道插塞222還充當NAND記憶體串204的汲極。
如圖2所示，3D記憶體件200還包括縫隙結構224。每個縫隙結構224可以豎直延伸通過記憶體堆疊層206。縫隙結構224還可以橫向延伸以將記憶體堆疊層206分隔成複數個塊。縫隙結構224可以包括開口（縫隙），其為化學前體提供通路以形成導體層207。縫隙結構224可以包括透過用導電材料填充縫隙而形成的縫隙觸點（未示出），所述導電材料包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。雖然圖2示出了3D記憶體件200包括縫隙結構224，但是本文公開的元件、方法和系統也適用於不包括這種縫隙結構的記憶體件。
與其中絕緣層130由沉積的氧化矽製成的圖1A不同，如圖2所示，介電質蝕刻停止層230形成在基底202上，從而減少或甚至防止氮氣相關的缺陷的形成，並允許半導體插塞220設置在基底202的上表面上，而不是延伸到基底202中。結果，半導體插塞220具有透過本文公開的新穎製造方法獲得的大體上無缺陷的組分。半導體插塞220的上表面和下表面的橫向尺寸沿水平方向（x方向）可以大體上相同。在一些實施例中，半導體插塞220沿水平方向（x方向）的橫向尺寸與跨越半導體通道212的寬度的尺寸大體上相同。即，半導體插塞220可以具有大體上均勻的上表面和下表面。
在一些實施例中，介電質蝕刻停止層230的厚度不大於20奈米(nm)，例如，不大於20nm。在一些實施例中，介電質蝕刻停止層230的厚度在大約1nm到大約20nm之間，例如在1nm和20nm之間（例如，1 nm、1.5 nm、2 nm、2.5 nm、3 nm、3.5 nm、4 nm、4.5 nm、5 nm、5.5 nm、6 nm、6.5 nm、7 nm、7.5 nm、8 nm、8.5 nm、9 nm、9.5 nm、10 nm、10.5 nm、11 nm、11.5 nm、12 nm、12.5 nm、13 nm、13.5 nm、14 nm、14.5 nm、15 nm、15.5 nm、16 nm、16.5 nm、17 nm、17.5 nm、18 nm、18.5 nm、19 nm、19.5 nm、20 nm，由所述下端和這些值中的任何值所界定的任何範圍、或者由這些值中的任何兩個值所限定的任何範圍中）。介電質蝕刻停止層230的厚度可以在足夠厚的範圍內以防止在基底202下面的蝕刻，而另一方面，介電質蝕刻停止層230的厚度不會太厚以至於影響半導體插塞220作為電晶體通道的電性質和性能。
在一些實施例中，介電質蝕刻停止層230是包括任何適當的高k介電質材料的高k介電質層，所述高k介電質材料包括但不限於Al2 O3 、HfO2 、Ta2 O5 、ZrO2 、TiO2 或其任何組合。在一些實施例中，高k介電質材料包括具有高於氮化矽的介電常數或k值（k ＞ 7）的介電常數或k值的任何介電質。在一些實施例中，高k介電質材料包括具有高於氧化矽的介電常數或k值（k ＞ 3.9）的介電常數或k值的任何介電質。
在一些實施例中，介電質蝕刻停止層230是由基底202的氧化部分形成的原生氧化物層。原生氧化物層可以包括氧化矽、氮氧化矽或其組合。如下面詳細描述的，原生氧化物層可以以任何適當的方式形成，例如透過熱氧化或濕化學氧化（例如，使用含有臭氧的化學品）。與透過使用薄膜沉積製程將氧化矽沉積到基底102的表面上而形成的絕緣層130相比，原生氧化物層是基底202自身的氧化物。在透過熱氧化形成原生氧化物層的一些實施例中，與沉積的氧化物層相比，原生氧化物層具有更高的品質（例如，更高的密度和/或更高的介電質強度）、更乾淨的界面（例如，界面處的懸空鍵更少）。
圖3A-圖3G示出了根據本公開的一些實施例的用於形成具有用於減少半導體插塞中的缺陷的介電質蝕刻停止層的3D記憶體件的示例性製造過程。圖4是根據本公開的一些實施例的用於形成具有用於減少半導體插塞中的缺陷的介電質蝕刻停止層的3D記憶體件的示例性方法400的流程圖。圖3-圖4中所示的3D記憶體件的示例包括圖2中所示的3D記憶體件200。將一起描述圖3-圖4。要理解的是，方法400中所示的步驟不是窮舉性的，並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。此外，可以同時、或以與圖3-圖4中所示的順序不同的循序執行所述步驟中的一些。
參考圖4，方法400開始於步驟402，其中，介電質蝕刻停止層形成在基底上。基底可以是矽基底。介電質蝕刻停止層的厚度可以在大約1nm到大約20nm之間，例如在1nm和20nm之間（例如，1 nm、1.5 nm、2 nm、2.5 nm、3 nm、3.5 nm、4 nm、4.5 nm、5 nm、5.5 nm、6 nm、6.5 nm、7 nm、7.5 nm、8 nm、8.5 nm、9 nm、9.5 nm、10 nm、10.5 nm、11 nm、11.5 nm、12 nm、12.5 nm、13 nm、13.5 nm、14 nm、14.5 nm、15 nm、15.5 nm、16 nm、16.5 nm、17 nm、17.5 nm、18 nm、18.5 nm、19 nm、19.5 nm、20 nm，由所述下端和這些值中的任何值所界定的任何範圍、或者由這些值中的任何兩個值所限定的任何範圍中）。
如圖3A所示，介電質蝕刻停止層301可以是沉積於基底300（例如，矽基底）上的高k介電質層。在一些實施例中，高k介電質層可以由諸如Al2 O3 、HfO2 、Ta2 O5 、ZrO2 、TiO2 或其任何組合的高k材料製成。可以透過一種或多種薄膜沉積製程將介電質蝕刻停止層301形成為具有上文所述的範圍內的厚度，所述薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
在一些實施例中，介電質蝕刻停止層301可以是透過氧化基底300的部分所形成的原生氧化物層，其厚度在上述範圍內。與沉積的氧化矽層相比，原生氧化物具有更高品質的氧化物膜，其可以阻擋氮氣擴散。原生氧化物層可以以任何適當的方式形成，例如透過熱氧化或濕化學氧化（例如，使用含有臭氧的化學品）。例如，可以透過氧化基底300的頂部部分而形成原生氧化物層。在一些實施例中，透過熱氧化製程對基底300的頂部部分進行氧化。無論使用分子氧作為氧化劑的乾氧化還是使用水蒸氣作為氧化劑的濕氧化都可以用於在例如約700℃和約1,200℃之間的溫度（例如，約850℃）下形成原生氧化物層。由於熱氧化物包含從基底300消耗的矽和從環境供應的氧，因此原生氧化物層可以向下生長到基底300中，導致原生氧化物層厚度的部分低於基底300的原始頂表面。所得到的原生氧化物層的厚度可以由熱氧化溫度和/或時間來控制。
還可以透過濕化學氧化製程對基底300的頂部部分進行氧化。包括臭氧的濕化學品可以用於對基底300的部分進行氧化以形成原生氧化物層。在一些實施例中，濕化學品是氫氟酸和臭氧的混合物（例如FOM）。例如，氫氟酸在超純水中具有49％的濃度。所得到的原生氧化物層的厚度可以由濕化學品的組分、溫度和/或時間來控制。要指出的是，圖1中所示的介電質蝕刻停止層301描繪了在基底300的頂部部分被氧化成原生氧化物層之後的狀態。在氧化過程之前，原始基底包括由301的部分和300這兩者所佔據的空間。
方法400進行到步驟404，如圖4所示，其中，介電質堆疊層形成在介電質蝕刻停止層上。介電質堆疊層可以包括複數個介電質/犧牲層對。如圖3B中所示，介電質堆疊層302的底部部分與介電質蝕刻停止層301和基底300一起以近視圖給出。第一介電質層304和第二介電質層（稱為“犧牲層”）306對（在本文中一起被稱為“介電質層對”）形成在介電質蝕刻停止層301上。介電質層304和犧牲層306可以交替地沉積在介電質蝕刻停止層301上以形成介電質堆疊層302。在一些實施例中，每個介電質層304包括氧化矽層，並且每個犧牲層306包括氧化矽。介電質堆疊層302可以由一種或多種薄膜沉積製程形成，所述薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。
方法400進行到步驟406，如圖4所示，其中，形成豎直延伸通過介電質堆疊層的開口。如圖3C所示，豎直延伸通過介電質堆疊層302形成開口310（通道孔）。在一些實施例中，通過介電質堆疊層302形成複數個開口310，以使得每個開口310成為用於在後續過程中生長個體NAND記憶體串的位置。在一些實施例中，形成開口310的製造製程包括濕式蝕刻和/或乾式蝕刻，例如深度離子反應蝕刻（DRIE）。如圖3C所示，蝕刻製程可以通過介電質堆疊層302進行，直到被介電質蝕刻停止層301停止。換言之，介電質蝕刻停止層301可以停止蝕刻並防止蝕刻到達下面的基底300。此外，在蝕刻過程期間產生的諸如氮氣的氣體組分可以保持不到達基底300，從而防止氣體附接到基底的表面。透過這種方式，可以保護基底300的表面以允許在隨後的SEG製程中均勻生長。
方法400進行到步驟408，如圖4所示，其中，開口延伸通過介電質蝕刻停止層。如圖3D中所示，開口310可以穿通介電質蝕刻停止層301，以允許矽生長在基底300的頂部上和開口310內。可以透過對填充在開口310中的材料的部分進行濕式蝕刻和/或乾式蝕刻來穿通介電質蝕刻停止層310。
參考圖4，方法400進行到步驟410，如圖4所示，其中形成半導體插塞。在一些實施例中，為了形成半導體插塞，半導體層在開口中從基底磊晶生長。
如圖3E所示，可以透過利用諸如矽的半導體材料填充開口310的下部部分而形成半導體插塞330，該半導體材料從基底磊晶生長。要理解的是，在一些實施例中，半導體插塞330包括單晶矽，其是基底的部分。在一些實施例中，半導體插塞330與超過一個犧牲層（例如，306、307）相鄰。磊晶生長半導體插塞330的製造製程可以包括但不限於氣相磊晶（VPE）、液相磊晶（LPE）、分子束磊晶（MPE）或其任何組合。
如圖3E所示，半導體插塞330被設置在基底300上（例如，基底300的上表面上），未延伸到基底300中。這是因為，歸功於介電質蝕刻停止層301，在步驟406中的蝕刻過程期間基底300的上表面沒有被損壞。結果，基底300的上表面的水平方向上的橫向尺寸可以保持大體上均勻，從而允許半導體插塞330在基底300的平坦的上表面的頂部上平坦生長。與圖1A中的示例不同，其中半導體插塞116可以從基底102沿不同方向磊晶生長（例如，在通道孔中從基底102的頂表面向上生長和/或在通道孔中從基底102的側壁向內生長），圖3E中的半導體插塞330在開口310中只能從基底300的頂表面向上生長。
方法400進行到步驟412，如圖4中所示，其中通道結構形成在開口中的半導體插塞上方並與其接觸。在一些實施例中，為了形成通道結構，沿著半導體插塞上方的開口的側壁形成記憶體膜，並且形成在記憶體膜之上豎直延伸的半導體通道。
如圖3F所示，通道結構340形成在開口310中的半導體插塞330上方並與其接觸（圖3E中示出）。形成通道結構340的製造製程可以包括形成半導體通道342和橫向沉積在半導體通道342與介電質堆疊層302的介電質層對之間的記憶體膜344。在一些實施例中，記憶體膜344首先沿半導體插塞330上方的開口310的側壁沉積，並且然後半導體通道342沉積在記憶體膜344之上，豎直延伸通過介電質堆疊層302。半導體通道342可以包括半導體材料，例如多晶矽。記憶體膜344可以是複合介電質層，例如，穿隧層、儲存層和阻障層的組合（未示出）。記憶體膜344中的每個層可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。半導體通道342和記憶體膜344可以透過一種或多種薄膜沉積製程形成，所述薄膜沉積製程例如ALD、CVD、PVD、任何其它適當的製程或其組合。
方法400進行到步驟414，如圖4所示，其中，透過用導體層替換介電質堆疊層中的犧牲層而形成記憶體堆疊層。因此，記憶體堆疊層可以包括交錯的導體層和介電質層。在一些實施例中，為了形成記憶體堆疊層，通過介電質堆疊層形成縫隙，透過縫隙蝕刻介電質堆疊層中的犧牲層以形成複數個橫向凹陷，閘極介電質層沿縫隙和橫向凹陷的側壁沉積，並且導體層沉積在閘極介電質層之上。
如圖3G所示，閘極介電質層360和導體層362（閘極導體）隨後以此順序沿著縫隙350的側壁形成。根據一些實施例，然後透過濕式蝕刻和/或乾蝕刻部分去除導體層362。結果，可以透過所謂的閘極替換製程替換介電質堆疊層302來形成記憶體堆疊層370。可以透過一種或多種薄膜沉積製程形成閘極介電質層360和導體層362，所述薄膜沉積製程例如ALD、CVD、PVD、任何其它適當的製程或其任何組合。閘極介電質層360可以包括介電質材料，包括氮化矽、高k介電質，例如Al2 O3 、HfO2 、Ta2 O5 或其任何組合。導體層362可以包括導電材料，包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。在一些實施例中，用諸如介電質（作為間隔體）和導電材料（作為黏附/阻障層和導體層）的填充材料填充縫隙350的在圖3G所示的閘極替換製程之後的剩餘空間，以形成豎直延伸通過記憶體堆疊層370的縫隙觸點（未示出）。
應當理解，用於減少半導體插塞中的缺陷的介電質蝕刻停止層的應用不僅限於3D記憶體件。更通用的元件可以是具有半導體插塞的任何半導體結構。圖5是根據一些實施例的用於形成具有用於減少半導體插塞中的缺陷的介電質蝕刻停止層的這種半導體結構的示例性方法500的流程圖。要理解的是，方法500中所示的步驟不是窮舉性的，並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。此外，可以同時，或以與圖5所示的順序不同的循序執行所述步驟中的一些。
參考圖5，方法500在步驟502處開始，其中通過介電質堆疊層形成開口，該介電質堆疊層包括在基底上形成的介電質蝕刻停止層上的交錯的氧化矽層和氮化矽層。用於形成介電質蝕刻停止層和氧化矽/氮化矽介電質堆疊層和開口的製造過程類似於參考圖3A-圖3C所描述的那些，並且因此這裡不再重複。應當指出，氧化矽層和氮化矽層分別充當介電質堆疊層中的介電質層和犧牲層。
方法500進行到步驟504，如圖5所示，其中透過例如穿通介電質蝕刻停止層而使開口延伸通過介電質蝕刻停止層。用於使開口延伸通過介電質蝕刻停止層的製造過程類似於參考圖3D所描繪的那些，並且因此這裡不再重複。
方法500進行到步驟506，如圖5所示，其中，矽插塞在開口的下部部分處從基底形成。矽插塞可以從基底磊晶生長並且具有與基底相同的材料。因為介電質蝕刻停止層可以減少氮氣累積和與矽表面的附接，並且可以保持基底的均勻且平坦的上表面，所以可以減少或防止矽插塞中的缺陷。於是，可以平坦地形成矽插塞的下表面和上表面。
方法500進行到步驟508，如圖5所示，其中氮化矽層被蝕刻掉。蝕刻劑可以包括諸如磷酸的濕化學品。完成的矽插塞可以沿水平方向具有大體上相同的橫向尺寸（即，大體上筆直的上表面和下表面輪廓）。
根據本公開的一個方面，公開了一種用於形成3D記憶體件的方法。形成介電質蝕刻停止層。介電質蝕刻停止層設置在基底上。介電質堆疊層然後形成在介電質蝕刻停止層上。介電質堆疊層包括複數個交錯的介電質層和犧牲層。形成豎直延伸通過介電質堆疊層的開口。然後使開口延伸通過介電質蝕刻停止層。SEG插塞形成在開口的下部部分。SEG插塞設置在基底上。通道結構形成在開口中的SEG插塞上方並與其接觸。包括複數個交錯的介電質層和導體層的記憶體堆疊層透過用導體層替換介電質層中的犧牲層而形成。
在一些實施例中，為了形成介電質蝕刻停止層，在基底上沉積高k介電質層。高k介電質層可以包括Al2 O3 、HfO2 、Ta2 O5 、ZrO2 、或TiO2 中的至少一種。
在一些實施例中，為了形成介電質蝕刻停止層，透過將基底的部分氧化而形成原生氧化物層。
在一些實施例中，為了使開口延伸通過介電質蝕刻停止層，可以將介電質蝕刻停止層穿通。
在一些實施例中，基底包括矽，並且每個犧牲層包括氮化矽。
在一些實施例中，為了形成SEG插塞，半導體層在開口中從基底磊晶生長。
在一些實施例中，為了形成通道結構，記憶體膜沿著SEG插塞上方的開口的側壁形成，並且形成在記憶體膜之上豎直延伸的半導體通道。
在一些實施例中，為了形成記憶體堆疊層，通過介電質堆疊層形成縫隙，透過縫隙蝕刻介電質堆疊層中的犧牲層以形成複數個橫向凹陷，閘極介電質層沿著縫隙和橫向凹陷的側壁沉積，並且導體層沉積在閘極介電質層之上。在一些實施例中，為了蝕刻犧牲層，透過開口施加包括磷酸的蝕刻劑。
在一些實施例中，可以透過介電質蝕刻停止層來停止在形成開口的過程中的通過介電質堆疊層的蝕刻。
在一些實施例中，介電質蝕刻停止層的厚度在大約1nm和大約20nm之間。
根據本公開的另一方面，公開了一種用於形成半導體結構的方法。形成介電質蝕刻停止層。介電質蝕刻停止層被設置在基底上。複數個交錯的介電質層和犧牲層形成在介電質蝕刻停止層上。形成豎直延伸通過交錯的介電質層和犧牲層的開口。使開口延伸通過介電質蝕刻停止層。SEG插塞形成在開口的下部部分。SEG插塞設置在基底上。
在一些實施例中，為了形成介電質蝕刻停止層，高k介電質層沉積在基底上。高k介電質層可以包括Al2 O3 、HfO2 、Ta2 O5 、ZrO2 、或TiO2 中的至少一種。
在一些實施例中，為了形成介電質蝕刻停止層，透過將基底的部分氧化而形成原生氧化物層。
在一些實施例中，為了使開口延伸通過介電質蝕刻停止層，可以穿通介電質蝕刻停止層。
在一些實施例中，犧牲層被去除。
在一些實施例中，基底包括矽，並且每個犧牲層包括氮化矽。
在一些實施例中，為了形成SEG插塞，半導體層在開口中從基底磊晶生長。
在一些實施例中，該方法還包括形成通道結構。記憶體膜沿著SEG插塞上方的開口的側壁形成，並且形成在記憶體膜之上豎直延伸的半導體通道。
在一些實施例中，該方法還包括形成記憶體堆疊層。通過交錯的介電質層和犧牲層形成縫隙，透過縫隙蝕刻介電質堆疊層中的犧牲層以形成複數個橫向凹陷，閘極介電質層沿著縫隙和橫向凹陷的側壁沉積，並且導體層沉積在閘極介電質層之上。在一些實施例中，為了蝕刻犧牲層，透過開口施加包括磷酸的蝕刻劑。
根據本公開的又一方面，公開了一種3D記憶體件。記憶體件包括基底、設置在基底上的介電質蝕刻停止層、設置在介電質蝕刻停止層上並包括複數個交錯的導體層和介電質層的記憶體堆疊層、以及複數個記憶體串，其中每個記憶體串豎直延伸通過記憶體堆疊層並包括處於記憶體串的底部部分的SEG插塞。SEG插塞被設置在基底上。
在一些實施例中，介電質蝕刻停止層是高k介電質層。高k介電質層包括Al2 O3 、HfO2 、Ta2 O5 、ZrO2 、或TiO2 中的至少一種。
在一些實施例中，介電質蝕刻停止層是透過將基底的部分氧化而形成的原生氧化物層。
在一些實施例中，SEG插塞包括與基底材料相同的磊晶生長的半導體層。
在一些實施例中，每個記憶體串還包括豎直延伸通過交錯的導體層和介電質層的半導體通道，以及橫向設置在半導體通道和交錯的導體層和介電質層之間的記憶體膜。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能方塊描述了本公開的實施例，功能方塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能方塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。
100、200:3D記憶體件102、128、202、300:基底104、204:NAND記憶體串106、207、362:導體層108、208、304:介電質層110、206、370:記憶體堆疊層112、210、340:通道結構114、222:通道插塞116、120、220、330:半導體插塞118、119、122:缺陷124:上表面126、130:絕緣層205:NAND儲存單元堆疊層212、342:半導體通道214、344:記憶體膜216、360:閘極介電質層224:縫隙結構230、301:介電質蝕刻停止層236:填充層242:穿隧層244:儲存層246:阻障層250:半導體觸點302:介電質堆疊層306、307:犧牲層310:開口350:縫隙400、500:方法402~414、502~508:步驟X、Y:軸
被併入本文並形成說明書的一部分的附圖例示了本公開的實施例並與文字描述一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本公開。   圖1A示出了半導體插塞中具有缺陷的示例性3D記憶體件的截面。 圖1B是描繪3D記憶體件的半導體插塞中的示例性缺陷的圖像。 圖2示出了根據本公開的一些實施例的具有用於減少半導體插塞中的缺陷的介電質蝕刻停止層的示例性3D記憶體件的截面。 圖3A-圖3G示出了根據本公開的一些實施例的用於形成具有用於減少半導體插塞中的缺陷的介電質蝕刻停止層的3D記憶體件的示例性製造過程。 圖4是根據本公開的一些實施例的用於形成具有用於減少半導體插塞中的缺陷的介電質蝕刻停止層的3D記憶體件的示例性方法的流程圖。 圖5是根據本公開的一些實施例的用於形成具有用於減少半導體插塞中的缺陷的介電質蝕刻停止層的半導體結構的示例性方法的流程圖。   將參考附圖描述本公開的實施例。
200:3D記憶體件
202:基底
204:NAND記憶體串
205:NAND儲存單元堆疊層
206:記憶體堆疊層
207:導體層
208:介電質層
210:通道結構
212:半導體通道
214:記憶體膜
216:閘極介電質層
220:半導體插塞
222:通道插塞
224:縫隙結構
230:介電質蝕刻停止層
236:填充層
242:穿隧層
244:儲存層
246:阻障層
250:半導體觸點
X、Y:軸

Claims (20)

  1. 一種用於形成三維（3D）記憶體件的方法，包括： 形成介電質蝕刻停止層，其中，所述介電質蝕刻停止層設置在基底上； 在所述介電質蝕刻停止層上形成介電質堆疊層，所述介電質堆疊層包括複數個交錯的介電質層和犧牲層； 形成豎直延伸通過所述介電質堆疊層的開口； 使所述開口延伸通過所述介電質蝕刻停止層； 在所述開口的下部部分處形成選擇性磊晶生長（SEG）插塞，其中，所述SEG插塞設置在所述基底上； 將通道結構形成在所述開口中的所述SEG插塞上方並與所述SEG插塞接觸；以及 透過利用所述導體層替換所述介電質堆疊層中的所述犧牲層，形成包括複數個交錯的介電質層和導體層的記憶體堆疊層。
  2. 如請求項1所述的方法，其中，形成所述介電質蝕刻停止層包括在所述基底上沉積高k介電質層。
  3. 如請求項2所述的方法，其中，所述高k介電質層包括氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ）、氧化鋯（ZrO2 ）或氧化鈦（TiO2 ）中的至少一種。
  4. 如請求項1所述的方法，其中，形成所述介電質蝕刻停止層包括對所述基底的部分進行氧化以形成原生氧化物層。
  5. 如請求項1所述的方法，其中，使所述開口延伸通過所述介電質蝕刻停止層包括穿通所述介電質蝕刻停止層。
  6. 如請求項1所述的方法，其中，形成所述SEG插塞包括在所述開口中從所述基底磊晶生長半導體層。
  7. 如請求項1所述的方法，其中，形成所述開口包括通過所述介電質堆疊層進行蝕刻直到被所述介電質蝕刻停止層停止。
  8. 如請求項1所述的方法，其中，所述介電質蝕刻停止層的厚度在1nm和20nm之間。
  9. 一種用於形成半導體結構的方法，包括： 形成介電質蝕刻停止層，所述介電質蝕刻停止層設置在基底上； 在所述介電質蝕刻停止層上形成複數個交錯的介電質層和犧牲層； 形成豎直延伸通過所述交錯的介電質層和犧牲層的開口； 使所述開口延伸通過所述介電質蝕刻停止層；以及 在所述開口的下部部分形成選擇性磊晶生長（SEG）插塞，所述SEG插塞設置在所述基底上。
  10. 如請求項9所述的方法，其中，形成所述介電質蝕刻停止層包括在所述基底上沉積高k介電質層。
  11. 如請求項10所述的方法，其中，所述高k介電質層包括氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ）、氧化鋯（ZrO2 ）或氧化鈦（TiO2 ）中的至少一種。
  12. 如請求項9所述的方法，其中，形成所述介電質蝕刻停止層包括對所述基底的部分進行氧化以形成原生氧化物層。
  13. 如請求項9所述的方法，其中，使所述開口延伸通過所述介電質蝕刻停止層包括穿通所述介電質蝕刻停止層。
  14. 如請求項9所述的方法，其中，形成所述SEG插塞包括在所述開口中從所述基底磊晶生長半導體層。
  15. 一種三維（3D）記憶體件，包括： 基底； 設置在所述基底上的介電質蝕刻停止層； 設置在所述介電質蝕刻停止層上並且包括複數個交錯的導體層和介電質層的記憶體堆疊層；以及 複數個記憶體串，每個所述記憶體串豎直延伸通過所述記憶體堆疊層並包括處於所述記憶體串的底部部分中的選擇性磊晶生長（SEG）插塞，其中，所述SEG插塞設置在所述基底上。
  16. 如請求項15所述的3D記憶體件，其中，所述介電質蝕刻停止層是高k介電質層。
  17. 如請求項16所述的3D記憶體件，其中，所述高k介電質層包括氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鉭（Ta2 O5 ）、氧化鋯（ZrO2 ）或氧化鈦（TiO2 ）中的至少一種。
  18. 如請求項15所述的3D記憶體件，其中，所述介電質蝕刻停止層是原生氧化物層。
  19. 如請求項15所述的3D記憶體件，其中，所述SEG插塞包括與所述基底的材料相同的磊晶生長半導體層。
  20. 如請求項15所述的記憶體件，其中，每個所述記憶體串還包括： 豎直延伸通過所述交錯的導體層和介電質層的半導體通道；以及 橫向設置在所述半導體通道與所述交錯的導體層和介電質層之間的記憶體膜。
TW107141409A 2018-10-09 2018-11-21 用於減少三維記憶體件中的半導體插塞中的缺陷的方法 TWI689086B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
PCT/CN2018/109400 WO2020073185A1 (en) 2018-10-09 2018-10-09 Methods for reducing defects in semiconductor plug in three-dimensional memory device
WOPCT/CN2018/109400 2018-10-09

Publications (2)

Publication Number Publication Date
TWI689086B TWI689086B (zh) 2020-03-21
TW202015222A true TW202015222A (zh) 2020-04-16

Family

ID=65713880

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107141409A TWI689086B (zh) 2018-10-09 2018-11-21 用於減少三維記憶體件中的半導體插塞中的缺陷的方法

Country Status (7)

Country Link
US (2) US10784279B2 (zh)
EP (1) EP3821467A4 (zh)
JP (1) JP7170856B2 (zh)
KR (1) KR102640185B1 (zh)
CN (1) CN109496360A (zh)
TW (1) TWI689086B (zh)
WO (1) WO2020073185A1 (zh)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109712990A (zh) * 2019-01-02 2019-05-03 长江存储科技有限责任公司 一种三维存储器及其制备方法
US11380699B2 (en) 2019-02-28 2022-07-05 Micron Technology, Inc. Memory array and methods used in forming a memory array
CN110010617A (zh) * 2019-03-27 2019-07-12 长江存储科技有限责任公司 一种三维存储器及其制备方法
WO2020198944A1 (en) * 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon nitride gate-to-gate dielectric layers and methods for forming the same
WO2020198943A1 (en) 2019-03-29 2020-10-08 Yangtze Memory Technologies Co., Ltd. Memory stacks having silicon oxynitride gate-to-gate dielectric layers and methods for forming the same
CN110034124A (zh) * 2019-05-15 2019-07-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
WO2021035601A1 (en) * 2019-08-29 2021-03-04 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
CN111223872B (zh) * 2020-01-17 2023-04-07 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
JP7328369B2 (ja) * 2020-01-21 2023-08-16 長江存儲科技有限責任公司 拡大した接合部限界寸法を有する３次元メモリデバイスおよびそのデバイスを形成するための方法
US11380697B2 (en) * 2020-02-25 2022-07-05 Tokyo Electron Limited Raised pad formations for contacts in three-dimensional structures on microelectronic workpieces
CN111244095B (zh) * 2020-03-25 2023-06-30 长江存储科技有限责任公司 三维存储器及其制备方法
CN112585754A (zh) * 2020-05-27 2021-03-30 长江存储科技有限责任公司 用于形成三维存储器件的方法
US11963349B2 (en) 2020-05-27 2024-04-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices with backside source contacts
JP7297923B2 (ja) 2020-05-27 2023-06-26 長江存儲科技有限責任公司 ３次元メモリデバイス及び方法
US11877448B2 (en) 2020-05-27 2024-01-16 Yangtze Memory Technologies Co., Ltd. Methods for forming three-dimensional memory devices
TWI793434B (zh) * 2020-07-07 2023-02-21 大陸商長江存儲科技有限責任公司 用於形成三維記憶體元件的方法
CN112185969B (zh) * 2020-09-30 2021-08-13 长江存储科技有限责任公司 三维存储器结构及其制备方法
CN112259542A (zh) * 2020-10-14 2021-01-22 长江存储科技有限责任公司 三维存储器及其制造方法
CN113013172B (zh) * 2021-03-05 2022-01-25 长江存储科技有限责任公司 一种三维存储器及其制作方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101465324B (zh) * 2008-12-30 2011-11-16 中国科学院上海微系统与信息技术研究所 实现三维立体结构相变存储芯片的工艺方法
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
CN102544049B (zh) * 2010-12-22 2014-04-16 中国科学院微电子研究所 三维半导体存储器件及其制备方法
US8643142B2 (en) * 2011-11-21 2014-02-04 Sandisk Technologies Inc. Passive devices for 3D non-volatile memory
KR20130072523A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조방법
KR102003526B1 (ko) * 2012-07-31 2019-07-25 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
KR102045858B1 (ko) * 2013-02-06 2019-11-18 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
KR20140093106A (ko) * 2013-01-17 2014-07-25 삼성전자주식회사 3차원 플래쉬 메모리 소자
KR102078852B1 (ko) * 2013-08-29 2020-02-18 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9379132B2 (en) * 2014-10-24 2016-06-28 Sandisk Technologies Inc. NAND memory strings and methods of fabrication thereof
US9230979B1 (en) * 2014-10-31 2016-01-05 Sandisk Technologies Inc. High dielectric constant etch stop layer for a memory structure
US9613977B2 (en) * 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
US9659958B2 (en) 2015-10-13 2017-05-23 Samsung Elctronics Co., Ltd. Three-dimensional semiconductor memory device
KR102499564B1 (ko) * 2015-11-30 2023-02-15 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN107305896B (zh) * 2016-04-22 2019-11-26 中芯国际集成电路制造(上海)有限公司 半导体器件的制备方法
US10008570B2 (en) * 2016-11-03 2018-06-26 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US9978766B1 (en) * 2016-11-09 2018-05-22 Sandisk Technologies Llc Three-dimensional memory device with electrically isolated support pillar structures and method of making thereof
WO2018161846A1 (en) 2017-03-08 2018-09-13 Yangtze Memory Technologies Co., Ltd. Joint openning structures of three-dimensional memory devices and methods for forming the same
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
CN107507831B (zh) * 2017-08-31 2019-01-25 长江存储科技有限责任公司 一种3d nand存储器的存储单元结构及其形成方法
CN107527920A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器及其制造方法
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
CN107731838A (zh) * 2017-11-09 2018-02-23 长江存储科技有限责任公司 一种nand存储器及其制备方法

Also Published As

Publication number Publication date
EP3821467A1 (en) 2021-05-19
KR102640185B1 (ko) 2024-02-22
JP7170856B2 (ja) 2022-11-14
US10784279B2 (en) 2020-09-22
CN109496360A (zh) 2019-03-19
US20200111808A1 (en) 2020-04-09
KR20210043662A (ko) 2021-04-21
WO2020073185A1 (en) 2020-04-16
EP3821467A4 (en) 2022-03-30
US11205662B2 (en) 2021-12-21
TWI689086B (zh) 2020-03-21
JP2022514153A (ja) 2022-02-10
US20200381451A1 (en) 2020-12-03

Similar Documents

Publication Publication Date Title
TWI689086B (zh) 用於減少三維記憶體件中的半導體插塞中的缺陷的方法
TWI709231B (zh) 三維記憶體元件及其製造方法
TWI678767B (zh) 三維記憶體元件及其形成方法
CN110114880B (zh) 具有氮化硅栅极到栅极电介质层的存储堆叠体及其形成方法
CN110114879B (zh) 具有氮氧化硅栅极到栅极电介质层的存储堆叠体及其形成方法
TWI689087B (zh) 利用自然氧化層形成具有通道結構的三維記憶體件的方法
TWI716233B (zh) 具有磊晶生長的半導體通道的三維記憶體元件及其形成方法
KR20210102980A (ko) 삼차원 메모리 디바이스의 고유전율 유전체 층 및 그 형성 방법
TWI758018B (zh) 三維記憶體元件中具有突出部分的通道結構及其製作方法
US11205661B2 (en) Three-dimensional memory devices with enlarged joint critical dimension and methods for forming the same
TWI773082B (zh) 具有在三維記憶體元件中的突出部分的通道結構和用於形成其的方法
US11925019B2 (en) Channel structures having protruding portions in three-dimensional memory device and method for forming the same
TW202139431A (zh) 三維存放裝置及其形成方法