KR20210102980A - 삼차원 메모리 디바이스의 고유전율 유전체 층 및 그 형성 방법 - Google Patents

삼차원 메모리 디바이스의 고유전율 유전체 층 및 그 형성 방법 Download PDF

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Abstract

하나 이상의 고유전율 유전체 층을 갖는 3D 메모리 디바이스 및 그것을 형성하기 위한 방법의 실시형태가 본원에서 개시된다. 한 예에서, 3D 메모리 디바이스는, 기판, 기판 위의 고유전율 유전체 층, 및 고유전율 유전체 층 위의 복수의 인터리빙된 전도체 및 유전체 층을 포함하는 메모리 스택, 및 기판 위에서 그리고 고유전율 유전체 층의 개구 내에서 배치되는 반도체 플러그를 포함한다.

Description

삼차원 메모리 디바이스의 고유전율 유전체 층 및 그 형성 방법
본 개시의 실시형태는 삼차원(3D) 메모리 디바이스 및 그 제조 방법에 관한 것으로, 특히 3D 메모리 디바이스에서의 고유전율(high-κ) 유전체 층 및 그 제조에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 프로세스를 향상시키는 것에 의해 더 작은 사이즈로 스케일링된다. 그러나, 메모리 셀의 피쳐 사이즈가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술은 어렵게 되고 비용이 많이 들게 된다. 결과적으로, 평면 메모리 셀에 대한 메모리 밀도는 상한에 가까워진다.
3D 메모리 아키텍쳐는 평면 메모리 셀에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍쳐는 메모리 어레이로의 그리고 그로부터의 신호를 제어하기 위한 주변장치 디바이스(peripheral device)를 포함한다. 그것은 동일한 비트 밀도에 대해 평면 메모리 셀보다 더 적은 웨이퍼 면적을 차지한다는 이점을 갖는다. 3D 메모리 아키텍쳐에서의 메모리 스트링(memory string)은, 스트링이 기판 위로 수직으로 배열된다는 점에서 평면 메모리 셀에서의 것과는 다르다.
그러나, 셀 사이즈가 지속적으로 축소됨에 따라, 현존하는 3D 메모리 구조물 및 그 제조 방법의 비용, 신뢰도, 및 성능과 관련하여 다양한 문제가 발생하고 있다. 따라서, 이들 이슈를 해결하기 위해서는 신규의 3D 메모리 디바이스 및 그 제조 방법이 필요로 된다.
하나 이상의 고유전율 유전체 층을 갖는 3D 메모리 디바이스 및 그것을 형성하기 위한 방법의 실시형태가 본원에서 개시된다.
하나의 예에서, 3D 메모리 디바이스는, 기판, 기판 위의 제1 고유전율 유전체 층, 및 제1 고유전율 유전체 층 위의 제1 복수의 인터리빙된(interleaved) 전도체 층 및 유전체 층을 포함하는 메모리 데크(memory deck), 및 기판 위에서 그리고 제1 고유전율 유전체 층의 개구 내에서 배치되는 반도체 플러그를 포함한다.
다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 기판 위의 제1 고유전율 유전체 층 및 제1 고유전율 유전체 층 위의 제1 복수의 인터리빙된 희생 층 및 유전체 층을 포함하는 제1 유전체 데크가 기판 위에서 형성된다. 제1 유전체 데크를 통해 수직으로 연장되는 제1 개구가 제1 유전체 데크 내에서 형성된다. 제1 메모리 막 및 제1 개구의 하단(bottom)에 있는 제1 반도체 채널에서 제1 홀이 형성되고, 제1 홀은 제1 고유전율 유전체 층을 노출시킨다. 제1 홀에 노출되는 제1 고유전율 유전체 층의 부분이 제거된다. 제1 홀에서 제1 반도체 플러그가 형성된다. 제1 개구의 상부 단부(upper end)에서 채널 플러그가 형성되고, 채널 플러그는 제1 반도체 채널과 접촉한다. 희생 층은 전도체 층으로 대체된다.
또 다른 예에서, 3D 메모리 디바이스는, 기판, 제1 복수의 인터리빙된 전도체 층 및 유전체 층 및 제1 채널 구조물을 갖는 기판 위의 제1 메모리 데크, 제1 메모리 데크 위의 고유전율 유전체 층, 제2 복수의 인터리빙된 전도체 층 및 유전체 층 및 제2 채널 구조물을 갖는 고유전율 유전체 층 위의 제2 메모리 데크, 및 적어도 부분적으로 고유전율 유전체 층의 개구에서 그리고 제1 메모리 데크와 제2 메모리 데크 사이에서 배치되는 반도체 플러그를 포함한다.
본원에서 통합되며 본 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시형태를 예시하고, 설명과 함께, 본 개시의 원리를 설명하고 또한 관련 기술분야에서 숙련된 자가 본 개시를 만들고 사용하는 것을 가능하게 하는 기능을 한다.
도 1a는 현존하는 3D 메모리 디바이스의 단면도를 예시한다.
도 1b는 도 1a의 데크간 플러그(inter-deck plug) 주변의 영역의 확대된 단면도를 예시한다.
도 2는, 본 개시의 일부 실시형태에 따른, 하나 이상의 고유전율 유전체 층을 갖는 예시적인 3D 메모리 디바이스의 단면도를 예시한다.
도 3a 내지 도 3h는, 본 개시의 일부 실시형태에 따른, 하나 이상의 고유전율 유전체 층을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다.
도 4는, 본 개시의 일부 실시형태에 따른, 하나 이상의 고유전율 유전체 층을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 플로우차트를 예시한다.
첨부의 도면을 참조하여 본 개시의 실시형태가 설명될 것이다.
특정한 구성 및 배열이 논의되지만, 이것은 단지 예시의 목적을 위해 행해진다는 것이 이해되어야 한다. 관련 기술에서의 숙련된 자는 본 개시의 취지 및 범위를 벗어나지 않으면서 다른 구성 및 배열이 사용될 수 있다는 것을 인식할 것이다. 본 개시는 다양한 다른 애플리케이션에서도 또한 활용될 수 있다는 것이 관련 기술에서의 숙련된 자에게는 명백할 것이다.
본 명세서에서의 "하나의 실시형태", "한 실시형태", "예시적인 실시형태", "일부 실시형태", "다른 실시형태", 등등에 대한 언급은, 설명되는 실시형태가 특정한 피쳐, 구조물, 또는 특성을 포함할 수 있지만, 그러나 모든 실시형태가 그 특정한 피쳐, 구조물, 또는 특성을 반드시 포함하지 않을 수 있음을 나타낸다는 것에 유의한다. 또한, 그러한 어구는 반드시 동일한 실시형태를 가리키는 것은 아니다. 게다가, 특정한 피쳐, 구조물 또는 특성이 실시형태와 관련하여 설명될 때, 명시적으로 설명되든 또는 그렇지 않든 간에, 다른 실시형태와 관련하여 그러한 피쳐, 구조물, 또는 특성을 실행하는 것은 관련 기술에서의 숙련된 자의 지식 내에 있을 것이다.
일반적으로, 전문 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들면, 본원에서 사용되는 바와 같은 용어 "하나 이상"은, 적어도 부분적으로 문맥에 따라, 임의의 피쳐, 구조물 또는 특성을 단수의 의미로 설명하기 위해 사용될 수 있거나 또는 피쳐, 구조물 또는 특성의 조합을 복수의 의미로 설명하기 위해 사용될 수 있다. 유사하게, "한(a)", "하나(an)" 또는 "그(the)"와 같은 용어는, 다시, 적어도 부분적으로 문맥에 따라, 단수의 용법을 전달하는 것으로 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, 용어 "에 기초한(based on)"은, 요인의 배타적인 세트를 전달하도록 반드시 의도되는 것은 아닌 것으로 이해될 수 있으며, 대신, 다시, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지는 않는 추가적인 요인의 존재를 허용할 수 있다.
본 개시에서 "상에(on)", "위쪽에(above)" 및 "위에(over)"의 의미는, "상에(on)"가 어떤 것 "바로 상에(directly on)"를 의미할 뿐만 아니라, 또한, 사이에서 중간 피쳐 또는 층을 갖는 어떤 것 "상에(on)"의 의미를 포함하도록, 그리고 "위쪽에(above)" 또는 "위에(over)"가 어떤 것의 "위쪽에(above)" 또는 "위에(over)"의 의미를 의미할 뿐만 아니라, 또한, 사이에서 어떠한 중간 피쳐 또는 층도 없이 어떤 것 "위쪽에(above)" 또는 "위에(over)" 있다는(즉, 어떤 것 바로 상에 있다는) 의미를 포함할 수 있도록, 최광의의 방식으로 해석되어야 한다는 것이 쉽게 이해되어야 한다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위쪽에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본원에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수 있고(90 도 회전될 수 있거나 또는 다른 방위에 있을 수 있고), 본원에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수 있다.
본원에서 사용될 때, 용어 "기판"은 후속하는 재료 층이 그 상에 추가되는 재료를 지칭한다. 기판 그 자체는 패턴화될 수 있다. 기판의 상단(top) 상에 추가되는 재료는 패턴화될 수 있거나 또는 패턴화되지 않은 상태로 남을 수 있다. 더구나, 기판은 실리콘, 게르마늄, 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 등등과 같은 다수의 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성인 재료로 제조될 수 있다.
본원에서 사용될 때, 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 가리킨다. 층은 아래에 있는 또는 위에 놓이는 구조물의 전체에 걸쳐 연장될 수 있거나 또는 아래에 있는 또는 위에 놓이는 구조물의 범위보다 더 작은 범위를 가질 수 있다. 게다가, 층은 연속 구조물의 두께보다 더 작은 두께를 갖는 균질한 또는 불균질한 연속 구조물의 영역일 수 있다. 예를 들면, 층은, 연속 구조물의 상단 표면(top surface)과 하단 표면(bottom surface) 사이의, 또는 상단 표면과 하단 표면에 있는 수평 평면의 임의의 쌍 사이에서 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 점점 가늘어지는(tapered) 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 내부에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들면, 상호 연결 층(interconnect layer)은 (상호 연결 라인(interconnect line) 및/또는 비아 콘택이 형성되는) 하나 이상의 전도체 및 콘택 층 및 하나 이상의 유전체 층을 포함할 수 있다.
본원에서 사용될 때, 용어 "명목상의(nominal)/명목상으로(nominally)"는, 소망되는 값을 초과하는 및/또는 소망되는 값 미만의 값의 범위와 함께, 프로세스 또는 제품의 설계 국면 동안 설정되는, 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 소망되는 값, 또는 목표 값을 가리킨다. 값의 범위는 제조 프로세스에서의 약간의 변동 또는 공차에 기인할 수 있다. 본원에서 사용될 때, 용어 "약(about)"은, 대상 반도체 디바이스와 관련되는 특정한 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정한 기술 노드에 기초하여, 용어 "약"은, 예를 들면, 값의 10-30 %(예를 들면, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본원에서 사용될 때, 용어 "3D 메모리 디바이스"는, 메모리 스트링이 기판과 관련하여 수직 방향으로 연장되도록, 횡방향으로 배향된 기판 상에서 메모리 셀 트랜지스터의 수직으로 배향된 스트링(본원에서 "메모리 스트링", 예컨대 NAND 메모리 스트링으로 지칭됨)을 갖는 반도체 디바이스를 가리킨다. 본원에서 사용될 때, 용어 "수직의/수직으로"는 기판의 횡방향 표면(lateral surface)에 명목상 수직인 것을 의미한다.
예컨대 96 개 이상의 레벨을 갖는 고급 기술을 사용하여 3D NAND 메모리 디바이스를 제조함에 있어서, 듀얼 데크 아키텍쳐(dual-deck architecture)가 일반적으로 사용되는데, 이것은 데크간 플러그 구조물에 의해 전기적으로 연결될 수 있는 두 개의 적층된 채널 구조물을 포함한다. 그러나, 데크간 플러그의 공지된 구조물은, 두께 및 균일성 제어와 관련하여 심각한 문제와 조우한다.
도 1a는 듀얼 데크 메모리 스택(104)(하부 메모리 데크(104A) 및 상부 메모리 데크(104B)를 포함함)을 통해 수직으로 연장되는 두 개의 인접한 3D 메모리 스트링을 갖는 현존하는 3D 메모리 디바이스(100)의 단면도를 예시한다. 하부 및 상부 메모리 데크(104A 및 104B)의 각각은 기판(102) 위에서 형성되는 전도체 층(106) 및 유전체 층(108)을 각각 포함하는 복수의 쌍을 포함한다. 반도체 플러그(116)는 기판(102)에서 부분적으로 임베딩된다. 반도체 플러그(116) 및 기판(102)은 동일한 단결정 실리콘 재료를 사용하고, 따라서, 그것은 기판(102)으로부터 상방으로의 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 프로세스에 의해 형성된다. 반도체 플러그(116)는 하부 반도체 채널(112)에 전기적으로 연결된다. 하부 메모리 데크(104A)와 상부 메모리 데크(104B) 사이의 공동 산화물 층(joint oxide layer; 113)에서 실리콘 기반의 데크간 플러그(110)가 제공된다. 데크간 플러그(110)는 하부 반도체 채널(112)을 상부 반도체 채널(114)과, 채널 둘 모두와의 접촉을 통해, 전기적으로 연결한다.
도 1b는 도 1a의 데크간 플러그 주변의 영역(120)의 확대된 단면도를 예시한다. 도 1b로부터 알 수 있는 바와 같이, 데크간 플러그(110)의 우측 부분(130)은 데크간 플러그(110)의 반대쪽 단부 상의 좌측 부분보다 더 좁은 돌출부를 갖는다. 이것은, 현존하는 기술에서의 비효율적인 에칭 정지 제어, 예컨대 에칭 이전에 의도된 영역으로부터의 포토레지스트 층의 일탈, 또는 상부 채널 에칭 동안의 데크간 플러그에 대한 손상에 의해 야기될 수 있다. 하부 반도체 채널(112)과 상부 반도체 채널(114) 사이의 데크간 플러그(110)를 통과하는 전자는, 이 보통보다 더 좁은 부분(130)에서 누설(leakage)에 더 민감하다. 반도체 디바이스에서의 누설은, 전하 캐리어가 절연 영역을 통해 터널링하고, 그에 의해, 증가된 전력 소비 또는 심지어 완전한 회로 고장을 야기하는 양자 현상을 가리킨다. 다른 한편, 데크간 플러그(110)의 좌측 부분을 통과하는 전자는, 두 반도체 채널 사이에서 흐르는 전류의 양을 감소시키는, 따라서, 3D 메모리 디바이스(100)의 성능을 방해하는 전류 강하를 야기하는 더 긴 루트(route)를 취한다.
더구나, 데크간 플러그(110)가 제공되는 공동 산화물 층(113)은 에칭 정지 성능을 갖지 않기 때문에, 데크간 플러그(110)를 통한 에칭을 방지하기 위해서는, 메모리 디바이스(100)의 후속하는 제조 동안 데크간 플러그(110)의 형성 이후의 에칭의 제어가 요구된다. 이 에칭 제어 프로세스는 "가우징(gouging)"으로서 또한 공지되어 있다.
본 개시에 따른 다양한 실시형태는, 3D 메모리 디바이스에서 고유전율 유전체 층을 에칭 정지 층으로 사용하는 신규의 유리한 구조물 및 그것을 제조하기 위한 방법을 제공한다. 구조물 및 제조 방법은, 반도체 플러그 및 데크 간 플러그에서 전자의 누설을 감소시킬 수 있고, 기판과 메모리 스트링의 하부 데크 사이 그리고 메모리 스트링의 상부 데크와 하부 데크 사이의 전기적 연결을 향상시킬 수 있고, 채널 에칭 동안 플러그에 대한 손상을 감소시킬 수 있고, 그리고 플러그 형성과 관련하여 가우징 및 SEG 프로세스를 제거하는 것에 의해 비용을 절감할 수 있다.
도 2는, 본 개시의 일부 실시형태에 따른, 예시적인 3D 메모리 디바이스(200)의 단면도를 예시한다. 도 2의 3D 메모리 디바이스(200)는, 실리콘(예를 들면, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(silicon on insulator; SOI), 게르마늄 온 인슐레이터(germanium on insulator; GOI), 또는 임의의 다른 적절한 재료를 포함할 수 있는 기판(202)을 포함할 수 있다. 3D 메모리 디바이스(200)에서의 컴포넌트의 공간적 관계를 추가적으로 예시하기 위해, 도 2에서 x 및 y 축이 포함된다는 것을 유의한다. 3D 메모리 디바이스(200)의 기판(202)은 x 방향(즉, 횡방향)에서 횡방향으로 연장되는 두 개의 횡방향 표면(예를 들면, 상단 표면(top surface) 및 하단 표면(bottom surface))을 포함한다. 본원에서 사용되는 바와 같이, 하나의 컴포넌트(예를 들면, 층 또는 디바이스)가 3D 메모리 디바이스(예를 들면, 3D 메모리 디바이스(200))의 다른 컴포넌트(예를 들면, 층 또는 디바이스) "상에" 있는지, "위에" 있는지, 또는 "아래에" 있는지의 여부는, 기판이 y 방향에서 3D 메모리 디바이스의 최하부 평면에 배치될 때 y 방향(즉, 수직 방향)에서 3D 메모리 디바이스의 기판(예를 들면, 기판(202))과 관련하여 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시 전체에 걸쳐 적용된다.
3D 메모리 디바이스(200)는 단일체(monolithic) 3D 메모리 디바이스의 일부일 수 있다. 용어 "단일체"는 3D 메모리 디바이스의 컴포넌트(예를 들면, 주변장치 디바이스 및 메모리 어레이 디바이스)가 단일의 기판 상에서 형성된다는 것을 의미한다. 단일체 3D 메모리 디바이스의 경우, 주변장치 디바이스 프로세싱 및 메모리 어레이 디바이스 프로세싱의 컨볼루션(convolution)에 기인하여 제조는 추가적인 제약과 조우한다. 예를 들면, 메모리 어레이 디바이스(예를 들면, NAND 메모리 스트링)의 제조는, 동일한 기판 상에서 형성된 또는 형성될 주변장치 디바이스와 관련되는 열 예산(thermal budget)에 의해 제약을 받는다.
대안적으로, 3D 메모리 디바이스(200)는 비단일체(non-monolithic) 3D 메모리 디바이스의 일부일 수 있는데, 여기서 컴포넌트(예를 들면, 주변장치 디바이스 및 메모리 어레이 디바이스)는 상이한 기판 상에서 개별적으로 형성될 수 있고, 그 다음, 예를 들면, 전면 대 전면(face-to-face) 방식으로 본딩될 수 있다. 일부 실시형태에서, 메모리 어레이 디바이스 기판(예를 들면, 기판(202))은 본딩된 비단일체 3D 메모리 디바이스의 기판으로서 남아 있고, 주변장치 디바이스(예를 들면, 3D 메모리 디바이스(200)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 주변장치 회로, 예컨대 페이지 버퍼, 디코더, 및 래치를 포함함; 도시되지 않음)는 하이브리드 본딩을 위해 메모리 어레이 디바이스(예를 들면, NAND 메모리 스트링)를 향하여 뒤집어져서 아래를 향하게 된다. 일부 실시형태에서, 메모리 어레이 디바이스 기판(예를 들면, 기판(202))은 하이브리드 본딩을 위해 주변장치 디바이스(도시되지 않음)를 향해 뒤집어져서 아래를 향하며, 그 결과, 본딩된 비단일체 3D 메모리 디바이스에서, 메모리 어레이 디바이스는 주변장치 디바이스 위에 있다는 것이 이해된다. 메모리 어레이 디바이스 기판(예를 들면, 기판(202))은 박형화된 기판(이것은 본딩된 비단일체 3D 메모리 디바이스의 기판이 아님)일 수 있고, 비단일체 3D 메모리 디바이스의 라인 백엔드(back-end-of-line; BEOL) 상호 연결부(interconnect)는 박형화된 메모리 어레이 디바이스 기판의 후면 상에서 형성될 수 있다.
일부 실시형태에서, 도 2에서 도시되는 바와 같이, 3D 메모리 디바이스(200)는, 듀얼 데크 메모리 스택(204)을 통해 기판(202) 위로 수직으로 연장되는 NAND 메모리 스트링의 어레이 형태로 제공되는 메모리 셀을 구비하는 NAND 플래시 메모리 디바이스이다. 도 2에서 도시되는 바와 같이, 메모리 스트링은 하부 채널 구조물(212) 및 상부 채널 구조물(214)을 포함할 수 있다. 하부 및 상부 채널 구조물(212 및 214)의 각각은 실린더 형상(예를 들면, 기둥 형상)을 가질 수 있다. 메모리 스택(204)은 하부 메모리 데크(204A) 및 상부 메모리 데크(204B)를 포함한다. 하부 채널 구조물(212)은 하부 메모리 데크(204A)에서 배치되고, 그것을 통해 수직으로 연장되고, 한편, 상부 채널 구조물(214)은 상부 메모리 데크(204B)에서 배치되고, 그것을 통해 수직으로 연장된다. 하부 및 상부 채널 구조물(212 및 214)의 각각은, 전도체 층(206) 및 유전체 층(208)을 각각 포함하는 복수의 쌍(본원에서 "전도체/유전체 층 쌍"으로서 지칭됨)을 통해 연장될 수 있다. 메모리 스택(204)에서의 전도체/유전체 층 쌍의 수(예를 들면, 32, 64, 96 또는 128)는 3D 메모리 디바이스(200)에서의 메모리 셀의 수를 결정한다. 메모리 스택(204)은 복수의 인터리빙된 전도체 층(206) 및 유전체 층(208)을 포함할 수 있다. 메모리 스택(204)에서의 전도체 층(206) 및 유전체 층(208)은 수직 방향에서 교대할 수 있다. 전도체 층(206)은, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 폴리실리콘, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. 유전체 층(208)은, 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체 재료를 포함할 수 있다. 하부 및 상부 메모리 데크(204A 및 204B)의 각각에서의 전도체/유전체 층 쌍의 수는 동일할 수 있거나 또는 상이할 수 있다.
도 2에서 도시되는 바와 같이, 3D 메모리 디바이스(200)는 또한 하부 채널 구조물(212)의 하부 단부(lower end)에 있는 반도체 플러그(216) 및 상부 채널 구조물(214)의 상부 단부(upper end)에 있는 채널 플러그(218)를 포함할 수 있다. 본원에서 사용될 때, 컴포넌트의 "상부 단부"는 y 방향에서 기판(202)으로부터 더 멀리 떨어져 있는 단부이고, 컴포넌트의 "하부 단부"는, 기판(202)이 3D 메모리 디바이스(200)의 최하부 평면에서 배치될 때 y 방향에서 기판(202)에 더 가까운 단부이다.
일부 실시형태에서, 하부 채널 구조물(212)과 상부 채널 구조물(214) 사이의 연결로서, 하부 채널 구조물(212)은 자신의 상부 부분에 데크간 플러그(210)를 포함한다. 하부 채널 구조물(212)은, 자신의 측벽을 따라 하부 메모리 막(226) 및 하부 반도체 채널(227)을 더 포함한다. 유사하게, 상부 채널 구조물(214)은 자신의 측벽을 따라 상부 메모리 막(228) 및 상부 반도체 채널(229)을 포함한다. 메모리 막(226 및 228)의 각각은 터널링 층, 저장 층("전하 트랩층"으로서 또한 공지되어 있음), 및 차단 층(도시되지 않음)을 포함할 수 있다. 일부 실시형태에 따르면, 반도체 채널(227) 및 메모리 막(226)은 기둥의 중심으로부터 외부 표면 향하여 반경 방향으로 이 순서대로 배열될 수 있다. 동일한 배열이 상부 반도체 채널(229) 및 상부 메모리 막(228)에도 또한 적용될 수 있다.
일부 실시형태와 일치하여, 하부 채널 구조물(212) 및 상부 채널 구조물(214) 각각은 데크간 플러그(210)와 그것의 대향하는 측면 상에서 접촉할 수 있고, 따라서, 데크간 플러그(210)에 의해 전기적으로 연결될 수 있다. 하부 채널 구조물(212) 및 상부 채널 구조물(214)은 반도체 플러그(216) 및 채널 플러그(218)에 각각 전기적으로 연결될 수 있다.
본 개시에 따르면, 메모리 스택(204)의 하부 메모리 데크(204A)는 기판(202) 위에서 형성되는 고유전율 유전체 층(232)을 더 포함할 수 있다. 고유전율은 높은 유전 상수(κ)를 갖는 재료를 가리킨다. 반도체 산업에서, 고유전율은, 일반적으로, 재료의 유전 상수(κ)가, 3.9인 실리콘 이산화물(silicon dioxide)의 것보다 더 높다는 의미를 갖는다. 본 개시에 따른 실시형태에서 고유전율 유전체 층(232)으로서 사용될 수 있는 고유전율 재료의 예는, 하프늄 이산화물(hafnium dioxide)(HfO2), 탄탈룸 오산화물(tantalum pentoxide)(Ta2O5), 티타늄 이산화물(titanium dioxide)(TiO2), 실리콘 산질화물(SiOxNy), 또는 이들의 임의의 조합을 포함할 수 있지만, 그러나 이들로 제한되지는 않는다. 전통적인 실리콘 이산화물과 비교하여, 우수한 게이트 커패시턴스 및 감소된 누설 효과를 달성하면서 기판 위에 더 얇은 층을 제공하기 위해, 고유전율 재료가 사용될 수 있다. 일부 실시형태에서, 본 개시에 따른 고유전율 유전체 층의 두께는, 약 5 nm 내지 약 50 nm 사이(예를 들면, 5 nm, 10 nm, 15 nm, 20 nm, 25 nm, 30 nm, 35 nm, 40 nm, 45 nm, 50 nm, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)에 있을 수 있다. 이것은, 일반적으로 100 nm와 150 nm 사이의 두께를 갖는 실리콘 산화물 층을 사용하는 것보다 훨씬 더 얇다.
본 개시에 따른 고유전율 유전체 층(232)은 기판(202)의 전체 상부 표면(upper surface)을 횡방향으로 피복할 수 있다. 대안적으로, 그것은 또한 기판(202)의 상부 표면의 단지 일부(예를 들면, 하부 메모리 데크(204A)가 기판(202) 위로 연장되는 영역 및 그 주변 영역)만을 횡방향으로 피복할 수 있다.
일부 실시형태에서, 본 개시에 따른 고유전율 유전체 층(232)의 재료는 전체 층에 걸쳐 반드시 균질할 필요는 없다. 누설을 감소시키고 전기적 연결을 향상시키는 동일한 목적을 달성하면서 재료는 다양한 영역에서 상이할 수 있다. 다른 실시형태에서, 고유전율 유전체 층(232)을 일괄적으로(collectively) 형성하기 위해 하나보다 더 많은 고유전율 유전체 층이 기판(202) 위로 수직으로 적층될 수 있다. 하나보다 더 많은 고유전율 유전체 층이 적층될 때, 그러한 결합된 고유전율 유전체 층(232)의 두께는 약 30 nm와 약 100 nm 사이(예를 들면, 30 nm, 40 nm, 50 nm, 60 nm, 70 nm, 80 nm, 90 nm, 100 nm, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)에 있을 수 있다.
본 개시에 따른 실시형태와 일치하여, 고유전율 유전체 층은 화학적 증착(chemical vapor deposition; CVD), 물리적 증착(physical vapor deposition; PVD), 원자 층 증착(atomic layer deposition; ALD), 열 산화, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 일부 실시형태에서, ALD는, 막의 표면을 교대하는 기체 종(alternate gaseous species)(통상적으로 프리커서로서 지칭됨)에 노출시키는 것에 의해 기판 상에서 막이 성장되는 ALD가 사용되는 것이 바람직할 수 있다. ALD 프로세스는 기판의 표면 전체에 걸쳐 높은 균일성 및 정밀도를 갖는 고유전율 유전체 층을 형성하는 이점을 갖는다.
도 2에서 도시되는 바와 같이, 복수의 인터리빙된 전도체 층(206) 및 유전체 층(208)이 메모리 스택(204)의 하부 메모리 데크(204A)에서 고유전율 유전체 층(232) 위에 배치될 수 있다. 이들 전도체/유전체 층 쌍은 전도체 층(206) 및 유전체 층(208)을 각각 만드는 상이한 재료를 교대로 증착하는 것에 의해 형성될 수 있다.
일부 실시형태에서, 메모리 스택(204)의 형성 이전에 실리콘 기판 상에서, 실리콘 산화물과 같은 유전체 재료를 증착하는 것에 의해, 또는 열 산화에 의해, 기판(202)과 고유전율 유전체 층(232) 사이에서 절연 층(도 2에서 도시되지 않음)이 옵션 사항으로 형성될 수 있다. 이 옵션 사항인 절연 층은 트랜지스터의 게이트와 기판(202) 사이의 누설을 추가로 방지할 수 있다.
도 2에서 도시되는 바와 같이, 본 개시에 따른 실시형태는 하부 채널 구조물(212)의 하부 단부에 있는 반도체 플러그(216)를 추가로 드러낸다. 일부 실시형태에서, 반도체 플러그(216)는 고유전율 유전체 층(232)의 개구 내에서 배치되는 폴리실리콘을 포함할 수 있다는 것이 이해된다. 반도체 플러그(216)는, CVD, PVD, ALD, 열 산화, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 실리콘 기판(302)에 걸친 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 따라서, 결과적으로 나타나는 반도체 플러그(216)는 재료 및 위치의 관점 둘 모두에서 종래의 반도체 플러그(116)와는 구별된다. 더 구체적으로, 반도체 플러그(216)는, 그것이 기판(202) 및 종래의 반도체 플러그(116)에서 발견되는 단결정 실리콘과는 대조적으로, 폴리실리콘을 포함하도록 SEG 프로세스를 사용하지 않고 형성된다. 더구나, 반도체 플러그(216)는, SEG 프로세스에 기인하여 종래의 반도체 플러그(216)가 기판(202)에서 부분적으로 임베딩되는 것과는 대조적으로, 기판(202) 위에서 배치된다.
반도체 플러그(216)는 하부 채널 구조물(212)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 개구는, 개구가 에칭될 수 있는 한 불화수소(hydrofluoric; HF) 산 또는 다른 적절한 액상 에천트와 같은 액상 에천트를 활용하는 습식 에칭 제조 프로세스를 사용하여 고유전율 유전체 층(232)을 에칭하는 것에 의해 생성될 수 있다. 에칭되지 않은 고유전율 유전체 층(232)의 부분은, 도 2에서 도시되는 바와 같이, 3D 메모리 디바이스(200)에 남아 있을 수 있다.
일부 실시형태에서, 반도체 플러그(216)는 반도체 플러그(216)를 하부 채널 구조물(212)과 전기적으로 연결하기 위해 하부 메모리 막(226)과 접촉할 수 있다. 콘택 영역은 반도체 플러그(216)의 전체 상부 표면 또는 반도체 플러그(216)의 상부 표면의 단지 일부 부분일 수 있다.
다중 데크 3D 메모리 디바이스가 사용되는 실시형태에서, 하나 이상의 고유전율 유전체 층이 두 개의 데크 사이에서 제공될 수 있다. 한 예로서 도 2를 사용하면, 3D 메모리 디바이스(200)는 하부 메모리 데크(204A) 및 상부 메모리 데크(204B)를 포함하는 듀얼 데크 구조물을 갖는다. 하부 메모리 데크(204A)가 제조된 이후, 원자 층 증착(ALD)과 같은, 고유전율 유전체 층(232)의 형성과 동일한 제조 프로세스를 사용하여, 고유전율 유전체 층(234)이 하부 메모리 데크(204A) 위에서 형성될 수 있다. 복수의 인터리빙된 전도체 층(206) 및 유전체 층(208)은 메모리 스택(204)의 상부 메모리 데크(204B)에서 고유전율 유전체 층(234) 위에 배치될 수 있다. 이들 전도체/유전체 층 쌍은 전도체 층(206) 및 유전체 층(208)을 각각 만드는 상이한 재료를 교대로 증착하는 것에 의해 형성될 수 있다.
일부 실시형태에서, 고유전율 유전체 층(232)에서의 개구와 유사하게, 예를 들면, 습식 에칭 프로세스에 의해, 고유전율 유전체 층(234)에서 개구가 생성될 수 있고, 그 결과, 하부 메모리 막(226)과 상부 메모리 막(228) 사이의 접촉을 허용하도록 데크간 플러그(210)가 형성될 수 있다. 본 개시에 따르면, 종래의 공동 산화물 층 대신 고유전율 유전체 층(232)이 사용되기 때문에, 후속하는 제조 프로세스에 의한 데크간 플러그(210)를 관통 에칭하는 위험이 상당히 감소되고, 따라서, "가우징" 프로세스가 더 이상 필요하지 않을 수 있다.
고유전율 유전체 층(234)은 고유전율 유전체 층(232)과 동일한 재료를 포함할 수 있다. 대안적으로, 고유전율 유전체 층(234)의 일부 또는 모두는 고유전율 유전체 층(232)과는 상이한 재료를 포함할 수 있다. 재료는 HfO2, Ta2O5, TiO2, SiOxNy, 또는 이들의 임의의 조합 중 하나 이상일 수 있다.
고유전율 유전체 층(232)과 유사하게, 고유전율 유전체 층(234)은 약 5 nm와 약 50 nm 사이의 두께(예를 들면, 5 nm, 10 nm, 15 nm, 20 nm, 25 nm, 30 nm, 35 nm, 40 nm, 45 nm, 50 nm, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)를 가질 수 있다. 일부 실시형태에서, 고유전율 유전체 층(234)은 하부 메모리 데크(204A)의 전체 상부 표면을 횡방향으로 피복할 수 있다. 대안적으로, 그것은 또한 하부 메모리 데크(204A)의 상부 표면의 단지 일부(예를 들면, 상부 메모리 데크(204B)가 하부 메모리 데크(204A) 위로 연장되는 영역 및 그 주변 영역)만을 횡방향으로 피복할 수 있다.
일부 실시형태에서, 고유전율 유전체 층(234)의 재료는 전체 층에 걸쳐 반드시 균질할 필요는 없다. 누설을 감소시키고 전기적 연결을 향상시키는 동일한 목적을 달성하면서 재료는 다양한 영역에서 상이할 수 있다. 다른 실시형태에서, 고유전율 유전체 층(234)을 일괄적으로 형성하기 위해, 하나보다 더 많은 고유전율 유전체 층이 하부 메모리 데크(204A) 위로 수직으로 적층될 수 있다. 하나보다 더 많은 고유전율 유전체 층이 적층될 때, 그러한 결합된 고유전율 유전체 층(234)의 두께는 약 30 nm와 약 100 nm 사이(예를 들면, 30 nm, 40 nm, 50 nm, 60 nm, 70 nm, 80 nm, 90 nm, 100 nm, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)에 있을 수 있다. 추가적인 실시형태에서, 상부 메모리 데크(204B)의 형성 이전에 실리콘 기판 상에서, 실리콘 산화물과 같은 유전체 재료를 증착하는 것에 의해, 또는 열 산화에 의해, 하부 메모리 데크(204A)와 고유전율 유전체 층(232) 사이에서 절연 층(도 2에서 도시되지 않음)이 옵션 사항으로 형성될 수 있다. 이 옵션 사항인 절연 층은 트랜지스터의 게이트와 데크간 플러그(210) 사이의 누설을 추가로 방지할 수 있다.
본 개시에 따른 실시형태는 3D 메모리 디바이스에서, 메모리 디바이스의 제조 프로세스 동안 에칭 정지 층으로서 기능할 수 있는 하나 이상의 고유전율 유전체 층을 제공한다. 이것은, 종래의 실리콘 산화물 층과 비교하여, 막 두께를 감소시키고 전체적인 균일성을 증가시킬 수 있고, 따라서, 반도체 플러그 및 데크 간 플러그에서의 전자의 감소된 누설 및 기판과 메모리 스트링의 하부 데크 사이의 그리고 메모리 스트링의 상부 데크와 하부 데크 사이의 향상된 전기적 연결의 유익한 결과를 가져온다. 그것은 채널 에칭 동안 플러그에 대한 손상을 더욱 감소시킬 수 있고 플러그 형성과 관련하여 가우징 및 SEG 프로세스를 제거하는 것에 의해 비용을 절감할 수 있다.
도 3a 내지 도 3h는, 본 개시의 일부 실시형태에 따른, 하나 이상의 고유전율 유전체 층을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 프로세스를 예시한다. 도 4는, 본 개시의 일부 실시형태에 따른, 하나 이상의 고유전율 유전체 층을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(400)의 플로우차트를 예시한다. 도 3a 내지 도 3h 및 도 4에서 묘사되는 3D 메모리 디바이스의 예는, 도 2에서 묘사되는 3D 메모리 디바이스(200)를 포함한다. 도 3a 내지 도 3h 및 도 4는 함께 설명될 것이다. 방법(400)에서 도시되는 동작은 망라하는 것은 아니다는 것 및 예시된 동작 중 임의의 것 이전에, 그 이후에, 또는 그들 사이에서 다른 동작이 역시 수행될 수 있다는 것이 이해된다. 게다가, 동작 중 일부는 동시에 수행될 수 있거나 또는 도 4에서 도시되는 것과는 상이한 순서로 수행될 수 있다.
도 4를 참조하면, 방법(400)은 기판 상에서 유전체 데크가 형성되는 동작(402)에서 시작한다. 기판은 실리콘 기판일 수 있다. 유전체 데크는 고유전율 유전체 층 및 복수의 인터리빙된 희생 층 및 유전체 층을 포함할 수 있다. 도 3a를 참조하면, 고유전율 유전체 층(332) 및 유전체 층(306) 및 유전체 층("희생 층"으로 공지되어 있음)(308)(본원에서 함께 "유전체 층 쌍"으로서 지칭됨)의 복수 쌍을 포함하는 하부 유전체 데크(304A)가 실리콘 기판(302) 상에서 형성된다. 일부 실시형태에서, 하부 유전체 데크(304A)의 형성 이전에 실리콘 기판(302) 상에서, 실리콘 산화물과 같은 유전체 재료를 증착하는 것, 또는 열 산화에 의해 하부 유전체 데크(304A)와 실리콘 기판(302) 사이에서 절연 층(303)이 옵션 사항으로 형성될 수 있다.
본 개시에 따른 실시형태와 일치하여, CVD, PVD, ALD, 열 산화, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스에 의해, 고유전율 유전체 층(332)이 실리콘 기판(302) 위에(또는 만약 존재한다면 절연 층(303) 위에) 형성될 수 있다. 바람직하게는, 고유전율 유전체 재료의 박막이 실리콘 기판(302) 상에서(또는 만약 존재한다면 절연 층(303) 상에서) 성장될 수 있도록, ALD가 사용되어 실리콘 기판(302)의(또는 만약 존재한다면 절연 층(303)의) 표면을 교대하는 기체 종(통상적으로 프리커서로서 지칭됨)에 노출시킬 수 있다. 본 개시에 따른 실시형태에서 고유전율 유전체 층(332)으로서 사용될 수 있는 고유전율 재료의 예는, HfO2, Ta2O5, TiO2, SiOxNy, 또는 이들의 임의의 조합을 포함할 수 있지만, 그러나 이들로 제한되지는 않는다. 고유전율 유전체 층(332)의 두께는, 약 5 nm 내지 약 50 nm 사이(예를 들면, 5 nm, 10 nm, 15 nm, 20 nm, 25 nm, 30 nm, 35 nm, 40 nm, 45 nm, 50 nm, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)에 있을 수 있다.
본 개시에 따른 고유전율 유전체 층(332)은 실리콘 기판(302)의 전체 상부 표면을 횡방향으로 피복하도록 형성될 수 있다. 대안적으로, 그것은 또한, 실리콘 기판(302)의 상부 표면의 단지 일부(예를 들면, 하부 유전체 데크(304A)가 실리콘 기판(302) 위로 연장되는 영역 및 그 주변 영역)만을 횡방향으로 피복하도록 형성될 수 있다.
일부 실시형태에서, 본 개시에 따른 고유전율 유전체 층(332)의 재료는 전체 층에 걸쳐 반드시 균질할 필요는 없다. 누설을 감소시키고 전기적 연결을 향상시키는 동일한 목적을 달성하면서 재료는 다양한 영역에서 상이할 수 있다. 다른 실시형태에서, 고유전율 유전체 층(332)을 일괄적으로 형성하기 위해 하나보다 더 많은 고유전율 유전체 층이 실리콘 기판(302) 위로 수직으로 적층될 수 있다. 하나보다 더 많은 고유전율 유전체 층이 적층될 때, 그러한 결합된 고유전율 유전체 층(332)의 두께는 약 30 nm와 약 100 nm 사이(예를 들면, 30 nm, 40 nm, 50 nm, 60 nm, 70 nm, 80 nm, 90 nm, 100 nm, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)에 있을 수 있다.
본 개시에 따르면, 하부 유전체 데크(304A)는, 일부 실시형태에 따르면, 인터리빙된 희생 층(308) 및 유전체 층(306)을 포함한다. 유전체 층(306) 및 희생 층(308)은 고유전율 유전체 층(332) 상에서 교대로 증착되어 하부 유전체 데크(304A)를 형성할 수 있다. 일부 실시형태에서, 각각의 유전체 층(306)은 실리콘 산화물의 층을 포함하고, 각각의 희생 층(308)은 실리콘 질화물의 층을 포함한다. 하부 유전체 데크(304A)는 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다.
방법(400)은, 도 4에서 예시되는 바와 같이, 동작(404)으로 진행되는데, 여기서는, 고유전율 유전체 층까지 유전체 데크를 통해 수직으로 연장되는 개구가 형성된다. 도 3b에서 예시되는 바와 같이, 개구(352)는, 3D 메모리 디바이스의 제조 동안 에칭 정지 층으로서 기능할 수 있는 고유전율 유전체 층(332)에 도달할 때까지, 하부 유전체 데크(304A)를 통해 수직으로 연장하여 형성된다. 일부 실시형태에서, 각각의 개구가 나중의 프로세스에서 개개의 NAND 메모리 스트링을 성장시키기 위한 위치가 되도록, 복수의 개구가 하부 유전체 데크(304A)를 통해 형성된다. 도 3b에서 도시되는 바와 같이, 그러한 개구 중 두 개가 형성된다. 일부 실시형태에서, 개구(352)를 형성하기 위한 제조 프로세스는, 습식 에칭 및/또는 건식 에칭, 예컨대 심 이온 반응성 에칭(deep-ion reactive etching; DRIE)을 포함할 수 있다.
방법(400)은, 도 4에서 예시되는 바와 같이, 동작(406)으로 진행되는데, 여기서는, 메모리 막 및 반도체 채널이 형성된다. 도 3c에서 예시되는 바와 같이, 메모리 막(326)(차단 층, 저장 층, 및 터널링 층(도시되지 않음)을 포함함) 및 반도체 채널(327)이 개구(352) 내에 그리고 그것의 측벽을 따라 형성된다. 일부 실시형태에서, 메모리 막(326)이, 먼저, 개구(352)의 측벽을 따라 그리고 고유전율 유전체 층(332) 상에서 증착될 수 있고, 그 다음, 반도체 채널(327)이 메모리 막(326) 위에 증착될 수 있다. 차단 층, 저장 층, 및 터널링 층은, ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 이 순서대로 후속하여 증착되어, 메모리 막(326)을 형성할 수 있다. 그 다음, ALD, CVD, PVD, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 터널링 층 상에서 폴리실리콘 또는 임의의 다른 적절한 재료를 증착하는 것에 의해 반도체 채널(327)이 형성될 수 있다. 도 3c에서 도시되는 바와 같이, 메모리 막(326) 및 반도체 채널(327)은 개구(352)의 측벽 및 (고유전율 유전체 층(332) 위의) 하단 표면 둘 모두를 피복할 수 있다. 일부 실시형태에서, 실리콘 산화물 층, 실리콘 질화물 층, 실리콘 산화물 층, 및 폴리실리콘 층("ONOP" 구조물)이 순차적으로 증착되어 (블록 층, 저장 층, 및 터널링 층으로서의) 메모리 막(326) 및 반도체 채널(327)을 형성할 수 있다.
방법(400)은, 도 4에서 예시되는 바와 같이, 동작(408)으로 진행되는데, 여기서는, 메모리 막 및 반도체 채널이 형성된다. 도 3d에서 예시되는 바와 같이, 홀(354)은 개구(352)의 하단에 있는 메모리 막(326) 및 반도체 채널(327)에서 형성된다. 일부 실시형태에서, 홀(354)은 "PONO" 펀치로서 공지되어 있는 제조 프로세스를 통해 생성될 수 있다. "PONO" 펀치는 폴리실리콘, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산화물의 시퀀스의 재료의 적층된 층의 구조물을 통해 에칭하기 위해 사용될 수 있는데, 이것은 반도체 채널(327)로부터 메모리 막(326)의 차단 층, 저장 층, 및 터널링 층까지의 재료의 동일한 시퀀스이다. "PONO" 펀치는 에칭 정지 층으로서 기능할 수 있는 고유전율 유전체 층(332)에서 정지한다. 일부 실시형태에서, 도 3d에서 도시되는 바와 같이, 메모리 막(326) 및 반도체 채널(327)의 L자 형상의 돌출부(356 및 358)는 에칭 이후에 개구(352)의 좌측 및 우측 하단 중 하나 또는 둘 모두에서 남아 있을 수 있다. 돌출부(356 및 358)는 다음의 단계에서 추가로 제거될 수 있다.
방법(400)은, 도 4에서 예시되는 바와 같이, 동작(410)으로 진행되는데, 여기서는, 개구에 노출되는 고유전율 유전체 층의 부분을 제거하기 위해 습식 에칭이 적용될 수 있다. 도 3e에서 예시되는 바와 같이, 습식 에칭 프로세스는 개구(352)에 노출되는 고유전율 유전체 층(332)의 일부를 제거하기 위해 사용될 수 있다. 습식 에칭은, HF 산 또는 다른 적절한 액상 에천트와 같은 액상 에천트를 활용한다. 습식 에칭 프로세스의 구체적인 예로서, 하부 유전체 스택(304A) 및 실리콘 기판(302)을 포함하는 웨이퍼는 에천트의 욕조(bath)에 침지되는데, 그 에천트는, 결국에는, 에천트에 노출되는 고유전율 유전체 층(332)의 부분을 제거한다. 일부 실시형태에서, 습식 에칭은, 돌출부(356 및 358)가 이전 단계로부터 남아 있다면, 그들을 또한 제거할 수 있고, 그에 의해, 도 3e에서 도시되는 바와 같이, 홀(354)을 확대할 수 있다. 다른 실시형태에서, 습식 에칭은 고유전율 유전체 층(332)의 제거된 부분과 접하는 절연 층(303)의 부분을 (만약 존재한다면) 추가로 제거할 수 있다. 추가적인 실시형태에서, 하부 유전체 데크(304A)를 통한 습식 에칭 프로세스가 실리콘 기판(302)의 상단 표면에서 정지하지 않을 수 있고 실리콘 기판(302)의 일부를 계속 에칭할 수 있기 때문에, 홀(354)은 실리콘 기판(302)의 상단 부분 안으로 더 연장될 수 있다. 대안적으로, 하부 유전체 데크(304A)를 통한 에칭 이후에 실리콘 기판(302)의 일부를 에칭하기 위해 별개의 에칭 프로세스가 사용될 수 있다.
방법(400)은, 도 4에서 예시되는 바와 같이, 동작(412)으로 진행되는데, 여기서는, 홀을 폴리실리콘으로 적어도 부분적으로 충전하는 것에 의해 반도체 플러그가 형성된다. 도 3f에서 예시되는 바와 같이, PVD, CVD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 프로세스를 사용하여 홀(354)을 충전하기 위해, 따라서 반도체 플러그(316)를 형성하기 위해, 폴리실리콘이 사용될 수 있다. 증착 프로세스를 통해 형성되는 반도체 플러그(316)는, 가우징 및 SEG 프로세스에 의해 형성되는 플러그와 비교하여, 균일성 및 게이트 대 기판 누설의 관점에서 더 나은 결과를 달성할 수 있다. 반도체 플러그(316)는 반도체 채널(327)과 접촉할 수 있다.
방법(400)은, 도 4에서 예시되는 바와 같이, 동작(414)으로 진행되는데, 여기서는, 개구가 충전 층으로 충전되고, 개구의 상부 단부에서 중간 채널 플러그가 형성된다. 도 3g에서 예시되는 바와 같이, 반도체 플러그(316)의 형성 이후, 개구(352)의 나머지 충전되지 않은 공간은, 실리콘 산화물과 같은 유전체 재료를 포함하는 충전 층으로 부분적으로 또는 완전히 충전될 수 있다. 개구(352)는 실린더 형상(예를 들면, 기둥 형상)을 가질 수 있다. 일부 실시형태에 따르면, 개구(352), 반도체 채널(327), 및 메모리 막(326)은, 기둥의 중심으로부터 외부 표면을 향해 반경 방향으로 이 순서대로 배열될 수 있다.
본 개시에 따른 일부 실시형태에서, 하부 유전체 데크(304A)의 표면의 상단 상에서 공동 산화물 층(313)이 형성될 수 있다. 그것은 개구(352)의 충전 층과 동시에 형성될 수 있거나, 또는 대안적으로 충전 층의 형성에 후속하여 개별적으로 형성될 수 있다. 도 3g에서 도시되는 바와 같이, 공동 산화물 층(313)이 부분적으로 제거되는 위치에서 중간 채널 플러그(311)가 형성될 수 있도록, 개구(352)에 접하는 공동 산화물 층(313)의 일부가 제거될 수 있다는 것이 이해된다. 제거는, 예를 들면, 습식 에칭 및/또는 건식 에칭에 의해 수행될 수 있다.
일부 실시형태와 일치하여, 중간 채널 플러그(311)는, 예를 들면, 공동 산화물 층(313)의 제거 이후에 생성되는 홀에서 폴리실리콘을 증착하는 것에 의해 형성될 수 있다. 중간 채널 플러그(311)는, 중간 채널 플러그(311)와 반도체 플러그(316) 사이에서 전자가 흐를 경로가 생성될 수 있도록, 반도체 채널(327)과 접촉한다. 후속하여, 하부 유전체 데크(304A)의 상단 표면은, 화학적 기계적 연마(CMP), 습식 에칭, 및/또는 건식 에칭에 의해 평탄화될 수 있고, 그 결과, 중간 채널 플러그(311)의 상단 표면은 하부 유전체 데크(304A)의 상단 표면과 같은 높이가 된다.
방법(400)은, 도 4에서 예시되는 바와 같이, 동작(416)으로 진행되는데, 여기서는, 제1 유전체 데크의 중간 채널 플러그와 결합하여 데크간 플러그를 형성하는 하부 채널 플러그를 포함하는 제2 유전체 데크를 제조하기 위해, 동작(402 내지 414)이 반복된다. 도 3h에서 예시되는 바와 같이, 하부 유전체 데크(304B)는 상기에서 논의되는 동작(402 내지 414)을 반복하는 것에 의해 형성될 수 있다. 간결성을 위해, 여기서는, 하부 유전체 데크(304A)와 상부 유전체 데크(304B)를 형성하는 것 사이의 차이점만이 상세하게 설명될 것이다.
상부 유전체 데크(304B)에 대해 어떠한 기판도 필요로 되지 않기 때문에, 제2 고유전율 유전체 층(334)은 하부 유전체 데크(304A) 위에, 그들 사이의 기판 없이, 형성될 수 있다. 제2 고유전율 유전체 층(334)의 일부가 제거된 이후, 상부 유전체 데크(304B)의 하단에서 중간 채널 플러그(311)의 상단 상에서 반도체 플러그가 형성될 수 있다. 중간 채널 플러그(311) 및 반도체 플러그 둘 모두가 자신의 재료로서 폴리실리콘을 포함하기 때문에, 두 개의 플러그는 결합되어, 도 3h에서 도시되는 바와 같이, 데크간 플러그(310)를 형성할 수 있다. 하부 유전체 데크(304A)로부터 제1 메모리 데크를 형성하는 것과 유사하게, 상부 유전체 데크(304B)에서의 희생 층(308)을 전도체 층으로 대체하는 것에 의해 제2 메모리 데크가 형성될 수 있다. 따라서, 에칭 정지 층으로서 고유전율 유전체 층을 사용하는 듀얼 데크 메모리 스택이 상기의 동작을 통해 획득될 수 있다.
도 3h에서, 도 2에서의 것들에 대응하는 숫자에 의해 나타내어지는 다양한 부품 및 컴포넌트와 함께 3D 메모리 디바이스(300)가 도시되어 있다. 예를 들면, 3D 메모리 디바이스(300)는 다음의 것 중 하나 이상을 포함할 수 있다: 기판(302), 하부 메모리 데크(304A) 및 상부 메모리 데크(304B)를 구비하는 메모리 스택(304), 제1 고유전율 유전체 층(332), 제2 고유전율 유전체 층(334), 복수의 인터리빙된 전도체 층(306) 및 유전체 층(308), 반도체 플러그(316), 데크간 플러그(310), 채널 플러그(318), 하부 채널 구조물(312), 상부 채널 구조물(314), 하부 메모리 막(326), 상부 메모리 막(328), 하부 반도체 채널(327), 및 상부 반도체 채널(329).
예시되지는 않지만, 도 3a 내지 도 3h에서 도시되는 바와 같은 하부 및 상부 유전체 데크(304A 및 304B)의 형성 이후, 하부 및 상부 유전체 데크(304A 및 304B)에서의 희생 층(308)을 전도체 층으로 대체하는 것에 의해 메모리 데크가 형성될 수 있다는 것이 이해된다. 따라서, 메모리 데크는 복수의 전도체/유전체 층 쌍을 포함할 수 있다. 일부 실시형태에서, 메모리 데크를 형성하기 위해, 슬릿 개구(예를 들면, 게이트 라인 슬릿)가 하부 및 상부 유전체 데크(304A 및 304B)를 통해 형성될 수 있고, 하부 및 상부 유전체 데크(304A 및 304B)에서의 희생 층(308)이 슬릿 개구를 통해 에천트를 적용하여 복수의 횡방향 리세스를 형성하는 것에 의해 에칭될 수 있고, 전도체 층이 횡방향 리세스에서 증착될 수 있다. 단일의 데크 메모리 스택이 제공되는 몇몇 다른 실시형태에서, 희생 층을 전도체 층으로 동일하게 대체하는 것은, 메모리 스택에서의 유전체 데크의 형성 이후 단일의 데크 메모리 스택에도 또한 적용될 수 있다는 것이 추가로 이해된다. 마찬가지로, 3 개 이상의 유전체 데크를 갖는 메모리 스택의 경우, 모든 유전체 데크가 형성된 이후, 동일한 대체 프로세스가 적용될 수 있다.
본 개시에 따른 실시형태는, 메모리 디바이스의 제조 프로세스 동안 에칭 정지 층으로서 기능할 수 있는 하나 이상의 고유전율 유전체 층을 갖는 3D 메모리 디바이스를 형성하기 위한 방법을 제공한다. 이것은, 종래의 실리콘 산화물 층과 비교하여, 막 두께를 감소시키고 전체적인 균일성을 증가시킬 수 있고, 따라서, 반도체 플러그 및 데크 간 플러그에서의 전자의 감소된 누설 및 기판과 메모리 스트링의 하부 데크 사이의 그리고 메모리 스트링의 상부 데크와 하부 데크 사이의 향상된 전기적 연결의 유익한 결과를 가져온다. 그것은 채널 에칭 동안 플러그에 대한 손상을 더욱 감소시킬 수 있고 플러그 형성과 관련하여 가우징 및 SEG 프로세스를 제거하는 것에 의해 비용을 절감할 수 있다.
본 개시의 하나의 양태에 따르면, 3D 메모리 디바이스는, 기판, 기판 위의 제1 고유전율 유전체 층, 및 제1 고유전율 유전체 층 위의 제1 복수의 인터리빙된 전도체 층 및 유전체 층을 포함하는 메모리 데크, 및 기판 위에서 그리고 제1 고유전율 유전체 층의 개구 내에서 배치되는 반도체 플러그를 포함한다.
일부 실시형태에서, 3D 메모리 디바이스는, 반도체 플러그 위로 그리고 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조물을 더 포함한다. 제1 채널 구조물은 제1 고유전율 유전체 층 위에서 그리고 제1 채널 구조물의 측벽을 따라 제1 메모리 막을 포함한다. 제1 메모리 막은 반도체 플러그와 접촉한다.
일부 실시형태에서, 3D 메모리 디바이스는 제1 메모리 스트링 위로 그리고 메모리 스택을 통해 수직으로 연장되는 제2 채널 구조물, 제1 채널 구조물과 제2 채널 구조물 사이에서 배치되는 제2 고유전율 유전체 층, 및 제2 고유전율 유전체 층의 개구 내에서 배치되는 데크간 플러그를 더 포함한다.
일부 실시형태에서, 3D 메모리 디바이스는, 제2 고유전율 유전체 층 위에서 그리고 제2 채널 구조물의 측벽을 따라 제2 메모리 막을 더 포함하는데, 상기 제2 메모리 막은 데크간 플러그와 접촉한다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층의 각각은 실리콘 이산화물의 것보다 더 높은 유전 상수(κ)를 갖는다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층의 각각은, 하프늄 이산화물(hafnium dioxide), 탄탈룸 오산화물(tantalum pentoxide), 티타늄 이산화물(titanium dioxide), 또는 실리콘 산질화물(silicon oxynitride) 중 하나 이상을 포함한다.
일부 실시형태에서, 반도체 플러그는 폴리실리콘을 포함한다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층 중 적어도 하나는 ALD에 의해 제조된다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층의 각각의 두께는 약 5 nm와 약 50 nm 사이에 있다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층 중 적어도 하나는 기판 위로 수직으로 적층되는 두 개 이상의 층을 포함하고, 두 개 이상의 층의 각각은 고유전율 유전체 층이다. 이들 실시형태에서의 제1 및 제2 고유전율 유전체 층의 각각의 두께는 약 30 nm와 약 100 nm 사이에 있다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층 중 적어도 하나의 개구는 습식 에칭에 의해 에칭된다.
일부 실시형태에서, 3D 메모리 디바이스는 제1 고유전율 유전체 층과 기판 사이에서 절연 층을 더 포함한다.
일부 실시형태에서, 3D 메모리 디바이스는 제2 고유전율 유전체 층과 하부 채널 구조물 사이에서 절연 층을 더 포함한다.
본 개시의 다른 양태에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 기판 위의 제1 고유전율 유전체 층 및 제1 고유전율 유전체 층 위의 제1 복수의 인터리빙된 희생 층 및 유전체 층을 포함하는 제1 유전체 데크가 기판 위에서 형성된다. 제1 유전체 데크를 통해 수직으로 연장되는 제1 개구가 제1 유전체 데크 내에서 형성된다. 제1 메모리 막 및 제1 개구의 하단에 있는 제1 반도체 채널에서 제1 홀이 형성되고, 제1 홀은 제1 고유전율 유전체 층을 노출시킨다. 제1 홀에 노출되는 제1 고유전율 유전체 층의 부분이 제거된다. 제1 홀에서 제1 반도체 플러그가 형성된다. 제1 개구의 상부 단부(upper end)에서 채널 플러그가 형성되고, 채널 플러그는 제1 반도체 채널과 접촉한다. 희생 층은 전도체 층으로 대체된다.
일부 실시형태에서, 제2 유전체 데크가 제1 유전체 데크 위에서 형성된다. 제2 유전체 데크는 기판 위의 제2 고유전율 유전체 층, 및 제2 고유전율 유전체 층 위의 제2 복수의 인터리빙된 희생 층 및 유전체 층을 포함한다. 제2 유전체 데크를 통해 수직으로 연장되는 제2 개구가 제2 유전체 데크에서 형성된다. 제2 메모리 막 및 제2 반도체 채널이 제2 개구 내에 그리고 제2 개구의 측벽을 따라 형성된다. 제2 개구의 하단에서 제2 메모리 막 및 제2 반도체 채널 내에 제2 홀이 형성된다. 제2 홀은 제2 고유전율 유전체 층을 노출시킨다. 제2 홀에 노출되는 제2 고유전율 유전체 층의 부분이 제거된다. 제2 홀에서 제2 반도체 플러그가 형성된다. 제2 반도체 플러그는 채널 플러그와 결합하여 데크 간 플러그를 형성한다. 제2 개구는 제2 충전 층으로 충전된다. 제3 반도체 플러그가 제2 개구의 상부 단부에서 형성된다. 희생 층은 전도체 층으로 대체된다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층의 각각은 실리콘 이산화물의 것보다 더 높은 유전 상수(κ)를 갖는다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층의 각각은, 하프늄 이산화물, 탄탈룸 오산화물, 티타늄 이산화물, 또는 실리콘 산질화물 중 하나 이상을 포함한다.
일부 실시형태에서, 제1 반도체 플러그는 기판 위에서 형성된다.
일부 실시형태에서, 제1 반도체 플러그는 폴리실리콘을 포함한다.
일부 실시형태에서, 제1 및 제2 유전체 데크 중 하나 또는 둘 모두의 상단 표면이 평탄화된다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층 중 적어도 하나가 ALD에 의해 제조된다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층의 각각의 두께는 약 5 nm와 약 50 nm 사이에 있다.
일부 실시형태에서, 제1 및 제2 고유전율 유전체 층 중 적어도 하나는 기판 위로 수직으로 적층되는 두 개 이상의 층을 포함하고, 두 개 이상의 층의 각각은 고유전율 유전체 층이다. 이들 실시형태에서의 제1 및 제2 고유전율 유전체 층의 각각의 두께는 약 30 nm와 약 100 nm 사이에 있다.
일부 실시형태에서, 제1 및 제2 홀 중 적어도 하나는 습식 에칭에 의해 형성된다.
일부 실시형태에서, 절연 층이 제1 고유전율 유전체 층과 기판 사이에서 형성된다.
일부 실시형태에서, 절연 층이 제2 고유전율 유전체 층과 제1 유전체 데크의 상단 표면 사이에서 형성된다.
본 개시의 다른 양태에 따르면, 3D 메모리 디바이스는, 기판, 제1 복수의 인터리빙된 전도체 층 및 유전체 층 및 제1 채널 구조물을 갖는 기판 위의 제1 메모리 데크, 제1 메모리 데크 위의 고유전율 유전체 층, 제2 복수의 인터리빙된 전도체 층 및 유전체 층 및 제2 채널 구조물을 갖는 고유전율 유전체 층 위의 제2 메모리 데크, 및 적어도 부분적으로 고유전율 유전체 층의 개구에서 그리고 제1 메모리 데크와 제2 메모리 데크 사이에서 배치되는 반도체 플러그를 포함한다.
일부 실시형태에서, 3D 메모리 디바이스는, 제1 채널 구조물 내에 그리고 제1 채널 구조물의 측벽을 따라 형성되는 제1 메모리 막, 및 제2 채널 구조물 내에 그리고 제2 채널 구조물의 측벽을 따라 형성되는 제2 메모리 막을 더 포함한다. 반도체 플러그는 제1 메모리 막 및 제2 메모리 막 둘 모두와 전자적으로 연결된다.
일부 실시형태에서, 고유전율 유전체 층은 실리콘 이산화물의 것보다 더 높은 유전 상수(κ)를 갖는다.
일부 실시형태에서, 고유전율 유전체 층은 하프늄 이산화물, 탄탈룸 오산화물, 티타늄 이산화물, 또는 실리콘 산질화물 중 하나 이상을 포함한다.
일부 실시형태에서, 반도체 플러그는 폴리실리콘을 포함한다.
일부 실시형태에서, 고유전율 유전체 층은 ALD에 의해 제조된다.
일부 실시형태에서, 고유전율 유전체 층의 두께는 약 5 nm와 약 50 nm 사이에 있다.
일부 실시형태에서, 고유전율 유전체 층은 기판 위로 수직으로 적층되는 두 개 이상의 층을 포함하고, 두 개 이상의 층의 각각은 고유전율 유전체 층이다. 이들 실시형태에서의 고유전율 유전체 층의 두께는 약 30 nm와 약 100 nm 사이에 있다.
일부 실시형태에서, 고유전율 유전체 층의 개구는 습식 에칭에 의해 에칭된다.
일부 실시형태에서, 3D 메모리 디바이스는 고유전율 유전체 층과 제1 메모리 데크 사이에서 절연 층을 더 포함한다.
특정한 실시형태의 전술한 설명은, 따라서, 본 개시의 일반적인 개념을 벗어나지 않으면서, 과도한 실험 없이, 본 기술 분야의 기술 내의 지식을 적용하는 것에 의해, 다양한 애플리케이션을 위해 그러한 특정한 실시형태를 쉽게 수정 및/또는 적응시킬 수 있다는 본 개시의 일반적인 성질을 드러낼 것이다. 따라서, 그러한 적응 및 수정은, 본원에서 제시되는 교시 및 지침에 기초하여, 개시된 실시형태의 등가물의 의미 및 범위 내에 있도록 의도된다. 본원에서의 문체(phraseology) 또는 전문 용어는 제한의 목적이 아니라 설명의 목적을 위한 것이며, 그 결과, 본 명세서의 전문 용어 또는 문체는 본 교시 및 지침을 고려하여 숙련된 기술자에 의해 해석되어야 한다는 것이 이해되어야 한다.
본 개시의 실시형태는, 명시된 기능 및 그들의 관계의 구현을 예시하는 기능적 빌딩 블록(functional building block)의 도움으로 상기에서 설명되었다. 이들 기능적 빌딩 블록의 경계는 설명의 편의성을 위해 본원에서 임의적으로 정의되었다. 명시된 기능 및 그들의 관계가 적절하게 수행되는 한, 대안적인 경계가 정의될 수 있다.
발명의 내용(Summary) 및 요약서 섹션은, 본 발명자(들)에 의해 고려되는 바와 같은 본 개시의 하나 이상의, 그러나 모두는 아닌 실시형태를 기술할 수 있으며, 따라서, 본 개시 및 첨부된 청구범위를 어떤 식으로든 제한하도록 의도되지는 않는다.
본 개시의 범주 및 범위는, 상기에서 설명된 예시적인 실시형태 중 어느 것에 의해 제한되어서는 안되며, 오히려, 오로지 이하의 청구범위 및 그들의 균등물에 따라 정의되어야 한다.

Claims (39)

  1. 삼차원(three-dimensional; 3D) 메모리 디바이스로서,
    기판;
    메모리 스택 - 상기 메모리 스택은,
    상기 기판 위의 제1 고유전율(high-κ) 유전체 층, 및
    상기 제1 고유전율 유전체 층 위의 복수의 인터리빙된(interleaved) 전도체 층 및 유전체 층
    을 포함함 - ; 및
    상기 기판 위에서 그리고 상기 제1 고유전율 유전체 층의 개구 내에서 배치되는 반도체 플러그를 포함하는, 삼차원(3D) 메모리 디바이스.
  2. 제1항에 있어서,
    상기 반도체 플러그 위로 그리고 상기 메모리 스택을 통해 수직으로 연장되는 제1 채널 구조물을 더 포함하되, 상기 제1 채널 구조물은,
    상기 제1 고유전율 유전체 층 위에 있는 그리고 상기 제1 채널 구조물의 측벽을 따르는 제1 메모리 막 - 상기 제1 메모리 막은 상기 반도체 플러그와 접촉함 - 을 포함하는, 삼차원(3D) 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제1 채널 구조물 위로 그리고 상기 메모리 스택을 통해 수직으로 연장되는 제2 채널 구조물,
    상기 제1 채널 구조물과 상기 제2 채널 구조물 사이에서 배치되는 제2 고유전율 유전체 층; 및
    상기 제2 고유전율 유전체 층의 개구 내에서 배치되는 데크간 플러그(inter-deck plug)를 더 포함하는, 삼차원(3D) 메모리 디바이스.
  4. 제3항에 있어서,
    상기 제2 고유전율 유전체 층 위에 있는 그리고 상기 제2 채널 구조물의 측벽을 따르는 제2 메모리 막 - 상기 제2 메모리 막은 상기 데크간 플러그와 접촉함 - 을 더 포함하는, 삼차원(3D) 메모리 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층의 각각은 실리콘 이산화물의 것보다 더 높은 유전 상수(κ)를 갖는, 삼차원(3D) 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층의 각각은, 하프늄 이산화물(hafnium dioxide), 탄탈룸 오산화물(tantalum pentoxide), 티타늄 이산화물(titanium dioxide), 또는 실리콘 산질화물(silicon oxynitride) 중 하나 이상을 포함하는, 삼차원(3D) 메모리 디바이스.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 반도체 플러그는 폴리실리콘을 포함하는, 삼차원(3D) 메모리 디바이스.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층 중 적어도 하나는 원자 층 증착(Atomic Layer Deposition; ALD)에 의해 제조되는, 삼차원(3D) 메모리 디바이스.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층의 각각의 두께는 약 5 nm와 약 50 nm 사이에 있는, 삼차원(3D) 메모리 디바이스.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층 중 적어도 하나는 상기 기판 위로 수직으로 적층되는 두 개 이상의 층을 포함하고, 상기 두 개 이상의 층의 각각은 고유전율 유전체 층인, 삼차원(3D) 메모리 디바이스.
  11. 제10항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층의 각각의 두께는 약 30 nm와 약 100 nm 사이에 있는, 삼차원(3D) 메모리 디바이스.
  12. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층 중 적어도 하나의 상기 개구는 습식 에칭에 의해 에칭되는, 삼차원(3D) 메모리 디바이스.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 고유전율 유전체 층과 상기 기판 사이에서 절연 층을 더 포함하는, 삼차원(3D) 메모리 디바이스.
  14. 제3항 또는 제4항에 있어서,
    상기 제2 고유전율 유전체 층과 하부 채널 구조물 사이에서 절연 층을 더 포함하는, 삼차원(3D) 메모리 디바이스.
  15. 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
    기판 상에 제1 유전체 데크 - 상기 제1 유전체 데크는,
    상기 기판 위의 제1 고유전율 유전체 층; 및
    상기 제1 고유전율 유전체 층 위의 제1 복수의 인터리빙된 희생 층 및 유전체 층을 포함함 - 를 형성하는 단계;
    상기 제1 유전체 데크를 통해 수직으로 연장되는 제1 개구를 상기 제1 유전체 데크에서 형성하는 단계;
    상기 제1 개구 내에 그리고 상기 제1 개구의 측벽을 따라 제1 메모리 막 및 제1 반도체 채널을 형성하는 단계;
    상기 제1 개구의 하단(bottom)에 있는 상기 제1 메모리 막 및 상기 제1 반도체 채널에서 제1 홀 - 상기 제1 홀은 상기 제1 고유전율 유전체 층을 노출시킴 - 을 형성하는 단계;
    상기 제1 홀에 노출되는 상기 제1 고유전율 유전체 층의 부분을 제거하는 단계;
    상기 제1 홀에서 제1 반도체 플러그를 형성하는 단계;
    상기 제1 개구를 제1 충전 층으로 충전하는 단계;
    상기 제1 개구의 상부 단부(upper end)에서 채널 플러그 - 상기 채널 플러그는 상기 제1 반도체 채널과 접촉함 - 를 형성하는 단계; 및
    상기 희생 층을 전도체 층으로 대체하는 단계를 포함하는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  16. 제15항에 있어서,
    제1 유전체 데크 위에 제2 유전체 데크 - 상기 제2 유전체 데크는,
    상기 기판 위의 제2 고유전율 유전체 층; 및
    상기 제2 고유전율 유전체 층 위의 제2 복수의 인터리빙된 희생 층 및 유전체 층을 포함함 - 를 형성하는 단계;
    상기 제2 유전체 데크를 통해 수직으로 연장되는 제2 개구를 상기 제2 유전체 데크에서 형성하는 단계;
    상기 제2 개구 내에 그리고 상기 제2 개구의 측벽을 따라 제2 메모리 막 및 제2 반도체 채널을 형성하는 단계;
    상기 제2 개구의 하단에 있는 상기 제2 메모리 막 및 상기 제2 반도체 채널에서 제2 홀 - 상기 제2 홀은 상기 제2 고유전율 유전체 층을 노출시킴 - 을 형성하는 단계;
    상기 제2 홀에 노출되는 상기 제2 고유전율 유전체 층의 부분을 제거하는 단계;
    상기 제2 홀에서 제2 반도체 플러그 - 상기 제2 반도체 플러그는 상기 채널 플러그와 결합하여 데크간 플러그를 형성함 - 를 형성하는 단계;
    제2 개구를 제2 충전 층으로 충전하는 단계;
    상기 제2 개구의 상부 단부에서 제3 반도체 플러그를 형성하는 단계; 및
    상기 희생 층을 전도체 층으로 대체하는 단계를 더 포함하는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  17. 제16항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층의 각각은 실리콘 이산화물의 것보다 더 높은 유전 상수(κ)를 갖는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  18. 제17항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층의 각각은, 하프늄 이산화물, 탄탈룸 오산화물, 티타늄 이산화물, 또는 실리콘 산질화물 중 하나 이상을 포함하는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  19. 제15항 또는 제16항에 있어서,
    상기 제1 반도체 플러그는 상기 기판 위에서 형성되는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  20. 제15항 또는 제16항에 있어서,
    상기 제1 반도체 플러그는 폴리실리콘을 포함하는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  21. 제16항에 있어서,
    상기 제1 및 제2 유전체 데크 중 하나 또는 둘 모두의 상단 표면(top surface)을 평탄화하는 단계를 더 포함하는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  22. 제16항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층 중 적어도 하나는 원자 층 증착(ALD)에 의해 제조되는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  23. 제16항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층의 각각의 두께는 약 5 nm와 약 50 nm 사이에 있는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  24. 제16항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층 중 적어도 하나는 상기 기판 위로 수직으로 적층되는 두 개 이상의 층을 포함하고, 상기 두 개 이상의 층의 각각은 고유전율 유전체 층인, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  25. 제24항에 있어서,
    상기 제1 및 제2 고유전율 유전체 층의 각각의 두께는 약 30 nm와 약 100 nm 사이에 있는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  26. 제16항에 있어서,
    상기 제1 및 제2 홀 중 적어도 하나는 습식 에칭에 의해 형성되는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  27. 제15항 또는 제16항에 있어서,
    상기 제1 고유전율 유전체 층과 상기 기판 사이에서 절연 층을 형성하는 단계를 더 포함하는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  28. 제16항에 있어서,
    상기 제1 유전체 데크의 상단 표면과 상기 제2 고유전율 유전체 층 사이에서 절연 층을 형성하는 단계를 더 포함하는, 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  29. 삼차원(3D) 메모리 디바이스로서,
    기판;
    제1 복수의 인터리빙된 전도체 층, 유전체 층 및 제1 채널 구조물을 포함하는 상기 기판 위의 제1 메모리 데크;
    상기 제1 메모리 데크 위의 고유전율 유전체 층;
    제2 복수의 인터리빙된 전도체 층 및 유전체 층 및 제2 채널 구조물을 포함하는 상기 고유전율 유전체 층 위의 제2 메모리 데크; 및
    상기 고유전율 유전체 층의 개구에서 그리고 상기 제1 메모리 데크와 상기 제2 메모리 데크 사이에서 적어도 부분적으로 배치되는 반도체 플러그를 포함하는, 삼차원(3D) 메모리 디바이스.
  30. 제29항에 있어서,
    상기 제1 채널 구조물 내에 그리고 상기 제1 채널 구조물의 측벽을 따라 형성되는 제1 메모리 막; 및
    상기 제2 채널 구조물 내에 그리고 상기 제2 채널 구조물의 측벽을 따라 형성되는 제2 메모리 막을 더 포함하되;
    상기 반도체 플러그는 상기 제1 메모리 막 및 상기 제2 메모리 막 둘 모두와 전자적으로 연결되는, 삼차원(3D) 메모리 디바이스.
  31. 제29항 또는 제30항에 있어서,
    상기 고유전율 유전체 층은 실리콘 이산화물의 것보다 더 높은 유전 상수(κ)를 갖는, 삼차원(3D) 메모리 디바이스.
  32. 제31항에 있어서,
    상기 고유전율 유전체 층은 하프늄 이산화물, 탄탈룸 오산화물, 티타늄 이산화물, 또는 실리콘 산질화물 중 하나 이상을 포함하는, 삼차원(3D) 메모리 디바이스.
  33. 제29항 또는 제30항에 있어서,
    상기 반도체 플러그는 폴리실리콘을 포함하는, 삼차원(3D) 메모리 디바이스.
  34. 제29항 또는 제30항에 있어서,
    상기 고유전율 유전체 층은 원자 층 증착(ALD)에 의해 제조되는, 삼차원(3D) 메모리 디바이스.
  35. 제29항 또는 제30항에 있어서,
    상기 고유전율 유전체 층의 두께는 약 5 nm와 약 50 nm 사이에 있는, 삼차원(3D) 메모리 디바이스.
  36. 제29항 또는 제30항에 있어서,
    상기 고유전율 유전체 층은 상기 기판 위로 수직으로 적층되는 두 개 이상의 층을 포함하고, 상기 두 개 이상의 층의 각각은 고유전율 유전체 층인, 삼차원(3D) 메모리 디바이스.
  37. 제36항에 있어서,
    상기 고유전율 유전체 층의 두께는 약 30 nm와 약 100 nm 사이에 있는, 삼차원(3D) 메모리 디바이스.
  38. 제29항 또는 제30항에 있어서,
    상기 고유전율 유전체 층의 상기 개구는 습식 에칭에 의해 에칭되는, 삼차원(3D) 메모리 디바이스.
  39. 제29항 또는 제30항에 있어서,
    상기 고유전율 유전체 층과 상기 제1 메모리 데크 사이에서 절연 층을 더 포함하는, 삼차원(3D) 메모리 디바이스.
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