CN110088906A - 三维存储器件中的高k电介质层及其形成方法 - Google Patents

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Abstract

公开了具有一个或多个高k电介质层的3D存储器件的实施例及其形成方法。在示例中，3D存储器件包括：衬底；存储堆叠体，所述存储堆叠体包括所述衬底上方的高k电介质层以及所述高k电介质层上方的多个交错导体层和电介质层；以及半导体插塞，所述半导体插塞设置在所述衬底上方并且位于所述高k电介质层的开口中。

Description

三维存储器件中的高k电介质层及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件及其制造方法，特别是关于3D存储器件中的高k电介质层及其制造方法。
通过改善工艺技术、电路设计、编程算法以及制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性并且成本高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构可以解决平面存储单元中的密度限制。3D存储架构包括存储器阵列以及外围设备，所述外围设备用于控制至存储器阵列的信号以及控制来自存储器阵列的信号。与相同比特密度的平面存储单元相比，它具有占用较少的晶圆面积的优点。3D存储架构中的存储器串与平面存储单元中的存储器串的不同之处在于：串在衬底上方垂直布置。
然而，随着单元尺寸继续缩小，在现有3D存储结构和制造方法的成本、可靠性和性能方面出现了各种问题。因此，需要新颖的3D存储器件及其制造方法来解决这些问题。
发明内容
在这里公开了具有一个或多个高k电介质层的3D存储器件及其形成方法的实施例。
在一个示例中，一种3D存储器件包括：衬底；存储叠层，所述存储叠层包括所述衬底上方的第一高k电介质层以及所述第一高k电介质层上方的多个交错导体层和电介质层；以及半导体插塞，所述半导体插塞设置在所述衬底上方并且位于所述第一高k电介质层的开口中。
在另一示例中，公开了一种用于形成3D存储器件的方法。在衬底上形成第一电介质叠层，所述第一电介质叠层包括所述衬底上方的第一高k电介质层以及所述第一高k电介质层上方的第一多个交错牺牲层和电介质层。在所述第一电介质叠层中形成垂直延伸穿过所述第一电介质叠层的第一开口。在所述第一开口的底部处在所述第一存储膜和所述第一半导体沟道中形成第一孔，并且所述第一孔暴露所述第一高k电介质层。去除所述第一高k电介质层的暴露于所述第一孔的部分。在所述第一孔中形成第一半导体插塞。在所述第一开口的上端处形成沟道插塞，并且所述沟道插塞接触所述第一半导体沟道。利用导体层替换所述牺牲层
在又一示例中，一种3D存储器件包括：包括：衬底；第一存储叠层，所述第一存储叠层位于所述衬底上方，并且具有第一沟道结构以及第一多个交错导体层和电介质层；所述第一存储叠层上方的高k电介质层；第二存储叠层，所述第二存储叠层位于所述高k电介质层上方，并且具有第二沟道结构以及第二多个交错导体层和电介质层；以及半导体插塞，所述半导体插塞至少部分设置在所述高k电介质层的开口中并且位于所述第一存储叠层与所述第二存储叠层之间。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理，并且使得本领域技术人员能够制造和使用本公开。
图1A示出了现有3D存储器件的截面图。
图1B示出了图1中的叠层间(inter-deck)插塞周围区域的放大截面图。
图2示出了根据本公开的一些实施例具有一个或多个高k电介质层的示例性3D存储器件的截面图。
图3A-3H示出了根据本公开的一些实施例用于形成具有一个或多个高k电介质层的3D存储器件的示例性制造工艺。
图4示出了根据本公开的一些实施例用于形成具有一个或多个高k电介质层的3D存储器件的示例性方法的流程图。
将参考附图来描述本公开的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。
应当注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”、“其他实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法来理解术语。例如，至少部分取决于上下文，如本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其他因素。
应当容易理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(或多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖器件在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或在其他取向上)并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部上的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，可以由非导电材料(例如玻璃、塑料或蓝宝石晶圆)制成衬底。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间的任何一对水平平面之间或在顶表面和底表面处。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，衬底可以在其中包括一层或多层，和/或衬底可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称上”是指在产品或工艺的设计阶段期间设定的部件或工艺操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D存储器件”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)的半导体器件，使得存储器串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称上垂直于衬底的横向表面。
在利用诸如具有96级或更多级的先进技术制造3D NAND存储器件中，通常使用双叠层架构，其包括可通过叠层间插塞结构电连接的两个堆叠的沟道结构。然而，已知的叠层间插塞结构在厚度和均匀性控制方面遇到了重大问题。
图1A示出了现有3D存储器件100的截面图，其具有垂直延伸穿过双叠层存储堆叠体104(包括下存储叠层104A和上存储叠层104B)的两个相邻3D存储器串。下存储叠层104A和上存储叠层104B中的每一个包括多个对，所述对均包括形成在衬底102上方的导体层106和电介质层108。半导体插塞116部分嵌入到衬底102中。半导体插塞116和衬底102使用相同的单晶硅材料，因此它是通过选择性外延生长(SEG)工艺从衬底102向上形成的。半导体插塞116电连接到下半导体沟道112。硅基叠层间插塞110设置在下存储叠层104A和上存储叠层104B之间的接合氧化物层113中。叠层间插塞110通过与下半导体沟道112以及上半导体沟道114二者接触而将这两个沟道电连接。
图1B示出了图1A中的叠层间插塞周围的区域120的放大截面图。如图1B中可以看出，与位于叠层间插塞110的相对端上的左部相比，叠层间插塞110的右部130具有更窄的突起。这可能是由现有技术中的无效蚀刻停止控制引起的，例如在蚀刻之前来自预期区域的光致抗蚀剂层的偏差，或者在上沟道蚀刻期间对叠层间插塞的伤害。通过下半导体沟道112和上半导体沟道114之间的叠层间插塞110的电子在这一比通常更窄的部分130中更容易泄漏。半导体器件中的泄漏是指电荷载流子隧穿绝缘区域的量子现象。从而导致功耗增加，或者甚至完全的电路故障。另一方面，穿过叠层间插塞110的左侧部分的电子采取较长的路径，这减少了在两个半导体沟道之间流动的电流的量，从而导致妨碍3D存储器件100的性能的电流下降。
此外，由于其中设置叠层间插塞110的接合氧化物层113不具有蚀刻停止能力，因此在随后的存储器件100的制造期间需要在形成叠层间插塞110之后控制蚀刻，以避免蚀穿叠层间插塞110。这种蚀刻控制过程也称为“刨削(gouging)”。
根据本公开的各种实施例提供了一种使用高k电介质层作为3D存储器件中的蚀刻停止层的新颖且有利的结构及其制造方法。该结构和制造方法可以减少在半导体插塞和叠层间插塞处的电子泄漏，改善衬底与存储器串的下叠层之间以及存储器串的上叠层和下叠层之间的电气连接，减少沟道蚀刻期间对插塞的损坏，并且通过除去与插塞形成有关的刨削和SEG工艺而节省成本。
图2示出了根据本公开的一些实施例的示例性3D存储器件200的截面图。图2中的3D存储器件200可以包括：衬底202，所述衬底202可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或任何其他适当的材料。应注意，图2中包括x轴和y轴，以进一步示出了3D存储器件200中的部件的空间关系。3D存储器件200的衬底202包括在x方向上横向(即，横向方向)延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底在y方向上位于3D存储器件的最低平面中时，在y方向上相对于3D存储器件的衬底(例如，衬底202)，确定一个部件(例如，层或器件)是否在3D存储器件(例如，3D存储器件200)的另一部件(例如，层或器件)“上”、“上方”或“下方”。在整个公开中应用了用于描述空间关系的相同概念。
3D存储器件200可以是单片3D存储器件的一部分。术语“单片”意味着3D存储器件的部件(例如，外围器件和存储阵列器件)形成在单个衬底上。对于单片3D存储器件来说，由于外围器件处理和存储阵列器件处理的卷积，制造会遇到额外的限制。例如，存储阵列器件(例如，NAND存储器串)的制造受到与已经形成或将要形成在同一衬底上的外围器件相关联的热预算的约束。
或者，3D存储器件200可以是非单片3D存储器件的一部分，其中部件(例如，外围器件和存储阵列器件)可以分别在不同的衬底上形成，并且然后例如以面对面的方式将其键合。在一些实施例中，存储阵列器件衬底(例如，衬底202)保持为结合的非单片3D存储器件的衬底，并且外围器件(例如，包括用于有助于3D存储器件200的操作的任何适当的数字、模拟和/或混合信号外围电路，例如页缓冲器、解码器和锁存器；未示出)被倒装并且朝着存储阵列器件(例如，NAND存储器串)向下以用于混合键合。应当理解，在一些实施例中，存储阵列器件衬底(例如，衬底202)被倒装并且朝着外围器件(未示出)朝下以用于混合键合，使得在键合的非单片3D存储器件中，存储阵列器件在外围器件之上。存储阵列器件衬底(例如，衬底202)可以是减薄的衬底(其不是键合的非单片3D存储器件的衬底)，并且非单片3D存储器件的后端工艺(BEOL)互连可以形成在被减薄的存储阵列器件衬底的背面上。
在一些实施例中，如图2中所示，3D存储器件200是NAND闪速存储器件，其具有设置成NAND存储器串阵列形式的存储单元，所述NAND存储器串在衬底202上方垂直延伸穿过双叠层存储堆叠体204。如图2中所示，存储器串可以包括下沟道结构212和上沟道结构214。下沟道结构212和上沟道结构214中的每一个可以具有圆柱形状(例如，柱形)。存储堆叠体204包括下存储叠层204A和上存储叠层204B。下沟道结构212位于下存储叠层204A中并且垂直延伸穿过下存储叠层204A，而上沟道结构214位于上存储叠层204B中并且垂直延伸穿过上存储叠层204B。下沟道结构212和上沟道结构214中的每一个可以延伸穿过多个对，所述对均包括导体层206和电介质层208(这里称为“导体层/电介质层对”)。存储堆叠体204中的导体层/电介质层对的数量(例如，32，64，96或128)确定了3D存储器件200中的存储单元的数量。存储堆叠体204可以包括多个交错导体层206和电介质层208。存储堆叠体204中的导体层206和电介质层208可以在垂直方向上交替。导体层206可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任意组合。电介质层208可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。下存储叠层204A和上存储叠层204B中的每一个中的导体层/电介质层对的数量可以相同或不同。
如图2中所示，3D存储器件200还可以包括位于下沟道结构212的下端处的半导体插塞216以及位于上沟道结构214的上端处的沟道插塞218。如本文所使用的，部件的“上端”是在y方向上远离衬底202的端部，并且当衬底202位于3D存储器件200的最低平面中时，部件的“下端”是在y方向上更靠近衬底202的端部。
在一些实施例中，作为下沟道结构212和上沟道结构214之间的连接，下沟道结构212包括在其上部的叠层间插塞210。下沟道结构212还包括下存储膜226以及沿下存储膜226侧壁的下半导体沟道227。类似地，上沟道结构214包括上存储膜228以及沿上存储膜228侧壁的上半导体沟道229。存储膜226和228中的每一个可以包括隧穿层、存储层(也称为“电荷捕获层”)和阻挡层(未示出)。根据一些实施例，半导体沟道227和存储膜226可以按此顺序从中心朝向柱的外表面径向布置。相同的布置也可以应用于上半导体沟道229和上存储膜228。
与一些实施例一致，下沟道结构212和上沟道结构214可以在叠层间插塞210的相对侧上均与其接触，并且因此可以通过叠层间插塞210而电连接。下沟道结构212和上沟道结构214可以分别电连接到半导体插塞216和沟道插塞218。
根据本公开，存储堆叠体204的下存储叠层204A还可以包括形成在衬底202上方的高k电介质层232。高k指的是具有高介电常数k的材料。在半导体工业中，高k通常具有这样的含义：材料的介电常数k高于二氧化硅的介电常数k，即3.9。在根据本公开的实施例中可以用作高k电介质层232的高k材料的示例可以包括但不限于二氧化铪(HfO2)、五氧化二钽(Ta2O5)、二氧化钛(TiO2)、氮氧化硅(SiOxNy)或其任意组合。与传统的二氧化硅相比，可以使用高k材料在衬底上方提供更薄的层，同时实现优异的栅极电容和减少的泄漏效应。在一些实施例中，根据本公开的高k电介质层的厚度可以在大约5nm至大约50nm之间(例如，5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由这些值中的任一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。这比使用氧化硅层要薄得多，氧化硅层的厚度通常在100nm与150nm之间。
根据本公开的高k电介质层232可以横向覆盖衬底202的整个上表面。或者，它也可以横向仅覆盖衬底202的上表面的一部分(例如，在下存储叠层204A在衬底202上方延伸的区域并且环绕该区域)。
在一些实施例中，根据本公开的高k电介质层232的材料不一定必须在整个层上是均匀的。在实现减少泄漏和改善电气连接相同目标的同时，各个区域处的材料可以是不同的。在其他实施例中，可以在衬底202上方垂直堆叠多于一个的高k电介质层，以共同形成高k电介质层232。当堆叠多于一个的高k电介质层时，这种组合的高k电介质层232的厚度可以在大约30nm与大约100nm之间(例如，30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、下端由这些值中的任何一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。
与根据本公开的实施例一致，高k电介质层可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化、电镀、化学镀或其任何组合。在一些实施方案中，可以优选使用ALD，其中通过将其表面暴露于交替的气态物质(通常称为前体)而在衬底上生长膜。ALD工艺具有在衬底表面上形成具有高均匀性和高精度的高k电介质层的优点。
如图2中所示，多个交错导体层206和电介质层208可以位于存储堆叠体204的下存储叠层204A中的高k电介质层232上方。这些导体层/电介质层对可以通过交替地沉积分别制造导体层206和电介质层208的不同材料来形成。
在一些实施例中，在形成存储堆叠体204之前，通过在硅衬底上沉积诸如氧化硅的电介质材料或通过热氧化，可以在衬底202和高k电介质层232之间可选地形成绝缘层(图2中未示出)。该可选的绝缘层可以进一步防止晶体管的栅极与衬底202之间的泄漏。
如图2中所示，根据本公开的实施例还公开了位于下沟道结构212的下端处的半导体插塞216。应当理解，在一些实施例中，半导体插塞216可以包括设置在高k电介质层232的开口中的多晶硅。半导体插塞216可以通过硅衬底302上方的一个或多个薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD、热氧化、电镀、化学镀或其任何组合。因此，所得到的半导体插塞216在材料和位置方面区别于传统的半导体插塞116。更具体而言，半导体插塞216在不使用SEG工艺的情况下形成，使得它包括多晶硅，这与在衬底202和传统半导体插塞116中发现的单晶硅相反。此外，半导体插塞216设置在衬底202上方，这与由于SEG工艺导致传统半导体插塞216部分嵌入衬底202中相反。
半导体插塞216可以用作由下沟道结构212的源选栅极控制的沟道。可以通过使用湿法蚀刻制造工艺蚀刻高k电介质层232来生成开口，所述湿法蚀刻制造工艺采用液相蚀刻剂，例如氢氟酸(HF)或其他适当的液相蚀刻剂，只要可以蚀刻开口即可。高k电介质层232的未被蚀刻的部分可以保留在3D存储器件200中，如图2中所示。
在一些实施例中，半导体插塞216可以与下存储膜226接触，以将半导体插塞216与下沟道结构212电连接。接触区域可以是半导体插塞216的整个上表面，或者仅是半导体插塞216的上表面的一部分。
在使用多叠层3D存储器件的实施例中，可以在两个叠层之间提供一个或多个高k电介质层。使用图2作为示例，3D存储器件200具有双叠层结构，其包括下存储叠层204A和上存储叠层204B。在制造下存储叠层204A之后，可以使用与形成高k电介质层232相同的制造工艺，例如原子层沉积(ALD)，在下存储叠层204A上方形成高k电介质层234。多个交错导体层206和电介质层208可以位于存储堆叠体204的上存储叠层204B中的高k电介质层234上方。这些导体层/电介质层对可以通过交替地沉积分别形成导体层206和电介质层208的不同材料来形成。
在一些实施例中，与高k电介质层232中的开口类似，可以通过例如湿法蚀刻工艺在高k电介质层234中生成开口，使得可以形成允许下存储膜226和上存储膜228之间的接触的叠层间插塞210。由于使用高k电介质层232代替传统的接合氧化物层，因此显著降低了通过后续的制造工艺蚀穿叠层间插塞210的风险，因此，根据本公开，可以不再需要“刨削”工艺。
高k电介质层234可以包括与高k电介质层232相同的材料。或者，高k电介质层234的一部分或全部可以包括与高k电介质层232不同的材料。所述材料可以是HfO2、Ta2O5、TiO2、SiOxNy或其任意组合中的一种或多种。
与高k电介质层232类似，高k电介质层234可以具有介于大约5nm与大约50nm之间的厚度(例如，5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、由这些值中的任何一个作为下端限定的任何范围、或者在由这些值中的任何两个限定的任何范围中)。在一些实施例中，高k电介质层234可以横向覆盖下存储叠层204A的整个上表面。或者，它也可以仅横向覆盖下存储叠层204A的上表面的一部分(例如，在上存储叠层204B在下存储叠层204A上方延伸的区域处并且围绕该区域)。
在一些实施例中，高k电介质层234的材料不一定必须在整个层上是均匀的。在实现减少泄漏和改善电气连接的相同目标的同时，各个区域的材料可以是不同的。在其他实施例中，可以在下存储叠层204A上方垂直堆叠多于一个的高k电介质层，以共同形成高k电介质层234。当堆叠多于一个的高k电介质层时，这种组合的高k电介质层234的厚度可以在大约30nm与大约100nm之间(例如，30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、下端由这些值中的任何一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。在进一步的实施例中，在形成上存储叠层204B之前，通过在硅衬底上沉积诸如氧化硅的电介质材料或通过热氧化，可以在下存储叠层204A和高k电介质层232之间可选地形成绝缘层(图2中未示出)。该可选的绝缘层可以进一步防止晶体管的栅极与叠层间插塞210之间的泄漏。
根据本公开的实施例在3D存储器件中提供可以在存储器件的制造过程期间用作蚀刻停止层的一个或多个高k电介质层。与传统的氧化硅层相比，这可以减小膜厚度并增加整体均匀性，因此带来减少半导体插塞和叠层间插塞处的电子泄漏、改善衬底与存储器串的下叠层之间以及存储器串的上叠层与下叠层之间的电气连接的有益结果。它可以进一步减少沟道蚀刻期间对插塞的损坏，并通过去除关于插塞形成的刨削和SEG工艺而节省成本。
图3A-3H示出了根据本公开的一些实施例用于形成具有一个或多个高k电介质层的3D存储器件的示例性制造工艺。图4示出了根据本公开的一些实施例用于形成具有一个或多个高k电介质层的3D存储器件的示例性方法400的流程图。图3A-3H和图4中描绘的3D存储器件的示例包括图2中描绘的3D存储器件200。将一起描述图3A-3H和图4。应当理解，方法400中示出的操作不是穷举的，并且可以在任何所示出的操作之前，之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图4中所示不同的顺序执行。
参考图4，方法400开始于在衬底上形成电介质叠层的操作402。衬底可以是硅衬底。电介质叠层可以包括高k电介质层和多个交错牺牲层和电介质层。参考图3A，在硅衬底302上形成下电介质叠层304A，下电介质叠层304A包括高k电介质层332以及多个电介质层306和电介质层(称为“牺牲层”)308对(在本文中一起被称为“电介质层对”)。在一些实施例中，在形成下电介质叠层304A之前，通过在硅衬底302上沉积诸如氧化硅的电介质材料或热氧化，可以在下电介质叠层304A和硅衬底302之间可选地形成绝缘层303。
与根据本公开的实施例一致，高k电介质层332可以通过硅衬底302上方(或者如果存在的话，在绝缘层303上方)的一个或多个薄膜沉积工艺形成，所述薄膜沉积工艺包括但不是限于CVD、PVD、ALD、热氧化、电镀、化学镀或其任意组合。优选地，ALD可以用于暴露硅衬底302(或绝缘层303，如果存在的话)的表面，以交替气态物质(通常称为前体)，从而可以在硅衬底302(或绝缘层303上，如果存在的话)上生长高k电介质材料的薄膜。在根据本公开的实施例中可以用作高k电介质层332的高k材料的示例可以包括但不限于HfO2、Ta2O5、TiO2、SiOxNy或其任意组合。高k电介质层332的厚度可以在大约5nm至大约50nm之间(例如，5nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、下端由这些值中的任何一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。
根据本公开的高k电介质层332可以形成为横向覆盖硅衬底302的整个上表面。或者，也可以形成为仅横向覆盖硅衬底302的上表面的一部分(例如，在下电介质叠层304A在硅衬底302上方延伸的区域处并且围绕该区域)。
在一些实施例中，根据本公开的高k电介质层332的材料不一定必须在整个层上是均匀的。在实现减少泄漏和改善电气连接的相同目标的同时，各个区域的材料可以是不同的。在其他实施例中，可以在硅衬底302上方垂直堆叠多于一个的高k电介质层，以共同形成高k电介质层332。当堆叠多于一个的高k电介质层时，这种组合的高k电介质层332的厚度可以在大约30nm与大约100nm之间(例如，30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nm、下端由这些值中的任何一个限定的任何范围、或者在由这些值中的任何两个限定的任何范围内)。
根据本公开，根据一些实施例的下电介质叠层304A包括交错的牺牲层308和电介质层306。可选地，电介质层306和牺牲层308可以交替地沉积在高k电介质层332上，以形成下电介质叠层304A。在一些实施例中，每个电介质层306包括氧化硅层，并且每个牺牲层308包括氮化硅层。下电介质叠层304A可以通过一个或多个薄膜沉积工艺形成，所述薄膜工艺包括但不限于CVD、PVD、ALD或其任意组合。
方法400进行到操作404，如图4中所示，其中形成垂直延伸穿过电介质叠层直到高k电介质层的开口。如图3B所示，形成开口352，其垂直延伸穿过下电介质叠层304A，直到其到达高k电介质层332，所述高k电介质层332可以在3D存储器件的制造期间用作蚀刻停止层。在一些实施例中，穿过下电介质叠层304A形成多个开口，使得每个开口变成在后面的工艺中用于生长单独的NAND存储器串的位置。如图3B中所示，形成两个这样的开口。在一些实施例中，用于形成开口352的制造工艺可以包括湿法蚀刻和/或干法蚀刻，例如深离子反应蚀刻(DRIE)。
方法400进行到操作406，如图4中所示，形成存储膜和半导体沟道。如图3C中所示，在开口352中并且沿其侧壁形成存储膜326(包括阻挡层、存储层和隧穿层(未示出))和半导体沟道327。在一些实施例中，可以首先沿着开口352的侧壁并且在高k电介质层332上沉积存储膜326，然后可以在存储膜326上沉积半导体沟道327。随后可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他适当的工艺或其任意组合)以此顺序沉积阻挡层、存储层和隧穿层，以形成存储膜326。然后可以使用一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他适当的工艺或其任意组合)在隧道层上通过沉积多晶硅或任何其它适当的材料来形成半导体沟道327。如图3C中所示，存储膜326和半导体沟道327可以覆盖开口352的底表面(在高k电介质层332上方)和侧壁。在一些实施例中，可以依次沉积氧化硅层、氮化硅层、氧化硅层、多晶硅层(“ONOP”结构)，以形成存储膜326(作为阻挡层、存储层和隧穿层)和半导体沟道327。
方法400进行到操作408，如图4中所示，形成存储膜和半导体沟道。如图3D中所示，在开口352的底部处在存储膜326和半导体沟道327中形成孔354。在一些实施例中，孔354可以通过称为“PONO”冲孔的制造工艺形成。“PONO”冲孔可以用于蚀穿以多晶硅、氧化硅、氮化硅和氧化硅的顺序的材料构成的堆叠体的结构，该顺序与从半导体沟道327到存储膜326的阻挡层、存储层和隧穿层的材料顺序相同。“PONO”冲孔在可以用作蚀刻停止层的高k电介质层332处停止。在一些实施例中，如图3D中所示，在蚀刻之后，存储膜326和半导体沟道327的L形突起356和358可以留在开口352的左底部和右底部中的一处或两处。可以在随后的步骤中进一步去除突起356和358。
方法400进行到操作410，如图4中所示，其中湿法蚀刻可以被用于去除高k电介质层的暴露于开口的部分。如图3E中所示，可以使用湿法蚀刻工艺来去除高k电介质层332的暴露于开口352的部分。湿法蚀刻采用液相蚀刻剂，例如HF酸或其他适当的液相蚀刻剂。作为湿蚀刻工艺的具体示例，将包含下电介质叠层304A和硅衬底302的晶圆浸入蚀刻剂浴中，这进而去除高k电介质层332的暴露于蚀刻剂的部分。在一些实施例中，如果从前一步骤留下突起356和358，则湿蚀刻也可以去除突起356和358，从而扩大孔354，如图3E中所示。在其他实施例中，湿法蚀刻可以进一步去除绝缘层303(如果存在的话)的与高k电介质层332的被去除部分邻接的部分。在进一步的实施例中，孔354可以进一步延伸到硅衬底302的顶部中。因为通过下电介质叠层304A的湿法蚀刻工艺可能不会停留在硅衬底302的顶表面处并且可能继续蚀刻硅衬底302的一部分。或者，在蚀穿下电介质叠层304A之后，可以使用单独的蚀刻工艺来蚀刻硅衬底302的部分。
方法400进行到操作412，如图4中所示，其中通过利用多晶硅至少部分填充孔来形成半导体插塞。如图3F中所示，使用一种或多种薄膜沉积工艺(例如PVD、CVD、电镀、化学镀或其任意组合)，可以将多晶硅用于填充孔354，从而形成半导体插塞316。通过沉积工艺形成的半导体插塞316与通过刨削和SEG工艺形成的插塞相比，可以在均匀性和栅极-衬底泄漏方面实现更好的结果。半导体插塞316可以与半导体沟道327接触。
方法400进行到操作414，如图4中所示，其中开口填充有填充层，并且在开口的上端处形成中间沟道插塞。如图3G中所示，在形成半导体插塞316之后，开口352的剩余未填充空间可以部分或完全填充有填充层，所述填充层包括诸如氧化硅的电介质材料。开口352可以具有圆柱形状(例如，柱形)。根据一些实施例，开口352、半导体沟道327和存储膜326可以按此顺序从中心朝向柱的外表面径向布置。
在根据本公开的一些实施例中，可以在下电介质叠层304A的表面的顶部上形成接合氧化物层313。它可以与开口352的填充层同时形成，或者可选地在形成填充层之后单独形成。应当理解，可以去除接合氧化物层313的邻接开口352的部分，使得可以在部分去除接合氧化物层313的位置处形成中间沟道插塞311，如图3G中所示。可以通过例如湿法蚀刻和/或干法蚀刻来执行所述去除。
与一些实施例一致，中间沟道插塞311可以通过例如在去除接合氧化物层313之后在所生成的孔中沉积多晶硅来形成。中间沟道插塞311与半导体沟道327接触，使得可以生成用于在中间沟道插塞311和半导体插塞316之间流动的电子路径。随后，可以通过化学机械抛光(CMP)、湿法蚀刻和/或干法蚀刻来对下电介质叠层304A的顶表面进行平坦化，使得中间沟道插塞311的顶表面变得与下电介质叠层304A的顶表面平齐。
方法400进行到操作416，如图4中所示，其中重复操作402至414以制造第二电介质叠层，所述第二电介质叠层包括连接第一电介质叠层的中间沟道插塞以形成叠层间插塞的下沟道插塞。如图3H中所示，可以通过重复上面讨论的操作402至414来形成下电介质叠层304B。为简洁起见，这里仅详细说明形成下电介质叠层304A和上电介质叠层304B之间的差异。
由于上电介质叠层304B不需要衬底，因此可以在其间没有衬底的情况下在下电介质叠层304A上形成第二高k电介质层334。在去除第二高k电介质层334的部分之后，可以在中间沟道插塞311的顶部上形成位于上电介质叠层304B底部的半导体插塞。由于中间沟道插塞311和半导体插塞都包括多晶硅作为其材料，这两个插塞可以连接在一起以形成叠层间插塞310，如图3H中所示。与从下电介质叠层304A形成第一存储叠层类似，可以通过利用导体层替换上电介质叠层304B中的牺牲层308来形成第二存储叠层。因此，利用上述操作可以获得使用高k电介质层作为蚀刻停止层的双叠层存储堆叠体。
在图3H中，示出了3D存储器件300，其具有由与图2中的那些对应的附图标记指示的各部分和部件。例如，3D存储器件300可以包括以下各项中的一项或多项：衬底302；存储堆叠体304，其具有下存储叠层304A和上存储叠层304B、第一高k电介质层332、第二高k电介质层334、多个交错的导体层306和电介质层308、半导体插塞316、叠层间插塞310、沟道插塞318、下沟道结构312、上沟道结构314、下存储膜326、上存储膜328、下半导体沟道327和上半导体沟道329。
尽管未示出，但应理解的是，在形成如图3A-3H中所示的下电介质叠层304A和上电介质叠层304B之后，可以通过利用导体层替换下电介质叠层304A和上电介质叠层304B中的牺牲层308来形成存储叠层。因此，存储叠层可包括多个导体层/电介质层对。在一些实施例中，为了形成存储叠层，可以通过下电介质叠层304A和上电介质叠层304B形成狭缝开口(例如，栅极线狭缝)，可以通过狭缝开口施加蚀刻剂来蚀刻下电介质叠层304A和上电介质叠层304B中的牺牲层308，以形成多个横向凹陷，并且可以在横向凹陷中沉积导体层。还应理解的是，在一些其他实施例中，提供单叠层存储堆叠体，在形成存储堆叠体中的电介质叠层之后，同样可以将利用导体层替换牺牲层应用于单叠层存储堆叠体。同样地，对于具有三个或更多电介质叠层的存储堆叠体来说，可以在形成所有电介质叠层之后应用相同的替换工艺。
根据本公开的实施例提供了一种用于形成具有一个或多个高k电介质层的3D存储器件的方法，所述高k电介质层可以在存储器件的制造工艺期间用作蚀刻停止层。与传统的氧化硅层相比，这可以减小膜厚度并且增加整体均匀性，因此带来减少半导体插塞和叠层间插塞处的电子泄漏以及改善衬底与存储器串的下叠层之间以及存储器串的上叠层与下叠层之间的电气连接的有益结果。它可以进一步降低沟道蚀刻期间对插塞的损坏，并且通过去除关于插塞形成的刨削和SEG工艺来节省成本。
根据本公开的一个方面，一种3D存储器件，包括：衬底；存储叠层，所述存储叠层包括所述衬底上方的第一高k电介质层以及所述第一高k电介质层上方的多个交错导体层和电介质层；以及半导体插塞，所述半导体插塞设置在所述衬底上方并且位于所述第一高k电介质层的开口中。
在一些实施例中，所述3D存储器件还包括在所述半导体插塞上方垂直延伸并且穿过所述存储叠层的第一沟道结构。所述第一沟道结构包括第一存储膜，所述第一存储膜位于所述第一高k电介质层上方并且沿着所述第一沟道结构的侧壁。所述第一存储膜与所述半导体插塞接触。
在一些实施例中，所述3D存储器件还包括：第二沟道结构，所述第二沟道结构在所述第一存储器串上方垂直延伸并且穿过所述存储叠层；第二高k电介质层，所述第二高k电介质层设置在所述第一沟道结构与所述第二沟道结构之间；以及叠层间插塞，所述叠层间插塞设置在所述第二高k电介质层的开口中。
在一些实施例中，所述3D存储器件还包括第二存储膜，所述第二存储膜位于所述第二高k电介质层上方并且沿着所述第二沟道结构的侧壁，所述第二存储膜与所述叠层间插塞接触。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的每一个具有高于二氧化硅的介电常数k。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的每一个包括二氧化铪、五氧化二钽、二氧化钛或氮氧化硅中的一种或多种。
在一些实施例中，所述半导体插塞包括多晶硅。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的至少一个通过ALD来制备。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的每一个的厚度在大约5nm与大约50nm之间。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的至少一个包括在所述衬底上方垂直堆叠的两层或更多层，并且所述两层或更多层中的每一层是高k电介质层。在这些实施例中，所述第一高k电介质层和所述第二高k电介质层中的每一个的厚度在大约30nm与大约100nm之间。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的至少一个的开口通过湿法蚀刻来蚀刻。
在一些实施例中，所述3D存储器件还包括位于所述第一高k电介质层与所述衬底之间的绝缘层。
在一些实施例中，所述3D存储器件还包括位于所述第二高k电介质层与下沟道结构之间的绝缘层。
根据本公开的另一方面，公开了一种用于形成3D存储器件的方法。在衬底上形成第一电介质叠层，所述第一电介质叠层包括所述衬底上方的第一高k电介质层以及所述第一高k电介质层上方的第一多个交错牺牲层和电介质层。在所述第一电介质叠层中形成垂直延伸穿过所述第一电介质叠层的第一开口。在所述第一开口的底部处在所述第一存储膜和所述第一半导体沟道中形成第一孔，并且所述第一孔暴露所述第一高k电介质层。去除所述第一高k电介质层的暴露于所述第一孔的部分。在所述第一孔中形成第一半导体插塞。在所述第一开口的上端处形成沟道插塞，并且所述沟道插塞接触所述第一半导体沟道。利用导体层替换所述牺牲层。
在一些实施例中，在所述第一电介质叠层上方形成第二电介质叠层。所述第二电介质叠层包括所述衬底上方的第二高k电介质层以及所述第二高k电介质层上方的第二多个交错牺牲层和电介质层。在所述第二电介质叠层中形成垂直延伸穿过所述第二电介质叠层的第二开口。在所述第二开口中沿着所述第二开口的侧壁形成第二存储膜和第二半导体沟道。在所述第二开口的底部处在所述第二存储膜和所述第二半导体沟道中形成第二孔。所述第二孔暴露所述第二高k电介质层。去除所述第二高k电介质层的暴露于所述第二孔的部分。在所述第二孔中形成第二半导体插塞。所述第二半导体插塞结合所述沟道插塞以形成叠层间插塞。在所述第二开口中填充第二填充层。在所述第二开口的上端处形成第三半导体插塞。利用导体层替换所述牺牲层。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的每一个具有高于二氧化硅的介电常数k。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的每一个包括二氧化铪、五氧化二钽、二氧化钛或氮氧化硅中的一种或多种。
在一些实施例中，所述第一半导体插塞形成在所述衬底上方。
在一些实施例中，所述第一半导体插塞包括多晶硅。
在一些实施例中，所述第一电介质叠层和所述第二电介质叠层中的一个或两个的顶表面被平坦化。
在一些实施例中，通过ALD来制备所述第一高k电介质层和所述第二高k电介质层中的至少一个。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的每一个的厚度在大约5nm与大约50nm之间。
在一些实施例中，所述第一高k电介质层和所述第二高k电介质层中的至少一个包括在所述衬底上方垂直堆叠的两层或更多层，并且其中所述两层或更多层中的每一层是高k电介质层。在这些实施例中，所述第一高k电介质层和所述第二高k电介质层中的每一个的厚度在大约30nm与大约100nm之间。
在一些实施例中，通过湿法蚀刻来形成所述第一孔和所述第二孔中的至少一个。
在一些实施例中，在所述第一高k电介质层与所述衬底之间形成绝缘层。
在一些实施例中，在所述第二高k电介质层与所述第一电介质叠层的顶表面之间形成绝缘层。
根据本公开的另一方面，一种3D存储器件，包括：衬底；第一存储叠层，所述第一存储叠层位于所述衬底上方，并且具有第一沟道结构以及第一多个交错导体层和电介质层；所述第一存储叠层上方的高k电介质层；第二存储叠层，所述第二存储叠层位于所述高k电介质层上方，并且具有第二沟道结构以及第二多个交错导体层和电介质层；以及半导体插塞，所述半导体插塞至少部分设置在所述高k电介质层的开口中并且位于所述第一存储叠层与所述第二存储叠层之间。
在一些实施例中，所述3D存储器件还包括：第一存储膜，所述第一存储膜形成于所述第一沟道结构中并且沿着所述第一沟道结构的侧壁；以及第二存储膜，所述第二存储膜形成于所述第二沟道结构中并且沿着所述第二沟道结构的侧壁。所述半导体插塞与所述第一存储膜和所述第二存储膜二者电连接。
在一些实施例中，所述高k电介质层具有高于二氧化硅的介电常数k。
在一些实施例中，所述高k电介质层包括二氧化铪、五氧化二钽、二氧化钛或氮氧化硅中的一种或多种。
在一些实施例中，所述半导体插塞包括多晶硅。
在一些实施例中，所述高k电介质层通过ALD来制备。
在一些实施例中，所述高k电介质层的厚度在大约5nm与大约50nm之间。
在一些实施例中，所述高k电介质层包括在所述衬底上方垂直堆叠的两层或更多层，并且所述两层或更多层中的每一层是高k电介质层。在这些实施例中，所述高k电介质层的厚度在大约30nm与大约100nm之间。
在一些实施例中，所述高k电介质层的开口通过湿法蚀刻来蚀刻。
在一些实施例中，所述3D存储器件还包括位于所述高k电介质层与所述第一存储叠层之间的绝缘层。
对特定实施例的上述说明将完全地展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类特定实施例的各种应用进行修改和/或调整。因此，根据本文呈现的教导和指导，此类调整和修改旨在处于本文所公开实施例的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意定义了这些功能构建块的边界。可以定义替代边界，只要适当执行其指定功能和关系即可。
发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个，但未必所有示范性实施例，因此，发明内容和摘要部分并非意在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据以下权利要求书及其等同物进行限定。

Claims (39)

1.一种三维(3D)存储器件，包括：
衬底；
存储堆叠体，所述存储堆叠体包括：
所述衬底上方的第一高k电介质层，以及
所述第一高k电介质层上方的多个交错导体层和电介质层；以及
半导体插塞，所述半导体插塞设置在所述衬底上方并且位于所述第一高k电介质层的开口中。
2.根据权利要求1所述的3D存储器件，还包括在所述半导体插塞上方垂直延伸并且穿过所述存储堆叠体的第一沟道结构，所述第一沟道结构包括：
第一存储膜，所述第一存储膜位于所述第一高k电介质层上方并且沿着所述第一沟道结构的侧壁，所述第一存储膜与所述半导体插塞接触。
3.根据权利要求2所述的3D存储器件，还包括：
第二沟道结构，所述第二沟道结构在所述第一沟道结构上方垂直延伸并且穿过所述存储堆叠体，
第二高k电介质层，所述第二高k电介质层设置在所述第一沟道结构与所述第二沟道结构之间；以及
叠层间插塞，所述叠层间插塞设置在所述第二高k电介质层的开口中。
4.根据权利要求3所述的3D存储器件，还包括：
第二存储膜，所述第二存储膜位于所述第二高k电介质层上方并且沿着所述第二沟道结构的侧壁，所述第二存储膜与所述叠层间插塞接触。
5.根据权利要求1-4中的任一项所述的3D存储器件，其中所述第一高k电介质层和所述第二高k电介质层中的每一个具有高于二氧化硅的介电常数k。
6.根据权利要求5所述的3D存储器件，其中所述第一高k电介质层和所述第二高k电介质层中的每一个包括二氧化铪、五氧化二钽、二氧化钛或氮氧化硅中的一种或多种。
7.根据权利要求1-4中的任一项所述的3D存储器件，其中所述半导体插塞包括多晶硅。
8.根据权利要求1-4中的任一项所述的3D存储器件，其中所述第一高k电介质层和所述第二高k电介质层中的至少一个通过原子层沉积(ALD)来制备。
9.根据权利要求1-4中的任一项所述的3D存储器件，其中所述第一高k电介质层和所述第二高k电介质层中的每一个的厚度在大约5nm与大约50nm之间。
10.根据权利要求1-4中的任一项所述的3D存储器件，其中所述第一高k电介质层和所述第二高k电介质层中的至少一个包括在所述衬底上方垂直堆叠的两层或更多层，并且其中所述两层或更多层中的每一层是高k电介质层。
11.根据权利要求10所述的3D存储器件，其中所述第一高k电介质层和所述第二高k电介质层中的每一个的厚度在大约30nm与大约100nm之间。
12.根据权利要求1-4中的任一项所述的3D存储器件，其中所述第一高k电介质层和所述第二高k电介质层中的至少一个的所述开口通过湿法蚀刻来蚀刻。
13.根据权利要求1-4中的任一项所述的3D存储器件，还包括位于所述第一高k电介质层与所述衬底之间的绝缘层。
14.根据权利要求3-4中的任一项所述的3D存储器件，还包括位于所述第二高k电介质层与下沟道结构之间的绝缘层。
15.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成第一电介质叠层，所述第一电介质叠层包括：
所述衬底上方的第一高k电介质层；以及
所述第一高k电介质层上方的第一多个交错牺牲层和电介质层；
在所述第一电介质叠层中形成垂直延伸穿过所述第一电介质叠层的第一开口；
在所述第一开口中沿着所述第一开口的侧壁形成第一存储膜和第一半导体沟道；
在所述第一开口的底部处在所述第一存储膜和所述第一半导体沟道中形成第一孔，所述第一孔暴露所述第一高k电介质层；
去除所述第一高k电介质层的暴露于所述第一孔的部分；
在所述第一孔中形成第一半导体插塞；
在所述第一开口中填充第一填充层；
在所述第一开口的上端处形成沟道插塞，所述沟道插塞接触所述第一半导体沟道；以及
利用导体层替换所述牺牲层。
16.根据权利要求15所述的方法，还包括：
在所述第一电介质叠层上方形成第二电介质叠层，所述第二电介质叠层包括：
所述衬底上方的第二高k电介质层；以及
所述第二高k电介质层上方的第二多个交错牺牲层和电介质层；
在所述第二电介质叠层中形成垂直延伸穿过所述第二电介质叠层的第二开口；
在所述第二开口中沿着所述第二开口的侧壁形成第二存储膜和第二半导体沟道；
在所述第二开口的底部处在所述第二存储膜和所述第二半导体沟道中形成第二孔，所述第二孔暴露所述第二高k电介质层；
去除所述第二高k电介质层的暴露于所述第二孔的部分；
在所述第二孔中形成第二半导体插塞，所述第二半导体插塞结合所述沟道插塞以形成叠层间插塞；
在所述第二开口中填充第二填充层；
在所述第二开口的上端处形成第三半导体插塞；以及
利用导体层替换所述牺牲层。
17.根据权利要求16所述的方法，其中所述第一高k电介质层和所述第二高k电介质层中的每一个具有高于二氧化硅的介电常数k。
18.根据权利要求17所述的方法，其中所述第一高k电介质层和所述第二高k电介质层中的每一个包括二氧化铪、五氧化二钽、二氧化钛或氮氧化硅中的一种或多种。
19.根据权利要求15或16所述的方法，其中所述第一半导体插塞形成在所述衬底上方。
20.根据权利要求15或16所述的方法，其中所述第一半导体插塞包括多晶硅。
21.根据权利要求16所述的方法，还包括：
使所述第一电介质叠层和所述第二电介质叠层中的一个或两个的顶表面平坦化。
22.根据权利要求16所述的方法，其中通过原子层沉积(ALD)来制备所述第一高k电介质层和所述第二高k电介质层中的至少一个。
23.根据权利要求16所述的方法，其中所述第一高k电介质层和所述第二高k电介质层中的每一个的厚度在大约5nm与大约50nm之间。
24.根据权利要求16所述的方法，其中所述第一高k电介质层和所述第二高k电介质层中的至少一个包括在所述衬底上方垂直堆叠的两层或更多层，并且其中所述两层或更多层中的每一层是高k电介质层。
25.根据权利要求24所述的方法，其中所述第一高k电介质层和所述第二高k电介质层中的每一个的厚度在大约30nm与大约100nm之间。
26.根据权利要求16所述的方法，其中通过湿法蚀刻来形成所述第一孔和所述第二孔中的至少一个。
27.根据权利要求15或16所述的方法，还包括在所述第一高k电介质层与所述衬底之间形成绝缘层。
28.根据权利要求16所述的方法，还包括在所述第二高k电介质层与所述第一电介质叠层的顶表面之间形成绝缘层。
29.一种三维(3D)存储器件，包括：
衬底；
第一存储叠层，所述第一存储叠层位于所述衬底上方，并且包括第一沟道结构以及第一多个交错导体层和电介质层；
所述第一存储叠层上方的高k电介质层；
第二存储叠层，所述第二存储叠层位于所述高k电介质层上方，并且包括第二沟道结构以及第二多个交错导体层和电介质层；以及
半导体插塞，所述半导体插塞至少部分设置在所述高k电介质层的开口中并且位于所述第一存储叠层与所述第二存储叠层之间。
30.根据权利要求29所述的3D存储器件，还包括：
第一存储膜，所述第一存储膜形成于所述第一沟道结构中并且沿着所述第一沟道结构的侧壁；以及
第二存储膜，所述第二存储膜形成于所述第二沟道结构中并且沿着所述第二沟道结构的侧壁；
其中所述半导体插塞与所述第一存储膜和所述第二存储膜二者电连接。
31.根据权利要求29或30所述的3D存储器件，其中所述高k电介质层具有高于二氧化硅的介电常数k。
32.根据权利要求31所述的3D存储器件，其中所述高k电介质层包括二氧化铪、五氧化二钽、二氧化钛或氮氧化硅中的一种或多种。
33.根据权利要求29或30所述的3D存储器件，其中所述半导体插塞包括多晶硅。
34.根据权利要求29或30所述的3D存储器件，其中所述高k电介质层通过原子层沉积(ALD)来制备。
35.根据权利要求29或30所述的3D存储器件，其中所述高k电介质层的厚度在大约5nm与大约50nm之间。
36.根据权利要求29或30所述的3D存储器件，其中所述高k电介质层包括在所述衬底上方垂直堆叠的两层或更多层，并且其中所述两层或更多层中的每一层是高k电介质层。
37.根据权利要求36所述的3D存储器件，其中所述高k电介质层的厚度在大约30nm与大约100nm之间。
38.根据权利要求29或30所述的3D存储器件，其中所述高k电介质层的所述开口通过湿法蚀刻来蚀刻。
39.根据权利要求29或30所述的3D存储器件，还包括位于所述高k电介质层和所述第一存储叠层之间的绝缘层。
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