CN110800108A - 具有多堆栈结构的三维存储器件及其形成方法 - Google Patents

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Abstract

提供了用于形成三维(3D)存储器件的结构和方法的实施例。在示例中，一种3D存储器件包括衬底、衬底上的交替叠层和竖直地延伸穿过所述交替叠层的阻挡结构。所述交替叠层包括(i)具有至少被所述阻挡结构横向包围的多个电介质层对的交替电介质堆叠层，以及(ii)具有多个导体/电介质层对的交替导体/电介质堆叠层。所述3D存储器件还包括均竖直地延伸穿过所述交替导体/电介质堆叠层的沟道结构和源极结构以及竖直地延伸穿过所述交替电介质堆叠层的接触结构。所述源极结构沿相应侧壁包括至少一个错开部分。

Description

具有多堆栈结构的三维存储器件及其形成方法
背景技术
本公开的实施例涉及三维(3D)存储器件以及用于形成所述3D存储器件的方法。
通过改进工艺技术、电路设计、编程算法和制作工艺，使平面存储单元缩小到了更小的尺寸。但是，随着存储单元的特征尺寸接近下限，平面工艺和制作技术变得更加困难，而且成本更加高昂。结果，平面存储单元的存储密度接近上限。
3D存储架构能够解决平面存储单元中的密度限制。3D存储架构包括存储器阵列以及用于控制去往和来自存储器阵列的信号的外围器件。
发明内容
提供了具有多堆栈结构的3D存储器件以及用于形成所述3D存储器件的方法的实施例。
在一个示例中，一种3D存储器件包括衬底、衬底上的交替叠层和竖直地延伸穿过所述交替叠层的阻挡结构。所述交替叠层包括(i)包括至少被所述阻挡结构横向包围的多个电介质层对的交替电介质堆叠层，以及(ii)包括多个导体/电介质层对的交替导体/电介质堆叠层。在一些实施例中，所述3D存储器件还包括均竖直地延伸穿过所述交替导体/电介质堆叠层的沟道结构和源极结构以及竖直地延伸穿过所述交替电介质堆叠层的接触结构。所述源极结构沿相应侧壁包括至少一个错开部分。
在另一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底上形成包括多个电介质层对的第一电介质堆栈，所述多个电介质层对中的每者具有第一电介质层和不同于所述第一电介质层的第二电介质层。形成竖直地延伸穿过所述第一电介质堆栈的第一缝隙开口部分。缝隙牺牲部分处于第一缝隙开口部分中。在第一电介质堆栈上形成包括另一多个电介质层对的第二电介质堆栈，所述另一多个电介质层对中的每者包括另一第一电介质层和不同于所述另一第一电介质层的另一第二电介质层。此外，形成竖直地延伸穿过所述第二电介质堆栈的第二缝隙开口部分，所述第二缝隙开口部分暴露所述缝隙牺牲部分。去除所述缝隙牺牲部分，第一缝隙开口部分和第二缝隙开口部分形成了缝隙开口。此外，在缝隙开口中形成源极结构。
在另一示例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底上形成包括多个电介质层对的第一电介质堆栈，所述多个电介质层对中的每者具有第一电介质层和不同于所述第一电介质层的第二电介质层。形成均竖直地延伸穿过所述第一电介质堆栈的沟道牺牲部分、缝隙牺牲部分、第一接触部分和阻挡牺牲部分。第一阻挡部分包围第一接触部分以及第一电介质堆栈的内侧部分。在第一电介质堆栈上形成包括另一多个电介质层对的第二电介质堆栈，所述另一多个电介质层对中的每者具有另一第一电介质层和不同于所述另一第一电介质层的另一第二电介质层。形成均竖直地延伸穿过所述第一电介质堆栈的另一沟道牺牲部分、另一缝隙牺牲部分、第二接触部分和另一阻挡牺牲部分。此外，采用沟道结构代替所述沟道牺牲部分和所述另一沟道牺牲部分，采用源极结构代替所述缝隙牺牲部分和所述另一缝隙牺牲部分，并且采用阻挡结构代替所述阻挡牺牲部分和所述另一阻挡牺牲部分。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的具有多堆栈结构的示例性3D存储器件的截面图。
图2A-图2K示出了根据本公开的一些实施例的处于示例性制作工艺的各个阶段的具有多堆栈的3D存储器件的截面图。
图3A-图3C示出了根据本公开的一些实施例的用于形成具有多堆栈结构的3D存储器件的示例性制作工艺的流程图。
将参考附图描述本公开的实施例。
具体实施方式
尽管对具体配置和布置进行了讨论，但应当理解，这只是出于例示性目的而进行的。相关领域中的技术人员将认识到，可以使用其它配置和布置而不脱离本公开的精神和范围。对相关领域的技术人员显而易见的是，本公开还可以用于多种其它应用中。
要指出的是，在说明书中提到“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等指示所述的实施例可以包括特定特征、结构或特性，但未必每个实施例都包括该特定特征、结构或特性。此外，这种短语未必是指同一个实施例。另外，在结合实施例描述特定特征、结构或特性时，结合其它实施例(无论是否明确描述)实现这种特征、结构或特性应在相关领域技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分取决于上下文，本文中使用的术语“一个或多个”可以用于描述单数意义的任何特征、结构或特性，或者可以用于描述复数意义的特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”或“所述”的术语同样可以被理解为传达单数使用或传达复数使用。此外，可以将术语“基于”理解为未必旨在传达排他性的一组因素，并且相反可以允许存在未必明确描述的附加因素，其同样至少部分地取决于上下文。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可以能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
如本文使用的，阶梯结构是指一组表面，其包括至少两个水平表面(例如，沿x-y平面)和至少两个(例如，第一和第二)竖直表面(例如，沿z轴)，从而使每个水平表面邻接至从该水平表面的第一边缘向上延伸的第一竖直表面，并且邻接至从该水平表面的第二边缘向下延伸的第二竖直表面。“台阶”或“阶梯”是指一组邻接表面的高度上的竖直变换。在本公开中，术语“阶梯”和术语“台阶”是指阶梯结构的一个层级，并且可互换使用。在本公开中，水平方向可以指平行于衬底(例如，提供用于形成位于其上的结构的制作平台的衬底)的顶表面的方向(例如，x轴或y轴)，并且竖直方向可以指垂直于所述结构的顶表面的方向(例如，z轴)。
在各种电子产品中广泛使用的NAND闪速存储器件是非易失性的、低重量的，具有低功耗和良好性能。当前，平面NAND闪速存储器件已经达到了其存储极限。为了进一步提高存储容量并且降低每位的存储成本，已经提出了3D NAND存储器件。现有的3D NAND存储器件往往包括多个存储块。相邻的存储块往往被栅缝隙(GLS)隔开，阵列公共源极(ACS)形成于所述栅缝隙中。在形成现有的3D NAND存储器件的制作方法中，往往通过蚀刻穿过导体/电介质层对的整个堆叠层而形成GLS。
随着对更高存储容量的需求的继续，提出了具有多堆栈结构的3D NAND存储器件。与现有的3D NAND存储器件相比较，具有多堆栈结构的3D NAND存储器件往往沿竖直方向具有更多的层级(或导体/电介质层对)。由于提高的层级数量的原因，现有的用以形成GLS的蚀刻方法变得有挑战性。例如，可能形成具有不希望出现的高深宽比的GLS。由于沿竖直方向的更高数量的导体/电介质层对的原因，器件材料也可能变得难以完全去除。还可能影响3D NAND存储器件的性能。
本公开提供了一种具有多堆栈结构的3D存储器件(例如，3D NAND存储器件)以及用于形成所述3D存储器件的方法。所述3D存储器件具有在所述3D存储器件中竖直延伸的缝隙开口(例如，GLS)。在所述缝隙开口中形成源极结构(例如，ACS)。可以通过依次沉积多个电介质堆栈来形成3D存储器件，并且可以通过在每个电介质堆栈中形成缝隙开口部分并且将缝隙开口部分接头连接而形成缝隙开口。之后，可以将源极结构形成在所述缝隙开口中。错开部分可以形成在缝隙开口部分之间，例如，形成在相邻堆栈的界面处并且沿缝隙开口的侧壁。因而，缝隙开口和源极结构的形成可以更少地受沿竖直方向的层级数量的影响。
在本公开中，还可以通过形成所述缝隙开口的相同蚀刻工艺来形成其他结构，从而(例如)减少制作步骤和/或图案化掩模的数量。在一些实施例中，可以通过形成所述缝隙开口的相同蚀刻工艺来形成用于形成沟道结构的沟道孔。在一些实施例中，通过形成所述缝隙开口的相同蚀刻工艺来形成用于形成接触结构(例如，贯穿阵列触点或TAC)的接触开口和用于形成围绕TAC的阻挡结构的阻挡开口。可以在预期制作阶段在缝隙开口、沟道孔和阻挡开口中形成以及去除相应的牺牲结构，以便形成接触结构、阻挡结构、源极结构和沟道结构。为了进一步减少制作步骤，导电材料用于形成牺牲结构，从而能够在无需将任何牺牲结构形成在接触开口中的情况下形成接触结构。能够改进3D存储器件的制作。
图1示出了根据一些实施例的具有多堆栈结构的示例性3D存储器件100的截面图。如图1所示，3D存储器件100可以包括衬底102以及处于衬底102之上的堆叠层结构120。堆叠层结构120可以是包括第一存储器堆栈120-1和第二存储器堆栈120-2的交替叠层。3D存储器件100可以包括竖直地延伸穿过堆叠层结构120的阻挡结构108，其沿横向将堆叠层结构120分成内侧部分106和外侧部分104。阻挡结构108可以包围内侧部分106，内侧部分106包括多个电介质对。接触结构122(例如，贯穿阵列触点或TAC)可以竖直地延伸穿过堆叠层结构120的内侧部分106。可以在外侧部分104中形成竖直地延伸穿过堆叠层结构120的多个沟道结构110以及一个或多个源极结构118(例如，阵列公共源极或ACS)。下文将提供对所述结构的详细描述。
衬底102可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、或者任何其他适当材料。在一些实施例中，衬底102是通过打磨、蚀刻、化学机械抛光(CMP)或其任何组合而被减薄的减薄衬底(例如，半导体层)。在一些实施例中，衬底102包括硅。
堆叠层结构120可以包括处于外侧部分104中的多个导体层114和电介质层124对。沟道结构110与导体层114的相交可以形成多个存储单元。多个导体/电介质层对又被称为“交替半导体/电介质堆叠层”。堆叠层结构120中的导体/电介质层对的数量(例如，32、64、96或128个)确定3D存储器件100中的存储单元的数量。交替导体/电介质堆叠层中的导体层114和电介质层124在竖直方向(例如，z方向)中交替。换言之，除了处于交替导体/电介质堆叠层的顶部或底部的层之外，每个导体层114可以在两侧与两个电介质层124相邻，并且每个电介质层124可以在两侧与两个导体层114相邻。导体层114均可以具有相同厚度或者可以具有不同厚度。类似地，电介质层124可以均具有相同厚度或者可以具有不同厚度。导体层114可以包括导体材料，所述导体材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。电介质层124可以包括电介质材料，所述电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。在一些实施例中，导体层114包括金属层，例如W，并且电介质层124包括氧化硅。
沟道结构110可以形成阵列，并且可以均在衬底102上方竖直延伸。沟道结构110可以包括竖直地延伸穿过交替导体/电介质堆叠层的半导体沟道。半导体沟道可以包括采用由多个沟道形成层构成的沟道形成结构填充的沟道孔，所述多个沟道形成层例如为电介质材料(例如，作为存储器膜)和半导体材料(例如，作为半导体层)。在一些实施例中，存储器膜是包括隧穿层、存储器层(又称为“电荷捕集层”)和阻挡层的复合层。为了便于举例说明，存储器膜和半导体层被放在一起描绘成元件112-1。半导体沟道的沟道孔的其余空间可以部分或者全部填充有包括电介质材料(例如氧化硅)的电介质芯112-2。半导体沟道可以具有穿过堆叠层结构120的圆柱形状(例如，柱形状)或者可以在相邻堆栈的界面处具有错开部分(例如，处于第一存储器堆栈120-1和第二存储器堆栈120-2之间并且沿沟道结构110的侧壁)。根据一些实施例，电介质芯、半导体层、隧穿层、存储器层和阻挡层沿径向从柱的中心朝其外表面按照该顺序布置。半导体层可以包括硅，诸如非晶硅、多晶硅和/或单晶硅。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储器层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器层可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一些实施例中，沟道结构110还包括处于沟道结构110的下部(例如，底部的下端)中的导电插塞111(例如，半导体插塞)。如文中所使用的，在衬底102被置于3D存储器件100的最低平面中时，部件(例如，沟道结构110)的“上端”是在竖直方向上离衬底102较远的一端，并且部件(例如，沟道结构110)的“下端”是在竖直方向上离衬底102较近的一端。导电插塞111可以包括在任何适当方向上从衬底102外延生长或者沉积到衬底102上的半导体材料，例如硅。应当理解，在一些实施例中，导电插塞111包括单晶硅，即与衬底102相同的材料。换言之，导电插塞111可以包括从衬底102生长的外延生长半导体层。导电插塞111还可以包括与衬底102不同的材料。在一些实施例中，导电插塞111包括硅、锗和硅锗的至少其中之一。在一些实施例中，导电插塞111的部分处于衬底102的顶表面上方并且与半导体沟道接触。导电插塞111可以导电连接至半导体沟道。在一些实施例中，导电插塞111的顶表面位于底部电介质层124(例如，处于堆叠层结构120的底部的电介质层)的顶表面和底表面之间。
在一些实施例中，沟道结构110还包括处于沟道结构110的上部(例如，处于上端)中的漏极结构113(例如，沟道插塞)。漏极结构113可以接触半导体沟道的上端，并且可以导电连接至半导体沟道。漏极结构113可以包括半导体材料(例如，多晶硅)或导电材料(例如，金属)。在一些实施例中，漏极结构113包括填充有作为粘合层的Ti/TiN或Ta/TaN以及作为导体材料的钨的开口。通过在3D存储器件100的制作期间覆盖半导体沟道的上端，漏极结构113能够起着蚀刻停止层的作用，以防止蚀刻到半导体沟道中填充的电介质，诸如氧化硅和氮化硅。
在一些实施例中，源极结构118竖直地延伸穿过交替导体/电介质堆叠层并且接触衬底102。源极结构118可以包括绝缘间隔部118-1以及处于绝缘间隔部118-1中的源极触点118-2。可以在衬底102中形成与源极结构118接触的掺杂区119。源极触点118-2可以导电连接至掺杂区119，从而能够通过掺杂区119和源极结构118施加源极电压。源极结构118可以包括多个源极部分，每个源极部分在相应的存储器堆栈(例如，120-1或120-2)中延伸。相互竖直对准(例如，沿z方向)的源极结构可以相互接触并且导电连接。每个源极部分沿x-z平面的截面可以具有梯形形状，该梯形形状的横向尺寸可以朝衬底102下降。如图1所示，源极结构118可以在相邻存储器堆栈(120-1和120-2)的界面处具有错开部分。错开部分可以沿着源极结构118的侧壁。由相邻源极部分的横向尺寸的差异形成的错开部分可以包括与相邻源极部分的端部接触的横向部分。在一些实施例中，绝缘间隔部118-1可以包括适当的电介质材料，例如氧化硅。在一些实施例中，源极触点118-2可以包括适当的导电材料，诸如钨、多晶硅、掺杂硅、硅化物、铝、铜和钴中的一者或多者。例如，源极触点118-2可以包括处于第一存储器堆栈120-1中的源极部分中的多晶硅以及处于第二存储器堆栈120-2中的源极部分中的钨。掺杂区119可以包括与衬底102相比具有相反极性的适当掺杂剂。
阻挡结构108可以完全包围内侧部分106，内侧部分106又可以被称为TAC区和/或交替电介质堆叠层。阻挡结构108可以将堆叠层结构120横向划分成交替导体/电介质堆叠层和交替电介质堆叠层。也就是说，阻挡结构108可以是交替导体/电介质堆叠层和交替电介质堆叠层之间的边界。在一些实施例中，交替电介质堆叠层包括多个交替的第一电介质层116和第二电介质层126。第二电介质层126可以不同于第一电介质层116。在一些实施例中，第一电介质层116和第二电介质层126均包括氮化硅和氧化硅。交替电介质堆叠层中的第二电介质层126可以与交替导体/电介质堆叠层中的电介质层124相同。在一些实施例中，交替电介质堆叠层中的电介质层对的数量可以与交替导体/电介质堆叠层中的导体/电介质层对的数量相同。
在一些实施例中，阻挡结构108呈闭合形状(例如，矩形、方形、圆形等)，以将交替电介质堆叠层完全包围。沿x-z平面，阻挡结构108的横向尺寸可以小于沟道结构110的横向尺寸。在一些实施例中，阻挡结构108可以包括从阻挡结构108的侧壁朝中心沿径向布置的一种或多种电介质材料，诸如氧化硅、氮氧化硅、氮化硅、高介电常数(高k)电介质。阻挡结构108可以使交替电介质堆叠层与导体/电介质堆叠层绝缘。
在一些实施例中，接触结构122竖直地延伸穿过交替电介质堆叠层并且接触衬底102。接触结构122可以包括多个接触部分，每个接触部分在相应的存储器堆栈(例如，120-1或120-2)中延伸。相互竖直对准(例如，沿z方向)的接触部分可以相互接触并且导电连接。每个接触部分沿x-z平面的截面可以具有梯形形状，该梯形形状的横向尺寸可以朝衬底102下降。如图1所示，接触结构122可以在相邻存储器堆栈(120-1和120-2)的界面处具有错开部分。错开部分可以沿着接触结构122的侧壁。由相邻接触部分的横向尺寸的差异形成的错开部分可以包括与相邻接触部分的端部接触的横向部分。在一些实施例中，接触结构122可以包括适当的导电材料，诸如钨、多晶硅、掺杂硅、硅化物、铝、铜和钴中的一者或多者。
3D存储器件100可以是单片式3D存储器件的部分。术语“单片式”是指3D存储器件的部件(例如，外围器件和存储器阵列器件)形成在单个衬底上。对于单片式3D存储器件而言，由于外围器件加工和存储器阵列器件加工的错综复杂，制造遇到了额外的限制。例如，存储器阵列器件(例如，NAND沟道结构)的制造受到与已经形成或者将要形成在同一衬底上的外围器件相关联的热预算的约束。
替代地，3D存储器件100可以是非单片式3D存储器件的部分，在非单片式3D存储器件中，部件(例如，外围器件和存储器阵列器件)可以单独形成在不同衬底上，并且之后按照(例如)面对面方式键合。在一些实施例中，存储器阵列器件衬底(例如，衬底102)作为键合的非单片式3D存储器件的衬底而保留，并使外围器件(包括用于促进3D存储器件100的操作的任何数字、模拟和/或混合信号外围电路，例如页缓冲器、解码器和锁存器；未示出)翻转，并且朝下面向存储器阵列器件(例如，NAND存储串)，以用于混合键合。应当理解，在一些实施例中，存储器阵列器件衬底(例如，衬底102)被翻转并且朝下面向外围器件(未示出)以用于混合键合，使得在键合的非单片式3D存储器件中，存储器阵列器件处于外围器件上方。存储器阵列器件衬底(例如，衬底102)可以是减薄衬底(其并非键合的非单片式3D存储器件的衬底)，并且可以在减薄的存储器阵列器件衬底的背面上形成非单片式3D存储器件的后道工序(BEOL)互连。
图2A-图2K示出了根据一些实施例的处于制作工艺的各种阶段的具有多堆栈的3D存储器件100的截面图。图3A-图3C示出了用以形成3D存储器件100的制作工艺300的流程图。图3B是图3A的延续，并且图3C是图3B的延续。为了便于举例说明，描述了具有双堆栈结构的3D存储器件100的制作工艺。在各种实施例中，3D存储器件还可以沿竖直方向(例如，z方向)具有两个以上的堆栈。具有两个以上的堆栈的3D存储器件中的结构的制作可以与3D存储器件100的制作类似，并且在本文中未描述。
在工艺的开始，在衬底之上的第一电介质堆栈中形成多个第一沟道孔部分，并且在每个第一沟道孔部分的底部形成导电插塞(操作302)。图2A示出了对应结构。
如图2A所示，可以在第一电介质堆栈220-1中形成多个第一沟道孔部分230-1。第一电介质堆栈220-1可以在衬底202之上具有交错的第一电介质层236-1和第二电介质层246-1(例如，电介质层对)的电介质堆叠层。导电插塞211可以形成于相应的第一沟道孔部分230-1的底部。
可以通过在衬底202之上交替沉积第一电介质层236-1和第二电介质层246-1而形成第一电介质堆栈220-1。第一电介质层236-1和第二电介质层246-1可以在后续栅极替换工艺期间具有不同的蚀刻选择性。在一些实施例中，第一电介质层236-1和第二电介质层246-1包括不同材料。在一些实施例中，第一电介质层236-1包括氮化硅，并且绝缘材料层的沉积包括化学气相沉积(CVD)、物理气相沉积(PVD)和原子层沉积(ALD)中的一者或多者。在一些实施例中，第二电介质层246-1包括氧化硅，并且绝缘材料层的沉积包括CVD、ALD和PVD中的一者或多者。
可以形成竖直地延伸穿过第一电介质堆栈220-1的多个第一沟道孔部分230-1。可以通过使用蚀刻掩模(例如，图案化PR层)执行各向异性蚀刻工艺(例如干法蚀刻)和/或各向同性蚀刻工艺(湿法蚀刻)以去除第一电介质堆栈220-1的部分来形成多个第一沟道孔部分230-1。在一些实施例中，第一电介质层236-1和第二电介质层246-1的蚀刻包括适当的各向异性蚀刻工艺(例如干法蚀刻)和/或适当的各向同性蚀刻工艺(例如湿法蚀刻)。
可以通过在衬底202上方形成相应的第一沟道孔部分230-1的相同蚀刻工艺和/或通过单独的凹陷蚀刻工艺在每个第一沟道孔部分230-1的底部形成凹陷区域，以暴露衬底202的顶部。在一些实施例中，导电插塞211形成于每个第一沟道孔部分230-1的底部，例如，在凹陷区域之上。导电插塞211可以通过外延生长工艺和/或沉积工艺形成，并且可以包括半导体材料。在一些实施例中，导电插塞211可以通过外延生长形成，并且被称为外延部分。任选地，可以执行凹陷蚀刻(例如，干法蚀刻和/或湿法蚀刻)以去除沟道孔的侧壁上的多余半导体材料，和/或控制预期位置处的导电插塞211的顶表面。在一些实施例中，导电插塞211包括单晶硅并且通过从衬底102外延生长而形成。在一些实施例中，导电插塞211包括通过沉积工艺形成的多晶硅。外延生长的外延部分的形成可以包括但不限于气相外延(VPE)、液相外延(LPE)、分子束外延(MPE)或者它们的任何组合。所沉积的外延部分的形成可以包括但不限于CVD、PVD和/或ALD。
重新参考图3A，在形成第一沟道孔部分和导电插塞之后，在第一电介质堆栈中形成一个或多个第一缝隙开口部分、一个或多个第一阻挡开口部分以及一个或多个第一接触开口部分(操作304)。每个第一阻挡开口部分包围至少一个第一接触开口部分以及第一电介质堆栈的内侧部分。图2B示出了对应结构。
如图2B所示，可以在同一工艺中形成竖直地穿过第一电介质堆栈220-1的一个或多个第一缝隙开口部分234-1、一个或多个第一阻挡开口部分228-1以及一个或多个第一接触开口部分252-1。每个第一阻挡开口部分228-1可以横向包围至少一个第一接触开口部分252-1和第一电介质堆栈220-1的部分。第一电介质堆栈220-1的被第一阻挡开口部分228-1包围的部分可以被称为第一电介质堆栈220-1的内侧部分206-1。第一电介质堆栈220-1的未被第一阻挡开口部分228-1包围的部分(例如，内侧部分206-1的外侧)可以被称为第一电介质堆栈220-1的外侧部分204-1。在一些实施例中，第一缝隙开口部分234-1和第一沟道孔部分230-1可以形成于外侧部分204-1中，并且第一阻挡开口部分228-1和第一接触开口部分252-1可以形成于内侧部分206-1中。第一阻挡开口部分228-1可以将第一电介质堆栈220-1的内侧部分206-1与外侧部分204-1分开。
在一些实施例中，可以执行适当的各向异性蚀刻工艺(例如，干法蚀刻)和适当的各向同性蚀刻工艺(例如，湿法蚀刻)来形成第一缝隙开口部分234-1、第一阻挡开口部分228-1和第一接触开口部分252-1。衬底202可以在每个第一缝隙开口部分234-1、每个第一阻挡开口部分228-1和每个第一接触开口部分252-1的底部暴露。在一些实施例中，第一缝隙开口部分234-1的截面和第一接触孔开口部分252-1的截面均包括梯形形状，所述梯形形状的横向尺寸朝衬底202逐渐降低。在一些实施例中，第一阻挡开口部分228-1的横向尺寸小于第一沟道孔部分230-1的横向尺寸。
重新参考图3A，在形成第一缝隙开口部分、第一阻挡开口部分和第一接触开口部分之后，沉积导电材料，以填充第一沟道孔部分、第一缝隙开口部分、第一阻挡开口部分和第一接触开口部分，以形成第一电介质堆栈中的第一沟道牺牲部分、第一缝隙牺牲部分、第一阻挡牺牲部分和第一接触部分(操作306)。图2C示出了对应结构。
如图2C所示，可以在同一工艺中沉积导电材料以填充第一沟道孔部分230-1、第一缝隙开口部分234-1、第一阻挡开口部分228-1和第一接触开口部分252-1，以相应地形成第一沟道牺牲部分240-1、第一缝隙牺牲部分244-1、第一阻挡牺牲部分238-1和第一接触部分222-1。导电材料可以包括钨、多晶硅、掺杂硅、硅化物、钴、铝和铜中的一者或多者，并且可以是使用诸如CVD、PVD、ALD和电镀中的一者或多者的适当的沉积工艺沉积的。任选地，执行平面化工艺(例如，干法/湿法蚀刻和/或CMP)以去除第一电介质堆栈220-1的顶表面上的任何多余材料(例如，所沉积的导电材料)。
重新参考图3A，在形成第一沟道牺牲部分、第一缝隙牺牲部分、第一阻挡牺牲部分和第一接触部分之后，在第一电介质堆栈之上形成第二电介质堆栈(操作308)。第二电介质堆栈覆盖第一沟道牺牲部分、第一缝隙牺牲部分、第一阻挡牺牲部分和第一接触部分。图2D示出了对应结构。
如图2D中所示，第二电介质堆栈220-2可以形成于第一电介质堆栈220-1之上并且覆盖第一沟道牺牲部分240-1、第一缝隙牺牲部分244-1、第一阻挡牺牲部分238-1和第一接触部分222-1。第二电介质堆栈220-2可以包括多个交错的第一电介质层236-2和第二电介质层246-2(例如，多个电介质对)。在一些实施例中，第一电介质层236-2可以与第一电介质层236-1类似或相同，并且第二电介质层246-2可以与第二电介质层246-1类似或相同。第二电介质堆栈220-2的形成可以与第一电介质堆栈220-1的形成类似或相同，并且本文中不再重复详细描述。第一电介质堆栈220-1和第二电介质堆栈220-2可以形成堆叠层结构220。在一些实施例中，在第二电介质堆栈220-2之上形成电介质帽盖层，例如，包括诸如氧化硅的适当电介质材料。
重新参考图3A，在同一工艺中，形成一个或多个第二沟道孔部分、一个或多个第二缝隙开口部分、一个或多个第二接触开口部分以及一个或多个第二阻挡开口部分，其中每者暴露相应的第一沟道牺牲部分、第一缝隙牺牲部分、第一接触部分和第一阻挡牺牲部分(操作310)。图2E示出了对应结构。
如图2E所示，一个或多个第二沟道孔部分230-2、一个或多个第二缝隙开口部分234-2、一个或多个第二接触开口部分252-2、以及一个或多个第二阻挡开口部分228-2被形成为竖直地(例如，沿z方向)延伸穿过第二电介质堆栈220-2，并且暴露相应的第一沟道牺牲部分240-1、第一缝隙牺牲部分244-1、第一接触部分222-1和第一阻挡牺牲部分238-1。第二沟道孔部分230-2、第二缝隙开口部分234-2、第二接触开口部分252-2和第二阻挡开口部分228-2中的每者可以与相应的第一沟道牺牲部分240-1、第一缝隙牺牲部分244-1、第一接触部分222-1和第一阻挡牺牲部分238-1竖直(例如，沿z方向)对准。第二沟道孔部分230-2和第二缝隙开口部分234-2可以形成于第二电介质堆栈220-2的外侧部分204-2中，并且第二接触开口部分252-2和第二阻挡开口部分228-2可以形成于第二电介质堆栈220-2的内侧部分206-2中。
在一些实施例中，第二缝隙开口部分234-2的截面和第二接触孔开口部分252-2的截面均包括梯形形状，所述梯形形状的横向尺寸朝衬底202逐渐降低。在一些实施例中，第二阻挡开口部分228-2的横向尺寸小于第二沟道孔部分230-2的横向尺寸。在一些实施例中，在第一电介质堆栈220-1和第二电介质堆栈220-2的界面处，第二缝隙开口部分234-2的横向尺寸(例如，直径)小于第一缝隙牺牲部分244-1的横向尺寸(例如，直径)，并且第二接触开口部分252-2的横向尺寸(例如，直径)小于第一接触部分222-1的横向尺寸(例如，直径)。相应地，在所述界面处，第一接触部分222-1的横向部分可以围绕第二接触开口部分252-2，并且第一缝隙牺牲部分244-1的横向部分可以围绕第二缝隙开口部分234-2。在一些实施例中，第二阻挡开口部分228-2、第一阻挡开口部分228-1、第二沟道孔部分230-2和第一沟道孔部分230-1的截面也具有梯形形状，其横向尺寸朝衬底202逐渐下降。可以在第一电介质堆栈220-1和第二电介质堆栈220-2的界面处，在第二阻挡开口部分228-2和第一阻挡开口部分228-1之间以及第二沟道孔部分230-2和第一沟道孔部分230-1之间形成错开部分。可以采用适当的各向异性蚀刻工艺(例如，干法蚀刻)和/或适当的各向同性蚀刻工艺(例如，湿法蚀刻)去除第二电介质堆栈220-2的部分，并且形成第二沟道孔部分230-2、第二缝隙开口部分234-2、第二接触开口部分252-2和第二阻挡开口部分228-2。
重新参考图3B，在形成第二沟道孔部分、第二缝隙开口部分、第二接触开口部分和第二阻挡开口部分之后，沉积另一导电材料，以填充第二沟道孔部分、第二缝隙开口部分、第二接触开口部分和第二阻挡开口部分，从而在第二电介质堆栈中形成第二沟道牺牲部分、第二缝隙牺牲部分、第二接触部分和第二阻挡牺牲部分(操作312)。图2F示出了对应结构。
如图2F所示，可以在同一工艺中沉积另一导电材料以填充第二沟道孔部分230-2、第二缝隙开口部分234-2、第二接触开口部分252-2和第二阻挡开口部分228-2，从而在第二电介质堆栈220-2中形成第二沟道牺牲部分240-2、第二缝隙牺牲部分244-2、第二接触部分222-2和第二阻挡牺牲部分238-2。在一些实施例中，第二沟道牺牲部分240-2、第二缝隙牺牲部分244-2、第二接触部分222-2和第二阻挡牺牲部分238-2中的每者与相应的第一沟道牺牲部分240-1、第一缝隙牺牲部分244-1、第一接触部分222-1和第一阻挡牺牲部分238-1接触。每个第一阻挡牺牲部分238-1和相应的第二阻挡牺牲部分238-2可以形成阻挡牺牲结构238。每个第一缝隙牺牲部分244-1和相应的第二缝隙牺牲部分244-2可以形成缝隙牺牲结构244。每个第一沟道牺牲部分240-1和相应的第二沟道牺牲部分240-2可以形成沟道牺牲结构240。每个第一接触部分222-1和相应的第二接触部分222-2可以形成接触结构222。在一些实施例中，第一接触部分222-1和第二接触部分222-2的横向尺寸之间的差异可以在界面处形成错开部分/形状。在一些实施例中，第一缝隙牺牲部分244-1和第二缝隙牺牲部分244-2的横向尺寸之间的差异可以在界面处形成错开部分/形状。第一电介质堆栈220-1和第二电介质堆栈220-2可以被称为堆叠层结构220。沟道牺牲结构240和缝隙牺牲结构244可以形成于堆叠层结构220的外侧部分204中，并且接触结构222和阻挡牺牲结构238可以形成于堆叠层结构220的内侧部分206中。
另一导电材料可以与填充第一沟道孔部分230-1、第一缝隙开口部分234-1、第一接触开口部分252-1和第一阻挡开口部分238-1的导电材料相同或不同。例如，另一导电材料可以包括钨、多晶硅、硅化物、掺杂硅、铝、铜和钴中的一者或多者。在一些实施例中，导电材料包括多晶硅，并且另一导电材料包括钨。在一些实施例中，导电材料和另一导电材料两者包括钨。另一导电材料可以是通过诸如CVD、PVD、ALD和/或电镀的适当沉积工艺沉积的。任选地，执行平面化工艺(例如，CMP和/或凹陷蚀刻)以去除第二电介质堆栈220-2的顶表面上的多余材料，例如，另一导电材料。
重新参考图3B，在形成沟道牺牲结构、缝隙牺牲结构、接触结构和阻挡牺牲结构之后，在堆叠层结构之上形成蚀刻掩模，以覆盖缝隙牺牲结构和接触结构，并且暴露沟道牺牲结构和阻挡牺牲结构(操作314)。图2G示出了对应结构。
如图2G所示，可以在堆叠层结构220(例如，第二电介质堆栈220-2)之上形成蚀刻掩模250(图案化蚀刻掩模)，以覆盖缝隙牺牲结构244和接触结构222，并且暴露沟道牺牲结构240和阻挡牺牲结构238。具体而言，蚀刻掩模250可以具有覆盖接触结构222的部分250-1和覆盖缝隙牺牲结构244的另一部分250-2。每个掩模250可以包括能够承受蚀刻工艺的任何适当材料。例如，蚀刻掩模250可以包括软材料(例如，光致抗蚀剂)、硬材料(例如，碳、多晶硅和碳化硅)或者它们的组合。蚀刻掩模250可以具有单层结构或多层结构。在一些实施例中，蚀刻掩模250是图案化光致抗蚀剂层。
重新参考图3B，在形成蚀刻掩模之后，去除沟道牺牲结构和阻挡牺牲结构，以形成一个或多个沟道孔以及一个或多个阻挡开口(操作316)。图2G示出了对应结构。
重新参考图2G，在同一工艺中去除沟道牺牲结构240和阻挡牺牲结构238，以形成沟道孔230和阻挡开口228。阻挡开口228可以暴露衬底202，并且沟道孔230可以暴露导电插塞211。可以执行适当的各向异性蚀刻工艺(例如，干法蚀刻)和/或适当的各向同性蚀刻工艺(例如，湿法蚀刻)，以去除沟道牺牲结构240和阻挡牺牲结构238，从而形成阻挡开口228和沟道孔230。在一些实施例中，沟道孔230是通过第一沟道孔部分230-1和第二沟道孔部分230-2的接头连接形成的，并且阻挡开口228是通过第一阻挡开口部分228-1和第二阻挡开口部分228-2的接头连接形成的。
重新参考图3B，在形成沟道孔和阻挡开口之后，形成多个沟道形成层，以在沟道孔中形成一个或多个沟道结构并且在阻挡开口中形成一个或多个阻挡结构(操作318)。图2H示出了对应结构。
如图2H所示，在同一工艺中可以在沟道孔230中依次沉积多个沟道形成层，以形成存储器膜和半导体层212-1和电介质芯212-2。具体而言，存储器膜可以包括阻挡层、存储器层和隧穿层。在一些实施例中，电介质芯、半导体层、隧穿层、存储器层和阻挡层沿径向从沟道结构210的中心朝向侧壁按该顺序布置。电介质芯可以包括氧化硅。半导体层可以包括硅，诸如非晶硅、多晶硅和/或单晶硅。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。在一个示例中，存储器层可以包括氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。存储器层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。
在一些实施例中，在沟道孔230中的导电插塞211之上形成与导电插塞211接触的半导体沟道。在一些实施例中，首先沉积存储器膜以覆盖沟道孔的侧壁和导电插塞211的顶表面，并且之后在存储器膜之上和导电插塞211上方沉积半导体层。接下来可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺按所列举顺序沉积阻挡层、存储器层和隧穿层，以形成存储器膜。之后，可以使用诸如ALD、CVD、PVD、任何其他适当工艺或其任何组合的一种或多种薄膜沉积工艺在隧穿层上沉积半导体层。在一些实施例中，通过在沉积半导体层(例如氧化硅)之后沉积电介质材料，电介质芯212-2可以填充沟道孔230的其余空间。电介质芯212-2可以是通过ALD、CVD和PVD中的一者或多者沉积的。
阻挡开口228的横向尺寸可以充分小，从而使阻挡层、存储器层和/或隧穿层的沉积能够以电介质材料填充阻挡开口228。之后，可以形成阻挡结构208，从而将堆叠层结构220的内侧部分206和外侧部分204分开。在一些实施例中，阻挡结构208包括氧化硅、氮氧化硅、高k电介质和/或氮化硅中的一者或多者，并在3D存储器件100中的外侧部分204和内侧部分206之间提供绝缘。
在一些实施例中，在每个沟道孔230的上部中形成漏极结构213。在一些实施例中，可以通过CMP、打磨、湿法蚀刻和/或干法蚀刻去除堆叠层结构220的顶表面上以及每个沟道孔230的上部中的存储器膜、半导体层和电介质芯212-2的部分，以在沟道孔230的上部中形成凹陷，使得半导体沟道的顶表面可以位于沟道孔230中的预期位置。在一些实施例中，可以去除蚀刻掩模250并且可以形成附加掩模层，以暴露沟道孔230，以用于形成漏极结构213。在一些实施例中，不去除蚀刻掩模250，并且不需要附加蚀刻掩模来形成漏极结构213。之后，可以通过经由诸如CVD、PVD、ALD、电镀、无电镀或其任何组合的一种或多种薄膜沉积工艺向凹陷中沉积诸如金属和/或硅的导电材料，来形成漏极结构213。由此形成了沟道结构210。任选地，执行平面化工艺(例如，干法/湿法蚀刻和/或CMP)来去除堆叠层结构220的顶表面上的任何多余材料。
重新参考图3C，在形成沟道结构和阻挡结构之后，在接触结构之上形成另一蚀刻掩模，并且暴露缝隙牺牲结构(操作320)。图2I示出了对应结构。
如图2I所示，可以形成另一蚀刻掩模250-3，以覆盖每个接触结构222，并且可以暴露缝隙牺牲结构244。在一些实施例中，暴露了沟道结构210。蚀刻掩模250-3可以是从操作318中保留下来的蚀刻掩模250的部分250-1，或者可以是通过单独工艺形成的，具体取决于形成漏极结构213的工艺。与蚀刻掩模250类似，蚀刻掩模250-3可以包括软材料和/或硬材料，并且可以具有单层结构或多层结构。对蚀刻掩模250-3的详细描述可以参照对蚀刻掩模250的描述，并且本文中不再重复。
重新参考图3C，在形成另一蚀刻掩模之后，去除缝隙牺牲结构，以形成一个或多个缝隙开口(操作322)。图2I示出了对应结构。
如图2I所示，可以去除缝隙牺牲结构244，以形成暴露衬底202的缝隙开口234。可以执行适当的各向异性蚀刻工艺(例如，干法蚀刻)和/或适当的各向同性蚀刻工艺(例如，湿法蚀刻)以去除缝隙牺牲结构244，从而形成缝隙开口234，缝隙开口234是通过相邻缝隙开口部分(例如，第一缝隙开口部分234-1和第二缝隙开口部分234-2)的接头连接形成的。在一些实施例中，漏极结构213可以充当蚀刻停止层，以防止沟道结构210受到蚀刻。
重新参考图3C，在形成了缝隙开口之后，通过缝隙开口去除堆叠层结构的外侧部分中的第一电介质层的部分，以在堆叠层结构的外侧部分中形成多个横向凹陷(操作324)，并且沉积导体材料以在堆叠层结构的外侧部分中的横向凹陷中形成多个导体层(操作326)。图2J示出了对应结构。
如图2J所示，去除堆叠层结构220的外侧部分204中的第一电介质层236-1和236-2，以在外侧部分204中形成多个横向凹陷。阻挡结构208可以保留第一电介质层236-1和236-2的处于内侧部分206中的部分。对第一电介质层236-1和236-2的蚀刻可以包括各向同性蚀刻工艺，例如，湿法蚀刻。之后可以沉积导体材料，以填充横向凹陷，从而在外侧部分204中形成多个导体层214。第二电介质层(例如，246-1和246-2)在外侧部分204中的剩余部分可以被描绘成电介质层224。堆叠层结构220的外侧部分204中的导体层214和电介质层224可以在外侧部分204中形成交替导体/电介质堆叠层。第一电介质层(例如，236-1和236-2)在内侧部分206中的剩余部分可以被描绘成第一电介质层216。第二电介质层(例如，246-1和246-2)在外侧部分204中的剩余部分可以被描绘成第二电介质层226。第一电介质层216和第二电介质层226可以在堆叠层结构220的内侧部分206中形成交替电介质堆叠层。相应地，具有交替电介质堆叠层和交替导体/电介质堆叠层的堆叠层结构220可以被称为交替叠层。第一电介质堆栈220-1可以形成第一存储器堆栈，并且第二电介质堆栈220-2可以形成第二存储器堆栈。在一些实施例中，导体材料通过CVD、PVD和ALD的至少其中之一沉积。任选地，可以去除蚀刻掩模250-3。
重新参考图3C，在形成导体层之后，在每个缝隙开口中形成源极结构(操作328)。图2K示出了对应结构。
如图2K所示，可以在缝隙结构234中形成源极结构218。源极结构218可以包括处于缝隙开口234中的绝缘间隔部218-1以及处于绝缘间隔部218-1中的源极结构218-2。在一些实施例中，在衬底202中在缝隙开口234的底部形成掺杂区219。在一些实施例中，源极触点218-2与掺杂区219接触并且导电连接。源极结构218可以通过相邻存储器堆栈(例如，第一和第二存储器堆栈)中的源极部分的接头连接而形成。遵循着缝隙开口234的形状，源极结构218可以在相邻存储器堆栈(例如，第一和第二存储器堆栈)的界面处具有错开部分。在一些实施例中，绝缘间隔部218-1包括氧化硅，并且源极触点218-2包括钨、多晶硅、硅化物、掺杂硅、铝、钴和铜中的一者或多者。绝缘间隔部218-1可以均通过CVD、PVD和ALD中的一者或多者沉积，并且源极触点218-2可以均通过CVD、PVD、ALD和电镀中的一者或多者沉积。掺杂区219可以是通过离子注入形成的。任选地，执行平面化工艺(例如，CMP和/或凹陷蚀刻)以去除堆叠层结构220之上的任何多余材料(例如，用于形成源极结构218的材料)。
尽管未详细描述，但是堆叠层结构220可以具有阶梯结构。阶梯结构可以是通过单独蚀刻每个电介质堆栈220-1/220-2(例如，对两个电介质堆栈的蚀刻被其他制作工艺(例如，其他结构的形成)分开)或者在一个蚀刻工艺中对堆叠层结构220进行蚀刻而形成的。在任一种情况下，阶梯结构可以是通过使用蚀刻掩模反复地蚀刻多个交错的第一电介质层和第二电介质层而形成的，例如，所述蚀刻掩模是处于相应的电介质堆栈/堆叠层结构之上的图案化PR层。每个第一电介质层和下面的第二电介质层可以被称为电介质对。在一些实施例中，一个或多个电介质对可以形成一个层级/阶梯。在阶梯结构的形成期间，对PR层进行修整(例如，从堆叠层结构的边界向内(通常从所有方向)进行递增蚀刻)，并将其用作对电介质堆栈/堆叠层结构的暴露部分进行蚀刻的蚀刻掩模。受到修整的PR的量可以与阶梯的尺寸直接相关(例如，作为其决定因素)。可以使用适当蚀刻(例如，诸如湿法蚀刻的各向同性干法蚀刻)来获得对PR层的修整。可以形成一个或多个PR层并且依次对其进行修整，以用于形成阶梯结构。在对PR层进行修整之后，可以使用适当的蚀刻剂对每个电介质对进行蚀刻，以去除第一电介质层和下面的第二电介质层两者的一部分。经蚀刻的第一电介质层和第二电介质层可以在相应的电介质堆栈/堆叠层结构中形成阶梯。之后可以去除PR层。
阶梯结构的形成可以发生在制作工艺的任何适当阶段中。在一些实施例中，阶梯结构是通过单独地蚀刻第一电介质堆栈220-1和第二电介质堆栈220-2形成的。可以在第一电介质堆栈220-1的沉积(例如图2A所示的阶段)之后以及第二电介质堆栈220-2的沉积(例如，图2C所示的阶段)之前的任何适当阶段执行对第一电介质堆栈220-1的蚀刻。可以在第二电介质堆栈220-2的沉积(例如，图2D中所示的阶段)之后的任何适当阶段执行对第二电介质堆栈220-2的蚀刻。在一些实施例中，阶梯结构是通过在一个蚀刻工艺中蚀刻堆叠层结构220而形成的。例如，可以在第二电介质堆栈220-2的沉积(例如，图2D中所示的阶段)之后的任何适当阶段执行所述蚀刻。形成阶梯结构的具体顺序/时序不应受到本公开的实施例的限制。
在一些实施例中，3D存储器件包括衬底、衬底上的交替叠层和竖直地延伸穿过所述交替叠层的阻挡结构。所述交替叠层包括(i)包括至少被所述阻挡结构横向包围的多个电介质层对的交替电介质堆叠层，以及(ii)包括多个导体/电介质层对的交替导体/电介质堆叠层。在一些实施例中，所述3D存储器件还包括均竖直地延伸穿过所述交替导体/电介质堆叠层的沟道结构和源极结构以及竖直地延伸穿过所述交替电介质堆叠层的接触结构。所述源极结构沿相应侧壁包括至少一个错开部分。
在一些实施例中，所述接触结构沿相应侧壁包括至少一个错开部分。沟道结构的至少一个错开部分和接触结构的至少一个错开部分处于相同的竖直高度。
在一些实施例中，阻挡结构包括氧化硅、氮化硅或其组合。
在一些实施例中，所述多个电介质层对中的每者包括氧化硅层和氮化硅层，并且所述多个导体/电介质层对中的每者包括金属层和氧化硅层。
在一些实施例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底上形成包括多个电介质层对的第一电介质堆栈，所述多个电介质层对中的每者具有第一电介质层和不同于所述第一电介质层的第二电介质层。形成竖直地延伸穿过所述第一电介质堆栈的第一缝隙开口部分。缝隙牺牲部分处于第一缝隙开口部分中。在第一电介质堆栈上形成包括另一多个电介质层对的第二电介质堆栈，所述另一多个电介质层对中的每者包括另一第一电介质层和不同于所述另一第一电介质层的另一第二电介质层。此外，形成竖直地延伸穿过所述第二电介质堆栈的第二缝隙开口部分，所述第二缝隙开口部分暴露所述缝隙牺牲部分。去除所述缝隙牺牲部分，所述第一缝隙开口部分和第二缝隙开口部分形成了缝隙开口。此外，在缝隙开口中形成源极结构。
在一些实施例中，所述方法还包括下述操作。首先，形成竖直地延伸穿过所述第一电介质堆栈的第一沟道孔部分。在同一工艺中，形成所述缝隙牺牲部分和处于第一沟道孔部分中的沟道牺牲部分。在同一工艺中，形成所述第二缝隙开口部分和竖直地延伸穿过第二电介质堆栈的第二沟道孔部分。第二沟道孔部分暴露沟道牺牲部分。去除沟道牺牲部分。第二沟道孔部分和第一沟道孔部分形成了沟道孔。在沟道孔中形成沟道结构。
在一些实施例中，所述方法包括在同一工艺中在所述第二缝隙开口部分中形成另一缝隙牺牲部分，使之与所述缝隙牺牲部分接触，并且在所述第二沟道孔部分中形成另一沟道牺牲部分，使之与所述沟道牺牲部分接触。在一些实施例中，所述方法还包括在去除所述缝隙牺牲部分的同一工艺中去除所述另一缝隙牺牲部分；以及在去除所述沟道牺牲部分的同一工艺中去除所述另一沟道牺牲部分，以形成所述沟道孔。
在一些实施例中，形成所述沟道牺牲部分和所述缝隙牺牲部分包括沉积导电材料以在同一沉积工艺中填充所述第一沟道孔部分和所述第一缝隙开口部分。在一些实施例中，形成所述另一沟道牺牲部分和所述另一缝隙牺牲部分包括沉积另一导电材料以在同一沉积工艺中填充所述第二沟道孔部分和所述第二缝隙开口部分。
在一些实施例中，所述方法还包括在所述沟道牺牲部分和所述另一沟道牺牲部分的去除期间以及在所述沟道结构的形成期间形成覆盖所述另一缝隙牺牲部分和所述缝隙牺牲部分的蚀刻掩模。
在一些实施例中，所述方法还包括在所述第一沟道孔部分的形成之后并且在所述第一缝隙开口部分的形成之前在所述第一沟道孔部分中形成与所述衬底接触的导电插塞结构。
在一些实施例中，所述方法还包括在形成所述第一缝隙开口部分的同一工艺中形成均竖直地延伸穿过所述第一电介质堆栈的第一接触开口部分和第一阻挡开口部分。所述第一阻挡开口部分包围第一接触开口部分以及第一电介质堆栈的内侧部分。
在一些实施例中，所述方法还包括在填充所述第一沟道孔部分和所述第一缝隙开口部分的同一工艺中沉积导电材料以填充所述第一接触开口部分和所述第一阻挡开口部分，以在第一接触开口部分中形成第一接触部分并在第一阻挡开口部分中形成阻挡牺牲部分。
在一些实施例中，所述方法还包括形成第二电介质堆栈以覆盖所述第一接触部分和所述阻挡牺牲部分。
在一些实施例中，所述方法还包括通过形成所述第二沟道孔部分和所述第二缝隙开口部分的同一工艺来形成均竖直地延伸穿过所述第二电介质堆栈的第二接触开口部分和第二阻挡开口部分。所述第二接触开口部分暴露所述第一接触部分，并且所述第二阻挡开口部分暴露所述阻挡牺牲部分。所述第二阻挡开口部分包围所述第二接触开口部分以及所述第二电介质堆栈的一部分。
在一些实施例中，所述方法还包括通过填充所述第二沟道孔部分和所述第二缝隙开口部分的同一工艺来沉积另一导电材料以填充所述第二接触开口部分和所述第二阻挡开口部分。形成处于所述第二接触开口部分中并且与所述第一接触部分接触的第二接触部分，并且形成处于所述第二阻挡开口部分中的另一阻挡牺牲部分。
在一些实施例中，所述方法还包括在去除所述沟道牺牲部分和所述另一沟道牺牲部分的同一工艺中去除所述阻挡牺牲部分和所述另一阻挡牺牲部分。所述第一阻挡开口部分和所述第二阻挡开口部分形成阻挡开口。
在一些实施例中，所述方法还包括通过形成所述沟道结构的同一工艺利用沟道形成层填充所述阻挡开口，以形成阻挡结构。
在一些实施例中，所述方法还包括在所述阻挡牺牲部分和所述另一阻挡牺牲部分的去除、所述阻挡结构的形成以及所述缝隙开口的形成期间形成覆盖所述第二接触部分和所述第一接触部分的另一蚀刻掩模。
在一些实施例中，所述方法还包括在所述源极结构的形成之前通过所述缝隙开口去除所述第一电介质堆栈的外侧部分中的第二电介质层以及所述第二电介质堆栈的外侧部分中的另一第二电介质层，以形成多个横向凹陷。在一些实施例中，所述方法还包括在形成所述源极结构之前通过所述缝隙开口沉积导体材料以在所述多个横向凹陷中形成多个导体层。
在一些实施例中，一种用于形成3D存储器件的方法包括下述操作。首先，在衬底上形成包括多个电介质层对的第一电介质堆栈，所述多个电介质层对中的每者具有第一电介质层和不同于所述第一电介质层的第二电介质层。形成均竖直地延伸穿过所述第一电介质堆栈的沟道牺牲部分、缝隙牺牲部分、第一接触部分和阻挡牺牲部分。所述第一阻挡部分包围第一接触部分和第一电介质堆栈的内侧部分。在第一电介质堆栈上形成包括另一多个电介质层对的第二电介质堆栈，所述另一多个电介质层对中的每者具有另一第一电介质层和不同于所述另一第一电介质层的另一第二电介质层。形成均竖直地延伸穿过所述第一电介质堆栈的另一沟道牺牲部分、另一缝隙牺牲部分、第二接触部分和另一阻挡牺牲部分。此外，采用沟道结构代替所述沟道牺牲部分和所述另一沟道牺牲部分，采用源极结构代替所述缝隙牺牲部分和所述另一缝隙牺牲部分，并且采用阻挡结构代替所述阻挡牺牲部分和所述另一阻挡牺牲部分。
在一些实施例中，所述方法还包括在形成所述沟道牺牲部分、所述缝隙牺牲部分、所述第一接触部分和所述阻挡牺牲部分之前形成均竖直地延伸穿过所述第一电介质堆栈的第一沟道孔部分、第一缝隙开口部分、第一接触开口部分和第一阻挡开口部分。所述第一阻挡开口部分包围第一接触开口部分和第一电介质堆栈的内侧部分。
在一些实施例中，所述方法还包括在形成所述另一沟道牺牲部分、所述另一缝隙牺牲部分、所述第二接触部分和所述另一阻挡牺牲部分之前形成均竖直地延伸穿过所述第二电介质堆栈的第二沟道孔部分、第二缝隙开口部分、第二接触开口部分和第二阻挡开口部分。所述第二沟道孔部分暴露所述沟道牺牲部分，所述第二缝隙开口部分暴露所述缝隙牺牲部分，所述第二接触开口部分暴露所述第一接触部分，并且所述第二阻挡开口部分暴露所述阻挡牺牲部分。所述另一沟道牺牲部分形成于所述第一沟道孔部分中，所述另一缝隙牺牲部分形成于所述第一缝隙开口部分中，所述第二接触部分形成于所述第二接触开口部分中，并且所述另一阻挡牺牲部分形成于所述第二阻挡开口部分中。
在一些实施例中，形成所述沟道牺牲部分、所述缝隙牺牲部分、所述第一接触部分和所述阻挡牺牲部分包括在同一工艺中沉积导电材料以填充所述第一沟道孔部分、所述第一缝隙开口部分、所述第一接触开口部分和所述第一阻挡开口部分。在一些实施例中，形成所述另一沟道牺牲部分、所述另一缝隙牺牲部分、所述第二接触部分和所述另一阻挡牺牲部分包括在同一工艺中沉积另一导电材料以填充所述第二沟道孔部分、所述第二缝隙开口部分、所述第二接触开口部分和所述第二阻挡开口部分。
在一些实施例中，采用沟道结构代替所述沟道牺牲部分和所述另一沟道牺牲部分并且采用阻挡结构代替所述阻挡牺牲部分和所述另一阻挡牺牲部分包括下述操作。形成蚀刻掩模以覆盖所述另一缝隙牺牲部分、所述缝隙牺牲部分、所述接触结构和所述第二接触部分，并且暴露所述另一沟道牺牲部分和所述另一阻挡牺牲部分。在同一工艺中，去除所述沟道牺牲部分、所述另一沟道牺牲部分、所述阻挡牺牲部分和所述另一阻挡牺牲部分。所述第一沟道孔部分和所述第二沟道孔部分形成沟道孔，所述第一阻挡开口部分和所述第二阻挡开口部分形成阻挡开口。在同一工艺中，沉积多个沟道形成层以填充所述沟道孔和所述阻挡开口。
在一些实施例中，采用源极结构代替所述缝隙牺牲部分和所述另一缝隙牺牲部分包括：形成覆盖所述第二接触部分的另一蚀刻掩模并且去除所述蚀刻掩模的覆盖所述另一缝隙结构的部分；以及去除所述缝隙牺牲部分和所述另一缝隙牺牲部分。所述第一缝隙开口部分和所述第二缝隙开口部分形成缝隙开口。在一些实施例中，采用源极结构代替所述缝隙牺牲部分和所述另一缝隙牺牲部分还包括在所述缝隙开口中形成所述源极结构。
在一些实施例中，所述方法还包括在所述源极结构的形成之前并且在所述缝隙开口的形成之后通过所述缝隙开口去除所述第一电介质堆栈的外侧部分中的第二电介质层以及所述第二电介质堆栈的外侧部分中的另一第二电介质层，以形成多个横向凹陷。在一些实施例中，所述方法还包括通过所述缝隙开口沉积导体材料以在所述多个横向凹陷中形成多个导体层。
在一些实施例中，所述方法还包括在所述第一沟道孔部分的形成之后并且在所述第一缝隙开口部分、所述第一接触开口部分和所述第一阻挡开口部分的形成之前在所述第一沟道孔部分中形成与所述衬底接触的导电插塞结构。
在一些实施例中，所述第一缝隙结构、所述第一阻挡开口部分和所述第一接触开口部分是在同一工艺中形成的。在一些实施例中，所述第一缝隙结构、所述第一阻挡开口部分、所述第一接触开口部分和所述第二沟道孔部分是在同一工艺中形成的。
对特定实施例的上述说明因此将完全揭示本公开的一般性质，使得他人能够通过运用本领域技术范围内的知识容易地对这种特定实施例进行修改和/或调整以用于各种应用，而不需要过度实验，并且不脱离本公开的一般概念。因此，基于本文呈现的教导和指导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的措辞或术语是用于说明的目的，而不是为了进行限制，从而本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能的实施方式及其关系。在本文中出于方便描述的目的任意地限定了这些功能构建块的边界。可以限定替代的边界，只要适当执行指定的功能及其关系即可。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据下方权利要求书及其等同物来进行限定。

Claims (28)

1.一种三维(3D)存储器件，包括：
衬底；
所述衬底上的交替叠层；
竖直地延伸穿过所述交替叠层的阻挡结构，其中，所述交替叠层包括(i)包括至少被所述阻挡结构横向包围的多个电介质层对的交替电介质堆叠层，以及(ii)包括多个导体/电介质层对的交替导体/电介质堆叠层；
沟道结构和源极结构，均竖直地延伸穿过所述交替导体/电介质堆叠层，其中，所述源极结构沿相应的侧壁包括至少一个错开部分；以及
竖直地延伸穿过所述交替电介质堆叠层的接触结构。
2.根据权利要求1所述的3D存储器件，其中，所述接触结构沿相应的侧壁包括至少一个错开部分，所述沟道结构的至少一个错开部分和所述接触结构的至少一个错开部分处于相同的竖直高度上。
3.根据权利要求2所述的3D存储器件，其中，所述阻挡结构包括氧化硅、氮化硅或其组合。
4.根据权利要求1-3中的任何一项所述的3D存储器件，其中，所述多个电介质层对中的每者包括氧化硅层和氮化硅层，并且所述多个导体/电介质层对中的每者包括金属层和氧化硅层。
5.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成包括多个电介质层对的第一电介质堆栈，所述多个电介质层对中的每者包括第一电介质层和不同于所述第一电介质层的第二电介质层；
形成竖直地延伸穿过所述第一电介质堆栈的第一缝隙开口部分；
在所述第一缝隙开口部分中形成缝隙牺牲部分；
在所述第一电介质堆栈上形成包括另一多个电介质层对的第二电介质堆栈，所述另一多个电介质层对中的每者包括另一第一电介质层和不同于所述另一第一电介质层的另一第二电介质层；
形成竖直地延伸穿过所述第二电介质堆栈的第二缝隙开口部分，所述第二缝隙开口部分暴露所述缝隙牺牲部分；
去除所述缝隙牺牲部分，所述第一缝隙开口部分和所述第二缝隙开口部分形成缝隙开口；以及
在所述缝隙开口中形成源极结构。
6.根据权利要求5所述的方法，还包括：
形成竖直地延伸穿过所述第一电介质堆栈的第一沟道孔部分；
在同一工艺中形成所述缝隙牺牲部分和处于所述第一沟道孔部分中的沟道牺牲部分；
在同一工艺中形成所述第二缝隙开口部分和竖直地延伸穿过所述第二电介质堆栈的第二沟道孔部分，所述第二沟道孔部分暴露所述沟道牺牲部分；
去除所述沟道牺牲部分，所述第二沟道孔部分和所述第一沟道孔部分形成沟道孔；以及
在所述沟道孔中形成沟道结构。
7.根据权利要求6所述的方法，还包括：
在同一工艺中，在所述第二缝隙开口部分中形成与所述缝隙牺牲部分接触的另一缝隙牺牲部分，并且在所述第二沟道孔部分中形成与所述沟道牺牲部分接触的另一沟道牺牲部分；
在去除所述缝隙牺牲部分的同一工艺中去除所述另一缝隙牺牲部分；以及
在去除所述沟道牺牲部分的同一工艺中去除所述另一沟道牺牲部分，以形成所述沟道孔。
8.根据权利要求7所述的方法，其中
形成所述沟道牺牲部分和所述缝隙牺牲部分包括沉积导电材料以在同一沉积工艺中填充所述第一沟道孔部分和所述第一缝隙开口部分；并且
形成所述另一沟道牺牲部分和所述另一缝隙牺牲部分包括沉积另一导电材料以在同一沉积工艺中填充所述第二沟道孔部分和所述第二缝隙开口部分。
9.根据权利要求7所述的方法，还包括在所述沟道牺牲部分和所述另一沟道牺牲部分的去除期间以及在所述沟道结构的形成期间形成覆盖所述另一缝隙牺牲部分和所述缝隙牺牲部分的蚀刻掩模。
10.根据权利要求8或9所述的方法，还包括在所述第一沟道孔部分的形成之后并且在所述第一缝隙开口部分的形成之前在所述第一沟道孔部分中形成与所述衬底接触的导电插塞结构。
11.根据权利要求10所述的方法，还包括在形成所述第一缝隙开口部分的同一工艺中形成均竖直地延伸穿过所述第一电介质堆栈的第一接触开口部分和第一阻挡开口部分，其中，所述第一阻挡开口部分包围所述第一接触开口部分和所述第一电介质堆栈的内侧部分。
12.根据权利要求11所述的方法，还包括在填充所述第一沟道孔部分和所述第一缝隙开口部分的同一工艺中沉积所述导电材料以填充所述第一接触开口部分和所述第一阻挡开口部分，从而形成所述第一接触开口部分中的第一接触部分和所述第一阻挡开口部分中的阻挡牺牲部分。
13.根据权利要求12所述的方法，还包括形成所述第二电介质堆栈以覆盖所述第一接触部分和所述阻挡牺牲部分。
14.根据权利要求13所述的方法，还包括通过形成所述第二沟道孔部分和所述第二缝隙开口部分的同一工艺形成均竖直地延伸穿过所述第二电介质堆栈的第二接触开口部分和第二阻挡开口部分，其中
所述第二接触开口部分暴露所述第一接触部分，并且所述第二阻挡开口部分暴露所述阻挡牺牲部分；并且
所述第二阻挡开口部分包围所述第二接触开口部分和所述第二电介质堆栈的部分。
15.根据权利要求14所述的方法，还包括：通过填充所述第二沟道孔部分和所述第二缝隙开口部分的同一工艺沉积所述另一导电材料以填充所述第二接触开口部分和所述第二阻挡开口部分，从而形成处于所述第二接触开口部分中并且与所述第一接触部分接触的第二接触部分以及处于所述第二阻挡开口部分中的另一阻挡牺牲部分。
16.根据权利要求15所述的方法，还包括在去除所述沟道牺牲部分和所述另一沟道牺牲部分的同一工艺中去除所述阻挡牺牲部分和所述另一阻挡牺牲部分，所述第一阻挡开口部分和所述第二阻挡开口部分形成阻挡开口。
17.根据权利要求16所述的方法，还包括通过形成所述沟道结构的所述同一工艺采用沟道形成层填充所述阻挡开口，以形成阻挡结构。
18.根据权利要求17所述的方法，还包括在所述阻挡牺牲部分和所述另一阻挡牺牲部分的去除、所述阻挡结构的形成和所述缝隙开口的形成期间形成覆盖所述第二接触部分和所述第一接触部分的另一蚀刻掩模。
19.根据权利要求14-18中的任何一项所述的方法，还包括在所述源极结构的形成之前：
通过所述缝隙开口去除所述第一电介质堆栈的外侧部分中的所述第二电介质层以及所述第二电介质堆栈的外侧部分中的所述另一第二电介质层，以形成多个横向凹陷；以及
通过所述缝隙开口沉积导体材料以在所述多个横向凹陷中形成多个导体层。
20.一种用于形成三维(3D)存储器件的方法，包括：
在衬底上形成包括多个电介质层对的第一电介质堆栈，所述多个电介质层对中的每者包括第一电介质层和不同于所述第一电介质层的第二电介质层；
形成均竖直地延伸穿过所述第一电介质堆栈的沟道牺牲部分、缝隙牺牲部分、第一接触部分和阻挡牺牲部分，其中，所述第一阻挡部分包围所述第一接触部分和所述第一电介质堆栈的内侧部分；
在所述第一电介质堆栈上形成包括另一多个电介质层对的第二电介质堆栈，所述另一多个电介质层对中的每者包括另一第一电介质层和不同于所述另一第一电介质层的另一第二电介质层；
形成均竖直地延伸穿过所述第一电介质堆栈的另一沟道牺牲部分、另一缝隙牺牲部分、第二接触部分和另一阻挡牺牲部分；以及
采用沟道结构代替所述沟道牺牲部分和所述另一沟道牺牲部分，采用源极结构代替所述缝隙牺牲部分和所述另一缝隙牺牲部分，并且采用阻挡结构代替所述阻挡牺牲部分和所述另一阻挡牺牲部分。
21.根据权利要求20所述的方法，还包括在形成所述沟道牺牲部分、所述缝隙牺牲部分、所述第一接触部分和所述阻挡牺牲部分之前形成均竖直地延伸穿过所述第一电介质堆栈的第一沟道孔部分、第一缝隙开口部分、第一接触开口部分和第一阻挡开口部分，其中，所述第一阻挡开口部分包围所述第一接触开口部分以及所述第一电介质堆栈的所述内侧部分。
22.根据权利要求21所述的方法，还包括在形成所述另一沟道牺牲部分、所述另一缝隙牺牲部分、所述第二接触部分和所述另一阻挡牺牲部分之前形成均竖直地延伸穿过所述第二电介质堆栈的第二沟道孔部分、第二缝隙开口部分、第二接触开口部分和第二阻挡开口部分，其中：
所述第二沟道孔部分暴露所述沟道牺牲部分，所述第二缝隙开口部分暴露所述缝隙牺牲部分，所述第二接触开口部分暴露所述第一接触部分，并且所述第二阻挡开口部分暴露所述阻挡牺牲部分，并且
所述另一沟道牺牲部分形成于所述第一沟道孔部分中，所述另一缝隙牺牲部分形成于所述第一缝隙开口部分中，所述第二接触部分形成于所述第二接触开口部分中，并且所述另一阻挡牺牲部分形成于所述第二阻挡开口部分中。
23.根据权利要求22所述的方法，其中
形成所述沟道牺牲部分、所述缝隙牺牲部分、所述第一接触部分和所述阻挡牺牲部分包括在同一工艺中沉积导电材料以填充所述第一沟道孔部分、所述第一缝隙开口部分、所述第一接触开口部分和所述第一阻挡开口部分；并且
形成所述另一沟道牺牲部分、所述另一缝隙牺牲部分、所述第二接触部分和所述另一阻挡牺牲部分包括在同一工艺中沉积另一导电材料以填充所述第二沟道孔部分、所述第二缝隙开口部分、所述第二接触开口部分和所述第二阻挡开口部分。
24.根据权利要求23所述的方法，其中，采用沟道结构代替所述沟道牺牲部分和所述另一沟道牺牲部分并且采用阻挡结构代替所述阻挡牺牲部分和所述另一阻挡牺牲部分包括：
形成覆盖所述另一缝隙牺牲部分、所述缝隙牺牲部分、所述接触结构和所述第二接触部分并且暴露所述另一沟道牺牲部分和所述另一阻挡牺牲部分的蚀刻掩模；
在同一工艺中去除所述沟道牺牲部分、所述另一沟道牺牲部分、所述阻挡牺牲部分和所述另一阻挡牺牲部分，所述第一沟道孔部分和所述第二沟道孔部分形成沟道孔，所述第一阻挡开口部分和所述第二阻挡开口部分形成阻挡开口；以及
在同一工艺中沉积多个沟道形成层以填充所述沟道孔和所述阻挡开口。
25.根据权利要求24所述的方法，其中，采用源极结构代替所述缝隙牺牲部分和所述另一缝隙牺牲部分包括：
形成覆盖所述第二接触部分的另一蚀刻掩模并且去除所述蚀刻掩模的覆盖所述另一缝隙结构的部分；
去除所述缝隙牺牲部分和所述另一缝隙牺牲部分，所述第一缝隙开口部分和所述第二缝隙开口部分形成缝隙开口；以及
在所述缝隙开口中形成所述源极结构。
26.根据权利要求25所述的方法，还包括在所述源极结构的形成之前并且在所述缝隙开口的形成之后：
通过所述缝隙开口去除所述第一电介质堆栈的外侧部分中的所述第二电介质层以及所述第二电介质堆栈的外侧部分中的所述另一第二电介质层，以形成多个横向凹陷；以及
通过所述缝隙开口沉积导体材料以在所述多个横向凹陷中形成多个导体层。
27.根据权利要求21-26中的任何一项所述的方法，还包括在所述第一沟道孔部分的形成之后并且在所述第一缝隙开口部分、所述第一接触开口部分和所述第一阻挡开口部分的形成之前在所述第一沟道孔部分中形成与所述衬底接触的导电插塞结构。
28.根据权利要求27所述的方法，其中
所述第一缝隙结构、所述第一阻挡开口部分和所述第一接触开口部分是在同一工艺中形成的；并且
所述第一缝隙结构、所述第一阻挡开口部分、所述第一接触开口部分和所述第二沟道孔部分是在同一工艺中形成的。
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