TW202107541A - 具有源極結構的三維記憶體裝置和用於形成三維記憶體裝置的方法 - Google Patents

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Abstract

提供了用於形成三維(3D)記憶體裝置的結構和方法的實施例。在一示例中，3D記憶體裝置包括記憶體疊層、複數個通道結構和源極結構。記憶體疊層在襯底之上並且包括交錯的複數個導體層和複數個絕緣層。源極結構包括複數個源極接觸部，以及複數個源極接觸部中的兩個相鄰源極接觸部是透過連接層互相導電地連接的。連接層的一對第一部分在複數個源極接觸部中的兩個相鄰源極接觸部之上，以及連接層的第二部分在複數個源極接觸部中的兩個相鄰源極之間。連接層的該對第一部分的頂表面與連接層的第二部分的頂表面共面。

Description

具有源極結構的三維記憶體裝置和用於形成三維記憶體裝置的方法
本公開內容的實施例涉及具有減小的電阻的源極結構的三維(3D)記憶體裝置和用於形成3D記憶體裝置的方法。
透過改進製程技術、電路設計、程式設計演算法和製造過程來將平面記憶體單元按比例縮放到較小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面過程和製造技術變得有挑戰性和昂貴。結果，針對平面記憶體單元的儲存密度接近上限。
3D記憶體架構可以解決在平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的週邊裝置。
提供了3D記憶體裝置和用於形成3D記憶體裝置的方法的實施例。
在一個示例中，3D記憶體裝置包括記憶體疊層、複數個通道結構和源極結構。記憶體疊層在襯底之上並且包括交錯的複數個導體層和複數個絕緣層。複數個通道結構在記憶體疊層中垂直地延伸。源極結構在記憶體疊層中延伸。源極結構包括複數個源極接觸部，各源極接觸部在各自的絕緣結構中，以及複數個源極接觸部中的兩個相鄰源極接觸部是透過連接層互相導電地連接的。連接層的一對第一部分在複數個源極接觸部中的兩個相鄰源極接觸部之上，以及連接層的第二部分在複數個源極接觸部中的兩個相鄰源極之間。連接層的該對第一部分的頂表面與連接層的第二部分的頂表面共面。
在另一示例中，3D記憶體裝置包括記憶體疊層、複數個通道結構和複數個源極結構。記憶體疊層在襯底之上。記憶體疊層包括交錯的複數個導體層和複數個絕緣層。複數個通道結構在記憶體疊層中垂直地延伸。複數個源極結構在記憶體疊層中沿著橫向方向平行地延伸。複數個源極結構均包括：複數個源極接觸部，各源極接觸部在各自的絕緣結構中；複數個支撐結構，各支撐結構沿著橫向方向與相鄰絕緣結構相接觸；以及導電地連接到複數個源極接觸部中的至少兩個相鄰源極接觸部的連接層。連接層包括在複數個源極接觸部中的至少兩個相鄰源極接觸部之上的至少兩個第一部分以及在複數個源極接觸部中的至少兩個相鄰源極之間的至少一個第二部分。連接層的至少兩個第一部分和至少一個第二部分的頂表面是彼此共面的。
在另一示例中，用於形成3D記憶體裝置的方法包括以下操作。在疊層結構中首先形成切口結構。疊層結構包括交錯的複數個初始犧牲層和複數個初始絕緣層。在疊層結構之上形成圖案化的覆蓋材料層。圖案化的覆蓋材料層包括在切口結構之上的開口。疊層結構和圖案化的覆蓋材料層中的相鄰於開口的部分被移除以形成縫隙結構和初始支撐結構。初始支撐結構將縫隙結構劃分成複數個縫隙開口。穿過多個縫隙開口形成複數個導體部分以形成支撐結構。在複數個縫隙開口中的各縫隙開口中形成源極接觸部。在複數個縫隙開口中的各縫隙開口中的源極接觸部之上並且在支撐結構之上形成連接層。
雖然討論了特定的配置和佈置，但是應當理解的是，這是僅出於說明性目的而進行的。相關領域中的技術人員將認識到的是，在不背離本公開內容的精神和範圍的情況下，可以使用其它的配置和佈置。對於相關領域中的技術人員將顯而易見的是，本公開內容還可以在各種其它應用中被採用。
值得注意的是，在本說明書中對「一個實施例」、「實施例」、「示例實施例」、「一些實施例」等的提及指示所描述的實施例可以包括特定特徵、結構或特性，但是每個實施例可能不一定包括特定特徵、結構或特性。而且，這樣的語詞並不一定指同一實施例。進一步地，當結合實施例來描述特定特徵、結構或特性時，這將在相關領域中的技術人員的知識內以結合其它實施例(無論是否被明確地描述)來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上下文中的用法來理解術語。例如，至少部分地取決於上下文，如在本文中使用的術語「一個或複數個」可以用於在單數意義上描述任何特徵、結構或特性，或者可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，諸如「a(一)」、「an(一個)」和「the(該)」的術語再次可以被理解為傳達單數用法或傳達複數用法。此外，至少部分地取決於上下文，術語「基於」可以被理解為不一定旨在傳達排他的一組因素，以及可以反而再次考慮到不一定被明確地描述的額外因素的存在。
如在本文中使用的，術語「名義上/名義上地」指的是在產品或過程的設計階段期間設置的元件或過程操作的特性或參數的期望或目標值連同高於及/或低於期望值的值的範圍。值的範圍可能是由於在製造過程或公差中的輕微變化。如在本文中使用的，術語「大約」指示可以基於與本質半導體設備相關聯的特定技術節點來變化的給定量的值。基於特定技術節點，術語「大約」可以指示在例如值的10-30%(例如值的±10%、±20%或±30%)內變化的給定量的值。
如在本文中使用的，階梯結構指的是包括至少兩個水平表面(例如，沿著x-y平面)和至少兩個(例如，第一和第二)垂直表面(例如，沿著z軸)的一組表面，使得各水平表面鄰接從水平表面的第一邊緣向上延伸的第一垂直表面，以及鄰接從水平表面的第二邊緣向下延伸的第二垂直表面。「臺階」或「階梯」指的是在一組鄰接的表面的高度上的垂直移位。在本公開內容中，術語「階梯」和術語「臺階」指的是階梯結構的一個層次且可互換地被使用。在本公開內容中，水平方向可以指的是與襯底(例如，提供製造平臺用於形成在其之上的結構的襯底)的頂表面平行的方向(例如，x軸或y軸)，以及垂直方向可以指的是垂直於結構的頂表面的方向(例如，z軸)。
在各種電子產品中廣泛使用的NAND快閃記憶體裝置是非揮發性的、重量輕的、具有低功率消耗和良好的性能。當前，平面NAND快閃記憶體裝置已經達到其儲存限度。為了進一步增加儲存容量並減小每比特儲存成本，已經提出了3D NAND記憶體裝置。現有的3D NAND記憶體裝置常常包括複數個儲存塊。相鄰儲存塊常常由GLS分離，在其中形成陣列共源極(ACS)。在形成現有3D NAND記憶體裝置的製造方法中，由於層次(或導體/絕緣體對)的數量增加，形成GLS的蝕刻製程變成具有挑戰性的。例如，GLS可能更易受變形(例如，特徵尺寸的波動)的影響，使相鄰GLS的儲存塊變形或甚至崩塌。3D NAND記憶體裝置的性能可能受到影響。
圖8示出具有變形的GLS和變形的儲存塊的現有3D記憶體裝置800。如圖8所示，在襯底802之上形成儲存塊811。複數個GLS(例如，806-1和806-2)延伸穿過儲存塊811以暴露襯底802。複數個通道結構804佈置在GLS 806-1與806-2之間的儲存塊中。由於變形，GLS(例如，806-1或806-2)的橫向尺寸(例如，直徑D)沿著垂直方向(例如，z方向)變化，使儲存塊和通道結構804從它們的期望位置/方位移動。這些變形可能在形成在GLS中的ACS的隨後的製造過程中導致微影錯位和漏電。
本公開內容提供帶有具有減小的電阻的源極結構的3D記憶體裝置(例如，3D NAND記憶體裝置)以及用於形成3D記憶體裝置的方法。3D記憶體裝置採用將縫隙結構劃分成複數個縫隙開口的一個或複數個支撐結構，在其中形成源極接觸部。支撐結構均與相鄰儲存塊相接觸，在對導體層/部分和源極接觸部的形成期間提供對3D記憶體裝置的整個結構的支撐。然後在製造過程期間3D記憶體裝置不太易受變形或損壞的影響。
在3D記憶體裝置中，至少兩個相鄰源極接觸部透過連接層彼此相接觸並且互相導電地連接，連接層包括導電材料，諸如鎢。在源極結構中的一對或多對相鄰源極接觸部可以透過連接層相接觸並且導電地連接在一起。不是使用各自的接觸插塞在複數個源極接觸部中的各源極接觸部上施加源極電壓，源極電壓是透過連接層被施加在源極接觸部(例如，與連接層相接觸的源極接觸部)上的，減少或消除對接觸插塞的使用。可以減小源極結構的電阻。在連接層與源極接觸部之間的接觸區域可以足夠大以進一步減小源極結構的電阻。在一些實施例中，連接層與在源極結構中的所有源極接觸部相接觸並且導電地連接到在源極結構中的所有源極接觸部，進一步減小源極結構的電阻。連接層可以是在單個沉積製程中形成的，簡化了製造過程。
圖1A示出根據一些實施例的示例性3D記憶體裝置100的平面圖。圖1B示出在圖1A中沿著C-D方向示出的3D記憶體裝置100的橫截面視圖。圖1C示出在圖1A中沿著A-B方向示出的3D記憶體裝置100的橫截面視圖。如圖1A所示，3D記憶體裝置100可以包括核心區，在其中一個或複數個(例如，一對)源極區22沿著x方向延伸。可以在各源極區22中形成源極結構。一個或複數個塊區21可以在該對源極區22之間，其中在塊區21中形成複數個記憶體單元。可以在各塊區21中形成儲存塊。
如圖1A-1C所示，3D記憶體裝置100可以包括襯底102和在襯底102之上的疊層結構111。在塊區21中，疊層結構111可以包括在襯底102之上交錯的複數個導體層123和複數個絕緣層124。在塊區21中，疊層結構111還可以包括沿著垂直方向(例如，z方向)延伸穿過疊層結構111到襯底102中的複數個通道結構110。各通道結構110可以包括在底部處的磊晶部分、在頂部處的汲極結構和在磊晶部分與汲極結構之間的半導體通道。半導體通道可以包括記憶體膜、半導體層和介電質核心。磊晶部分可以與襯底102相接觸並且導電地連接到襯底102。半導體通道可以與汲極結構和磊晶部分相接觸並且導電地連接到汲極結構和磊晶部分。複數個記憶體單元可以是透過半導體通道和控制導體層來形成的。
可以在源極區22中形成源極結構以沿著x方向延伸。源極結構可以包括複數個源極接觸部104，各源極接觸部104在各自的絕緣結構(未示出)中。源極接觸部104和在一個源極區22中(例如，在同一源極結構內)形成的各自的絕緣結構可以是沿著x方向對齊的。源極結構可以均垂直地延伸穿過疊層結構111，各源極結構與襯底102相接觸並且導電地連接到襯底102。源極電壓可以是透過源極結構和襯底102施加到記憶體單元。3D記憶體裝置100可以包括一個或複數個支撐結構220，所述支撐結構220沿著x方向對齊並且將源極結構劃分成複數個源極接觸部104，各源極結構104在各自的絕緣結構中。在一些實施例中，支撐結構220包括切口結構114和在切口結構114與襯底102之間的部分疊層221。部分疊層221可以包括在襯底102之上的交錯的複數個導體部分223和絕緣部分224。各支撐結構220可以沿著y方向與相鄰儲存塊(或塊區21)相接觸並且沿著x方向與各自的源極結構的相鄰絕緣結構相接觸。支撐結構220可以在源極結構和導體層123的形成期間提供對3D記憶體裝置100的支撐。3D記憶體裝置100可以進一步包括與至少兩個相鄰源極接觸部104相接觸並且導電地連接到至少兩個相鄰源極接觸部104的連接層108，以及沿著x方向圍繞連接層108的介電質覆蓋層115。介電質覆蓋層115可以在x-y平面中使連接層108與其它結構或設備絕緣。可以在連接層108上的預期位置處形成用於導電地施加源極電壓的接觸插塞(未示出)。在一些實施例中，介電質覆蓋層115還覆蓋塊區21的至少一部分。在一些實施例中，介電質覆蓋層115覆蓋在塊區21中的所有通道結構110。用於導電地施加汲極電壓的接觸插塞(未示出)可以是穿過介電質覆蓋層115延伸來形成的，以及形成與通道結構110的接觸。為了便於說明，沒有描繪在塊區21中的介電質覆蓋層115的覆蓋。在一些實施例中，連接層108在源極結構中的所有源極接觸部104之上並且與所有源極接觸部104相接觸，使得源極電壓可以透過連接層108施加在源極結構中的所有源極接觸部104上。與使用各自的接觸插塞將源極電壓施加到各源極接觸部104上相比，減小了源極結構的電阻。下文描述了圖1A-1C所示的各結構的細節。
襯底102可以包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鎵(GOI)或任何其它適當的材料。在一些實施例中，襯底202是變薄的襯底(例如，半導體層)，其是透過研磨、蝕刻、化學機械拋光(CMP)或其任何組合來變薄的。在一些實施例中，襯底102包括矽。
通道結構110可以形成陣列，以及均可以在襯底102之上垂直地延伸。通道結構110可以延伸穿過多個對，各對包括導體層123和絕緣層124(在本文被稱為「導體/絕緣層對」)。至少在沿著水平方向(例如，x方向及/或y方向)的一側上，疊層結構111可以包括階梯結構(未示出)。在疊層結構111中的導體/絕緣層對的數量(例如32、64、96或128)等同在3D記憶體裝置100中的記憶體單元的數量。在一些實施例中，在疊層結構111中的導體層123和絕緣層124沿著垂直方向交替地佈置在塊區21中。導體層123可以包括導電材料，包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、多晶矽、摻雜矽、矽化物或其任何組合。絕緣層124可以包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，導體層123可以包括具有複數個頂部選擇導體層的頂部導體層和具有複數個底部選擇導體層的底部導體層。頂部選擇導體層可以具有頂部選擇閘極電極的作用，以及底部選擇導體層可以具有底部選擇閘極電極的作用。在頂部導體層與底部導體層之間的導體層123可以具有選擇閘極電極的作用，並且形成具有交叉通道結構110的記憶體單元。頂部選擇閘極電極和底部選擇閘極電極可以分別被施加預定的電壓以選擇所預期的儲存塊/指狀物/頁面。
通道結構110可以包括垂直延伸穿過疊層結構111的半導體通道。半導體通道可以包括填充有通道形成結構(例如，半導體材料(例如，作為半導體層)和介電質材料(例如，作為記憶體膜))的通道孔。在一些實施例中，半導體層包括矽，諸如非晶形矽、多晶矽或單晶矽。在一些實施例中，記憶體膜是包括穿隧層、儲存層(也被稱為「電荷捕獲層」)和阻障層的複合層。半導體通道的通道孔的剩餘空間可以部分地或全部被填充有包括介電質材料(諸如氧化矽)的介電質核心。半導體通道可以具有圓柱體形狀(例如，立柱形狀)。根據一些實施例，介電質核心、半導體層、穿隧層、儲存層和阻障層是以這個順序從立柱的中心朝著外表面徑向地佈置的。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。在一個示例中，儲存層可以包括氧化矽/氮氧化矽(或氮化矽)/氧化矽(ONO)的複合層。
在一些實施例中，通道結構110進一步包括在通道結構110的下部分中(例如，底部的下端處)的磊晶部分(例如，半導體插塞)。如在本文中使用的，當襯底102位於3D記憶體裝置100的最低平面中時，元件(例如，通道結構110)的「上端」是在垂直方向上更遠離襯底102的端部，以及元件(例如，通道結構110)的「下端」是在垂直方向上更接近襯底102的端部。磊晶部分可以包括在任何適當的方向上從襯底102磊晶地生長的半導體材料，諸如矽。應當理解的是，在一些實施例中，磊晶部分包括單晶矽，與襯底102相同的材料。換句話說，磊晶部分可以包括從襯底102生長的磊晶地生長的半導體層。磊晶部分還可以包括與襯底102不同的材料。在一些實施例中，磊晶部分包括矽、鍺和矽鍺中的至少一者。在一些實施例中，磊晶部分的一部分在襯底102的頂表面上方並且與半導體通道相接觸。磊晶部分可以導電地連接到半導體通道。在一些實施例中，磊晶部分的頂表面位於底部絕緣層124(例如，在疊層結構111的底部處的絕緣層)的頂表面與底表面之間。
在一些實施例中，通道結構110進一步包括在通道結構110的上部分中(例如，在上端處)的汲極結構(例如，通道插塞)。汲極結構可以與半導體通道的上端相接觸並且可以導電地連接到半導體通道。汲極結構可以包括半導體材料(例如，多晶矽)或導電材料(例如，金屬)。在一些實施例中，汲極結構包括填充有Ti/TiN或Ta/TaN作為黏著層和填充有鎢作為導電材料的開口。透過在3D記憶體裝置100的製造期間覆蓋半導體通道的上端，汲極結構可以起蝕刻停止層的作用，以防止對在半導體通道中填充的介電質(諸如氧化矽和氮化矽)的蝕刻。
如圖1A-1C所示，可以在源極區22中形成源極結構。沿著x方向對齊的源極結構可以包括複數個源極接觸部104，源極接觸部104均在各自的絕緣結構(未示出)中。各源極接觸部104可以與襯底102相接觸並且導電地連接到襯底102。絕緣結構可以使各自的源極接觸部104與在相鄰塊區21中的導體層123絕緣。在一些實施例中，源極接觸部104包括多晶矽、鋁、鈷、銅和矽化物中的至少一者。絕緣結構可以包括適當的介電質材料，諸如氧化矽、氮化矽和氮氧化矽中的一者或多者。
一個或複數個支撐結構220可以沿著x方向分佈在各自的源極結構中。在一些實施例中，支撐結構220將各自的源極結構劃分成複數個源極接觸部104，各源極接觸部104在各自的絕緣結構(例如，圍繞源極接觸部104的絕緣結構)中。在一些實施例中，各源極接觸部104和各自的絕緣結構是透過支撐結構220來與另一源極接觸部104和另一絕緣結構分離的。與在相鄰塊區21中的疊層結構111的部分相接觸的支撐結構220可以包括切口結構114和在切口結構114之下的部分疊層221。在一些實施例中，部分疊層221包括交錯的複數個導體部分223和複數個絕緣部分224。在一些實施例中，切口結構114沿著y方向的寬度可以大於、等於或小於源極接觸部104和各自的絕緣結構的總寬度(例如，源極結構的寬度)。在一些實施例中，切口結構114沿著y方向的寬度等於或小於源極結構的寬度。在一些實施例中，切口結構114沿著z方向的厚度t可以在兩個導體/絕緣對(即，交錯的兩個導體層123和兩個絕緣層124)與四個導體/絕緣對(即，交錯的四個導體層123和四個絕緣層124)之間。切口結構114可以與在相鄰塊區21中的複數個交錯的導體層123和絕緣層124相接觸。導體部分223和絕緣部分224可以分別與在相鄰塊區21中的相同層次的相應的導體層123和絕緣層124相接觸。在一些實施例中，源極接觸部104的頂表面沿著z方向低於支撐結構220的頂表面。在一些實施例中，同一源極結構的所有源極接觸部104的頂表面低於所有支撐結構220的頂表面。在一些實施例中，支撐結構220包括在切口結構114之下的間隔體層225和周圍的部分疊層221。間隔體層225可以提供在部分疊層221與相鄰源極接觸部104之間的進一步的絕緣。
各源極結構可以進一步包括在至少兩個相鄰源極接觸部104之上並且與至少兩個相鄰源極接觸部104相接觸的連接層108。例如，連接層108可以與一對或多對相鄰源極接觸部104相接觸並且導電地連接到一對或多對相鄰源極接觸部104。連接層108可以導電地連接到其所相接觸的源極接觸部104。在一些實施例中，連接層108部分地或全部覆蓋其相接觸的源極接觸部104。在一些實施例中，連接層108部分地覆蓋其沿著y方向所相接觸的源極接觸部104。如圖1A-1C所示，連接層108可以在兩個相鄰源極接觸部104和在兩個相鄰源極接觸部104之間的支撐結構220之上。例如，連接層108可以部分地或全部覆蓋兩個相鄰源極接觸部104和在兩個相鄰源極接觸部104之間的支撐結構220。與源極接觸部104相接觸並且導電地連接到源極接觸部104的連接層108的部分可以稱為連接層108的第一部分108-1。與支撐結構220相接觸的連接層108的部分可以稱為連接層108的第二部分108-2。在一些實施例中，連接層108的第二部分108-2可以與一對第一部分108-1(例如，沿著x方向在第二部分108-2的兩側上的相鄰第一部分108-1)相接觸並且導電地連接到該對第一部分108-1。在一些實施例中，連接層108可以包括沿著x方向彼此相接觸並且互相導電地連接的複數個第一部分108-1和複數個第二部分108-2。
連接層108可以具有平齊的頂表面。例如，連接層108的第二部分108-2的頂表面可以沿著z方向與連接層108的第一部分108-1的頂表面共面。在一些實施例中，連接層108的頂表面(例如，連接層108的第一部分108-1和第二部分108-2的頂表面)可以高於支撐結構220的頂表面(或切口結構114的頂表面)。
在一些實施例中，連接層108可以包括不只一個區段，各區段包括彼此相接觸的至少一個第二部分108-2和複數個第一部分108-1。各區段可以在源極結構的一對或多對相鄰源極接觸部104之上並且與該一對或多對相鄰源極接觸部104相接觸。例如，連接到連接層108的不同區段的一對或多對相鄰源極接觸部104可以是由不與連接層108相接觸的一個或複數個源極接觸部104來分離的。在連接層108中的特定數量的區段應當是基於3D記憶體裝置100的設計及/或製造來確定的，以及不應當被本公開內容的實施例限制。在一些實施例中，連接層108可以在各自的源極結構中的所有源極接觸部104之上並且與所有源極接觸部104相接觸。源極電壓可以施加在源極結構的第二部分108-2上，所以連接到連接層108的所有源極接觸部104可以被施加有源極電壓。
在一些實施例中，連接層108(或其區段，如果有的話)沿著y方向的寬度可以改變，取決於3D記憶體裝置100的設計及/或製造過程。在一些實施例中，連接層108可以部分地覆蓋在下面的源極接觸部104。也就是說，連接層108沿著y方向的寬度等於或小於源極結構沿著y方向的寬度。在一些實施例中，沿著y方向，連接層108的寬度小於源極結構的寬度。在一些實施例中，介電質覆蓋層115可以沿著x方向圍繞連接層108，使得連接層108沿著各種橫向方向(例如，沿著x-y平面)與其它設備或結構絕緣。連接層108可以具有沿著x方向的一致的寬度或變化的寬度。例如，取決於設計及/或製造過程，連接層108可以有具有沿著y方向的一致寬度的「條」形狀。在另一示例中，連接層108的不同區段及/或部分可以具有沿著y方向的不同寬度。在一些實施例中，在連接層108上形成導電插塞(現在未示出，用於將源極電壓施加在連接層108上)。在一些實施例中，介電質覆蓋層115可以部分地位於塊區21中。在一些實施例中，介電質覆蓋層115覆蓋在塊區21中的所有通道結構110。用於導電地施加汲極電壓的接觸插塞(未示出)可以是隨後延伸穿過介電質覆蓋層115來形成的，以及形成與通道結構110的接觸。
在一些實施例中，切口結構114包括不同於犧牲層的適當材料。在形成導體層123和導體部分223的閘極替換過程期間，切口結構114可以保持免於對犧牲層的蝕刻。在一些實施例中，切口結構114包括氧化矽、氮化矽及/或氮氧化矽中的一者或多者。在一些實施例中，導體部分223可以包括與在相鄰塊區21中的導體層123相同的材料，以及絕緣部分224可以包括與在相鄰塊區21中的絕緣層124相同的材料。例如，導體部分223可以包括鎢、鋁、鈷、銅、多晶矽和矽化物中的一者或多者，以及絕緣部分224可以包括氧化矽、氮化矽及/或氮氧化矽中的一者或多者。在一些實施例中，連接層108包括鎢、鋁、鈷、銅、多晶矽和矽化物中的一者或多者。在一些實施例中，源極接觸部104包括多晶矽，以及連接層108包括鎢。在一些實施例中，介電質覆蓋層115包括氧化矽。在一些實施例中，3D記憶體裝置100包括在源極接觸部104與連接層108之間的黏著層，例如TiN，以提高在源極接觸部104與連接層108之間的黏附力及/或導電性。在一些實施例中，3D記憶體裝置100包括在源極接觸部104的各自的絕緣結構與支撐結構220之間的另一黏著層，例如TiN，以提高在絕緣結構與支撐結構220之間的黏附力。
3D記憶體裝置100可以是單片3D記憶體裝置的部分。術語「單片」意指3D記憶體裝置的元件(例如，週邊裝置和儲存陣列裝置)是在單個襯底上形成的。對於單片3D記憶體裝置，由於週邊裝置處理和儲存陣列裝置處理的捲繞，製造遇到額外的限制。例如，對儲存陣列裝置(例如，NAND通道結構)的製造是透過與在同一襯底上已經形成或將要形成的週邊裝置相關聯的熱預算來約束的。
或者，3D記憶體裝置100可以是非單片3D記憶體裝置的部分，在其中元件(例如，週邊裝置和儲存陣列裝置)可以是單獨地在不同的襯底上形成並且然後例如以面對面方式被鍵合的。在一些實施例中，儲存陣列裝置襯底(例如，襯底102)保持作為鍵合的非單片3D記憶體裝置的襯底，以及週邊裝置(例如，包括用於促進3D記憶體裝置100的操作的任何適當的數位、類比及/或混合訊號週邊電路，諸如頁面緩衝器、解碼器和鎖存器；未示出)被翻轉並且面向下朝著儲存陣列裝置(例如，NAND記憶體串)用於混合鍵合。應當理解的是，在一些實施例中，儲存陣列裝置襯底(例如，襯底102)被翻轉並且面向下朝著週邊裝置(未示出)用於混合鍵合，使得在鍵合的非單片3D記憶體裝置中，儲存陣列裝置在週邊裝置之上。儲存陣列裝置襯底(例如，襯底102)可以是變薄的襯底(其不是鍵合的非單片3D記憶體裝置的襯底)，以及非單片3D記憶體裝置的後段制程(BEOL)互連可以是在變薄的儲存陣列裝置襯底的背面上形成的。
圖7A示出用於在製造過程中使用的蝕刻遮罩的示例性圖案集700。圖7B示出圖案集的單元750的放大視圖。在圖案集700中的圖案可以在製造過程的不同階段中使用以形成3D記憶體裝置100。在各種實施例中取決於在圖案化製程中使用的光阻的類型，在圖案集700中的圖案均可以是蝕刻遮罩的一部分或用於確定蝕刻遮罩的圖案。例如，如果負性光阻用於圖案化，則在圖案集700中的圖案可以用作蝕刻遮罩的部分；如果正性光阻用於圖案化，則在圖案集700中的圖案可以是用於確定蝕刻遮罩的互補圖案。應當注意的是，在圖7A和圖7B中所示的形狀、尺寸和比率是出於說明性目的且不按比例。
如圖7A所示，圖案集700包括圖案702、704、706和708。特別地，圖案702可以用於對縫隙結構的縫隙開口進行圖案化，圖案704可以用於對連接層108進行圖案化，圖案706可以用於對切口結構114進行圖案化，以及圖案708可以用於形成與連接層108和週邊電路相接觸並且導電地連接到連接層108和週邊電路的接觸插塞。圖案集700可以包括用於形成切口結構114、縫隙開口和連接層108的複數個重複單元，例如750。圖案702、704和706的尺寸可以是基於製造過程來確定的，以及不應當被本公開內容的實施例限制。
圖7B示出重複單元750，其示出各圖案的細節，例如覆蓋。取決於製造過程，如果切口結構114用作為蝕刻遮罩以形成縫隙開口，則圖案706沿著y方向的寬度W1可以等於或大於縫隙開口的寬度，以便隨後形成的支撐結構220與塊區21相接觸。如果單獨的蝕刻遮罩(例如，圖案702)用作為蝕刻遮罩以形成縫隙開口，則圖案706的寬度W1可以小於、等於或大於圖案702的寬度W2；以及圖案706的長度D1可以大於或等於在圖案702的兩個部分之間的長度D2，以便圖案702的兩個部分都可以與圖案706重疊以確保縫隙開口和支撐結構220在x-y平面具有期望的尺寸。圖案704的寬度W3可以小於或等於圖案706的寬度W1和圖案702的寬度W2，以確保連接層108是由隨後形成的介電質覆蓋層115有效地限制/絕緣的。圖案704的長度D3可以分別等於或大於長度D2和長度D1，以確保在切口結構114之上完全移除了介電質覆蓋層的材料。在一些實施例中，W3>W1>W2以及D2>D1>D3。下文可以在用於形成3D記憶體裝置100的製造過程中描述應用圖案的順序。
根據一些實施例，圖2-圖6示出用以形成3D記憶體裝置100的製造過程，以及圖9示出製造過程的流程圖900。為了便於說明，圖7A和圖7B連同圖2-圖6一起被示出以描述製造過程。
在過程的開始處，在疊層結構中形成至少一個切口結構(步驟902)。圖2A和圖2B示出相應的結構200。
如圖在2A和圖2B中所示，切口結構114是在疊層結構111中形成的。疊層結構111可以具有在襯底102之上形成的交錯的初始犧牲層133i和初始絕緣層134i的介電質疊層。初始犧牲層133i可以用於在隨後形成導體層123。初始絕緣層134i可以用於在隨後形成絕緣層124。在一些實施例中，疊層結構111包括在疊層結構111的頂表面上的第一介電質覆蓋層(未示出)。3D記憶體裝置100可以包括用於形成通道結構110的通道區。通道區可以包括複數個源極區22和在相鄰源極區22之間的阻擋區21。
疊層結構111可以具有階梯結構。可以透過使用蝕刻遮罩(例如，在材料疊層之上的圖案化的PR層)對包括複數個交錯的犧牲材料層和絕緣材料層的材料疊層重複地進行蝕刻來形成階梯結構。可以透過將犧牲材料的層和絕緣材料的層交替地沉積在襯底102之上來形成交錯的犧牲材料層和絕緣材料層，直到達到預期的數量的層為止。犧牲材料層和絕緣材料層可以具有相同或不同的厚度。在一些實施例中，犧牲材料層和在下面的絕緣材料層被稱為介電質對。在一些實施例中，一個或複數個介電質對可以形成一個層次/階梯。在階梯結構的形成期間，PR層被修剪(例如，從材料疊層的邊界、常常從所有方向遞增地和向內被蝕刻)以及用作為用於對材料疊層的被暴露部分進行蝕刻的蝕刻遮罩。所修剪的PR的數量可以直接地與階梯的尺寸有關(例如，是決定性的)。可以使用適當的蝕刻(例如，等向性乾蝕刻，諸如濕蝕刻)來獲得對PR層的修剪。可以連續地形成和修剪一個或複數個PR層，用於形成階梯結構。在對PR層的修剪之後，可以使用適當的蝕刻劑來蝕刻各介電質對，以移除犧牲材料層和在下面的絕緣材料層的一部分。所蝕刻的犧牲材料層和絕緣材料層可以形成初始犧牲層133i和初始絕緣層134i。然後可以移除PR層。
絕緣材料層和犧牲材料層可以在隨後的閘極替換過程期間具有不同的蝕刻選擇性。在一些實施例中，絕緣材料層和犧牲材料層包括不同的材料。在一些實施例中，絕緣材料層包括氧化矽，以及對絕緣材料層的沉積包括化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)和濺射中的一者或多者。在一些實施例中，犧牲材料層包括氮化矽，以及對絕緣材料層的沉積包括CVD、PVD、ALD和濺射中的一者或多者。在一些實施例中，對犧牲材料層和絕緣材料層的蝕刻包括一個或複數個適當的非等向性蝕刻製程，例如乾蝕刻。
可以在形成切口結構114之前或之後在塊區21中形成複數個通道結構110。可以在形成導體層123之前形成通道結構110。作為示例，在形成切口結構114之前形成通道結構110。為了形成通道結構110，可以形成垂直地延伸穿過疊層結構111的複數個通道孔。在一些實施例中，複數個通道孔是穿過交錯的初始犧牲層133i和初始絕緣層134i來形成的。可以透過使用蝕刻遮罩(諸如圖案化的PR層)執行非等向性蝕刻製程以移除疊層結構的部分並且暴露襯底102，來形成複數個通道孔。在一些實施例中，沿著y方向在切口結構114的各側上形成至少一個通道孔。在一些實施例中，在各塊區21中形成複數個通道孔。可以在各通道孔的底部處形成凹進區，以透過在襯底102之上形成通道孔的相同蝕刻製程及/或透過單獨的凹口蝕刻製程來暴露襯底102的頂部。在一些實施例中，在各通道孔的底部處(例如，在凹進區之上)形成半導體插塞。可以透過磊晶生長過程及/或沉積製程來形成半導體插塞。在一些實施例中，半導體插塞是透過磊晶生長來形成的，以及被稱為磊晶部分。可選地，可以執行凹口蝕刻(例如，乾蝕刻及/或濕蝕刻)以移除在通道孔的側壁上的過量半導體材料及/或控制在預期位置處的磊晶部分的頂表面。在一些實施例中，磊晶部分的頂表面位於底部初始絕緣層134i的頂表面與底表面之間。
在一些實施例中，透過執行適當的蝕刻製程(例如，非等向性蝕刻製程(例如，乾蝕刻))及/或等向性蝕刻製程(濕蝕刻)來形成通道孔。在一些實施例中，磊晶部分包括透過從襯底102磊晶地生長來形成的單晶矽。在一些實施例中，磊晶部分包括透過沉積製程形成的多晶矽。磊晶地生長的磊晶部分的形成可以包括但不限於氣相磊晶(VPE)、液相磊晶(LPE)、分子束磊晶(MPE)或其任何組合。所沉積的磊晶部分的形成可以包括但不限於CVD、PVD及/或ALD。
在一些實施例中，半導體通道在通道孔中的磊晶部分之上形成並且與該磊晶部分相接觸。半導體通道可以包括具有記憶體膜(例如，包括阻障層、儲存層和穿隧層)的通道形成結構、在磊晶部分之上形成並且連接該磊晶部分的半導體層，和填滿通道孔的其餘部分的介電質核心。在一些實施例中，首先沉積記憶體膜以覆蓋通道孔的側壁和磊晶部分的頂表面，以及然後將半導體層沉積在記憶體膜之上和磊晶部分上方。阻障層、儲存層和穿隧層可以是隨後使用一種或多種薄膜沉積製程(諸如ALD、CVD、PVD、任何其它適當的製程或其任何組合)以這個順序來沉積的，以形成記憶體膜。然後可以使用一種或多種薄膜沉積製程(諸如ALD、CVD、PVD、任何其它適當的製程或其任何組合)來在穿隧層上沉積半導體層。在一些實施例中，在對諸如氧化矽的半導體層的沉積之後透過沉積介電質材料來在通道孔的剩餘空間中填充介電質核心。
在一些實施例中，在各通道孔的上部分中形成汲極結構。在一些實施例中，可以透過CMP、研磨、濕蝕刻及/或乾蝕刻來移除在疊層結構111的頂表面上和在各通道孔的上部分中的記憶體膜、半導體層和介電質核心的部分，以在通道孔的上部分中形成凹部，以便半導體通道的頂表面可以在第一介電質覆蓋層的頂表面與底表面之間。然後可以透過經由一種或多種薄膜沉積製程(諸如CVD、PVD、ALD、電鍍、無電鍍或其任何組合)將導電材料沉積到凹部中，來形成汲極結構。從而形成通道結構110。隨後可以透過半導體通道和控制導體層的交叉來形成複數個記憶體單元。可選地，執行平坦化製程(例如，乾蝕刻/濕蝕刻及/或CMP)以移除在疊層結構111的頂表面上的過量材料。
可以在源極區22中形成彼此分離的一個或複數個切割開口(cut opening)。圖案706可以用於對切割開口進行圖案化。切割開口的深度可以等於切口結構114的厚度t。在一些實施例中，t是在兩個初始犧牲/絕緣層對與四個初始犧牲/絕緣層對的厚度之間的。t的值是基於3D記憶體裝置100的設計及/或製造來確定的，以及不應當被本公開內容的實施例限制。在一些實施例中，執行非等向性蝕刻製程(諸如乾蝕刻)以移除疊層結構111的一部分，直到達到期望的厚度t為止。在一些實施例中，一個或複數個選擇性蝕刻製程用於移除疊層結構111的部分，所以切割開口的底表面可以停止在沿著z方向的期望的位置處(例如，在期望的初始絕緣層134i或初始犧牲層133i的頂表面上)。
沉積適當的介電質材料(諸如氧化矽)以填滿切割開口並且形成相應的切口結構114。可以執行適當的沉積製程(諸如CVD、ALD、PVD、濺射或其組合)以沉積介電質材料。在一些實施例中，透過ALD來沉積切口結構114。可選地，執行平坦化製程(例如，CMP及/或凹口蝕刻)以移除在疊層結構111之上的任何過量材料。
返回參考圖9，在形成切口結構之後，在一個或複數個切口結構之上形成圖案化的覆蓋材料層，以及在各切口結構之上形成開口(步驟904)。圖3A-3C示出相應的結構300。
如圖3A和3B所示，在各源極區22中形成圖案化的覆蓋材料層215，覆蓋在各自的源極區22中的各切口結構114。可以在圖案化的覆蓋材料層215中的各切口結構114上形成開口214。圖案704可以用於對開口214的形成。沿著y方向，圖案化的覆蓋材料層215的寬度d1可以大於隨後形成的連接層108的預期寬度。在一些實施例中，寬度d1可以等於或大於隨後形成的源極結構的寬度。開口214的深度t1可以小於或等於沿著z方向的圖案化的覆蓋材料層215的厚度。在一些實施例中，深度t1小於圖案化的覆蓋材料層215的厚度，以及圖案化的覆蓋材料層215不暴露切口結構114。在一些實施例中，沿著x方向，開口214的長度l1大於切口結構114的長度(返回參考圖7B和對圖案704和706的描述)，使得開口214可以沿著x方向完全覆蓋切口結構114。切口結構114和開口214的尺寸可使圖案化的覆蓋材料層215的部分在形成連接層108的空間中沿著x方向被完全移除。在一些實施例中，沿著y方向，開口214的寬度d2可以小於圖案化的覆蓋材料層215的寬度d1。
可以透過沉積覆蓋材料層來形成圖案化的覆蓋材料層215以覆蓋至少源極區22並且執行圖案化製程以將覆蓋材料層的部分移除並且形成開口214。可以透過相同的圖案化製程或不同的圖案化製程來將覆蓋材料層在源極區22外部的任何部分移除。可以透過CVD、ALD、PVD、濺射中的一者或多者或其組合來沉積覆蓋材料層。在一些實施例中，圖案化製程包括微影製程(例如，使用圖案704)和蝕刻製程，例如，乾蝕刻及/或濕蝕刻。可以控制用於蝕刻開口214的時間，所以深度t1可以達到期望值。
返回參考圖9，在形成圖案化的覆蓋材料層之後，將疊層結構和圖案化的覆蓋材料層的部分移除以形成縫隙結構、至少一個初始支撐結構和覆蓋層(步驟906)。將縫隙結構劃分成複數個縫隙開口的至少一個初始支撐結構均具有切口結構和在切口結構下面的交錯的複數個犧牲部分和複數個絕緣部分。圖4A和4B示出相應的結構400。
如圖4A和4B所示，疊層結構111和圖案化的覆蓋材料層215的在源極區22中並且相鄰於各開口214的部分被移除以形成縫隙結構106，其暴露襯底102。可以從圖案化的覆蓋材料層215的蝕刻來形成沿著x方向延伸的介電質覆蓋層115。介電質覆蓋層115可以在沿著y方向在兩側上圍繞縫隙結構106。在一些實施例中，介電質覆蓋層115的頂表面可以高於沿著z方向的支撐結構220的頂表面。在一些實施例中，沿著z-x平面，介電質覆蓋層115的側壁可以與各自的縫隙開口的側壁共面。圖案702可以用於將縫隙結構106和介電質覆蓋層115圖案化。也就是說，疊層結構111和圖案化的覆蓋材料層215的在源極區22中並且相鄰於切口結構114的部分被移除以形成縫隙結構106，使得開口214沿著x方向與相鄰縫隙開口相接觸。切口結構114和在下面的交錯的犧牲部分和絕緣部分224(例如，在對縫隙結構106的蝕刻之後的初始犧牲層133i和初始絕緣層134i的剩餘部分)可以形成初始支撐結構。犧牲部分和絕緣部分224可以均與在相鄰塊區21中的相同層次的犧牲層和絕緣層124相接觸。在一些實施例中，切口結構114還可以包括在切口結構114上的圖案化的覆蓋材料層215的任何剩餘部分。一個或複數個初始支撐結構可有以將縫隙結構106劃分成複數個縫隙開口，各縫隙開口暴露襯底102和相鄰塊區21的交錯的犧牲層和絕緣層。取決於製造過程，沿著y方向，切口結構114的寬度可以小於、等於或大於縫隙結構106的寬度。可以執行適當的非等向性蝕刻製程(例如，乾蝕刻)以形成縫隙結構106。
返回參考圖9，在形成縫隙結構和初始支撐結構之後，利用導體部分和導體層替代在各初始支撐結構中的犧牲部分和在各塊區中的犧牲層，形成至少一個支撐結構和複數個儲存塊(步驟908)。圖4A和4B示出相應的結構400。
如圖4A和4B所示，利用複數個導體部分223替代在各初始支撐結構中的犧牲部分。利用複數個導體層123替代在各塊區21中的犧牲層(返回參考圖1C)。可以執行等向性蝕刻製程(例如，濕蝕刻)以穿過縫隙結構106移除犧牲部分和犧牲層。可以透過移除犧牲層來在各塊區21中形成複數個橫向凹部，以及可以透過移除犧牲部分來在各初始支撐結構中形成複數個凹進部分。然後可以沉積導體材料以填滿橫向凹部和凹進部分，形成在各塊區中的複數個導體層123和在各初始支撐結構中的複數個導體部分223。因此，可以形成具有複數個交錯的導體部分223和絕緣部分224的部分疊層221。可以形成具有切口結構114和在下面的部分疊層221的支撐結構220。可選地，間隔體層225被形成為圍繞交錯的導體部分223和絕緣部分224，進一步使導體部分223與隨後形成的源極結構隔離。在一些實施例中，當沒有形成間隔體層225時，源極接觸部104的絕緣結構提供在源極接觸部104與導體部分223之間的電絕緣。在一些實施例中，導體材料和間隔體層225均是透過CVD、PVD、ALD和濺射中的至少一者被沉積的。
返回參考圖9，在形成支撐結構和導體層之後，在縫隙結構中形成源極結構(步驟910)。圖5A和5B示出相應的結構500。
如圖5A和5B所示，在縫隙結構106中形成源極結構。源極結構可以包括在縫隙結構106的各縫隙開口中的絕緣結構和在各絕緣結構中的源極接觸部104。各源極接觸部104的頂表面可以低於支撐結構220(或切口結構114)的頂表面。在一些實施例中，源極接觸部104的頂表面可以彼此共面，以及可以位於切口結構114的頂表面與底表面之間。可選地，在形成源極結構之前，將黏著層(未示出)沉積在支撐結構220的頂表面及/或側壁之上。在一些實施例中，絕緣結構包括氧化矽，以及源極接觸部104包括多晶矽。絕緣結構和源極接觸部104可以均透過CVD、PVD、ALD和濺射中的一者或多者被沉積。可以在絕緣結構上執行凹口蝕刻製程以暴露襯底102，使得各自的源極接觸部104可以與襯底102相接觸。可選地，執行凹口蝕刻製程、乾蝕刻及/或濕蝕刻以在沉積黏著層之前移除源極接觸部104的過量材料，例如以確保源極接觸部104的頂表面的預期垂直位置。在一些實施例中，黏著層包括TiN並且是透過CVD、PVD、ALD、電鍍和濺射中的一者或多者被沉積的。在一些實施例中，源極接觸部104的頂表面可以低於支撐結構220(或在這個步驟中的切口結構114)的頂表面。可選地，可以執行凹口蝕刻製程來對源極接觸部104進行回蝕刻，以形成在縫隙結構106中的足夠空間用於形成連接層108。
返回參考圖9，在形成源極結構之後，利用導電材料填充由縫隙結構的其餘部分和介電質覆蓋層形成的空間以形成連接層(步驟912)。圖6A和6B示出相應的結構600。
如圖6A-6C所示，在源極區22中，由縫隙結構106的其餘部分(例如，未填充有源極接觸部104和絕緣結構的縫隙結構的部分)和介電質覆蓋層115形成的空間可以被填充有適當的導電材料，形成連接層108。空間可以具有「溝槽狀」形狀，以及可以包括縫隙結構106的在源極結構上的部分和由介電質覆蓋層115的圍繞物形成的空間。例如，沿著z-x平面，不與各自的源極結構相接觸的介電質覆蓋層115的側壁和縫隙開口的側壁可以沿著z-x平面形成空間的一對側壁。在一些實施例中，介電質覆蓋層115還覆蓋塊區21的至少一部分。在一些實施例中，介電質覆蓋層115覆蓋在塊區21中的所有通道結構110。縫隙結構106的其餘部分的底表面(例如，源極結構和切口結構114的頂表面)可以形成空間的底表面。導電材料可以沉積在至少一對相鄰源極接觸部104和在任一對各自的源極接觸部104之間的支撐結構220上。在一些實施例中，導電材料被沉積以填滿在整個源極區22中的空間，所以連接層108與在源極區22中的所有源極接觸部104和支撐結構220相接觸。連接層108在源極接觸部104之上的部分可以被稱為連接層108的第一部分108-1，以及連接層108在支撐結構220之上的部分可以被稱為連接層108的第二部分108-2。連接層108的第二部分108-2可以沿著x方向與連接層108的相鄰第一部分108-1相接觸。可選地，在形成連接層108之前，將黏著層(未示出)沉積在源極接觸部104的頂表面之上。
在一些實施例中，導電材料包括鎢、鋁、銅、鈷、多晶矽和矽化物中的一者或多者。可以透過CVD、PVD、ALD、濺射及/或電鍍中的一者或多者來沉積導電材料和任何黏著層。在一些實施例中，源極接觸部104包括多晶矽，以及連接層108包括鎢。可選地，執行平坦化製程(例如，CMP及/或凹口蝕刻)以移除在連接層108之上的任何過量材料。在一些實施例中，連接層108的第一部分108-1和第二部分108-2的頂表面可以在x-y平面中是共面的。在一些實施例中，連接層108的頂表面(例如，包括連接層108的第一部分108-1和第二部分108-2的頂表面)可以與各自的介電質覆蓋層115的頂表面共面。在一些實施例中，連接層108的頂表面沿著z方向高於支撐結構220的頂表面。
在一些實施例中，3D記憶體裝置包括記憶體疊層、複數個通道結構和源極結構。記憶體疊層在襯底之上並且包括交錯的複數個導體層和複數個絕緣層。複數個通道結構在記憶體疊層中垂直地延伸。源極結構在記憶體疊層中延伸。源極結構包括複數個源極接觸部，各源極接觸部在各自的絕緣結構中，以及複數個源極接觸部中的兩個相鄰源極接觸部透過連接層互相導電地連接。連接層的一對第一部分在複數個源極接觸部中的兩個相鄰源極接觸部之上，以及連接層的第二部分在複數個源極接觸部中的兩個相鄰源極之間。連接層的該對第一部分的頂表面與連接層的第二部分的頂表面共面。
在一些實施例中，連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，連接層在複數個源極接觸部中的各源極接觸部之上並且與複數個源極接觸部中的各源極接觸部相接觸。
在一些實施例中，3D記憶體裝置進一步包括沿著橫向方向圍繞連接層的覆蓋層，連接層沿著該橫向方向延伸。
在一些實施例中，連接層沿著橫向方向延伸，而在與該橫向方向垂直的另一橫向方向上，連接層的寬度等於或小於源極結構的寬度。
在一些實施例中，源極結構還包括在複數個源極接觸部中的兩個相鄰源極接觸部之間並且被連接層的第二部分覆蓋的支撐結構，支撐結構與相鄰於源極結構的儲存塊相接觸。
在一些實施例中，連接層的該對第一部分和第二部分的頂表面沿著垂直方向高於支撐結構的頂表面。
在一些實施例中，支撐結構包括在交錯的複數個導體部分和複數個絕緣部分之上的切口結構。複數個導體部分中的各導體部分可以與在相鄰於源極結構的儲存塊中的相應的導體層相接觸。複數個絕緣部分中的各絕緣部分可以與在相鄰於源極結構的儲存塊中的相應的絕緣層相接觸。
在一些實施例中，支撐結構包括與交錯的複數個導體部分和絕緣部分相接觸並且圍繞交錯的複數個導體部分和絕緣部分的間隔體層。
在一些實施例中，切口結構包括氧化矽。
在一些實施例中，切口結構的厚度在交錯的兩個導體層和兩個絕緣層與交錯的四個導體層和四個絕緣層之間。在一些實施例中，連接層沿著橫向方向延伸，而在與該橫向方向垂直的另一橫向方向上，切口結構的寬度等於或小於源極結構的寬度。
在一些實施例中，複數個源極接觸部包括鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，3D記憶體裝置還包括黏著層，所述黏著層在複數個源極接觸部中的兩個相鄰源極接觸部的絕緣結構與支撐結構之間並且在複數個源極接觸部中的兩個相鄰源極接觸部與連接層之間。
在一些實施例中，黏著層包括氮化鈦。
在一些實施例中，複數個通道結構均包括與襯底相接觸並且導電地連接到襯底的磊晶部分、與磊晶部分相接觸並且導電地連接到磊晶部分的半導體通道和與半導體通道相接觸並且導電地連接到半導體通道的汲極結構。
在一些實施例中，3D記憶體裝置包括記憶體疊層、複數個通道結構和複數個源極結構。記憶體疊層在襯底之上。記憶體疊層包括交錯的複數個導體層和複數個絕緣層。複數個通道結構在記憶體疊層中垂直地延伸。複數個源極結構在記憶體疊層中沿著橫向方向平行地延伸。複數個源極結構均包括：複數個源極接觸部，各源極接觸部在各自的絕緣結構中；複數個支撐結構，各支撐結構沿著橫向方向與相鄰絕緣結構相接觸；以及導電地連接到複數個源極接觸部中的至少兩個相鄰源極接觸部的連接層。連接層包括在複數個源極接觸部中的至少兩個相鄰源極接觸部之上的至少兩個第一部分以及在複數個源極接觸部中的至少兩個相鄰源極之間的至少一個第二部分。連接層的至少兩個第一部分和至少一個第二部分的頂表面是彼此共面的。
在一些實施例中，連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，連接層在複數個各自的源極接觸部中的各源極接觸部之上並且與複數個各自的源極接觸部中的各源極接觸部相接觸。
在一些實施例中，3D記憶體裝置還包括沿著橫向方向圍繞連接層的覆蓋層，連接層沿著該橫向方向延伸。
在一些實施例中，連接層沿著該橫向方向延伸，而在與該橫向方向垂直的另一橫向方向上，連接層的寬度等於或小於各自的源極結構的寬度。
在一些實施例中，複數個支撐結構均包括在交錯的複數個導體部分和複數個絕緣部分之上的切口結構。複數個導體部分中的各導體部分可以與在相鄰於各自的源極結構的儲存塊中的相應的導體層相接觸。複數個絕緣部分中的各絕緣部分可以與在相鄰於各自的源極結構的儲存塊中的相應的導體層相接觸。
在一些實施例中，連接層的至少兩個第一部分和至少一個第二部分的頂表面沿著垂直方向高於複數個支撐結構的頂表面。
在一些實施例中，切口結構包括氧化矽。
在一些實施例中，切口結構的厚度在交錯的兩個導體層和兩個絕緣層與交錯的四個導體層和四個絕緣層之間。在一些實施例中，在與各自的連接層延伸所沿著的該橫向方向垂直的另一橫向方向上，切口結構的寬度等於或小於各自的源極結構的寬度。
在一些實施例中，複數個源極接觸部包括鈷、鋁、銅、矽化物或多晶矽中的至少一者。
在一些實施例中，3D記憶體裝置還包括黏著層，所述黏著層在複數個源極接觸部中的至少兩個相鄰源極接觸部與連接層之間並且在複數個源極接觸部中的至少兩個相鄰源極接觸部與支撐結構之間。
在一些實施例中，黏著層包括氮化鈦。
在一些實施例中，複數個通道結構均包括與襯底相接觸並且導電地連接到襯底的磊晶部分、與磊晶部分相接觸並且導電地連接到磊晶部分的半導體通道和與半導體通道相接觸並且導電地連接到半導體通道的汲極結構。
在一些實施例中，用於形成3D記憶體裝置的方法包括以下步驟。在疊層結構中首先形成切口結構。疊層結構包括交錯的複數個初始犧牲層和複數個初始絕緣層。在疊層結構之上形成圖案化的覆蓋材料層。圖案化的覆蓋材料層包括在切口結構之上的開口。疊層結構和圖案化的覆蓋材料層中的相鄰於開口的部分被移除以形成縫隙結構和初始支撐結構。初始支撐結構將縫隙結構劃分成複數個縫隙開口。穿過多個縫隙開口形成複數個導體部分以形成支撐結構。在複數個縫隙開口中的各縫隙開口中形成源極接觸部。在複數個縫隙開口中的各縫隙開口中的源極接觸部之上和在支撐結構之上形成連接層。
在一些實施例中，形成切口結構包括使疊層結構圖案化以形成在源極區中的切割開口以及沉積介電質材料以填滿切割開口。
在一些實施例中，形成圖案化的覆蓋材料層包括沉積覆蓋材料層以覆蓋源極區，以及移除覆蓋材料層的一部分以形成在切口結構之上的開口。
在一些實施例中，移除疊層結構和圖案化的覆蓋材料層中的相鄰於開口的部分包括移除疊層結構和圖案化的覆蓋材料層中在源極區中並且相鄰於切口結構和開口的部分，使得開口與相鄰縫隙開口相接觸，複數個縫隙開口中的各縫隙開口暴露襯底，切口結構和交錯的複數個犧牲部分和複數個絕緣部分形成初始支撐結構，以及覆蓋層是沿著橫向方向圍繞縫隙結構來形成的，縫隙結構在橫向方向上延伸。
在一些實施例中，形成複數個導體部分包括穿過多個縫隙開口移除在初始支撐結構中的複數個犧牲部分以形成複數個凹進部分。在一些實施例中，形成複數個導體部分還包括沉積導體材料以填滿複數個凹進部分以形成複數個導體部分，使初始支撐結構形成支撐結構。
在一些實施例中，該方法還包括以形成複數個導體部分的相同步驟來形成在疊層結構的複數個塊部分中的複數個導體層，使得複數個塊部分與初始支撐結構相接觸。可以穿過經由複數個縫隙開口移除在複數個塊區中的複數個犧牲層以形成複數個橫向凹部並且沉積導體材料以填滿複數個橫向凹部以形成複數個導體層，來形成複數個導體層。
在一些實施例中，形成源極接觸部包括將鈷、鋁、銅、矽化物或多晶矽中的至少一者沉積到各自的縫隙開口中，使得源極接觸部的頂表面沿著垂直方向低於支撐結構的頂表面。
在一些實施例中，形成連接層包括沉積鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者以填滿由縫隙結構中未填充有源極結構和覆蓋層的一部分所形成的空間。
在一些實施例中，該方法還包括在複數個縫隙開口中的各縫隙開口之間沉積黏著層以及在形成源極接觸部之前在縫隙開口中形成絕緣結構。
對特定實施例的前述描述將如此揭露本領域技術人員可以透過應用在本領域的技能範圍內的知識針對各種應用(諸如特定的實施例)來輕易地進行修改及/或符合的本公開內容的一般性，而沒有過度的實驗、不背離本公開內容的一般概念。因此，基於本文給出的教導和指導，這樣的改造和修改意圖是在所公開的實施例的等效形式的含義和範圍內。應當理解的是，在本文中的語詞或術語是出於描述而非限制的目的，使得本說明書的術語或語詞是要由熟練的技術人員根據本教導和指導來解釋的。
上文已經借助於說明特定功能及其關係的實現方式的功能方塊描述了本公開內容的實施例。在本文中為了方便描述，這些功能方塊的邊界已經被任意限定。只要特定功能及其關係被適當地執行，可以限定另外的邊界。
概述和摘要章節可以闡述如發明人所設想的本公開內容的一個或複數個但不是全部示例性實施例，以及因此並不旨在以任何方式限制本公開內容和所附請求項。
本公開內容的廣度和範圍不應當由上述示例性實施例中的任一者來限制，而是應當是僅根據以下請求項及其等效物來限定的。
100、800:3D記憶體裝置 102:襯底 104:源極接觸部 106:縫隙結構 108:連接層 108-1:第一部分 108-2:第二部分 110:通道結構 111:疊層結構 133i:初始犧牲層 134i:初始絕緣層 114:切口結構 115:介電質覆蓋層 123:導體層 124:絕緣層 21:塊區 22:源極區 200、300、400、500、600:結構 214:開口 215:圖案化的覆蓋材料層 220:支撐結構 221:部分疊層 223:導體部分 224:絕緣部分 225:間隔體層 700:圖案集 702、704、706、708:圖案 750:單元 802:襯底 804:通道結構 811:儲存塊 806-1、806-2:GLS 900:流程圖 902、904、906、908、910、912:步驟 D:直徑 D1、D2、D3:長度 l1:長度 t:厚度 t1:深度 W1、W2、W3、d1、d2:寬度 x、y、z:方向
被合併在本文中並形成說明書的一部分的附圖示出本公開內容的實施例，以及連同說明書一起進一步用來解釋本公開內容的原理並使相關領域中的技術人員能夠製造並使用本公開內容。 圖1A示出根據本公開內容的一些實施例的具有減小的電阻的源極結構的示例性3D記憶體裝置的平面圖。 圖1B示出根據本公開內容的一些實施例的在圖1A中沿著C-D方向示出的3D記憶體裝置的橫截面視圖。 圖1C示出根據本公開內容的一些實施例的在圖1A中沿著A-B方向示出的3D記憶體裝置的橫截面視圖。 圖2A示出根據本公開內容的一些實施例的在製造過程的一個階段的示例性3D記憶體裝置的平面圖。 圖2B示出根據本公開內容的一些實施例的在圖2A中沿著C-D方向示出的3D記憶體裝置的橫截面視圖。 圖3A示出根據本公開內容的一些實施例的在製造過程的另一階段的示例性3D記憶體裝置的平面圖。 圖3B示出根據本公開內容的一些實施例的在圖3A中沿著C-D方向示出的3D記憶體裝置的橫截面視圖。 圖3C示出根據本公開的一些實施例的在圖3A中沿著A-B方向示出的3D記憶體裝置的橫截面視圖。 圖4A示出根據本公開內容的一些實施例的在製造過程的另一階段的示例性3D記憶體裝置的平面圖。 圖4B示出根據本公開內容的一些實施例的在圖4A中沿著C-D方向示出的3D記憶體裝置的橫截面視圖。 圖5A示出根據本公開內容的一些實施例的在製造過程的另一階段的示例性3D記憶體裝置的平面圖。 圖5B示出根據本公開內容的一些實施例的在圖5A中沿著C-D方向示出的3D記憶體裝置的橫截面視圖。 圖6A示出根據本公開內容的一些實施例的在製造過程的另一階段的示例性3D記憶體裝置的平面圖。 圖6B示出根據本公開內容的一些實施例的在圖6A中沿著C-D方向示出的3D記憶體裝置的橫截面視圖。 圖6C示出根據本公開的一些實施例的在圖6A中沿著A-B方向示出的3D記憶體裝置的橫截面視圖。 圖7A示出根據本公開內容的一些實施例的用於在用於形成3D記憶體裝置的製造過程中形成各種結構的示例性圖案集的平面圖。 圖7B示出根據本公開內容的一些實施例的在圖7A中示出的圖案集的一部分的放大視圖。 圖8示出具有變形的閘極線縫隙(GLS)的現有3D記憶體裝置的橫截面視圖。 圖9示出根據本公開內容的一些實施例的用於形成具有減小的電阻的源極結構的3D記憶體裝置的示例性製造過程的流程圖。 將參考附圖描述本公開內容的實施例。
100:3D記憶體裝置
108-1:第一部分
108-2:第二部分
110:通道結構
115:介電質覆蓋層
21:塊區
22:源極區
x、y、z:方向

Claims (20)

  1. 一種三維(3D)記憶體裝置，包括： 在襯底之上的記憶體疊層，所述記憶體疊層包括交錯的複數個導體層和複數個絕緣層； 複數個通道結構，所述通道結構在所述記憶體疊層中垂直地延伸；以及 源極結構，所述源極結構在所述記憶體疊層中延伸，其中， 所述源極結構包括複數個源極接觸部，所述複數個源極接觸部中的各源極接觸部在各自的絕緣結構中，以及 所述複數個源極接觸部中的兩個相鄰源極接觸部透過連接層互相導電地連接，所述連接層的一對第一部分在所述複數個源極接觸部中的所述兩個相鄰源極接觸部之上，以及所述連接層的第二部分在所述複數個源極接觸部中的所述兩個相鄰源極之間，以及所述連接層的所述一對第一部分的頂表面與所述連接層的所述第二部分的頂表面共面。
  2. 根據請求項1所述的3D記憶體裝置，其中，所述連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
  3. 根據請求項1或2所述的3D記憶體裝置，其中，所述連接層在所述複數個源極接觸部中的所述各源極接觸部之上並且與所述複數個源極接觸部中的所述各源極接觸部相接觸。
  4. 根據請求項3所述的3D記憶體裝置，還包括沿著橫向方向圍繞所述連接層的覆蓋層，其中所述連接層沿著所述橫向方向延伸。
  5. 根據請求項4所述的3D記憶體裝置，其中，所述連接層沿著所述橫向方向延伸，而在與所述橫向方向垂直的另一橫向方向上，所述連接層的寬度等於或小於所述源極結構的寬度。
  6. 根據請求項1所述的3D記憶體裝置，其中，所述源極結構還包括在所述複數個源極接觸部中的所述兩個相鄰源極接觸部之間並且被所述連接層的所述第二部分覆蓋的支撐結構，所述支撐結構與相鄰於所述源極結構的儲存塊相接觸。
  7. 根據請求項6所述的3D記憶體裝置，其中，所述連接層的所述一對第一部分和所述第二部分的頂表面沿著垂直方向高於所述支撐結構的頂表面。
  8. 根據請求項7所述的3D記憶體裝置，其中，所述支撐結構包括在交錯的複數個導體部分和複數個絕緣部分之上的切口結構，所述複數個導體部分中的各導體部分與在相鄰於所述源極結構的所述儲存塊中的相應的導體層相接觸，以及所述複數個絕緣部分中的各絕緣部分與在相鄰於所述源極結構的所述儲存塊中的相應的絕緣層相接觸。
  9. 根據請求項8所述的3D記憶體裝置，其中，所述切口結構包括氧化矽。
  10. 一種三維(3D)記憶體裝置，包括： 在襯底之上的記憶體疊層，所述記憶體疊層包括交錯的複數個導體層和複數個絕緣層； 複數個通道結構，所述複數個通道結構在所述記憶體疊層中垂直地延伸；以及 複數個源極結構，所述複數個源極結構在所述記憶體疊層中沿著橫向方向平行地延伸，其中，所述複數個源極結構均包括： 複數個源極接觸部，所述複數個源極接觸部中的各源極接觸部在各自的絕緣結構中， 複數個支撐結構，所述複數個支撐結構中的各支撐結構沿著所述橫向方向與相鄰絕緣結構相接觸，以及 連接層，所述連接層導電地連接到所述複數個源極接觸部中的至少兩個相鄰源極接觸部，所述連接層包括在所述複數個源極接觸部中的所述至少兩個相鄰源極接觸部之上的至少兩個第一部分以及在所述複數個源極接觸部中的所述至少兩個相鄰源極之間的至少一個第二部分，所述連接層的所述至少兩個第一部分和所述至少一個第二部分的頂表面是彼此共面的。
  11. 根據請求項10所述的3D記憶體裝置，其中，所述連接層包括鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者。
  12. 根據請求項10所述的3D記憶體裝置，其中，所述連接層在所述複數個源極接觸部中的所述各源極接觸部之上並且與所述複數個源極接觸部中的所述各源極接觸部相接觸。
  13. 根據請求項12所述的3D記憶體裝置，其中，所述連接層沿著所述橫向方向延伸，而在與所述橫向方向垂直的另一橫向方向上，所述連接層的寬度等於或小於所述複數個源極結構中各自的源極結構的寬度。
  14. 根據請求項10所述的3D記憶體裝置，其中，所述複數個支撐結構均包括在交錯的複數個導體部分和複數個絕緣部分之上的切口結構，所述複數個導體部分中的各導體部分與在相鄰於所述複數個源極結構中各自的源極結構的儲存塊中的相應的導體層相接觸，所述複數個絕緣部分中的各絕緣部分與在相鄰於所述複數個源極結構中各自的源極結構的所述儲存塊中的相應的絕緣層相接觸。
  15. 根據請求項14所述的3D記憶體裝置，其中，所述連接層的所述至少兩個第一部分和所述至少一個第二部分的頂表面沿著垂直方向高於所述複數個支撐結構的頂表面。
  16. 一種用於形成三維(3D)記憶體裝置的方法，包括： 在疊層結構中形成切口結構，所述疊層結構包括交錯的複數個初始犧牲層和複數個初始絕緣層； 在所述疊層結構之上形成圖案化的覆蓋材料層，所述圖案化的覆蓋材料層包括在所述切口結構之上的開口； 移除所述疊層結構和所述圖案化的覆蓋材料層中的相鄰於所述開口的部分以形成縫隙結構和初始支撐結構，所述初始支撐結構將所述縫隙結構劃分成複數個縫隙開口； 穿過所述複數個縫隙開口形成複數個導體部分以形成支撐結構； 在所述複數個縫隙開口中的各縫隙開口中形成源極接觸部；以及 在所述複數個縫隙開口中的所述各縫隙開口中的所述源極接觸部之上和在所述支撐結構之上形成連接層。
  17. 根據請求項16所述的方法，其中，形成所述圖案化的覆蓋材料層包括： 沉積覆蓋材料層以覆蓋所述源極區；以及 移除所述覆蓋材料層的一部分以形成在所述切口結構之上的所述開口。
  18. 根據請求項17所述的方法，其中，移除所述疊層結構和所述圖案化的覆蓋材料層中的相鄰於所述開口的部分包括移除所述疊層結構和所述圖案化的覆蓋材料層中在所述源極區中並且相鄰於所述切口結構和所述開口的部分，使得： 所述開口與相鄰的所述縫隙開口相接觸； 所述複數個縫隙開口中的各縫隙開口暴露所述襯底； 所述切口結構和交錯的複數個犧牲部分和複數個絕緣部分形成所述初始支撐結構；以及 覆蓋層是沿著橫向方向圍繞所述縫隙結構來形成的，其中所述縫隙結構在所述橫向方向上延伸。
  19. 根據請求項16所述的方法，其中，形成所述複數個導體部分包括： 穿過所述複數個縫隙開口移除在所述初始支撐結構中的所述複數個犧牲部分以形成複數個凹進部分；以及 沉積導體材料以填滿所述複數個凹進部分以形成所述複數個導體層，使所述初始支撐結構形成支撐結構。
  20. 根據請求項19所述的方法，其中，形成所述源極接觸部包括將鈷、鋁、銅、矽化物或多晶矽中的至少一者沉積到各自的縫隙開口內，使得所述源極接觸部的頂表面沿著所述垂直方向低於所述支撐結構的頂表面；以及 形成所述連接層包括沉積鎢、鈷、鋁、銅、矽化物或多晶矽中的至少一者以填滿由所述縫隙結構中未填充有所述源極結構和所述覆蓋層的一部分所形成的空間。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110622309A (zh) * 2019-08-13 2019-12-27 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
CN110770904B (zh) * 2019-08-30 2021-08-13 长江存储科技有限责任公司 具有由粘合层连接的源极触点的三维存储器件及其形成方法
CN111192879B (zh) * 2020-01-02 2022-09-27 长江存储科技有限责任公司 一种nand存储器及其制备方法
CN111448660B (zh) 2020-03-02 2021-03-23 长江存储科技有限责任公司 具有源极结构的三维存储器件及其形成方法
CN111341786B (zh) * 2020-03-11 2023-07-28 长江存储科技有限责任公司 三维存储器及其制造方法
JP2021145053A (ja) * 2020-03-12 2021-09-24 キオクシア株式会社 半導体記憶装置
CN111403400B (zh) * 2020-03-31 2023-05-26 长江存储科技有限责任公司 存储器的阵列共源极及其形成方法
CN111668228B (zh) * 2020-06-03 2021-05-18 长江存储科技有限责任公司 3d nand存储器及其形成方法
US11723196B2 (en) * 2020-10-05 2023-08-08 Micron Technology, Inc. Microelectronic devices with support pillars spaced along a slit region between pillar array blocks, and related systems
CN112289799A (zh) * 2020-10-29 2021-01-29 长江存储科技有限责任公司 三维存储器及其制造方法
CN112530966B (zh) * 2020-12-04 2021-07-16 长江存储科技有限责任公司 三维存储器及其制造方法
JP2022134659A (ja) * 2021-03-03 2022-09-15 キオクシア株式会社 半導体記憶装置

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101113765B1 (ko) 2010-12-31 2012-02-27 주식회사 하이닉스반도체 비휘발성 메모리 장치 및 그 제조 방법
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
KR20130070150A (ko) 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 소자, 메모리 시스템 및 그 제조 방법
WO2014089795A1 (zh) 2012-12-13 2014-06-19 中国科学院微电子研究所 一种垂直沟道型三维半导体存储器件及其制备方法
KR101997269B1 (ko) * 2013-06-24 2019-07-05 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR20150116995A (ko) * 2014-04-09 2015-10-19 삼성전자주식회사 수직형 메모리 장치
US9455263B2 (en) * 2014-06-27 2016-09-27 Sandisk Technologies Llc Three dimensional NAND device with channel contacting conductive source line and method of making thereof
US9425205B2 (en) * 2014-09-12 2016-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
US9419135B2 (en) 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
US9570455B2 (en) 2014-11-25 2017-02-14 Sandisk Technologies Llc Metal word lines for three dimensional memory devices
TWI595601B (zh) 2015-01-28 2017-08-11 旺宏電子股份有限公司 記憶體元件及其製作方法
US9443868B1 (en) 2015-03-19 2016-09-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US10074661B2 (en) 2015-05-08 2018-09-11 Sandisk Technologies Llc Three-dimensional junction memory device and method reading thereof using hole current detection
KR20160138765A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 슬리밍 구조물을 포함하는 반도체 메모리 장치
US9679906B2 (en) * 2015-08-11 2017-06-13 Sandisk Technologies Llc Three-dimensional memory devices containing memory block bridges
US20170104000A1 (en) 2015-10-13 2017-04-13 Joo-Hee PARK Vertical memory devices
US9478495B1 (en) 2015-10-26 2016-10-25 Sandisk Technologies Llc Three dimensional memory device containing aluminum source contact via structure and method of making thereof
US9917100B2 (en) 2015-11-20 2018-03-13 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
US9831266B2 (en) 2015-11-20 2017-11-28 Sandisk Technologies Llc Three-dimensional NAND device containing support pedestal structures for a buried source line and method of making the same
KR102581032B1 (ko) * 2015-12-08 2023-09-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20170194345A1 (en) 2015-12-30 2017-07-06 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
KR102475454B1 (ko) * 2016-01-08 2022-12-08 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9859363B2 (en) 2016-02-16 2018-01-02 Sandisk Technologies Llc Self-aligned isolation dielectric structures for a three-dimensional memory device
CN107958909B (zh) 2016-10-17 2020-09-22 中芯国际集成电路制造(北京)有限公司 闪存器件及其制造方法
US10020363B2 (en) * 2016-11-03 2018-07-10 Sandisk Technologies Llc Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
KR102630954B1 (ko) 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN109935593B (zh) 2017-03-08 2021-09-28 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
CN107968091A (zh) 2017-11-16 2018-04-27 长江存储科技有限责任公司 一种共源极钨墙与钨栅极之间高质量间隙层的3d nand制备方法
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
US10147732B1 (en) 2017-11-30 2018-12-04 Yangtze Memory Technologies Co., Ltd. Source structure of three-dimensional memory device and method for forming the same
CN109003983B (zh) * 2018-07-19 2020-11-13 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109690775B (zh) 2018-12-07 2019-10-01 长江存储科技有限责任公司 三维存储器件及其制造方法
CN109742083B (zh) 2019-01-02 2021-08-31 长江存储科技有限责任公司 三维存储器及其制造方法
CN109844949B (zh) 2019-01-18 2020-09-25 长江存储科技有限责任公司 三维存储器件的源极接触结构及该存储器件的制造方法
CN111430366B (zh) 2019-02-26 2021-02-09 长江存储科技有限责任公司 三维存储器件及其形成方法
CN110211965B (zh) * 2019-06-17 2020-06-23 长江存储科技有限责任公司 3d nand存储器及其形成方法
CN110112134B (zh) 2019-06-17 2020-05-19 长江存储科技有限责任公司 3d nand存储器及其形成方法
US11043455B2 (en) 2019-07-23 2021-06-22 Sandisk Technologies Llc Three-dimensional memory device including self-aligned dielectric isolation regions for connection via structures and method of making the same
JP7394878B2 (ja) * 2019-08-13 2023-12-08 長江存儲科技有限責任公司 ソース構造を伴う三次元メモリデバイス、およびその三次元メモリデバイスを形成するための方法
CN110622309A (zh) * 2019-08-13 2019-12-27 长江存储科技有限责任公司 具有源极结构的三维存储设备和用于形成其的方法
EP3921868B1 (en) * 2019-08-13 2024-01-31 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source structure and methods for forming the same
WO2021035739A1 (en) * 2019-08-30 2021-03-04 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with source contacts connected by adhesion layer and forming methods thereof

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