CN110211965B - 3d nand存储器及其形成方法 - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 61
- 238000000034 method Methods 0.000 title claims abstract description 59
- 125000006850 spacer group Chemical group 0.000 claims abstract description 131
- 239000000463 material Substances 0.000 claims abstract description 127
- 238000005530 etching Methods 0.000 claims abstract description 125
- 238000002955 isolation Methods 0.000 claims description 64
- 239000004065 semiconductor Substances 0.000 claims description 35
- 238000003860 storage Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 28
- 230000000903 blocking effect Effects 0.000 claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 230000005641 tunneling Effects 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 5
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 298
- 229910052581 Si3N4 Inorganic materials 0.000 description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 238000005520 cutting process Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 238000001039 wet etching Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005034 decoration Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910015801 BaSrTiO Inorganic materials 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910002370 SrTiO3 Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052593 corundum Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000002355 dual-layer Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- -1 phosphorous ions Chemical class 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910001845 yogo sapphire Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
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Abstract
一种3D NAND存储器及其形成方法，所述3D NAND存储器的形成方法通过形成具有栅极隔槽刻蚀窗口的桥接材料层，在形成栅极隔槽的过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，由于若干桥接结构是横跨在栅极隔槽上方，所述桥接结构会支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种降低3D NAND存储器及其方法。
背景技术
NAND闪存是一种功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的NAND闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3D结构的3D NAND存储器。
现有3D NAND存储器的形成过程一般包括：在衬底上形成隔离层和牺牲层交替层叠的堆叠结构；刻蚀所述堆叠结构，在堆叠结构中形成沟道孔，在形成沟道孔后，刻蚀沟道孔底部的衬底，在衬底中形成凹槽；在沟道孔底部的凹槽中，通过选择性外延生长(Selective Epitaxial Growth)形成外延硅层，通常该外延硅层也称作SEG；在所述沟道孔中形成电荷存储层和沟道层，所述沟道层与外延硅层连接；去除牺牲层，在去除牺牲层的位置形成控制栅或字线。
现有的存储器一般包括若干存储块(Block)，存储块与存储块之间一般通过沿垂直方向贯穿堆叠结构的栅极隔槽(Gate Line Slit，GLS)隔开，但是现有3D NAND存储器制作过程中，栅极隔槽的特征尺寸容易波动，影响存储器的性能。
发明内容
本发明所要解决的技术问题是在怎样保持3D NAND存储器制作过程中栅极隔槽的特征尺寸的稳定性。
本发明提供了一种3D NAND存储器的形成方法，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构；
在所述堆叠结构上形成桥接材料层，所述桥接材料层中形成有若干栅极隔槽刻蚀窗口，每个栅极隔槽刻蚀窗口包括位于桥接材料层中沿直线排布的若干第一开口，以及位于相邻第一开口之间的桥接结构；
以所述桥接材料层为掩膜，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分堆叠结构，在所述堆叠结构中形成与若干栅极隔槽刻蚀窗口对应的若干栅极隔槽，所述栅极隔槽暴露出所述半导体衬底的部分表面。
可选的，所述桥接材料层的位于所述堆叠结构的表面。
可选的，所述桥接材料层与堆叠结构之间形成有介质层。
可选的，在以所述桥接材料层为掩膜，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分堆叠结构之前，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分介质层。
可选的，所述栅极隔槽刻蚀窗口的形成过程包括：在所述桥接材料层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述桥接材料层，在所述桥接材料层中形成沿直线排布的若干第一开口，相邻第一开口之间的桥接材料层作为桥接结构。
可选的，所述以所述桥接材料层为掩膜，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分堆叠结构，在所述堆叠结构中形成与栅极隔槽刻蚀窗口对应的栅极隔槽的过程包括：进行第一刻蚀，沿第一开口刻蚀去除第一开口底部对应的那一部分堆叠结构，在所述堆叠结构中形成暴露出所述半导体衬底部分表面的第一凹槽，桥接结构底部对应的那一部分堆叠结构被保留；进行第二刻蚀，去除桥接结构底部被保留的堆叠结构中牺牲层；进行第三刻蚀，去除桥接结构底部被保留的堆叠结构中隔离层，在桥接结构底部被暴露的堆叠结构被去除后，形成第二凹槽，所述第二凹槽与两边的第一凹槽连通，若干第一凹槽和将第一凹槽连通的第二凹槽构成栅极隔槽。
可选的，所述堆叠结构中形成有沟道通孔，所述沟道通孔中形成有存储结构。
可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
可选的，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
可选的，在形成栅极隔槽后，去除栅极隔槽周围堆叠结构中牺牲层。
可选的，在所述栅极隔槽周围的堆叠结构中去除牺牲层的位置对应形成控制栅；在所述栅极隔槽中形成阵列共源极。
可选的，所述堆叠结构中还形成有伪通孔；所述伪通孔中形成有伪通孔结构。
本发明还提供了一种3D NAND存储器，包括：
半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构；
位于所述堆叠结构上的桥接材料层，所述桥接材料层中形成有若干栅极隔槽刻蚀窗口，每个栅极隔槽刻蚀窗口包括位于桥接材料层中沿直线排布的若干第一开口，以及位于相邻第一开口之间的桥接结构；
位于所述堆叠结构中的若干栅极隔槽，每个栅极隔槽均位于对应栅极隔槽刻蚀窗口中的若干第一开口和相应的桥接结构下方，所述桥接结构横跨在栅极隔槽上方，所述若干第一开口与栅极隔槽连通。
可选的，所述桥接材料层的材料与牺牲层和隔离层的材料均不相同。
可选的，所述桥接材料层的材料为多晶硅、硅锗或碳化硅。
可选的，所述堆叠结构中具有沟道通孔，所述沟道通孔中具有存储结构。
可选的，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
可选的，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
可选的，所述堆叠结构中还具有伪通孔；所述伪通孔中具有伪通孔结构。
与现有技术相比，本发明技术方案具有以下优点：
本发明的3D NAND存储器的形成方法，在所述堆叠结构上形成桥接材料层，所述桥接材料层中形成有若干栅极隔槽刻蚀窗口，每个栅极隔槽刻蚀窗口包括位于桥接材料层中沿直线排布的若干第一开口，以及位于相邻第一开口之间的桥接结构后；以所述桥接材料层为掩膜，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分堆叠结构，在所述堆叠结构中形成与若干栅极隔槽刻蚀窗口对应的若干栅极隔槽，所述栅极隔槽暴露出所述半导体衬底的部分表面。通过形成具有栅极隔槽刻蚀窗口的桥接材料层，在形成栅极隔槽的过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，由于若干桥接结构是横跨在栅极隔槽上方，所述桥接结构会支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。
进一步，所述桥接材料层的材料与牺牲层和隔离层的材料均不相同，后续在形成栅极隔槽时以及去除牺牲层时，使得桥接材料层被刻蚀去除的量很少或者忽略不计，以使得后续所述桥接材料层中形成的栅极隔槽刻蚀窗口中的桥接结构的保持较高的完整性，以提高桥接结构对栅极隔槽侧壁的支撑能力。
进一步，所述以所述桥接材料层为掩膜，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分堆叠结构，在所述堆叠结构中形成与栅极隔槽刻蚀窗口对应的栅极隔槽的过程包括：进行第一刻蚀，沿第一开口刻蚀去除第一开口底部对应的那一部分堆叠结构，在所述堆叠结构中形成暴露出所述半导体衬底部分表面的第一凹槽，桥接结构底部对应的那一部分堆叠结构被保留；进行第二刻蚀，去除桥接结构底部被保留的堆叠结构中牺牲层；进行第三刻蚀，去除桥接结构底部被保留的堆叠结构中隔离层，在桥接结构底部被暴露的堆叠结构被去除后，形成第二凹槽，所述第二凹槽与两边的第一凹槽连通，若干第一凹槽和将第一凹槽连通的第二凹槽构成栅极隔槽。先进行第一刻蚀一方面是为了形成第一凹槽，另一方面是为了方便后续进行第二刻蚀和第三刻蚀以去除桥接材料结构底部被暴露的那一部分堆叠结构，使得第一凹槽连通，形成栅极隔槽。
本发明的3D NAND存储器，包括：位于所述堆叠结构上的桥接材料层，所述桥接材料层中形成有若干栅极隔槽刻蚀窗口，每个栅极隔槽刻蚀窗口包括位于桥接材料层中沿直线排布的若干第一开口，以及位于相邻第一开口之间的桥接结构；位于所述堆叠结构中的若干栅极隔槽，每个栅极隔槽均位于对应栅极隔槽刻蚀窗口中的若干第一开口和相应的桥接结构下方，所述桥接结构横跨在栅极隔槽上方，所述若干第一开口与栅极隔槽连通。所述栅极隔槽刻蚀窗口中的桥接结构在形成栅极隔槽的过程中以及后续形成栅极隔槽之后在去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，会支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。
附图说明
图1-图22为本发明实施例3D NAND形成过程的结构示意图。
具体实施方式
如背景技术所言，现有3D NAND存储器制作过程中，栅极隔槽的特征尺寸容易波动，影响存储器的性能。
研究发现，现有的栅极隔槽的侧壁容易倾斜，使得测量获得的栅极隔槽的特征尺寸容易产生波动。
进一步研究发现，由于形成的栅极隔槽的高宽比很大，且在形成栅极隔槽后，还会去除堆叠结构中的牺牲层，因而使得堆叠结构的强度不足，进而使得栅极隔槽的侧壁容易变形或倾斜。并且，由于3D NAND存储器制作过程中很多制作工艺都是在高温下进行，高温环境使得隔离层会产生变形，从而使得栅极隔槽的侧壁也跟着变形或倾斜。此外，后续在栅极隔槽中形成阵列共源极时，由于阵列共源极的材料会产生不同程度的应力，也会使得栅极隔槽的侧壁容易变形或倾斜。
为此，本发明提供了一种3D NAND存储器及其形成方法，所述3D NAND存储器的形成方法通过形成具有栅极隔槽刻蚀窗口的桥接材料层，在形成栅极隔槽的过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，由于若干桥接结构是横跨在栅极隔槽上方，所述桥接结构会支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
图1-图22为本发明实施例3D NAND形成过程的结构示意图。
参考图1和图2，图2为图1沿切割线AB方向的剖面结构示意图，提供半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的堆叠结构111。
所述半导体衬底100的材料可以为单晶硅(Si)、单晶锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)；也可以是绝缘体上硅(SOI)，绝缘体上锗(GOI)；或者还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。本实施例中，所述半导体衬底100的材料为单晶硅(Si)。
所述堆叠结构111包括若干交替层叠的牺牲层103和隔离层104，所述牺牲层103后续去除以形成空腔，然后在在去除牺牲层103的位置形成控制栅或字线。所述隔离层104用于不同层的控制栅之间，以及控制栅与其他器件(导电接触部、沟道孔等)之间的电学隔离。
所述牺牲层103和隔离层104交替层叠是指：在形成一层牺牲层103后，在该牺牲层103的表面形成一层隔离层104，然后依次循环进行形成牺牲层103和位于牺牲层103上的隔离层104的步骤。本实施例中，所述堆叠结构111的最底层为一层牺牲层103，最顶层为一层隔离层104。
所述堆叠结构111的层数(堆叠结构111中的牺牲层103和隔离层104的双层堆叠结构的层数)，根据垂直方向所需形成的存储单元的个数来确定，所述堆叠结构111的层数可以为8层、32层、64层等，堆叠结构111的层数越多，越能提高集成度。
所述牺牲层103与隔离层104的材料不相同，后续去除牺牲层103时，使牺牲层103相对于隔离层104具有高的刻蚀选择比，因而在去除牺牲层103时，对隔离层104的刻蚀量较小或者忽略不计，保证隔离层104的完整性。
所述隔离层104的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅中的一种，所述牺牲层103的材料可以为氧化硅、氮化硅、氮氧化硅、氮碳化硅、无定型硅、无定形碳、多晶硅中的一种。本实施例中，所述隔离层104的材料为氧化硅，牺牲层103的材料为氮化硅，所述隔离层104和牺牲层103采用化学气相沉积工艺形成。
所述堆叠结构111中形成有若干沟道通孔，每个沟道通孔中均形成有存储结构。通过刻蚀所述堆叠结构111形成沟道通孔，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层109和位于电荷存储层109侧壁表面的沟道层108。
在一实施例中，所述电荷存储层109包括位于沟道孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层；所述沟道层108填充满剩余的沟道孔。所述隧穿层可以包括氧化硅、氮氧化硅或其任何组合。所述储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。所述阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合，所述沟道层108材料为掺杂N型杂质离子(比如磷离子)的多晶硅。在一个具体的实施例中，所述电荷存储层109可以为氧化硅/氮氧化硅(或氮化硅)/氧化硅(ONO)的复合层。
在一实施例中，所述堆叠结构111与半导体衬底100之间还形成有缓冲氧化层101和位于缓冲氧化层101上的一层氮化硅层112和位于所述氮化硅层112上的一层氧化硅层113(所述氧化硅层113、氮化硅层112和缓冲氧化层101也可以作为堆叠结构111的一部分，堆叠结构中形成的沟道通孔也贯穿氧化硅层113、氮化硅层112和缓冲氧化层101层)。在堆叠结构111中形成沟道通孔后，继续刻蚀沟道通孔的部分半导体衬底100，在半导体衬底100中形成凹槽；在凹槽以及部分沟道通孔中通过选择性外延工艺形成半导体外延层107，所述半导体外延层107的表面低于氧化硅层113的表面高于半导体衬底100的表面(后续在去除堆叠结构中的牺牲层103时，可以同时去除所述氮化硅层112，在去除氮化硅层112的位置形成底部选择栅)；在所述半导体外延层107上的沟道通孔中形成存储结构。所述半导体外延层107的材料为硅、锗或硅锗，本实施例中，所述半导体外延层107的材料为硅。
所述堆叠结构111上还形成有一层氮化硅层114(所述氮化硅层114可以作为堆叠结构的一部分，在堆叠结构中形成沟道通孔时，所述沟道通孔也贯穿所述氮化硅层114，后续在去除堆叠结构111中的牺牲层103时，可以同时去除所述氮化硅层114，在去除氮化硅层114的位置形成顶层选择栅(TSG))和位于氮化硅层114上的介质层115，在沟道通孔中形成存储结构后，可以回刻蚀去除部分厚度的存储结构，然后在所述介质层115、中通过沉积工艺形成半导体层110，半导体层110的顶部表面低于介质层115的表面或者与介质层115的表面齐平，半导体层110的顶部表面高于氮化硅层114的顶部表面，所述半导体层110用于连接存储结构和位线(bit line)。
在一实施例中，所述堆叠结构111中还可以形成若干为沟道通孔，每个伪沟道通孔中均形成伪沟道结构(图中未示出)，所述伪沟道结构在后续去除堆叠结构111中的牺牲层时，用于支撑堆叠结构，保证堆叠结构的稳定性。
继续参考图1和图2，在所述堆叠结构111上形成桥接材料层116。
所述桥接材料层116后续用于形成栅极隔槽刻蚀窗口。
本实施例中，所述桥接材料层116形成在介质层115的表面，即所述桥接材料层116与堆叠结构之间111形成有介质层115。在其他实施例中，所述桥接材料层可以直接形成在所述堆叠结构的表面，以简化工艺步骤，具体的可以直接将形成的介质层115作为桥接材料层。
在一实施例中，所述桥接材料层116的材料与牺牲层103和隔离层104的材料均不相同，后续在形成栅极隔槽时以及去除牺牲层103时，使得桥接材料层被刻蚀去除的量很少或者忽略不计，以使得后续所述桥接材料层116中形成的栅极隔槽刻蚀窗口中的桥接结构204(参考图3)的保持较高的完整性，以提高桥接结构对栅极隔槽侧壁的支撑能力。所述桥接材料层116的材料为可以为多晶硅、硅锗或碳化硅。本实施例中，所述桥接材料层116的材料为多晶硅，形成工艺为化学气相沉积。在其他实施例中，所述桥接材料层的材料可以与隔离层相同。
所述桥接材料层116可以为单层或者多层堆叠结构。所述桥接材料层116多层堆叠结构时，所述多层堆叠结构为双层堆叠结构包括第一桥接材料层和位于第一桥接材料层上的第二桥接材料层。
在一实施例中，在形成桥接材料层之前，在所述介质层115中形成若干凹坑，然后在介质层115上形成桥接材料层，所述桥接材料层填充所述凹坑，使得桥接材料层与介质层之间的连接稳定性增强，应力减小，使得后续桥接材料层中形成的栅极隔槽刻蚀窗口中的桥接结构受到的堆叠结构的应力较小，桥接结构的支撑能力进一步提高。
在一实施例中，所述桥接材料层116上还形成有图形化的掩膜层117，所述图形化的掩膜层117作为后续图形化桥接材料层116，在桥接材料层116中形成栅极隔槽刻蚀窗口时的掩膜。
所述图形化的掩膜层117中具有若干刻蚀窗口200(参考图1)，每个刻蚀窗口200包括沿直线排布的若干第二开口201，以及位于相邻第二开口201之间的连接部202，所述第一开口201暴露出桥接材料层116的表面。所述图形化的掩膜层117的材料可以为光刻胶，通过曝光和显影工艺在光刻胶层中形成若干刻蚀窗口200。
参考图3-图6，图3在图1的基础上进行，图4为图3沿切割线AB方向的剖面结构示意图，图5为图3沿切割线CD方法的剖面结构示意图，图6为图3沿切割线EF方向的结构示意图，以所述图形化的掩膜层117(参考图1)为掩膜，刻蚀所述桥接材料层116，在所述桥接材料层116中形成有若干栅极隔槽刻蚀窗口205(参考图2)，所述栅极隔槽刻蚀窗口205包括位于桥接材料层116中沿直线排布的若干第一开口203，以及位于相邻第一开口203之间的桥接结构204。
所述栅极隔槽刻蚀窗口205与掩膜层117中的刻蚀窗口200(参考图1)对应，刻蚀窗口200中的第二开口对应到栅极隔槽刻蚀窗口205中的第一开口203，刻蚀窗口200中的连接结构202对应栅极隔槽刻蚀窗口205中的桥接结构204，所述桥接结构204位第一开口203之间的部分桥接材料层，为了方便示意和区分，图3中通过虚线将桥接结构204与桥接材料层分开。
所述栅极隔槽刻蚀窗口205为后续刻蚀堆叠结构111，在堆叠结构111中形成栅极隔槽时的窗口(栅极隔槽刻蚀窗口205限定了形成的栅极隔槽的位置、宽度和长度)。
所述桥接材料层116中形成的栅极隔槽刻蚀窗口205为若干(大于等于2个)，具体的，根据实际需要形成的栅极隔槽的数量确定所述栅极隔槽刻蚀窗口205的数量。
每一个栅极隔槽刻蚀窗口205对应后续的一个栅极隔槽，即每一个栅极隔槽刻蚀窗口205后续作为刻蚀窗口刻蚀堆叠结构111时对应形成一个连通的栅极隔槽，每个栅极隔槽刻蚀窗口205包括位于桥接材料层116中沿直线排布的若干第一开口203，以及位于相邻第一开口203之间的桥接结构204，后续可以沿若干第一开口203刻蚀去除第一开口203底部以及相邻第一开口203之间的堆叠结构材料形成栅极隔槽，在形成栅极隔槽的过程中以及形成栅极隔槽之后去除牺牲层的过程中以及形成控制栅和阵列共源极的过程中，若干桥接结构204横跨在栅极隔槽上方，所述桥接结构204会支撑栅极隔槽的两侧侧壁，防止栅极隔槽的两侧侧壁变形或倾斜，从而保证形成的栅极隔槽的特征尺寸的稳定性，提高3D NAND存储器的性能。
在所述桥接材料层116中形成有若干栅极隔槽刻蚀窗口205后，所述图形化的掩膜层可以不去除或者去除。所述图形化的掩膜层不去除时，在后续形成栅极隔槽的过程中作为刻蚀时的掩膜，同时保护所述桥接结构204免受刻蚀损伤。
在其他实施例中，请参考图7，当所述桥接材料层116直接形成在堆叠结构111上时，同样刻蚀所述桥接材料层116，在所述桥接材料层116中形成有若干栅极隔槽刻蚀窗口205，所述栅极隔槽刻蚀窗口205包括位于桥接材料层116中沿直线排布的若干第一开口203，以及位于相邻第一开口203之间的桥接结构204。
接着，以所述桥接材料层116为掩膜，刻蚀去除若干第一开口203底部以及桥接结构204底部对应的那一部分堆叠结构，在所述堆叠结构111中形成与栅极隔槽刻蚀窗口205对应的栅极隔槽207，所述栅极隔槽207暴露出所述半导体衬底100的部分表面。
本实施例中，所述以所述桥接材料层116为掩膜，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分堆叠结构，在所述堆叠结构中形成与栅极隔槽刻蚀窗口对应的栅极隔槽207的过程包括：进行第一刻蚀，沿第一开口203刻蚀去除第一开口底部对应的那一部分堆叠结构，在所述堆叠结构中形成暴露出所述半导体衬底部分表面的第一凹槽，桥接结构204底部对应的那一部分堆叠结构被保留；进行第二刻蚀，去除桥接结构204底部被保留的堆叠结构中牺牲层；进行第三刻蚀，去除桥接结构204底部被保留的堆叠结构中隔离层，在桥接结构底部被保留的堆叠结构被去除后，形成第二凹槽，所述第二凹槽与两边的第一凹槽连通，若干第一凹槽和将第一凹槽连通的第二凹槽构成栅极隔槽。下面结合附图8-16对前述栅极隔槽207的形成过程进行详细描述。
参考图8和图9，图8在图5的基础上进行，图9在图6的基础上进行，进行第一刻蚀，沿第一开口203刻蚀去除第一开口203底部对应的那一部分堆叠结构，在所述堆叠结构111中形成暴露出所述半导体衬底100部分表面的第一凹槽205，所述桥接结构204底部对应的那一部分堆叠结构被保留(参考图9)。
所述第一刻蚀采用各向异性的干法刻蚀工艺，所述各向异性的干法刻蚀工艺包括等离子刻蚀工艺，所述等离子刻蚀工艺采用的刻蚀气体为包含氟元素的气体。
进行第一刻蚀一方面是为了形成第一凹槽，另一方面是为了方便后续进行第二刻蚀和第三刻蚀以去除桥接材料结构204底部被暴露的那一部分堆叠结构，使得第一凹槽连通，形成栅极隔槽。
在进行第一刻蚀时，沿图3中AB方向的剖面图结构与图4所示的结构相同。
参考图10-图12，图10在图9的基础上进行，图11在图8的基础上进行，图12在图4的基础上进行，进行第二刻蚀，去除桥接结构204底部被保留的堆叠结构中牺牲层103。
通过第二刻蚀去除桥接结构204底部被保留的堆叠结构中牺牲层103，后续通过第三刻蚀去除桥接结构204底部被保留的堆叠结构中隔离层，因而通过第二刻蚀和第三刻蚀可以很容易的去除桥接结构204底部被保留的堆叠结构，同时对其他堆叠结构的刻蚀损伤较小。
本实施例中，进行第二刻蚀后进行第三刻蚀。在其他实施例中，可以先进行第三刻蚀，后进行第二刻蚀。
所述第二刻蚀采用各向同性的湿法刻蚀，所述湿法刻蚀采用对牺牲层相对于隔离层具有高的刻蚀选择比的刻蚀溶液。本实施例中，所述牺牲层103的材料为氮化硅，所述第二刻蚀采用的刻蚀溶液为磷酸溶液。
参考图13-图16，图13在图10基础上进行(图13对应为图16沿切割线EF方向获得的剖面结构示意图)，图14在图11的基础上进行(图14对应为图16沿切割线CD方向获得的剖面结构示意图)，图15在图12的基础上进行(图15对应为图16沿切割线AB方向获得的剖面结构示意图)，进行第三刻蚀，去除桥接结构204底部被保留的堆叠结构中隔离层104，在桥接结构204底部被保留的堆叠结构被去除后，形成第二凹槽206，所述第二凹槽206与两边的第一凹槽205连通，若干第一凹槽205和将第一凹槽205连通的第二凹槽206构成栅极隔槽207。
所述第三刻蚀采用各向同性的湿法刻蚀，所述湿法刻蚀采用对隔离层相对于牺牲层具有高的刻蚀选择比的刻蚀溶液。本实施例中，所述牺牲层103的材料为氧化硅，所述第三刻蚀采用的刻蚀溶液为氢氟酸溶液。
本实施例中，所述两个栅极隔槽之间对应为3D NAND存储器的一个存储块。
需要说明的是，在桥接材料层直接形成在堆叠结构表面的实施例中，形成栅极隔槽的过程与前述形成栅极隔槽的过程基本相同，在此不再赘述，具体请参考前述栅极隔槽的形成过程。
参考图17-图19，图17在图13的基础上进行，图18在图14的基础上进行，图19在图15的基础上进行，在形成栅极隔槽207后，去除栅极隔槽207周围堆叠结构中牺牲层103(参考图13-图15)。
去除所述牺牲层103采用湿法刻蚀。去除所述牺牲层103时，所述桥接材料层116仍保留，所述桥接结构204仍横跨在栅极隔槽207的上方，以防止栅极隔槽的侧壁变形或倾斜。
在一实施例中，在去除所述牺牲层时，同时去除所述氮化硅层112和氮化硅层114。
参考图20-图22，图20在图17的基础上进行(图20对应为图22沿切割线EF方向获得剖面结构示意图)，图21在图18的基础上进行(图21对应为图22沿切割线CD方向获得剖面结构示意图)，在所述栅极隔槽周围的堆叠结构中去除牺牲层的位置对应形成控制栅123；在所述栅极隔槽中形成阵列共源极141。
所述控制栅123包括栅介质层和位于栅介质层上的栅电极，本实施例中，所述栅介质层的材料为高K介质材料，所述栅电极的材料为金属。所述K介质材料为HfO2、TiO2、HfZrO、HfSiNO、Ta2O5、ZrO2、ZrSiO2、Al2O3、SrTiO3或BaSrTiO。所述金属为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。
所述阵列共源极141材料为多晶硅或金属。在一实施例中，所述阵列共源极141可以包括位于多晶硅层和位于多晶硅层上的金属层。
在一实施例中，所述栅极隔槽的侧壁上还形成有隔离侧墙142。
在一实施例中，所述氮化硅层112和氮化硅层114(参考图14)对应去除的位置形成栅极132和栅极134(参考图21)，栅极132和栅极134与控制栅123同时形成，所述栅极132作为底层选择栅(BSG)，所述栅极134作为顶层选择栅(TSG)。
在一实施例中，所述控制栅123和阵列共源极141的形成的具体过程包括：去除堆叠结构中的若干牺牲层后形成若干空腔；在所述栅极隔槽和空腔的侧壁形成栅介质材料层；在栅介质层上形成栅电极材料层；回刻蚀去除栅极隔槽侧壁和底部表面上的栅电极材料层和栅介质材料层，在所述空腔中形成控制栅123；在栅极隔槽的侧壁形成隔离侧墙142；在隔离侧墙142之间的栅极隔槽中形成阵列共源极141。
需要说明的是，在一实施例中，所述桥接材料层116可以在形成控制栅123之后去除，具体的，所述桥接材料层116可以在控制栅123之后形成阵列共源极141之前去除，所述桥接材料层116可以在形成阵列共源极141之时或者形成阵列共源极141之后去除；在另一实施例中，所述桥接材料层116可以在形成控制栅123之前去除。
本发明另一实施例还提供了一种3D NAND存储器，请参考图13-图16，包括：
半导体衬底100，所述半导体衬底100上形成有牺牲层103和隔离层104交替层叠的堆叠结构111；
位于所述堆叠结构11上的桥接材料层116，所述桥接材料层116中形成有若干栅极隔槽刻蚀窗口205，每个栅极隔槽刻蚀窗口205包括位于桥接材料层116中沿直线排布的若干第一开口203，以及位于相邻第一开口203之间的桥接结构204；
位于所述堆叠结构111中的栅极隔槽207，所述栅极隔槽207位于若干第一开口203和相应的桥接结构204下方，所述桥接结构204横跨在栅极隔槽207上方，所述若干第一开口203与栅极隔槽207连通。
在一实施例中，所述桥接材料层116的材料与牺牲层103和隔离层104的材料均不相同。所述桥接材料层116的材料为多晶硅、硅锗或碳化硅。
所述堆叠结构111中还具有沟道通孔，所述沟道通孔中具有存储结构。
所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层109和位于电荷存储层109侧壁表面的沟道层108。
在一实施例中，所述电荷存储层109包括位于沟道孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
在一实施例中，所述堆叠结构111中还具有伪通孔；所述伪通孔中具有伪通孔结构。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (19)
1.一种3D NAND存储器的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构；
在所述堆叠结构上形成桥接材料层，所述桥接材料层中形成有若干栅极隔槽刻蚀窗口，每个栅极隔槽刻蚀窗口包括位于桥接材料层中沿直线排布的若干第一开口，以及位于相邻第一开口之间的桥接结构；
以所述桥接材料层为掩膜，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分堆叠结构，在所述堆叠结构中形成与若干栅极隔槽刻蚀窗口对应的若干栅极隔槽，所述栅极隔槽暴露出所述半导体衬底的部分表面。
2.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述桥接材料层的位于所述堆叠结构的表面。
3.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述桥接材料层与堆叠结构之间形成有介质层。
4.如权利要求3所述的3D NAND存储器的形成方法，其特征在于，在以所述桥接材料层为掩膜，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分堆叠结构之前，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分介质层。
5.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述栅极隔槽刻蚀窗口的形成过程包括：在所述桥接材料层上形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述桥接材料层，在所述桥接材料层中形成沿直线排布的若干第一开口，相邻第一开口之间的桥接材料层作为桥接结构。
6.如权利要求2所述的3D NAND存储器的形成方法，其特征在于，所述以所述桥接材料层为掩膜，刻蚀去除若干第一开口底部以及桥接结构底部对应的那一部分堆叠结构，在所述堆叠结构中形成与栅极隔槽刻蚀窗口对应的栅极隔槽的过程包括：进行第一刻蚀，沿第一开口刻蚀去除第一开口底部对应的那一部分堆叠结构，在所述堆叠结构中形成暴露出所述半导体衬底部分表面的第一凹槽，桥接结构底部对应的那一部分堆叠结构被保留；进行第二刻蚀，去除桥接结构底部被保留的堆叠结构中牺牲层；进行第三刻蚀，去除桥接结构底部被保留的堆叠结构中隔离层，在桥接结构底部被暴露的堆叠结构被去除后，形成第二凹槽，所述第二凹槽与两边的第一凹槽连通，若干第一凹槽和将第一凹槽连通的第二凹槽构成栅极隔槽。
7.如权利要求6所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构中形成有沟道通孔，所述沟道通孔中形成有存储结构。
8.如权利要求7所述的3D NAND存储器的形成方法，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
9.如权利要求8所述的3D NAND存储器的形成方法，其特征在于，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
10.如权利要求8所述的3D NAND存储器的形成方法，其特征在于，在形成栅极隔槽后，去除栅极隔槽周围堆叠结构中牺牲层。
11.如权利要求10所述的3D NAND存储器的形成方法，其特征在于，在所述栅极隔槽周围的堆叠结构中去除牺牲层的位置对应形成控制栅；在所述栅极隔槽中形成阵列共源极。
12.如权利要求1所述的3D NAND存储器的形成方法，其特征在于，所述堆叠结构中还形成有伪通孔；所述伪通孔中形成有伪通孔结构。
13.一种3D NAND存储器，其特征在于，包括：
半导体衬底，所述半导体衬底上形成有牺牲层和隔离层交替层叠的堆叠结构；
位于所述堆叠结构上的桥接材料层，所述桥接材料层中形成有若干栅极隔槽刻蚀窗口，每个栅极隔槽刻蚀窗口包括位于桥接材料层中沿直线排布的若干第一开口，以及位于相邻第一开口之间的桥接结构；
位于所述堆叠结构中的若干栅极隔槽，每个栅极隔槽均位于对应栅极隔槽刻蚀窗口中的若干第一开口和相应的桥接结构下方，所述桥接结构横跨在栅极隔槽上方，所述若干第一开口与栅极隔槽连通。
14.如权利要求13所述的3D NAND存储器，其特征在于，所述桥接材料层的材料与牺牲层和隔离层的材料均不相同。
15.如权利要求14所述的3D NAND存储器，其特征在于，所述桥接材料层的材料为多晶硅、硅锗或碳化硅。
16.如权利要求13所述的3D NAND存储器，其特征在于，所述堆叠结构中具有沟道通孔，所述沟道通孔中具有存储结构。
17.如权利要求16所述的3D NAND存储器，其特征在于，所述存储结构包括位于沟道通孔侧壁表面上的电荷存储层和位于电荷存储层侧壁表面的沟道层。
18.如权利要求17所述的3D NAND存储器，其特征在于，所述电荷存储层包括位于沟道孔侧壁表面上的阻挡层、位于阻挡层侧壁表面上的电荷捕获层以及位于电荷捕获层侧壁表面上的隧穿层。
19.如权利要求13所述的3D NAND存储器，其特征在于，所述堆叠结构中还具有伪通孔；所述伪通孔中具有伪通孔结构。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910522873.1A CN110211965B (zh) | 2019-06-17 | 2019-06-17 | 3d nand存储器及其形成方法 |
| JP2021551559A JP7325522B2 (ja) | 2019-06-17 | 2019-08-23 | 支持構造を伴う三次元メモリデバイスを形成するための方法、およびその結果もたらされる三次元メモリデバイス |
| CN202110191313.XA CN112736086B (zh) | 2019-06-17 | 2019-08-23 | 用于利用支撑结构形成三维存储器件的方法和产生的三维存储器件 |
| CN201980001849.1A CN110896673B (zh) | 2019-06-17 | 2019-08-23 | 用于利用支撑结构形成三维存储器件的方法和产生的三维存储器件 |
| KR1020217034943A KR20210143886A (ko) | 2019-06-17 | 2019-08-23 | 지지 구조체를 사용하여 3차원 메모리 장치를 형성하는 방법 및 결과적인 3차원 메모리 장치 |
| EP19934073.8A EP3909077A4 (en) | 2019-06-17 | 2019-08-23 | METHOD OF MANUFACTURING A THREE-DIMENSIONAL STORAGE DEVICE WITH SUPPORT STRUCTURE AND THE RESULTING THREE-DIMENSIONAL STORAGE DEVICE |
| PCT/CN2019/102113 WO2020252891A1 (en) | 2019-06-17 | 2019-08-23 | Methods for forming three-dimensional memory device with support structure and resulting three-dimensional memory device |
| US16/670,571 US11183512B2 (en) | 2019-06-17 | 2019-10-31 | Methods for forming three-dimensional memory device with support structure and resulting three-dimensional memory device |
| TW108143093A TWI725633B (zh) | 2019-06-17 | 2019-11-27 | 三維記憶裝置以及用於形成三維記憶裝置的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910522873.1A CN110211965B (zh) | 2019-06-17 | 2019-06-17 | 3d nand存储器及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110211965A CN110211965A (zh) | 2019-09-06 |
| CN110211965B true CN110211965B (zh) | 2020-06-23 |
Family
ID=67793153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910522873.1A Active CN110211965B (zh) | 2019-06-17 | 2019-06-17 | 3d nand存储器及其形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP3909077A4 (zh) |
| KR (1) | KR20210143886A (zh) |
| CN (1) | CN110211965B (zh) |
| TW (1) | TWI725633B (zh) |
| WO (1) | WO2020252891A1 (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 2019-08-23 WO PCT/CN2019/102113 patent/WO2020252891A1/en unknown
- 2019-08-23 EP EP19934073.8A patent/EP3909077A4/en active Pending
- 2019-08-23 KR KR1020217034943A patent/KR20210143886A/ko not_active Application Discontinuation
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Also Published As
| Publication number | Publication date |
|---|---|
| EP3909077A1 (en) | 2021-11-17 |
| TWI725633B (zh) | 2021-04-21 |
| WO2020252891A1 (en) | 2020-12-24 |
| KR20210143886A (ko) | 2021-11-29 |
| CN110211965A (zh) | 2019-09-06 |
| TW202101670A (zh) | 2021-01-01 |
| EP3909077A4 (en) | 2022-10-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |