JP7325522B2 - 支持構造を伴う三次元メモリデバイスを形成するための方法、およびその結果もたらされる三次元メモリデバイス - Google Patents

支持構造を伴う三次元メモリデバイスを形成するための方法、およびその結果もたらされる三次元メモリデバイス Download PDF

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Description

関連出願の相互参照
本出願は、２０１９年６月１７日に出願された中国特許出願第２０１９１０７２２８７３．１号への優先権の便益を主張し、その内容は参照によりその全体において本明細書に組み込まれている。
本開示の実施形態は、支持構造を用いて三次元（３Ｄ）メモリデバイスを形成するための方法と、その結果もたらされる３Ｄメモリデバイスとに関する。
平面型メモリセルが、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを向上させることで、より小さい大きさへと縮小されている。しかしながら、メモリセルの形体寸法が下限に近付くにつれて、平面のプロセスおよび製作技術は困難になり、コストが掛かるようになる。結果として、平面型メモリセルについての記憶密度が上限に近付いている。
３Ｄメモリアーキテクチャは、平面型メモリセルにおける密度の限界に対処することができる。３Ｄメモリアーキテクチャは、メモリアレイと、メモリアレイと行き来する信号を制御するための周辺デバイスとを備える。
３Ｄメモリデバイスの実施形態と、３Ｄメモリデバイスを形成するための方法の実施形態とが提供されている。
一例において、３Ｄメモリデバイスは、メモリスタックと、複数のチャネル構造と、スリット構造と、ソース構造とを備える。メモリスタックは、基板にわたってあり得、メモリスタックにおいて横に延びる交互の複数の導体層および複数の絶縁層を備え得る。複数のチャネル構造は、メモリスタックを通じて基板へと鉛直に延び得る。複数のチャネル構造と複数の導体層とは互いと交差し、複数のメモリセルを形成し得る。スリット構造は、メモリスタックにおいて鉛直および横に延び、複数のメモリセルを少なくとも１つのメモリブロックへと分割し得る。スリット構造は、スリット構造の側壁に沿って鉛直に配置される複数の凸部分および複数の凹部分を備え得る。ソース構造は、スリット構造にあり得、スリット構造と接触している絶縁構造と、絶縁構造において基板と接触しているソース接点とを備え得る。
別の例において、３Ｄメモリデバイスは、スタック構造と、支持構造と、複数の第１の開口と、少なくとも１つのスタック部分とを備える。スタック構造は、基板にわたって交互の複数の初期犠牲層および複数の初期絶縁層を備えてもよい。支持構造は、横方向に沿って並べられ、スタック構造を露出させる複数の支持開口と、隣接する支持開口と各々が接触している少なくとも１つの接続部分とを備えてもよい。複数の第１の開口は、複数の支持開口によって露出されるスタック構造にあり得る。複数の第１の開口は基板を露出させ得る。少なくとも１つのスタック部分は、少なくとも１つの接続部分によって覆われてもよく、少なくとも１つのスタック部分は隣接する第１の開口と各々が接触している。
異なる例では、３Ｄメモリデバイスを形成するための方法は、スタック構造にわたって支持構造を形成するステップを含む。支持構造は、横方向に沿って並べられ、スタック構造を露出させる複数の支持開口と、隣接する支持開口と各々が接触している少なくとも１つの接続部分とを有するパターン形成構造層を備えてもよく、スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備えてもよい。方法は、基板を露出させて、スタック構造における複数の第１の開口と、少なくとも１つの接続部分によって覆われる少なくとも１つのスタック部分とを形成するために、支持構造をエッチングマスクとして使用して、複数の支持開口によって露出されるスタック構造の一部分を除去するステップであって、少なくとも１つのスタック部分は、隣接する第１の開口と各々が接触している、ステップも含む。方法は、隣接する第１の開口と各々が接触している少なくとも１つの接続部分の下に少なくとも１つの第２の開口を形成するために、少なくとも１つのスタック部分を除去するステップをさらに含む。複数の第１の開口および少なくとも１つの第２の開口は、スタック構造をブロック部分の対へと分割する初期スリット構造を形成してもよい。ブロック部分の対の各々は、交互の複数の犠牲層および複数の絶縁層を備え得る。
さらなる例では、３Ｄメモリデバイスを形成するための方法は、スタック構造にわたって支持構造を形成するステップを含む。スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備えてもよく、複数のブロック部分へと分割され、支持構造は、複数のブロック部分を覆う複数のブロックマスク部分と、隣接するブロックマスク部分と接触している少なくとも１つの接続部分とを有するパターン形成支持層を備え得る。方法は、隣接するブロック部分同士の間でのスタック構造における複数の第１の開口と、少なくとも１つの接続部分によって覆われる少なくとも１つのスタック部分とを形成するために、支持構造をエッチングマスクとして使用して、スタック構造の一部分を除去するステップであって、少なくとも１つのスタック部分は、隣接するブロック部分および隣接する第１の開口と各々が接触している、ステップを含んでもよい。方法は、隣接するブロック部分同士の間に初期スリット構造を形成し、複数のブロックマスク部分の各々において交互の複数の導体層および複数の絶縁層を形成するために、少なくとも１つのスタック部分を除去するステップであって、少なくとも１つの接続部分は、初期スリット構造にわたっており、隣接するブロックマスク部分と接触している、ステップをさらに含んでもよい。方法は、初期スリット構造を通じて、複数のブロック部分の各々における複数の犠牲層を複数の導体層で置き換えるステップをさらに含み得る。方法は、スリット構造および複数の凸部分を前記複数の絶縁層に形成するために、初期スリット構造の側壁に沿って複数の導体層に複数の凹部分を形成するステップと、スリット構造にソース構造を形成するステップとをさらに含み得る。ソース構造は、基板、複数の導体層、および複数の絶縁層と接触していてもよい。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を製作および使用させることができるように、さらに供する。
本開示の一部の実施形態による、支持構造を使用して形成された例示の３Ｄメモリデバイスの図である。 本開示の一部の実施形態による、図１Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図１Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスのある段階における例示の３Ｄメモリデバイスを示す図である。 本開示の一部の実施形態による、図２Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスを示す図である。 本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、図３Ａに示された３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスを示す図である。 本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、図４Ａに示された３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。 本開示の一部の実施形態による、図５Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、図５Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における、図５Ａに示された３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における、図６Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における、図６Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。 本開示の一部の実施形態による、図７Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、図７Ａに示された３ＤメモリデバイスのＡ－Ｂ方向に沿っての断面図である。 本開示の一部の実施形態による、製作プロセスの別の段階における例示の３Ｄメモリデバイスを示す図である。 本開示の一部の実施形態による、図８Ａに示された３ＤメモリデバイスのＥ－Ｆ方向に沿っての断面図である。 本開示の一部の実施形態による、図８Ａに示された３ＤメモリデバイスのＣ－Ｄ方向に沿っての断面図である。 本開示の一部の実施形態による、支持構造を用いて３Ｄメモリデバイスを形成するための例示の製作プロセスの流れ図である。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これが例示の目的のためだけに行われていることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用することができることを認識するものである。本開示が様々な他の用途においても採用することができることは、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを示していることは、留意されるものである。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されているかどうかに拘わらず、他の実施形態との関連でこのような特徴、構造、または特性に影響することは、当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得る、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「その（ｔｈｅ）」などの用語は、ここでも少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解され得る。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解することができ、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容し得る。
本明細書で使用されているように、「定格の／定格的に」という用語は、所望のもしくは目的の値を上回る値および／または下回る値の範囲と共に、製品またはプロセスの設計の局面の間に設定される構成要素またはプロセス工程についての特徴またはパラメータの値を言っている。値の範囲は、製造プロセスにおける若干の変化、または公差によるものであり得る。本明細書で使用されているように、「約」という用語は、主題の半導体装置と関連付けられる具体的な技術ノードに基づいて変化する可能性がある所与の量の値を指示する。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％内（例えば、値の±１０％、±２０％、または±３０％）で変化する所与の量の値を指示することができる。
本明細書で使用されているように、階段構造は、各々の水平面が水平面の第１の縁から上向きに延びる第１の鉛直面に隣接され、水平面の第２の縁から下向きに延びる第２の鉛直面に隣接されるように、少なくとも２つの水平面（例えば、ｘ－ｙ平面に沿って）と、少なくとも２つの（例えば、第１および第２の）鉛直面（例えば、ｚ軸に沿って）とを含む表面の集まりを言っている。「段差」または「階段」は、隣接する表面同士の集まりの高さにおける鉛直のずれを言っている。本開示では、「階段」という用語と、「段差」という用語とは、階段構造のある高度を言っており、置き換え可能に使用されている。本開示では、水平方向は、基板（例えば、それ自体にわたる構造の形成のための製作プラットフォームを提供する基板）の上面と平行な方向（例えば、ｘ軸またはｙ軸）と言うことができ、鉛直方向は、構造の上面に対して垂直な方向（例えば、ｚ軸）と言うことができる。
様々な電子製品で広く使用されているＮＡＮＤフラッシュメモリデバイスは、低消費電力および良好な性能の、不揮発性で軽量であるメモリである。現在の平面型ＮＡＮＤフラッシュメモリデバイスはその記憶限界に到達している。記憶容量をさらに増加させ、１ビット当たりの記憶コストを低下させるために、３Ｄ型ＮＡＮＤメモリデバイスが提案されている。既存の３Ｄ型ＮＡＮＤメモリデバイスを形成するためのプロセスは、以下の工程をしばしば含む。初めに、複数の交互の犠牲層および絶縁層のスタック構造が基板にわたって形成される。スタック構造において延びるチャネルホールが形成される。チャネルホールの底が、基板にリセスを形成するためにエッチングされる。エピタキシャル部分が、選択的エピタキシャル成長によってチャネルホールの底に形成される。エピタキシャル部分に導電的に接続される半導体チャネルがチャネルホールに形成される。犠牲層が除去され、導体層で置き換えられ得る。導体層は、３Ｄ型ＮＡＮＤメモリデバイスにおいてワード線として機能する。
既存の３Ｄ型ＮＡＮＤメモリデバイスは複数のメモリブロックをしばしば備える。隣接するメモリブロックはＧＬＳによってしばしば分離され、アレイ共通ソース（ＡＣＳ： Ａｒｒａｙ Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ）が形成される。既存の３Ｄ型ＮＡＮＤメモリデバイスを形成するための製作方法において、ＧＬＳの形体寸法は振動を受けやすく、潜在的に３Ｄ型ＮＡＮＤメモリデバイスの性能に影響を与える。
本開示は、スリット構造（例えば、ＧＬＳ）およびソース構造の製作において支持構造を使用することで形成される３Ｄメモリデバイス（例えば、３Ｄ型ＮＡＮＤメモリデバイス）と、３Ｄメモリデバイスを形成するための方法とを提供する。３Ｄメモリデバイスの製作の間、支持構造がスタック構造にわたって形成される。支持構造は、スタック構造を複数のブロック部分（例えば、メモリブロックが形成されるスタック構造における領域）へと分割する複数の第１の開口を有する。支持構造は、第１の開口の両側における支持構造の一部分と接触している（つまり、接続している）複数の接続部分も備える。支持構造は、スリット構造の形成のためのエッチングマスクとして使用することができる。スリット構造を形成するためのスタック構造のエッチングの間、支持構造は、スリット構造の変形を低減するように、スタック構造のブロック部分に支持を提供することができる。支持構造は、スリット構造に形成されたソース構造（例えば、ＡＣＳ）の形成の前または後に除去することができる。支持構造を除去するタイミングは、ソース構造の形成にほとんどかまたはまったく影響がない。一部の実施形態では、支持構造は、ソース構造の形成の間に３Ｄメモリデバイスに支持を提供するために、ソース構造の形成の後に除去される。スリット構造の変形の影響の受やすさをさらに低下させるために、一部の実施形態では、例えばブロック部分においてスリット構造によって露出された、導体層は、導体層における複数の凹部分と、絶縁層における複数の凸部分とを形成するためにリセスエッチングを受ける。スリット構造における導体層と隣接する絶縁層との間のずれは、ソース構造（または、ソース構造の絶縁構造）とスリット構造（または、スリット構造の側壁）との間の接合／接着を向上させ、スリット構造およびソース構造の構造的安定性を向上させることができる。そのため、３Ｄメモリデバイスは、製作プロセスの間、変形または損傷をより受けにくくなる。本開示の構造および方法を適用することで、隣接するブロック部分同士は、スリット構造およびソース接点の形成の間に支持構造を通じて連結することができ、したがって、３Ｄメモリデバイスは製作プロセスの間により変形しにくい。スリット構造の形体寸法は振動をより受けにくい。
図１Ａは、一部の実施形態による例示の３Ｄメモリデバイス１５０を示している。図１Ｂは、図１Ａに示された３Ｄメモリデバイス１５０のＡ－Ｂ方向に沿っての断面図を示している。図１Ｃは、図１Ａに示された３Ｄメモリデバイス１５０のＣ－Ｄ方向に沿っての断面図を示している。
図１Ａ～図１Ｃに示されているように、３Ｄメモリデバイス１５０は、基板１００と、基板１００にわたるスタック構造１１１とを備え得る。３Ｄメモリデバイス１５０は、ｙ方向に沿って並べられ、３Ｄメモリデバイス１５０のメモリ領域（例えば、メモリセルが形成される３Ｄメモリデバイス１５０における領域）を、ｙ方向に沿って並列に配置される複数のブロック部分１６０へと分割する１つまたは複数のソース構造１４０も備え得る。メモリセルは各々のブロック部分１６０に形成することができ、メモリブロックを形成する。各々のブロック部分１６０では、スタック構造１１１は、基板１００において緩衝酸化層１０１にわたって交互にされた複数の導体層および複数の絶縁層１０４を備え得る。一部の実施形態では、複数の導体層は、複数の最上位選択導体層を有する最上位導体層１３４と、複数の最下位選択導体層を有する最下位導体層１３２と、最上位導体層１３４と最下位導体層１３２との間の制御導体層１２３とを備え得る。最上位導体層１３４が最上位選択ゲート電極として機能することができ、最下位導体層１３２が最下位選択ゲート電極として機能することができる。３Ｄメモリデバイス１５０は、基板１００と最下位導体層１３２との間に緩衝酸化層１０１を備え得る。
３Ｄメモリデバイス１５０は、スタック構造１１１を覆う誘電キャップ層１１５も備え得る。各々のブロック部分１６０では、３Ｄメモリデバイス１５０は、誘電キャップ層１１５の上面から鉛直方向（例えば、ｚ方向）に沿って基板１００へと延びる複数のチャネル構造１２０を備えてもよい。各々のチャネル構造１２０は、最下位部分におけるエピタキシャル部分１０７と、最上位部分におけるドレイン構造１１０と、エピタキシャル部分１０７とドレイン構造１１０との間の半導体チャネル１１９とを備え得る。半導体チャネル１１９は、メモリ膜１０９と、半導体層１０８と、誘電コア１０６とを備え得る。エピタキシャル部分１０７は基板１００に接触して導電的に接続することができ、半導体チャネル１１９はドレイン構造１１０およびエピタキシャル部分１０７に接触して導電的に接続することができる。複数のメモリセルが半導体チャネル１１９および制御導体層１２３によって形成され得る。スタック構造１１１はメモリスタックと称されてもよい。
３Ｄメモリデバイス１５０は、ブロック部分同士の間で、ｚ方向に沿って鉛直に、およびｘ方向に沿って横に延びる少なくとも１つのソース構造１４０を備えてもよい。各々のソース構造１４０は、それぞれのスリット構造に形成することができ、３Ｄメモリデバイス１５０の上面（例えば、誘電キャップ層１１５の上面）からスタック構造１１１を通じて延び、基板１００との接触を形成することができる。ソース構造１４０は、絶縁構造１４２と、絶縁構造１４２におけるソース接点１４１とを備え得る。ソース接点１４１は基板１００と接触していてもよく、それぞれの絶縁構造１４２によって、隣接するブロック部分１６０における導体層（例えば、符号１３４、１３２、および１２３）から絶縁されてもよい。一部の実施形態では、スリット構造の側壁における導体層（例えば、符号１３４、１３２、および１２３）は、例えば隣接する絶縁層１０４とのずれを形成するといった、凹部分を各々形成することができる。したがって、絶縁層１０４は、スリット構造の側壁に凸部分を各々形成することができる。一部の実施形態では、ｘ方向に沿う１つまたは複数の場所において、スリット構造の直径Ｄがスリット構造の上面からスリット構造の下方部分（例えば、中間部分）に向けて増加し、ソース接点１４１の直径ｄがソース構造１４０の上面からソース構造１４０／ソース接点１４１の下方部分（例えば、中間部分）に向けて増加する。３Ｄメモリデバイス１５０における各々の構造の詳細は以下のように説明される。
基板１００は、シリコン（例：単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、または任意の他の適切な材料を含み得る。一部の実施形態では、基板１００は、研削、エッチング、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせによって薄くされた薄型基板（例えば、半導体層）である。一部の実施形態では、基板１００はシリコンを含む。
チャネル構造１２０は、各々のブロック部分１６０においてアレイを形成することができ、基板１００の上方で鉛直に各々延び得る。チャネル構造１２０は、導体層（例えば、符号１２３、１３４、または１３２）と絶縁層１０４とを各々含む複数の対（本明細書では「導体／絶縁層の対」と称される）を通じて延びることができる。少なくとも水平方向（例えば、ｘ方向および／またはｙ方向）に沿う一方の側において、スタック構造１１１は、階段構造を備え得る。スタック構造１１１における導体／絶縁層の対の数（例えば、３２個、６４個、９６個、または１２８個）は３Ｄメモリデバイス１５０におけるメモリセルの数を決定する。一部の実施形態では、スタック構造１１１における導体層（例えば、符号１２３、１３２、および１３４）および絶縁層１０４は、ブロック部分１６０において鉛直方向に沿って交互に配置される。導体層（例えば、符号１２３、１３２、および１３４）は、限定されることはないが、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ポリシリコン、ドープシリコン、ケイ化物、またはそれらの任意の組み合わせを含む導電性材料を含み得る。絶縁層１０４は、限定されることはないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含む誘電材料を含み得る。一部の実施形態では、緩衝酸化層１０１および誘電キャップ層１１５は、酸化ケイ素などの誘電材料を各々含む。一部の実施形態では、最上位導体層１３４は、最上位選択ゲート電極として機能する複数の最上位選択導体層を備える。制御導体層１２３が、選択ゲート電極として機能することができ、交差するチャネル構造１２０を伴うメモリセルを形成することができる。一部の実施形態では、最下位導体層１３２は、最下位選択ゲート電極として機能する複数の最下位選択導体層を備える。最上位選択ゲート電極および最下位選択ゲート電極は、所望のメモリブロック／指部／ページを選択するために所望の電圧がそれぞれ適用され得る。
図１Ｂおよび図１Ｃに示されているように、チャネル構造１２０が、スタック構造１１１を通じて鉛直に延びる半導体チャネル１１９を備え得る。半導体チャネル１１９は、例えば半導体材料（例えば、半導体層１０８として）および誘電材料（例えば、メモリ膜１０９として）といった、チャネル形成構造で満たされるチャネルホールを備え得る。一部の実施形態では、半導体層１０８は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。一部の実施形態では、メモリ膜１０９は、トンネル層、メモリ層（「電荷トラップ層」としても知られている）、およびブロック層を含む複合層である。半導体チャネル１１９のチャネルホールの残りの空間は、酸化ケイ素などの誘電材料を含む誘電コア１０６で一部または全部満たされ得る。半導体チャネル１１９は円筒形（例えば、柱の形）を有し得る。誘電コア１０６、半導体層１０８、トンネル層、メモリ層、およびブロック層は、一部の実施形態によれば、柱の中心から外面に向けて径方向にこの順番で配置される。トンネル層は、酸化ケイ素、酸窒化ケイ素、またはそれらの任意の組み合わせを含み得る。メモリ層は、窒化ケイ素、酸窒化ケイ素、シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを備え得る。一例では、メモリ層は、酸化ケイ素／酸窒化ケイ素（または窒化ケイ素）／酸化ケイ素（ＯＮＯ）の複合層を含み得る。
一部の実施形態では、チャネル構造１２０は、チャネル構造１２０の下方部分（例えば、底の下端）にエピタキシャル部分１０７（例えば、半導体プラグ）をさらに備える。本明細書で使用されているように、構成要素（例えば、チャネル構造１２０）の「上端」は、鉛直方向において基板１００からより遠くに離れた端であり、構成要素（例えば、チャネル構造１２０）の「下端」は、基板１００が３Ｄメモリデバイス１５０の最も低い平面に位置付けられるとき、鉛直方向において基板１００により近い端である。エピタキシャル部分１０７は、任意の適切な方向において基板１００からエピタキシャル成長させられるシリコンなどの半導体材料を含み得る。一部の実施形態では、エピタキシャル部分１０７が基板１００と同じ材料の単結晶シリコンを含むことは理解される。別の言い方をすれば、エピタキシャル部分１０７は、基板１００から成長させられるエピタキシャル成長半導体層を含み得る。エピタキシャル部分１０７は基板１００と異なる材料を含んでもよい。一部の実施形態では、エピタキシャル部分１０７は、シリコン、ゲルマニウム、およびシリコンゲルマニウムのうちの少なくとも１つを含む。一部の実施形態では、エピタキシャル部分１０７の一部は、基板１００の上面の上方にあり、半導体チャネル１１９と接触している。エピタキシャル部分１０７は半導体チャネル１１９に導電的に接続され得る。一部の実施形態では、エピタキシャル部分１０７の上面が、最下位の絶縁層１０４（例えば、スタック構造１１１の底における絶縁層）の上面と底面との間に位置させられる。
一部の実施形態では、チャネル構造１２０は、チャネル構造１２０の上方部分（例えば、上端）にドレイン構造１１０（例えば、チャネルプラグ）をさらに備える。ドレイン構造１１０は、半導体チャネル１１９の上端と接触することができ、半導体チャネル１１９に導電的に接続され得る。ドレイン構造１１０は、半導体材料（例えば、ポリシリコン）または導電性材料（例えば、金属）を含み得る。一部の実施形態では、ドレイン構造は、接着層としてのＴｉ／ＴｉＮまたはＴａ／ＴａＮと、導体材料としてのタングステンとで満たされる開口を備える。３Ｄメモリデバイス１５０の製作の間に半導体チャネル１１９の上端を覆うことで、ドレイン構造１１０は、酸化ケイ素および窒化ケイ素など、半導体チャネル１１９に満たされる誘電体のエッチングを防止するために、エッチング阻止層として機能することができる。
一部の実施形態では、ソース構造１４０が、絶縁構造１４２においてｘ方向に沿って横に延びるソース接点１４１を備える。ソース接点１４１は、ソース電圧をメモリセルに加えるために、基板１００と接触して導電性の接続を形成することができる。一部の実施形態では、ソース接点１４１は、ポリシリコン、ケイ化物、ゲルマニウム、シリコンゲルマニウム、銅、アルミニウム、コバルト、およびタングステンのうちの１つまたは複数を含む。一部の実施形態では、絶縁構造１４２は、酸化ケイ素、窒化ケイ素、および酸窒化ケイ素のうちの１つまたは複数を含む。
各々のソース構造１４０は、ソース構造１４０が沿って延びる同じ鉛直方向および横方向に沿って延びるそれぞれのスリット構造に形成され得る。一部の実施形態では、スリット構造の側壁は、複数の凸部分および複数の凹部分を備えてもよい。各々の凸部分は２つの隣接する凹部分によって挟むことができ、その逆も可能である。凸部分は絶縁層１０４に形成されてもよい。凹部分は導体層（例えば、符号１３４、１３２、および１２３）に形成されてもよい。ずれが、スリット構造の側壁において、凸部分（または、絶縁層１０４）と、隣接する凹部分（または、導体層１３２、１３４、または１２３）との間に形成される。絶縁構造１４２は、凸部分および／または凹部分と接触していてもよい。一部の実施形態では、絶縁構造１４２は凸部分と凹部分との両方と接触している。
例えばｘ方向といった、スリット構造および／またはソース構造１４０の幅が延びる横方向に沿って、その幅は変化してもよい。図１Ｂは、Ａ－Ｂ方向に沿ってのソース構造１４０および周辺構造の断面図を示している。図１Ｃは、Ｃ－Ｄ方向に沿ってのソース構造１４０および周辺構造の断面図を示している。Ａ－Ｂ方向は第１の場所とすることができ、図１Ｂは、第１の場所におけるソース構造１４０のｘ方向に沿っての断面図を示している。Ｃ－Ｄ方向は第２の場所とすることができ、図１Ｃは、第２の場所におけるソース構造１４０のｘ方向に沿っての断面図を示している。第１の場所において、ｙ方向に沿ってのソース構造１４０（またはスリット構造）の幅Ｄは、ソース構造（またはスリット構造）の最上位部分からソース構造１４０（またはスリット構造）の下方部分に向けて増加することができる。一部の実施形態では、ｙ方向に沿ってのソース接点１４１の幅ｄは、ソース接点１４１の最上位部分からソース接点１４１の下方部分に向けて増加することができる。第２の場所において、ｙ方向に沿ってのソース構造１４０（またはスリット構造）の幅は、ソース構造（またはスリット構造）の最上位部分からソース構造１４０（またはスリット構造）の下方部分に向けて低下することができる。一部の実施形態では、ｙ方向に沿ってのソース構造１４０の幅Ｄは、ソース構造１４０の最上位部分からソース構造１４０の下方部分に向けて低下してもよく、ソース接点１４１の幅ｄは、ソース接点１４１の最上位部分からソース接点１４１の下方部分に向けて低下してもよい。スリット構造、ソース構造１４０、および／またはソース接点１４１の幅の変化は、スリット構造およびソース構造１４０の製作の間に、支持構造の使用によって引き起こされる可能性がある。一部の実施形態では、製作プロセスの間に支持構造によって覆われる誘電キャップ層１１５の一部分が、スリット構造の形成について、ｙ方向に沿って完全に除去されない可能性がある。したがって、誘電キャップ層１１５の下のスタック構造１１１の一部分の除去は、スリット構造の最上位部分からスリット構造の下方部分に向けて増加し（例えば、より完全に除去される）、基板１００に向かうｚ方向に沿って増加する幅を伴うスリット構造を形成してもよい。
ｘ方向に沿って、支持構造の被覆の下に形成されるスリット構造の距離範囲は第１の距離範囲Ｒ１と称されてもよく、支持構造の被覆なしで形成されるスリット構造の距離範囲は第２の距離範囲Ｒ２と称されてもよい。一部の実施形態では、１つのスリット構造が、ｘ方向に沿っての少なくとも１つの第１の距離範囲Ｒ１および少なくとも１つの第２の距離範囲Ｒ２に沿って延びる。一部の実施形態では、第１の距離範囲Ｒ１において、ｙ方向に沿ってのスリット構造の幅は、スリット構造の上面からスリット構造の少なくとも中間部分まで増加し、ソース接点１４１の幅ｄは、ソース接点１４１の上面からソース接点１４１の少なくとも中間部分まで増加する。一部の実施形態では、第２の距離範囲Ｒ２において、ｙ方向に沿ってのスリット構造の幅は、スリット構造の上面からスリット構造の中間部分まで低下し、ソース接点１４１の幅ｄは、ソース接点１４１の上面からソース接点１４１の中間部分まで低下する。図１Ａに示されているように、スリット構造の境界は、例えば第１の距離範囲Ｒ１においてｘ－ｙ平面に沿って内向きに延びるといった円弧形を有し得る一方で、第２の距離範囲Ｒ２において並行に延び得る。一部の実施形態では、異なるスリット構造における第１の距離範囲Ｒ１はｙ方向に沿って並べられてもよく、異なるスリット構造における第２の距離範囲Ｒ２はｙ方向に沿って並べられてもよい。
一部の実施形態では、ソース接点の幅ｄとソース構造１４０またはスリット構造の幅Ｄとは、名目上はｚ方向に沿って各々同一であり得る。つまり、３Ｄメモリデバイス１５０の製作の間の支持構造の使用は、スリット構造および／またはソース接点１４１の寸法にほとんどかまたはまったく影響なしとすることができる。ソース構造１４０、スリット構造、およびソース接点１４１の幅において著しい変化があるかどうかは、本開示の実施形態によって限定されない。
３Ｄメモリデバイス１５０は、モノリシックな３Ｄメモリデバイスの一部であり得る。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素（例えば、周辺デバイスおよびメモリアレイ装置）が単一の基板に形成されることを意味する。モノリシックな３Ｄメモリデバイスについて、製作は、周辺デバイスの加工およびメモリアレイ装置の加工の重畳のため、追加的な制約に直面する。例えば、メモリアレイ装置（例えば、ＮＡＮＤチャネル構造）の製作は、同じ基板に形成されたか形成される周辺デバイスに関連するサーマルバジェットによって制約される。
代替で、３Ｄメモリデバイス１５０は、構成要素（例えば、周辺デバイスおよびメモリアレイ装置）が異なる基板において別に形成されてから、例えば面同士の様態で接合され得る非モノリシックの３Ｄメモリデバイスの一部であり得る。一部の実施形態では、メモリアレイ装置基板（例えば、基板１００）は、接合された非モノリシックの３Ｄメモリデバイスの基板として残り、周辺デバイス（例えば、図示されていない、ページバッファ、デコーダ、およびラッチなど、３Ｄメモリデバイス１５０の工程を容易にするために使用される任意の適切なデジタル、アナログ、および／または混合信号の周辺回路を含む）がひっくり返され、ハイブリッドボンディングのためにメモリアレイ装置（例えば、ＮＡＮＤメモリストリング）に向けて下に向けられる。一部の実施形態では、メモリアレイ装置基板（例えば、基板１００）は、接合された非モノリシックの３Ｄメモリデバイスにおいてメモリアレイ装置が周辺デバイスの上方になるように、ひっくり返され、ハイブリッドボンディングのために周辺デバイス（図示されていない）に向けて下に向けられることが理解される。メモリアレイ装置基板（例えば、基板１００）は、薄くされた基板（接合された非モノリシックの３Ｄメモリデバイスの基板ではない）とすることができ、非モノリシックの３Ｄメモリデバイスのバックエンドライン（ＢＥＯＬ）の相互接続は、薄くされたメモリアレイ装置基板の後側に形成することができる。
一部の実施形態により、図２～図８は、３Ｄメモリデバイス１５０を形成するための製作プロセスを示しており、図９は、製作プロセスの流れ図９００を示している。
プロセスの開始において、支持構造がスタック構造にわたって形成される（工程９０２）。スタック構造は、交互の複数の初期絶縁層および複数の初期犠牲層を備える。支持構造は、横方向に沿って並べられ、スタック構造を露出させる複数の支持開口を備える。支持構造は、隣接する支持開口同士の間において各々、それら支持開口と接触している少なくとも１つの接続部分も備える。図２～図３は、対応する構造２５０および３００を示している。
図２Ａ～図２Ｂおよび図３Ａ～図３Ｄに示されているように、交互の初期絶縁層１０４ｉおよび初期犠牲層１０３ｉの誘電スタックを有するスタック構造１１１が、基板１００にわたって形成される。初期犠牲層１０３ｉは、導体層１２３、１３２、および１３４の続いての形成のために使用され得る。初期絶縁層１０４ｉは、絶縁層１０４の続いての形成のために使用され得る。一部の実施形態では、スタック構造１１１は、初期犠牲層１０３ｉおよび初期絶縁層１０４ｉにわたって誘電キャップ層１１５を備える。
スタック構造１１１は、ｘ方向および／またはｙ方向（図では示されていない）に沿って階段構造を有し得る。階段構造は、例えば、材料スタックにわたるパターン形成されたＰＲ層といったエッチングマスクを使用して、複数の交互の犠牲材料層および絶縁材料層を備える材料スタックを繰り返しエッチングすることで形成され得る。交互の犠牲材料層および絶縁材料層は、所望の数の層に到達されるまで、緩衝酸化層１０１にわたって犠牲材料の層と絶縁材料の層とを交互に堆積させることで形成することができる。一部の実施形態では、犠牲材料層が緩衝酸化層１０１にわたって堆積させられ、絶縁材料層が犠牲材料層にわたって堆積させられ、以下同じように続く。犠牲材料層および絶縁材料層は同じ厚さまたは異なる厚さを有し得る。一部の実施形態では、犠牲材料層と、下にある絶縁材料層とは、誘電体の対と称される。一部の実施形態では、１つまたは複数の誘電体の対が１つの高度／階段を形成することができる。階段構造の形成の間、ＰＲ層は切り取られ（例えば、しばしばすべての方向から、材料スタックの境界から段階的に内側へエッチングされる）、材料スタックの露出された一部分をエッチングするためのエッチングマスクとして使用される。切り取られたＰＲの量は、階段の寸法に直接的に関連され得る（例えば、決定要因であり得る）。ＰＲ層の切り取りは、例えばウェットエッチングなどの等方性ドライエッチングといった、適切なエッチングを用いて得られ得る。１つまたは複数のＰＲ層が、階段構造の形成のために連続的に形成および切り取りされ得る。各々の誘電体の対が、犠牲材料層と、下にある絶縁材料層との両方の一部分を除去するために、適切なエッチング液を用いて、ＰＲ層の切り取りの後にエッチングされ得る。エッチングされた犠牲材料層および絶縁材料層は、初期犠牲層１０３ｉおよび初期絶縁層１０４ｉを形成し得る。次に、ＰＲ層は除去され得る。
絶縁材料層および犠牲材料層は、続いてのゲート交換プロセスの間、異なるエッチング選択性を有し得る。一部の実施形態では、絶縁材料層および犠牲材料層は異なる材料を含む。一部の実施形態では、絶縁材料層は酸化ケイ素を含み、絶縁材料層の堆積は、化学気相成長法（ＣＶＤ）、原子層堆積法（ＡＬＤ）、物理的気相成長法（ＰＶＤ）、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層は窒化ケイ素を含み、絶縁材料層の堆積は、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数を含む。一部の実施形態では、犠牲材料層および絶縁材料層のエッチングは、例えばドライエッチングといった、１つまたは複数の適切な異方性エッチングプロセスを含む。
複数のチャネル構造１２０がスタック構造１１１に形成され得る。スタック構造１１１を通じて鉛直に延びる複数のチャネルホールが形成され得る。一部の実施形態では、複数のチャネルホールが、交互の初期犠牲層１０３ｉおよび初期絶縁層１０４ｉを通じて形成される。複数のチャネルホールは、スタック構造１１１の一部分を除去して基板１００を露出させるために、パターン形成されたＰＲ層などのエッチングマスクを使用して、異方性エッチングプロセスを実施することで形成され得る。一部の実施形態では、複数のチャネルホールが各々のブロック部分１６０に形成される。リセス領域が、基板１００の上方にチャネルホールを形成する同じエッチングプロセスによって、および／または、別のリセスエッチングプロセスによって、基板１００の最上位部分を露出させるために各々のチャネルホールの底に形成され得る。一部の実施形態では、半導体プラグが、例えばリセス領域にわたって、各々のチャネルホールの底に形成される。半導体プラグは、エピタキシャル成長プロセスおよび／または堆積プロセスによって形成され得る。一部の実施形態では、半導体プラグがエピタキシャル成長によって形成され、エピタキシャル部分１０７と称される。任意選択で、リセスエッチングプロセス（例えば、ドライエッチングおよび／またはウェットエッチング）が、チャネルホールの側壁における過剰な半導体材料を除去するために、および／または、所望の位置におけるエピタキシャル部分１０７の上面を制御するために、実施され得る。一部の実施形態では、エピタキシャル部分１０７の上面は、最下位の初期絶縁層１０４ｉの上面と底面との間に位置させられる。
一部の実施形態では、チャネルホールは、例えば異方性エッチングプロセス（例えば、ドライエッチング）および／または等方性エッチングプロセス（ウェットエッチング）といった、適切なエッチングプロセスを実施することで形成される。一部の実施形態では、エピタキシャル部分１０７は、単結晶シリコンを含み、基板１００からエピタキシャル成長させられることで形成される。一部の実施形態では、エピタキシャル部分１０７は、堆積プロセスによって形成されるポリシリコンを含む。エピタキシャル成長させられたエピタキシャル部分１０７の形成は、限定されることはないが、気相エピタキシ（ＶＰＥ）、液相エピタキシ（ＬＰＥ）、分子ビームエピタキシ（ＭＰＥ）、またはそれらの任意の組み合わせを含み得る。エピタキシャル部分１０７の形成は、限定されることはないが、ＣＶＤ、ＰＶＤ、および／またはＡＬＤを含み得る。
一部の実施形態では、半導体チャネル１１９は、チャネルホールにおけるエピタキシャル部分１０７にわたって形成され、エピタキシャル部分１０７と接触している。半導体チャネルは、メモリ膜１０９（例えば、ブロック層、メモリ層、およびトンネル層を含む）と、エピタキシャル部分１０７の上方に形成されてエピタキシャル部分１０７と接続する半導体層１０８と、チャネルホールの残りを満たす誘電コア１０６と有するチャネル形成構造を備え得る。一部の実施形態では、メモリ膜１０９は、最初に、チャネルホールの側壁およびエピタキシャル部分１０７の上面を覆うように堆積させられ、次に、半導体層１０８がメモリ膜１０９にわたってエピタキシャル部分１０７の上方で堆積させられる。続いて、ブロック層、メモリ層、およびトンネル層は、メモリ膜１０９を形成するために、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてこの順番で堆積させられ得る。次に、半導体層１０８が、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなど、１つまたは複数の薄膜堆積プロセスを用いてトンネル層に堆積させられ得る。一部の実施形態では、誘電コア１０６が、酸化ケイ素など、半導体層１０８の堆積の後に誘電材料を堆積させることで、チャネルホールの残りの空間において満たされる。
一部の実施形態では、ドレイン構造１１０が各々のチャネルホールの上方部分に形成される。一部の実施形態では、スタック構造１１１の上面、および各々のチャネルホールの上方部分におけるメモリ膜１０９、半導体層１０８、および誘電コア１０６の一部は、半導体チャネルの上面が誘電キャップ層１１５の上面と底面との間になり得るようにチャネルホールの上方部分にリセスを形成するために、ＣＭＰ、研削、ウェットエッチング、および／またはドライエッチングによって除去され得る。次に、ドレイン構造１１０が、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気メッキ、化学メッキ、またはそれらの任意の組み合わせなどの１つまたは複数の薄膜堆積プロセスによって、金属などの導電性材料をリセスへと堆積させることで形成され得る。それによってチャネル構造１２０が形成される。続いて、複数のメモリセルが、半導体チャネル１１９および制御導体層１２３の交差によって形成され得る。任意選択で、例えばドライ／ウェットエッチングおよび／またはＣＭＰといった平坦化プロセスが、スタック構造１１１の上面における過剰な材料を除去するために実施される。
図２Ａおよび図２Ｂに示されているように、支持層１１６ｉがスタック構造１１１にわたって形成され得る。支持層１１６ｉは、初期犠牲層１０３ｉおよび初期絶縁層１０４ｉと異なる材料を含み得る。一部の実施形態では、支持層１１６ｉは、ポリシリコン、シリコンゲルマニウム、および炭化ケイ素のうちの１つまたは複数を含む。支持層１１６ｉは、ＣＶＤ、ＰＶＤ、ＡＬＤ、および／またはスパッタリングによって形成され得る。一部の実施形態では、支持層１１６ｉはポリシリコンを含み、ＣＶＤによって形成される。一部の実施形態では、支持層１１６ｉは初期絶縁層１０４ｉと同じ材料を含む。支持層１１６ｉは単層構造または多層構造を備え得る。例えば、支持層１１６ｉは、多層構造において２つ以上の材料を含むことができる。一部の実施形態では、複数の窪み（例えば、凹領域）がスタック構造１１１の上面（例えば、誘電キャップ層１１５の上面）に形成される。支持層１１６ｉの形成は、窪みを支持層１１６ｉの材料で満たすことができ、支持層１１６ｉとスタック構造１１１との間の接合を向上させる。スリット構造の続いての形成において、支持構造（例えば、支持層１１６ｉに基づいて形成される）は、３Ｄメモリデバイスをより効果的に支持することができ、３Ｄメモリデバイスの構造的な安定性を向上させることができる。窪みは、ウェットエッチングなどの任意の適切な方法によって形成され得る。
パターン形成マスク層１１７が支持層１１６ｉにわたって形成され得る。パターン形成マスク層１１７は、支持層１１６ｉにおけるフォトレジスト層の層においてスピニングし、それをフォトレジストプロセスでパターン形成することによって形成されるパターン形成フォトレジスト層を含み得る。パターン形成マスク層１１７は、ｘ方向に沿って並べられる複数のマスク開口２０１と、隣接するマスク開口２０１と接触している（例えば、接続している）少なくとも１つのマスク部分２０２とを備え得る。マスク開口２０１は支持層１１６ｉを露出させることができ、マスク部分２０２は支持層１１６ｉの一部分を覆うことができる。マスク開口２０１の領域および場所は、製作プロセスにおいて後で形成される支持開口の領域および場所に対応することができ、マスク部分２０２の領域および場所は、製作プロセスにおいて後で形成される接続部分の領域および場所に対応することができる。ｘ方向に沿って並べられるマスク開口２０１およびマスク部分２０２はマスクパターン２００を形成することができ、マスクパターン２００は、製作プロセスにおいて後で形成されるスリット構造の領域および場所に対応する。一部の実施形態では、ｘ方向に沿って延び、ｙ方向に沿って並列に配置される複数のマスクパターン２００が形成され得る。
図３Ａ～図３Ｄに示されているように、パターン形成マスク層１１７が、支持層１１６ｉの一部分を除去してスタック構造１１１を露出させるために、エッチングマスクとして使用され得る。複数の支持開口２０３と少なくとも１つの接続部分２０４とを有する支持構造１１６が形成され得る。各々の接続部分２０４がスタック構造１１１の一部分を覆うことができる（例えば、誘電キャップ層１１５の上面の一部分を覆うことができる）。１つまたは複数の支持開口２０３はｘ方向に沿って並べることができ、少なくとも１つの接続部分２０４は、隣接する支持開口２０３と各々が接触する（例えば、接続している）ことができる。ｘ方向に沿って並べられる支持開口２０３および接続部分２０４は支持パターン２０５を形成することができ、支持パターン２０５は、後で形成されるスリット構造の場所および領域に対応する。任意選択で、パターン形成マスク層１１７は、支持開口２０３および接続部分２０４の形成の後に除去される。例えばドライエッチングおよび／またはウェットエッチングなどの適切なエッチングプロセスが、支持パターン２０５を形成するために実施され得る。一部の実施形態では、各々の支持パターン２０５は、少なくとも２つの支持開口２０３と、少なくとも１つの接続部分２０４とを含む。一部の実施形態では、構造３００は、ｙ方向に沿って並列に配置される少なくとも２つの支持パターン２０５を備える。各々の支持パターン２０５における支持開口２０３および接続部分２０４の数は、メモリ領域の設計および製作プロセス（例えば、メモリ領域の面積および／またはスリット構造の長さ）に基づいて決定されるべきであり、本開示の実施形態によって限定されるべきではない。一部の実施形態では、隣接する支持パターン２０５同士の間の支持構造１１６の支持部分２２０が、後で形成されるブロック部分１６０の場所および領域に対応し得る。一部の実施形態では、異なる支持パターン２０５の接続部分２０４はｙ方向に沿って並べられてもよい。図１Ａに戻って参照すると、接続部分２０４は第１の距離範囲Ｒ１において形成することができ（または、第１の距離範囲Ｒ１を覆うことができ）、支持開口２０３は第２の距離範囲Ｒ２において形成することができる（または、第２の距離範囲Ｒ２を覆うことができる）。
図９に戻って参照すると、支持構造の形成の後、支持構造は、スタック構造の一部分を除去し、スタック構造における複数の第１の開口と、接続部分の下の少なくとも１つのスタック部分とを形成するために、エッチングマスクとして使用される（工程９０４）。図４Ａ～図４Ｃは、対応する構造４００を示している。
図４Ａ～図４Ｃに示されているように、支持構造１１６は、支持開口２０３によって露出されるスタック構造１１１の一部分を除去して基板１００を露出させ、複数の第１の開口２０７をスタック構造１１１に形成するために、エッチングマスクとして使用され得る。スタック部分２０７－０も各々の接続部分２０４の下に形成され得る。少なくとも２つの第１の開口２０７が、ｘ方向に沿って並べられ、スタック構造１１１において鉛直および横に延び得る。接続部分２０４は、隣接する第１の開口２０７と接触して（例えば、接続して）もよい。一部の実施形態では、誘電キャップ層１１５および緩衝酸化層１０１も、スタック部分２０７－０において誘電キャップ部分１１５－０および緩衝酸化部分１０１－０を形成するためにパターン形成されてもよい。図１Ａに戻って参照すると、スタック部分２０７－０は第１の距離範囲Ｒ１において形成することができ（または、第１の距離範囲Ｒ１を覆うことができ）、第１の開口２０７は第２の距離範囲Ｒ２において形成することができる（または、第２の距離範囲Ｒ２を覆うことができる）。
スタック部分２０７－０は、基板１００（または緩衝酸化部分１０１－０）と接続部分２０４（または誘電キャップ部分１１５－０）との間で積み重なる交互の複数の犠牲部分１０３－０および複数の絶縁部分１０４－０を含み得る。犠牲部分１０３－０および絶縁部分１０４－０は、支持開口２０３によって露出される初期犠牲層１０３ｉおよび初期絶縁層１０４ｉの除去部分によって形成され得る。第１の開口２０７によって分離された初期犠牲層１０３ｉおよび初期絶縁層１０４ｉの残りの部分は、犠牲層１０３および絶縁層１０４をそれぞれ形成し得る。一部の実施形態では、各々の犠牲部分１０３－０は、隣接する犠牲層１０３と接触していてもよく、各々の絶縁部分１０４－０は、隣接する絶縁層１０４と接触していてもよい。一部の実施形態では、例えばドライエッチングといった異方性エッチングプロセスが、第１の開口２０７を形成するために実施される。異方性エッチングプロセスのエッチング液は、初期犠牲層１０３ｉ、初期絶縁層１０４ｉ、誘電キャップ層１１５、および緩衝酸化層１０１を支持構造１１６にわたって選択的にエッチングすることができる。例えば、ドライエッチングにはプラズマエッチングプロセスがあり得、エッチング液はフッ素含有ガスがあり得る。
図９に戻って参照すると、第１の開口およびスタック部分の形成の後、スタック部分は、隣接する第１の開口と接触している少なくとも１つの第２の開口を形成するために、および、少なくとも１つの初期スリット構造と複数のブロック部分とを形成するために、除去される（工程９０６）。図５Ａ～図５Ｃおよび図６Ａ～図６Ｃは、対応する構造５００および６００を示している。
図５Ａ～図５Ｃおよび図６Ａ～図６Ｃに示されているように、スタック部分２０７－０における犠牲部分１０３－０および絶縁部分１０４－０はそれぞれ除去され得る。一部の実施形態では、例えば絶縁部分１０４－０と共に、誘電キャップ部分１１５－０および緩衝酸化部分１０１－０も除去される。第２の開口２０８（例えば、図６Ａに示されている）が各々の接続部分２０４の下に形成されてもよい。第２の開口２０８は、初期スリット構造２０９を形成するために、隣接する第１の開口２０７と接触して（例えば、接続して）いてもよい。一部の実施形態では、初期スリット構造２０９は、ｘ方向に沿って横に、およびスタック構造１１１を通じて鉛直に延びる。隣接する初期スリット構造２０９同士の間のスタック構造１１１の一部分は、ブロック部分１６０を形成する。一部の実施形態では、２つ以上の初期スリット構造２０９および複数のブロック部分１６０が形成される。複数のブロック部分１６０は、２つ以上の初期スリット構造２０９によって互いから接続され得ない。各々のブロック部分１６０は、交互の複数の犠牲層１０３および複数の絶縁層１０４を備え得る。
スタック部分２０７－０において犠牲部分１０３－０および絶縁部分１０４－０を除去する順番は、例えばエッチング工程で使用されるエッチング液の順番および種類といった製作プロセスに依存することができ、本開示の実施形態によって限定されるべきではない。図５および図６は、絶縁部分１０４－０の除去の前に犠牲部分１０３－０が除去される例を示している。一部の実施形態では、絶縁部分１０４－０が犠牲部分１０３－０の除去の前に除去される。一部の実施形態では、例えば同じエッチングプロセスを使用して、絶縁部分１０４－０と犠牲部分１０３－０とが一緒に除去される。
図５Ａ～図５Ｃに示されているように、犠牲部分１０３－０が最初に除去される。一部の実施形態では、適切な等方性エッチングプロセスが、犠牲部分１０３－０を除去するために実施される。エッチング液は、絶縁部分１０４－０にわたって犠牲部分１０３－０を選択的にエッチングすることができる。一部の実施形態では、犠牲部分１０３－０は窒化ケイ素を含み、等方性エッチングプロセスは、リン酸をエッチング液として用いるウェットエッチングを含む。
図６Ａ～図６Ｃに示されているように、犠牲部分１０３－０が除去された後、別の等方性エッチングプロセスが絶縁部分１０４－０を除去するために実施され得る。スタック部分２０７－０は第２の開口２０８を形成するために除去されてもよい。ｘ方向に沿って並べられた第１の開口２０７と第２の開口２０８とは、初期スリット構造２０９を形成するために互いと接続され得る。他の等方性エッチングプロセスのエッチング液が、犠牲部分１０３－０にわたる絶縁部分１０４－０を選択的にエッチングしてもよい。一部の実施形態では、絶縁部分１０４－０は酸化ケイ素を含み、他の等方性エッチングプロセスは、フッ化水素酸をエッチング液として用いるウェットエッチングプロセスを含む。
図５Ｂおよび図６Ｂに示されているように、Ｃ－Ｄ方向に沿って（例えば、ｘ方向に沿う第２の場所において）、犠牲部分１０３－０および絶縁部分１０４－０の除去は、第１の開口２０７と接触しているブロック部分１６０の犠牲層１０３の一部分および絶縁層１０４の一部分をそれぞれ除去することができる。例えば、図５Ｂに示されているように、犠牲部分１０３－０の除去は、第１の開口２０７と接触している犠牲層１０３にリセスエッチングを受けさせ、犠牲層１０３に凹部分を形成することができる。図６Ｂに示されているように、絶縁部分１０４－０の除去は、第１の開口２０７と接触している絶縁層１０４にリセスエッチングを受けさせ、絶縁層１０４に凹部分を形成することができる。エッチングされた犠牲層１０３および絶縁層１０４（例えば、同じくエッチングされた誘電キャップ層１１５およびエッチングされた緩衝酸化層１０１）は、第１の開口２０７（または初期スリット構造２０９）の幅を拡げることができる。一部の実施形態では、犠牲部分１０３－０および絶縁部分１０４－０のエッチングによって除去された犠牲層１０３の一部分および絶縁層１０４の一部分は無視することができる。
図５Ｃおよび図６Ｃに示されているように、Ａ－Ｂ方向に沿って（例えば、ｘ方向に沿う第１の場所に）、接続部分２０４の覆いのため、誘電キャップ部分１１５－０、犠牲部分１０３－０、および絶縁部分１０４－０の除去は、初期スリット構造２０９の下方部分（例えば、中間部分）においてほど初期スリット構造２０９の最上位部分において完全でない可能性がある。誘電キャップ部分１１５－０、犠牲部分１０３－０、および絶縁部分１０４－０の不完全な除去は、支持構造１１６が使用されないとき、初期スリット構造２０９の幅Ｄ０を幅Ｄ０より小さくさせる可能性がある。例えば、幅Ｄ０は初期スリット構造２０９の最上位部分から下方部分へと徐々に増加してもよい。例えば、幅Ｄ０は初期スリット構造２０９の上面において最も小さくでき、初期スリット構造の下方部分へと増加してもよい。下方部分は、初期スリット構造２０９の上面と基板１００との間にある初期スリット構造２０９の任意の位置であり得る。一部の実施形態では、初期スリット構造２０９の中間部分は、ｚ方向に沿う初期スリット構造２０９のおおよそ中間部分である。一部の実施形態では、第２の場所におけるｚ方向に沿ってのＤ０の変化はごく僅かである。
図９に戻って参照すると、初期スリット構造の形成の後、犠牲層は、各々のブロック部分において複数の導体層を形成するために、導体材料で置き換えられる（工程９０８）。凹部分が、各々の初期スリット構造の側壁に沿って各々の導体層に形成され、少なくとも１つのスリット構造を形成する（工程９１０）。ソース構造が各々のスリット構造において形成される（工程９１２）。図７Ａ～図７Ｃおよび図８Ａ～図８Ｃは、対応する構造７００および８００を示している。
図７Ａ～図７Ｃに示されているように、各々のブロック部分１６０における犠牲層１０３は、隣接する絶縁層１０４の対の間にそれぞれ複数の横リセスを形成するために、初期スリット構造２０９を通じて除去され得る。適切な導体材料は、横リセスを満たし、各々のブロック部分１６０において複数の導体層（例えば、符号１２３、１３４、および１３２）を形成するために、堆積させられてもよい。制御導体層１２３は、半導体チャネル１１９と交差することができ、メモリブロックを形成する各々のブロック部分１６０において複数のメモリセルを形成することができる。一部の実施形態では、ブロック部分１６０における最上位の犠牲層１０３の除去によって形成される横リセスが、最上位導体層１３４を形成するために導体材料で満たされ、ブロック部分１６０における最下位の犠牲層１０３の除去によって形成される横リセスが、最下位導体層１３２を形成するために導体材料で満たされ得る。一部の実施形態では、最上位の犠牲層１０３と最下位の犠牲層１０３との間での犠牲層１０３の除去によって形成される横リセスが、複数の制御導体層１２３を形成するために導体材料で満たされ得る。
例えウェットエッチングといった適切な等方性エッチングプロセスが、犠牲層１０３を除去するために、および、複数の横リセスを形成するために、実施することができる。導体材料は、タングステン、アルミニウム、銅、コバルト、ケイ化物、およびポリシリコンのうちの１つまたは複数を含み得る。ＣＶＤ、ＰＶＤ、ＡＬＤ、および／またはスパッタリングなどの適切な堆積プロセスが、導体層（例えば、符号１２３、１３２、および１３４）を形成するために、導体材料を横リセスへと堆積させるために実施され得る。
図８Ａ～図８Ｃに示されているように、リセスエッチングが、初期スリット構造２０９の側壁によって露出される各々の導体層（例えば、符号１２３、１３４、および１３２）の一部分を選択的に除去して、各々の導体層（例えば、符号１２３、１３４、および１３２）において凹部分を形成するために実施されてもよい。したがって、ずれが、ｚ方向に沿って、各々の導体層（例えば、符号１２３、１３４、および１３２）と、隣接する絶縁層１０４との間に形成され得る。つまり、凸部分が各々の絶縁層１０４に形成され得る。一部の実施形態では、複数の凸部分（例えば、絶縁層１０４に形成される）と、複数の凹部分（例えば、導体層（例えば、符号１２３、１３４、および１３２）に形成される）とが、初期スリット構造２０９の側壁に沿って互いと交互に形成され得る。基板１００を露出させるスリット構造が形成され得る。一部の実施形態では、凹部分は絶縁層１０４に形成され、凸部分は導体層（例えば、符号１２３、１３４、および１３２）に形成されてもよい。例えば、リセスエッチングが、初期スリット構造２０９の側壁によって露出される各々の絶縁層１０４の一部分を選択的に除去して、各々の絶縁層１０４において凹部分を形成するために実施されてもよい。ｘ方向に沿ってのスリット構造の幅は、初期スリット構造２０９の幅Ｄ０と、リセスエッチングプロセスによって除去される導体層（例えば、符号１２３、１３４、および１３２）および／または絶縁層１０４の量とに基づいて決定される。一部の実施形態では、スリット構造の幅は初期スリット構造２０９の幅Ｄ０以上とすることができ、続いて形成されたソース構造１４０の幅Ｄ０と同様または同じであり得る。例えばウェットエッチングといった適切な等方性エッチングプロセスが、凹部分および凸部分を形成するために実施されてもよい。
絶縁構造１４２がスリット構造に形成されてもよく、ソース接点１４１がそれぞれの絶縁構造１４２に形成され、ソース構造１４０を形成してもよい。一部の実施形態では、絶縁構造１４２は、酸化ケイ素を含み、ＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数によって堆積させられる。リセスエッチングが、スリット構造の底においてあらゆる過剰な材料を除去して基板１００を露出させるために、絶縁構造１４２において実施され得る。一部の実施形態では、ソース接点１４１は、タングステン、アルミニウム、銅、コバルト、ケイ化物、およびポリシリコンのうちの１つまたは複数を含み、例えばＣＶＤ、ＰＶＤ、ＡＬＤ、およびスパッタリングのうちの１つまたは複数などの、適切な堆積プロセスによって形成される。ソース接点１４１は、基板１００と接触して基板１００との導電性の接続を形成することができる。Ａ－Ｂ方向に沿って（例えば、ｘ方向に沿っての第１の場所において）のソース構造１４０の断面図と、Ｃ－Ｄ方向に沿って（例えば、ｘ方向に沿っての第２の場所において）のソース構造１４０の断面図とは、図１Ｂおよび図１Ｃの描写を参照することができ、ここでは繰り返さない。
支持構造１１６は、製作プロセスの適切な段階において除去されてもよい。一部の実施形態では、支持構造１１６は、導体層（例えば、符号１２３、１３２、および１３４）の形成の後、ソース接点１４１の形成の前に実施される。一部の実施形態では、支持構造１１６は、ソース接点１４１の形成の後に除去される。支持構造１１６の存在は、絶縁構造１４２およびソース接点１４１の堆積にほとんどかまたはまったく影響がない可能性がある。一部の実施形態では、支持構造１１６は、ソース接点１４１の形成の後に除去され、初期スリット構造２０９およびソース接点１４１の形成の間に支持をスリット構造に提供する。
一部の実施形態では、３Ｄメモリデバイスは、メモリスタックと、複数のチャネル構造と、スリット構造と、ソース構造とを備える。メモリスタックは、基板にわたってあり得、メモリスタックにおいて横に延びる交互の複数の導体層および複数の絶縁層を備え得る。複数のチャネル構造は、メモリスタックを通じて基板へと鉛直に延び得る。複数のチャネル構造と複数の導体層とは互いと交差し、複数のメモリセルを形成し得る。スリット構造は、メモリスタックにおいて鉛直および横に延び、複数のメモリセルを少なくとも１つのメモリブロックへと分割し得る。スリット構造は、スリット構造の側壁に沿って鉛直に配置される複数の凸部分および複数の凹部分を備え得る。ソース構造は、スリット構造にあり得、スリット構造と接触している絶縁構造と、絶縁構造において基板と接触しているソース接点とを備え得る。
一部の実施形態では、絶縁構造は、複数の凸部分および複数の凹部分と接触している。
一部の実施形態では、スリット構造が沿って延びる別の横方向に対して垂直な横方向に沿って、第１の場所において、スリット構造の幅がスリット構造の上面からスリット構造の少なくとも中間部分まで増加する。一部の実施形態では、第２の場所において、スリット構造の幅がスリット構造の上面からスリット構造の中間部分まで低下する。
一部の実施形態では、横方向に沿って、第１の場所において、ソース接点の幅がソース接点の上面からソース接点の少なくとも中間部分まで増加する。一部の実施形態では、第２の場所において、ソース接点の幅がソース接点の上面からソース接点の中間部分まで低下する。
一部の実施形態では、横方向に沿って、スリット構造は第１の距離範囲および第２の距離範囲で延びる。一部の実施形態では、第１の距離範囲において、スリット構造の幅は、スリット構造の上面からスリット構造の少なくとも中間部分まで増加し、ソース接点の幅は、ソース接点の上面からソース接点の少なくとも中間部分まで増加する。一部の実施形態では、第２の距離範囲において、スリット構造の幅は、スリット構造の上面からスリット構造の中間部分まで低下し、ソース接点の幅は、ソース接点の上面からソース接点の中間部分まで低下する。
一部の実施形態では、接点構造は、タングステン、アルミニウム、銅、コバルト、ケイ化物、またはポリシリコンのうちの少なくとも１つを含み、絶縁構造は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含み得る。
一部の実施形態では、複数のチャネル構造は少なくとも１つのメモリブロックの各々において延びる。複数のチャネル構造の各々は、チャネル構造の底において基板と接触しているエピタキシャル部分と、エピタキシャル部分にわたってエピタキシャル部分と接触している半導体チャネルと、半導体チャネルにわたって半導体チャネルと接触しているドレイン部分とを備える。
一部の実施形態では、半導体チャネルは、チャネル構造の側壁からチャネル構造の中心へと内側へと配置されるブロック層、メモリ層、トンネル層、半導体層、および誘電コアを備える。
一部の実施形態では、３Ｄメモリデバイスは、スタック構造と、支持構造と、複数の第１の開口と、少なくとも１つのスタック部分とを備える。スタック構造は、基板にわたって交互の複数の初期犠牲層および複数の初期絶縁層を備えてもよい。支持構造は、横方向に沿って並べられ、スタック構造を露出させる複数の支持開口と、隣接する支持開口と各々が接触している少なくとも１つの接続部分とを備えてもよい。複数の第１の開口は、複数の支持開口によって露出されるスタック構造にあり得る。複数の第１の開口は基板を露出させ得る。少なくとも１つのスタック部分は、少なくとも１つの接続部分によって覆われてもよく、隣接する第１の開口と各々が接触している。
一部の実施形態では、支持構造は、複数の初期絶縁層の材料および複数の犠牲層の材料と異なる材料を含む。
一部の実施形態では、支持構造は、ポリシリコン、シリコンゲルマニウム、または炭化ケイ素のうちの少なくとも１つを含む。
一部の実施形態では、少なくとも１つのスタック部分は、それぞれの接続部分と基板との間に交互の複数の犠牲部分および複数の絶縁部分を各々備える。
一部の実施形態では、３Ｄメモリデバイスは、複数のブロック部分の各々において、メモリスタックを通じて基板へと鉛直に延びる複数のチャネル構造をさらに備える。
一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、スタック構造にわたって支持構造を形成するステップを含む。支持構造は、横方向に沿って並べられ、スタック構造を露出させる複数の支持開口と、隣接する支持開口と各々が接触している少なくとも１つの接続部分とを有するパターン形成構造層を備えてもよく、スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備えてもよい。方法は、基板を露出させて、スタック構造における複数の第１の開口と、少なくとも１つの接続部分によって覆われる少なくとも１つのスタック部分とを形成するために、支持構造をエッチングマスクとして使用して、複数の支持開口によって露出されるスタック構造の一部分を除去するステップであって、少なくとも１つのスタック部分は、隣接する第１の開口と各々が接触している、ステップも含む。方法は、隣接する第１の開口と各々が接触している少なくとも１つの接続部分の下に少なくとも１つの第２の開口を形成するために、少なくとも１つのスタック部分を除去するステップをさらに含む。複数の第１の開口および少なくとも１つの第２の開口は、スタック構造をブロック部分の対へと分割する初期スリット構造を形成してもよい。ブロック部分の対の各々は、交互の複数の犠牲層および複数の絶縁層を備え得る。
一部の実施形態では、方法は、初期スリット構造を通じて、ブロック部分の対の各々における複数の犠牲層を複数の導体層で置き換えるステップと、初期スリット構造の側壁に沿って複数の導体層に複数の凹部分を形成するステップとをさらに含む。方法は、スリット構造および複数の凸部分を複数の絶縁層に形成するステップと、ソース構造をスリット構造に形成するステップとを同じく含んでもよい。ソース構造は、基板、複数の導体層、および複数の絶縁層と接触していてもよい。
一部の実施形態では、支持構造を形成するステップは、スタック構造にわたって支持層を形成するステップと、支持層にわたってパターン形成フォトレジスト層を形成するステップとを含む。パターン形成フォトレジスト層は、支持開口に対応する複数のマスク開口と、接続部分に対応するマスク部分とを備え得る。支持構造を形成するステップは、支持層の一部分を除去してスタック構造を露出させ、支持構造を形成するために、パターン形成フォトレジスト層をエッチングマスクとして使用してエッチングするステップも含み得る。
一部の実施形態では、方法は、支持層の形成の前に、スタック構造の上面に複数の窪みを形成するステップと、複数の窪みを支持層で満たすステップとをさらに含む。
一部の実施形態では、支持構造をエッチングマスクとして使用して、スタック構造の一部分を除去するステップは、スタック構造の一部分を除去するために異方性エッチングプロセスを実施するステップを含む。
一部の実施形態では、少なくとも１つの第２の開口を形成するために、スタック部分を除去するステップは、接続部分の下の複数の犠牲部分および複数の絶縁部分をそれぞれ除去するために等方性エッチングプロセスを実施するステップを含む。
一部の実施形態では、複数の犠牲部分を除去するステップは、ウェットエッチングプロセスを実施するステップを含み、複数の犠牲部分は、窒化ケイ素と、リン酸を含むウェットエッチングプロセスのためのエッチング液とを含む。複数の絶縁部分を除去するステップは、別のウェットエッチングプロセスを実施するステップを含んでもよい。複数の絶縁部分は酸化ケイ素を含み、別のウェットエッチングプロセスのためのエッチング液はフッ化水素酸を含む。
一部の実施形態では、初期スリット構造を通じて、ブロック部分の対の各々における複数の犠牲層を複数の導体層で置き換えるステップは、ブロック部分の対の各々における複数の犠牲層を除去して、ブロック部分の対の各々に複数の横リセスを形成するために、等方性エッチングプロセスを実施するステップと、ブロック部分の対の各々における複数の横リセスを満たすために導体材料を堆積させるステップとを含む。
一部の実施形態では、複数の凹部分を複数の導体層に形成するステップは、初期スリット構造の側壁に沿って、複数の導体層の各々と、隣接する絶縁層との間にずれを形成するために、複数の絶縁層にわたる複数の導体層を選択的にエッチングするリセスエッチングプロセスを実施するステップと、複数の絶縁層における複数の凸部分、複数の導体層における複数の凹部分、およびスリット構造を形成するステップとを含む。
一部の実施形態では、ソース構造を形成するステップは、スリット構造に絶縁構造を形成するステップを含む。絶縁構造は、複数の凹部分および複数の凸部分と接触しており、基板を露出させ得る。ソース構造を形成するステップは、ソース接点を絶縁構造に形成するステップであって、ソース接点は基板と接触している、ステップも含み得る。
一部の実施形態では、方法は、ソース構造の形成の後に支持構造を除去するステップをさらに含む。
一部の実施形態では、方法は、支持構造の形成の前に、ブロック部分の対の各々に対応するスタック構造の一部分に少なくとも１つのチャネル構造を形成するステップをさらに含む。少なくとも１つのチャネル構造を形成するステップは、スタック構造の一部分に少なくとも１つのチャネルホールを形成するステップを含み得る。少なくとも１つのチャネルホールは、スタック構造において各々が鉛直に延び、基板を露出させ得る。少なくとも１つのチャネル構造を形成するステップは、少なくとも１つのチャネルホールの各々の底において、基板と接触しているエピタキシャル部分を形成するステップと、半導体チャネルを、エピタキシャル部分にわたって、エピタキシャル部分と接触して形成するステップと、ドレイン構造を、半導体チャネルにわたって、半導体チャネルと接触して形成するステップとを同じく含み得る。
一部の実施形態では、３Ｄメモリデバイスを形成するための方法は、スタック構造にわたって支持構造を形成するステップを含む。スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備えてもよく、複数のブロック部分へと分割され、支持構造は、複数のブロック部分を覆う複数のブロックマスク部分と、隣接するブロックマスク部分と接触している少なくとも１つの接続部分とを有するパターン形成支持層を備え得る。方法は、隣接するブロック部分同士の間でのスタック構造における複数の第１の開口と、少なくとも１つの接続部分によって覆われる少なくとも１つのスタック部分とを形成するために、支持構造をエッチングマスクとして使用して、スタック構造の一部分を除去するステップであって、少なくとも１つのスタック部分は、隣接するブロック部分および隣接する第１の開口と各々が接触している、ステップを含んでもよい。方法は、隣接するブロック部分同士の間に初期スリット構造を形成し、複数のブロックマスク部分の各々において交互の複数の導体層および複数の絶縁層を形成するために、少なくとも１つのスタック部分を除去するステップであって、少なくとも１つの接続部分は、初期スリット構造にわたっており、隣接するブロックマスク部分と接触している、ステップをさらに含んでもよい。方法は、初期スリット構造を通じて、複数のブロック部分の各々における複数の犠牲層を複数の導体層で置き換えるステップをさらに含み得る。方法は、スリット構造および複数の凸部分を前記複数の絶縁層に形成するために、初期スリット構造の側壁に沿って複数の導体層に複数の凹部分を形成するステップと、スリット構造にソース構造を形成するステップとをさらに含み得る。ソース構造は、基板、複数の導体層、および複数の絶縁層と接触していてもよい。
一部の実施形態では、支持構造を形成するステップは、スタック構造にわたって支持層を形成するステップと、支持層にわたってパターン形成フォトレジスト層を形成するステップであって、パターン形成フォトレジスト層は、支持開口に対応する複数のマスク開口と、接続部分に対応するマスク部分とを備える、ステップと、支持層の一部分を除去してスタック構造を露出させ、支持構造を形成するために、パターン形成フォトレジスト層をエッチングマスクとして使用してエッチングするステップとを含む。
一部の実施形態では、方法は、支持層の形成の前に、スタック構造の上面に複数の窪みを形成するステップと、複数の窪みを支持層で満たすステップとをさらに含む。
一部の実施形態では、少なくとも１つのスタック部分を除去するステップは、接続部分の下の複数の犠牲部分および複数の絶縁部分をそれぞれ除去するために等方性エッチングプロセスを実施するステップを含む。
一部の実施形態では、複数の犠牲部分を除去するステップは、ウェットエッチングプロセスを実施するステップを含む。複数の犠牲部分は窒化ケイ素を含み、ウェットエッチングプロセスのためのエッチング液はリン酸を含む。一部の実施形態では、複数の絶縁部分を除去するステップは、別のウェットエッチングプロセスを実施するステップを含む。複数の絶縁部分は酸化ケイ素を含み得、別のウェットエッチングプロセスのためのエッチング液はフッ化水素酸を含む。
一部の実施形態では、複数の凹部分を複数の導体層に形成するステップは、初期スリット構造の側壁に沿って、複数の導体層の各々と、隣接する絶縁層との間にずれを形成するために、複数の絶縁層にわたる複数の導体層を選択的にエッチングするリセスエッチングプロセスを実施するステップと、複数の絶縁層における複数の凸部分、複数の導体層における複数の凹部分、およびスリット構造を形成するステップとを含む。
一部の実施形態では、ソース構造を形成するステップは、スリット構造に絶縁構造を形成するステップを含む。絶縁構造は、複数の凹部分および複数の凸部分と接触しており、基板を露出させ得る。一部の実施形態では、ソース構造を形成するステップは、ソース接点を絶縁構造に形成するステップであって、ソース接点は基板と接触している、ステップも含む。
一部の実施形態では、方法は、ソース構造の形成の後に支持構造を除去するステップをさらに含む。
一部の実施形態では、方法は、支持構造の形成の前に、複数のブロック部分の各々に対応するスタック構造の一部分に少なくとも１つのチャネル構造を形成するステップをさらに含む。少なくとも１つのチャネル構造を形成するステップは、スタック構造の一部分に少なくとも１つのチャネルホールを形成するステップであって、少なくとも１つのチャネルホールは、スタック構造において各々が鉛直に延び、基板を露出させる、ステップを含み得る。少なくとも１つのチャネル構造を形成するステップは、少なくとも１つのチャネルホールの各々の底においてエピタキシャル部分を形成するステップと、半導体チャネルを、エピタキシャル部分にわたって、エピタキシャル部分と接触して形成するステップと、ドレイン構造を、半導体チャネルにわたって、半導体チャネルと接触して形成するステップとを同じく含み得る。エピタキシャル部分は基板と接触し得る。
特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような特定の実施形態を様々な用途に向けて容易に変更および／または適合することができるように本開示の概略的な性質を明らかにしている。そのため、このような適合および変更は、本明細書で提起されている教示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあると意図されている。本明細書における表現または用語は、本明細書における用語または表現がそれらの教示および案内を考慮して当業者によって理解されるように、説明の目的のためであって、限定の目的のためではないことは、理解されるものである。
本開示の実施形態は、その特定の機能および関係の実施を示す機能的なビルディングブロックの助けで、先に記載されている。これらの機能的なビルディングブロックの境界は、説明の利便性のために、本明細書において任意に定められている。入れ替わりの境界が、特定された機能および関係が適切に実施される限り、定められてもよい。
概要および要約の部分は、本発明者によって検討されるすべてではない本開示の１つまたは複数の例示の実施形態を明記することができ、したがって、本開示、および添付の請求項をいかなる形でも限定するようには意図されていない。
本開示の広がりおよび範囲は、上記の例示の実施形態のいずれによっても限定されるべきではなく、以下の請求項およびそれらの等価に従ってのみ定められるべきである。
１００ 基板
１０１ 緩衝酸化層
１０１－０ 緩衝酸化部分
１０３ 犠牲層
１０３－０ 犠牲部分
１０３ｉ 初期犠牲層
１０４ 絶縁層
１０４－０ 絶縁部分
１０４ｉ 初期絶縁層
１０６ 誘電コア
１０７ エピタキシャル部分
１０８ 半導体層
１０９ メモリ膜
１１０ ドレイン構造
１１１ スタック構造
１１５ 誘電キャップ層
１１５－０ 誘電キャップ部分
１１６ 支持構造
１１６ｉ 支持層
１１７ パターン形成マスク層
１１９ 半導体チャネル
１２０ チャネル構造
１２３ 制御導体層
１３２ 最下位導体層
１３４ 最上位導体層
１４０ ソース構造
１４１ ソース接点
１４２ 絶縁構造
１５０ ３Ｄメモリデバイス
１５２ 支持構造
１６０ ブロック部分
２００ マスクパターン
２０１ マスク開口
２０２ マスク部分
２０３ 支持開口
２０４ 接続部分
２０５ 支持パターン
２０７ 第１の開口
２０７－０ スタック部分
２０８ 第２の開口
２０９ 初期スリット構造
２２０ 支持部分
２５０、３００、４００、５００、６００、７００、８００ 構造
９００ 流れ図
Ｄ スリット構造の直径
ｄ ソース接点の直径
Ｄ０ 初期スリット構造の幅
Ｒ１ 第１の距離範囲
Ｒ２ 第２の距離範囲

Claims (19)

  1. 基板にわたるメモリスタックであって、前記メモリスタックにおいて横に延びる交互の複数の導体層および複数の絶縁層を備えるメモリスタックと、
    前記メモリスタックを通じて前記基板へと鉛直に延びる複数のチャネル構造であって、前記複数のチャネル構造と前記複数の導体層とが互いと交差し、複数のメモリセルを形成する、複数のチャネル構造と、
    前記メモリスタックにおいて鉛直および横に延び、前記複数のメモリセルを少なくとも１つのメモリブロックへと分割するスリット構造であって、前記スリット構造の側壁に沿って鉛直に配置される複数の凸部分および複数の凹部分を備えるスリット構造と、
    前記スリット構造におけるソース構造であって、前記スリット構造と接触している絶縁構造、および、前記絶縁構造において前記基板と接触しているソース接点を備えるソース構造と
    を備え、
    前記スリット構造が沿って延びる別の横方向に対して垂直な横方向に沿って、
    第１の場所において、前記スリット構造の幅が前記スリット構造の上面から前記スリット構造の少なくとも中間部分まで増加し、
    第２の場所において、前記スリット構造の幅が前記スリット構造の上面から前記スリット構造の前記中間部分まで低下する、三次元（３Ｄ）メモリデバイス。
  2. 前記絶縁構造は、前記複数の凸部分および前記複数の凹部分と接触している、請求項１に記載の３Ｄメモリデバイス。
  3. 前記横方向に沿って、
    前記第１の場所において、前記ソース接点の幅が前記ソース接点の上面から前記ソース接点の少なくとも中間部分まで増加し、
    前記第２の場所において、前記ソース接点の幅が前記ソース接点の上面から前記ソース接点の前記中間部分まで低下する、請求項１に記載の３Ｄメモリデバイス。
  4. 前記横方向に沿って、前記スリット構造は第１の距離範囲および第２の距離範囲で延び、
    前記第１の距離範囲において、前記スリット構造の前記幅は、前記スリット構造の前記上面から前記スリット構造の少なくとも中間部分まで増加し、前記ソース接点の前記幅は、前記ソース接点の前記上面から前記ソース接点の少なくとも前記中間部分まで増加し、
    前記第２の距離範囲において、前記スリット構造の前記幅は、前記スリット構造の前記上面から前記スリット構造の前記中間部分まで低下し、前記ソース接点の前記幅は、前記ソース接点の前記上面から前記ソース接点の前記中間部分まで低下する、請求項３に記載の３Ｄメモリデバイス。
  5. 前記ソース接点は、タングステン、アルミニウム、銅、コバルト、ケイ化物、またはポリシリコンのうちの少なくとも１つを含み、前記絶縁構造は、酸化ケイ素、窒化ケイ素、または酸窒化ケイ素のうちの少なくとも１つを含み、
    前記複数のチャネル構造は前記少なくとも１つのメモリブロックの各々において延び、前記複数のチャネル構造の各々は、前記チャネル構造の底において前記基板と接触しているエピタキシャル部分と、前記エピタキシャル部分にわたって前記エピタキシャル部分と接触している半導体チャネルと、前記半導体チャネルにわたって前記半導体チャネルと接触しているドレイン部分とを備える、請求項４に記載の３Ｄメモリデバイス。
  6. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板上のスタック構造にわたって支持構造を形成するステップであって、
    前記支持構造は、横方向に沿って並べられ、前記スタック構造を露出させる複数の支持開口、および、隣接する支持開口と各々が接触している少なくとも１つの接続部分を有するパターン形成構造層を備え、
    前記スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備える、
    ステップと、
    前記基板を露出させて、前記スタック構造における複数の第１の開口と、前記少なくとも１つの接続部分によって覆われる少なくとも１つのスタック部分とを形成するために、前記支持構造をエッチングマスクとして使用して、前記複数の支持開口によって露出される前記スタック構造の一部分を除去するステップであって、前記少なくとも１つのスタック部分は、隣接する第１の開口と各々が接触している、ステップと、
    前記隣接する第１の開口と各々が接触している前記少なくとも１つの接続部分の下に少なくとも１つの第２の開口を形成するために、少なくとも１つのスタック部分を除去するステップであって、前記複数の第１の開口および前記少なくとも１つの第２の開口は、前記スタック構造をブロック部分の対へと分割する初期スリット構造を形成し、前記ブロック部分の対の各々は交互の複数の犠牲層および複数の絶縁層を備える、ステップと
    を含む方法。
  7. 前記初期スリット構造を通じて、前記ブロック部分の対の各々における前記複数の犠牲層を複数の導体層で置き換えるステップと、
    前記初期スリット構造の側壁に沿って前記複数の導体層に複数の凹部分を形成するステップと、
    スリット構造および複数の凸部分を前記複数の絶縁層に形成するステップと、
    前記スリット構造にソース構造を形成するステップであって、前記ソース構造は前記基板、前記複数の導体層、および前記複数の絶縁層と接触している、ステップと
    をさらに含む、請求項６に記載の方法。
  8. 前記支持構造を形成するステップは、
    前記スタック構造にわたって支持層を形成するステップと、
    前記支持層にわたってパターン形成フォトレジスト層を形成するステップであって、前記パターン形成フォトレジスト層は、前記支持開口に対応する複数のマスク開口と、前記接続部分に対応するマスク部分とを備える、ステップと、
    前記支持層の一部分を除去して前記スタック構造を露出させ、前記支持構造を形成するために、前記パターン形成フォトレジスト層をエッチングマスクとして使用してエッチングするステップと
    を含む、請求項６に記載の方法。
  9. 前記支持層の形成の前に、前記スタック構造の上面に複数の窪みを形成するステップと、
    前記複数の窪みを前記支持層で満たすステップと
    をさらに含む、請求項８に記載の方法。
  10. 前記支持構造をエッチングマスクとして使用して、前記スタック構造の一部分を除去するステップは、前記スタック構造の前記一部分を除去するために異方性エッチングプロセスを実施するステップを含む、請求項６に記載の方法。
  11. 少なくとも１つの第２の開口を形成するために、前記スタック部分を除去するステップは、前記接続部分の下の複数の犠牲部分および複数の絶縁部分をそれぞれ除去するために等方性エッチングプロセスを実施するステップを含む、請求項１０に記載の方法。
  12. 前記複数の犠牲部分を除去するステップは、ウェットエッチングプロセスを実施するステップを含み、前記複数の犠牲部分は、窒化ケイ素と、リン酸を含む前記ウェットエッチングプロセスのためのエッチング液とを含み、
    前記複数の絶縁部分を除去するステップは、別のウェットエッチングプロセスを実施するステップを含み、前記複数の絶縁部分は酸化ケイ素を含み、前記別のウェットエッチングプロセスのためのエッチング液はフッ化水素酸を含む、請求項１１に記載の方法。
  13. 前記複数の導体層に複数の凹部分を形成するステップは、
    前記初期スリット構造の前記側壁に沿って、前記複数の導体層の各々と、隣接する絶縁層との間にずれを形成するために、前記複数の絶縁層にわたる前記複数の導体層を選択的にエッチングするリセスエッチングプロセスを実施するステップと、
    前記複数の絶縁層における前記複数の凸部分、前記複数の導体層における前記複数の凹部分、および前記スリット構造を形成するステップと
    を含み、
    ソース構造を形成するステップは、
    絶縁構造を前記スリット構造に形成するステップであって、前記絶縁構造は、前記複数の凹部分および前記複数の凸部分と接触しており、前記基板を露出させる、ステップと、
    ソース接点を前記絶縁構造に形成するステップであって、前記ソース接点は前記基板と接触している、ステップと
    を含む、請求項７に記載の方法。
  14. 前記ソース構造の形成の後に前記支持構造を除去するステップをさらに含む、請求項７に記載の方法。
  15. 三次元（３Ｄ）メモリデバイスを形成するための方法であって、
    基板上のスタック構造にわたって支持構造を形成するステップであって、
    前記スタック構造は、交互の複数の初期犠牲層および複数の初期絶縁層を備え、複数のブロック部分へと分割され、
    前記支持構造は、前記複数のブロック部分を覆う複数のブロックマスク部分と、隣接するブロックマスク部分と接触している少なくとも１つの接続部分とを有するパターン形成支持層を備える、
    ステップと、
    隣接するブロック部分同士の間での前記スタック構造における複数の第１の開口と、前記少なくとも１つの接続部分によって覆われる少なくとも１つのスタック部分とを形成するために、前記支持構造をエッチングマスクとして使用して、前記スタック構造の一部分を除去するステップであって、前記少なくとも１つのスタック部分は、隣接するブロック部分および隣接する第１の開口と各々が接触している、ステップと、
    前記隣接するブロック部分同士の間に初期スリット構造を形成し、前記複数のブロックマスク部分の各々において交互の複数の導体層および複数の絶縁層を形成するために、前記少なくとも１つのスタック部分を除去するステップであって、前記少なくとも１つの接続部分は、前記初期スリット構造にわたっており、前記隣接するブロックマスク部分と接触している、ステップと、
    前記初期スリット構造を通じて、前記複数のブロック部分の各々における前記複数の初期犠牲層を複数の導体層で置き換えるステップと、
    前記初期スリット構造の側壁に沿って前記複数の導体層に複数の凹部分を形成し、スリット構造および複数の凸部分を前記複数の絶縁層に形成するステップと、
    前記スリット構造にソース構造を形成するステップであって、前記ソース構造は前記基板、前記複数の導体層、および前記複数の絶縁層と接触している、ステップと
    を含む、方法。
  16. 前記支持構造を形成するステップは、
    前記スタック構造にわたって支持層を形成するステップと、
    前記支持層にわたってパターン形成フォトレジスト層を形成するステップであって、前記パターン形成フォトレジスト層は、支持開口に対応する複数のマスク開口と、前記接続部分に対応するマスク部分とを備える、ステップと、
    前記支持層の一部分を除去して前記スタック構造を露出させ、前記支持構造を形成するために、前記パターン形成フォトレジスト層をエッチングマスクとして使用してエッチングするステップと
    を含む、請求項１５に記載の方法。
  17. 前記支持層の形成の前に、前記スタック構造の上面に複数の窪みを形成するステップと、
    前記複数の窪みを前記支持層で満たすステップと
    をさらに含む、請求項１６に記載の方法。
  18. 前記少なくとも１つのスタック部分を除去するステップは、前記接続部分の下の複数の犠牲部分および複数の絶縁部分をそれぞれ除去するために等方性エッチングプロセスを実施するステップを含み、
    前記複数の犠牲部分を除去するステップは、ウェットエッチングプロセスを実施するステップを含み、前記複数の犠牲部分は、窒化ケイ素と、リン酸を含む前記ウェットエッチングプロセスのためのエッチング液とを含み、
    前記複数の絶縁部分を除去するステップは、別のウェットエッチングプロセスを実施するステップを含み、前記複数の絶縁部分は酸化ケイ素を含み、前記別のウェットエッチングプロセスのためのエッチング液はフッ化水素酸を含む、請求項１５に記載の方法。
  19. 前記複数の導体層に複数の凹部分を形成するステップは、
    前記初期スリット構造の前記側壁に沿って、前記複数の導体層の各々と、隣接する絶縁層との間にずれを形成するために、前記複数の絶縁層にわたる前記複数の導体層を選択的にエッチングするリセスエッチングプロセスを実施するステップと、
    前記複数の絶縁層における前記複数の凸部分、前記複数の導体層における前記複数の凹部分、および前記スリット構造を形成するステップと
    を含み、
    ソース構造を形成するステップは、
    絶縁構造を前記スリット構造に形成するステップであって、前記絶縁構造は、前記複数の凹部分および前記複数の凸部分と接触しており、前記基板を露出させる、ステップと、
    ソース接点を前記絶縁構造に形成するステップであって、前記ソース接点は前記基板と接触している、ステップと
    を含む、請求項１８に記載の方法。
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