JP7317995B2 - ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法 - Google Patents
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
102 基板
104 スタック構造
106 導体層
108 誘電体層
110 TSGカット構造
112 TSGカット構造
114 支持構造
116 ダミーチャネル構造
117 チャネル構造
118 絶縁構造
124 ソース接点構造
126 支持構造
130 接点
200 3Dメモリデバイス
214 支持構造
216 ダミーチャネル構造
302 基板
304 誘電体スタック
304-1 下部誘電体スタック
304-2 上部誘電体スタック
305 第1の誘電体層
308 第2の誘電体層
311 下部チャネルホール部分
404 メモリスタック
410 TSGカット構造
411 チャネルホール
412 第2のTSGカット構造
414 支持構造
416 ダミーチャネル構造
418 絶縁構造
426 支持構造
510 TSGカット構造
511 第2のTSGカット開口
512 第2のTSGカット構造
513 TSGカット開口
514 支持構造
515 チャネルホール
516 ダミーチャネル構造
604 メモリスタック
610 TSGカット構造
612 第2のTSGカット構造
614 支持構造
615 チャネルホール
616 ダミーチャネル構造
617 チャネル構造
Claims (36)
- コア領域と、
横方向に延在する少なくとも導体/誘電体対をそれぞれ含む複数の階段を含む階段領域と、
を含み、
前記コア領域は、前記横方向および前記横方向に垂直な垂直方向に沿って延在する第1のドレイン選択ゲート(DSG)カット構造を含み、
前記階段領域は、
前記横方向および前記垂直方向に沿って延在し、前記第1のドレイン選択ゲート(DSG)カット構造から離隔される第2のドレイン選択ゲート(DSG)カット構造と、
前記垂直方向に沿って前記第2のドレイン選択ゲートカット構造内に延在する複数の支持構造であって、前記支持構造の少なくとも1つの、前記横方向に沿った寸法が、前記横方向に垂直な第2の横方向に沿った寸法より大きい、複数の支持構造と、
を含む、
三次元(3D)メモリデバイス。 - 前記第2の横方向に沿って、前記支持構造の前記少なくとも1つの前記寸法は前記第2のドレイン選択ゲートカット構造の寸法より大きい、請求項1に記載の三次元メモリデバイス。
- 横平面に沿って、前記支持構造の前記少なくとも1つは、楕円形または長方形の1つを有する、請求項2に記載の三次元メモリデバイス。
- 前記複数の支持構造はそれぞれ楕円形を含み、前記横方向に沿って均等に配置されている、請求項3に記載の三次元メモリデバイス。
- 前記第2のドレイン選択ゲートカット構造の寸法が、前記垂直方向に沿った導体/誘電体対の4つの対以上である、請求項1から4のいずれか一項に記載の三次元メモリデバイス。
- 前記垂直方向に沿って、前記複数の支持構造の寸法が前記第2のドレイン選択ゲートカット構造の前記寸法以上である、請求項5に記載の三次元メモリデバイス。
- 前記複数の支持構造は前記階段領域の底部まで延在する、請求項6に記載の三次元メモリデバイス。
- 前記第2のドレイン選択ゲートカット構造は、前記複数の階段の表面から前記階段領域の底部まで延在する、請求項1から4のいずれか一項に記載の三次元メモリデバイス。
- 前記第2のドレイン選択ゲートカット構造および前記複数の支持構造は、酸化シリコンまたは酸窒化シリコンの少なくとも1つを含む、請求項1から4のいずれか一項に記載の三次元メモリデバイス。
- 前記第2のドレイン選択ゲートカット構造の外側に第2の支持構造をさらに含み、前記第2の支持構造の、前記横方向に沿った寸法が、前記第2の横方向に沿った寸法より大きい、請求項1から4のいずれか一項に記載の三次元メモリデバイス。
- 前記第2の支持構造および前記複数の支持構造は、同じ形状、同じ寸法、および同じ材料を有する、請求項10に記載の三次元メモリデバイス。
- 基板上に複数の第1/第2の誘電体層対を含む誘電体スタックを形成するステップと、
前記誘電体スタックのコア領域に第1のドレイン選択ゲート(DSG)カット開口を形成するステップと、
前記誘電体スタックの階段領域において横方向に沿って延在する複数の階段を含む階段構造を形成するステップと、
前記第1のドレイン選択ゲートカット開口とは異なるステップにおいて、前記階段領域において前記横方向に沿って延在する第2のドレイン選択ゲートカット開口を形成するステップと、
前記第1のドレイン選択ゲートカット開口に第1のドレイン選択ゲートカット構造を、前記第2のドレイン選択ゲートカット開口に第2のドレイン選択ゲートカット構造を形成するステップと、
を含む、三次元(3D)メモリデバイスを形成するための方法。 - 前記第2のドレイン選択ゲートカット開口を形成する同じステップにおいて、前記階段領域において前記横方向に垂直な垂直方向に沿って延在し、前記第2のドレイン選択ゲートカット開口と少なくとも部分的に重なる複数の支持開口を形成するステップと、
前記複数の支持開口に複数の支持構造を形成するステップと、
をさらに含む、請求項12に記載の方法。 - 前記第2のドレイン選択ゲートカット開口を形成する異なるステップにおいて、前記階段領域において垂直方向に沿って延在する複数の支持開口を形成するステップと、
前記複数の支持開口に複数の支持構造を形成するステップと、
をさらに含む、請求項12に記載の方法。 - 前記第1のドレイン選択ゲートカット構造、前記第2のドレイン選択ゲートカット構造、および前記複数の支持構造を形成するステップは、それぞれ前記第1のドレイン選択ゲートカット開口、前記第2のドレイン選択ゲートカット開口、および前記複数の支持開口に誘電体材料を堆積させるステップを含む、請求項13または14に記載の方法。
- 前記誘電体材料は、前記第1のドレイン選択ゲートカット構造、前記第2のドレイン選択ゲートカット構造、および前記複数の支持構造を形成する同じステップにおいて堆積させる、請求項15に記載の方法。
- 前記第1のドレイン選択ゲートカット開口は、前記階段構造の形成前に形成される、請求項12に記載の方法。
- 前記第2のドレイン選択ゲートカット開口を形成するステップは、少なくとも4つの第1/第2の誘電体層対を含む前記誘電体スタックの一部を除去するステップと、前記第2のドレイン選択ゲートカット開口を形成した後、誘電体材料を堆積させて前記第2のドレイン選択ゲートカット構造を形成するステップと、を含む、請求項12に記載の方法。
- 前記第2のドレイン選択ゲートカット開口を形成するステップは、前記誘電体スタックの一部を除去して前記基板を露出させるステップを含む、請求項18に記載の方法。
- 前記複数の支持開口を形成するステップは、前記誘電体スタックの複数の部分を除去して前記基板を露出させるステップを含む、請求項13または14に記載の方法。
- 前記誘電体スタックを形成するステップは、
前記基板上に第1の誘電体スタックを形成するステップと、
前記第1の誘電体スタック上に第2の誘電体スタックを形成するステップと、
を含む、請求項12から14のいずれか一項に記載の方法。 - 前記第1のドレイン選択ゲートカット開口の形成前に前記第1の誘電体スタックにおける前記コア領域に第1のチャネルホール部分を形成するステップと、
前記第1のドレイン選択ゲートカット開口の形成後に前記第2の誘電体スタックに第2のチャネルホール部分を形成するステップと、
をさらに含み、
前記第2のチャネルホール部分は前記第1のチャネルホール部分と接触し、
前記第1および第2のチャネルホール部分はチャネルホールを形成する、
請求項21に記載の方法。 - 前記チャネルホールにチャネル形成構造を堆積させることをさらに含む、請求項22に記載の方法。
- 前記誘電体スタックにスリット構造を形成するステップであって、前記スリット構造は前記横方向に沿って延在して前記基板を露出させる、ステップと、
前記第1の誘電体層を除去して複数の横方向のリセスを形成するステップと、
前記複数の横方向のリセスに導体材料を堆積させて複数の導体層を形成するステップと、
をさらに含む、請求項12から14のいずれか一項に記載の方法。 - 基板上に複数の第1/第2の誘電体層対を含む誘電体スタックを形成するステップと、
前記誘電体スタックのコア領域にチャネル構造を形成するステップと、
前記誘電体スタックの階段領域において横方向に沿って延在する複数の階段を含む階段構造を形成するステップと、
前記誘電体スタックのコア領域に第1のドレイン選択ゲート(DSG)カット開口を、前記誘電体スタックの階段領域に第2のドレイン選択ゲートカット開口を同時に形成するステップと、
前記第1のドレイン選択ゲートカット開口に第1のドレイン選択ゲートカット構造を、前記第2のドレイン選択ゲートカット開口に、前記第1のドレイン選択ゲートカット構造から離隔される第2のドレイン選択ゲートカット構造を形成するステップと、
を含む、三次元(3D)メモリデバイスを形成するための方法。 - 前記第1のドレイン選択ゲートカット開口および前記第2のドレイン選択ゲートカット開口を形成する異なるステップにおいて、前記階段領域において前記横方向に垂直な垂直方向に沿って延在する複数の支持開口を形成するステップと、
前記複数の支持開口に複数の支持構造を形成するステップと、
をさらに含む、請求項25に記載の方法。 - 前記第1のドレイン選択ゲートカット構造、前記第2のドレイン選択ゲートカット構造、および前記複数の支持構造を形成するステップは、それぞれ前記第1のドレイン選択ゲートカット開口、前記第2のドレイン選択ゲートカット開口、および前記複数の支持開口に誘電体材料を堆積させるステップを含む、請求項26に記載の方法。
- 前記誘電体材料は、前記第1のドレイン選択ゲートカット構造、前記第2のドレイン選択ゲートカット構造、および前記複数の支持構造を形成する同じステップにおいて堆積させる、請求項27に記載の方法。
- 前記第1のドレイン選択ゲートカット開口および前記第2のドレイン選択ゲートカット開口は、前記階段構造の形成後に形成される、請求項25に記載の方法。
- 前記第2のドレイン選択ゲートカット開口を形成するステップは、少なくとも4つの第1/第2の誘電体層対を含む前記誘電体スタックの一部を除去するステップを含む、請求項25に記載の方法。
- 前記複数の支持開口を形成するステップは、前記誘電体スタックの複数の部分を除去して前記基板を露出させるステップを含む、請求項26に記載の方法。
- 前記第1のドレイン選択ゲートカット開口を形成するステップは、前記チャネル構造の頂部を除去するステップを含む、請求項25に記載の方法。
- 前記誘電体スタックを形成するステップは、
前記基板上に第1の誘電体スタックを形成することと、
前記第1の誘電体スタック上に第2の誘電体スタックを形成することと、
を含む、請求項25から32のいずれか一項に記載の方法。 - 前記階段構造の形成前に、
前記第1の誘電体スタックにおける前記コア領域に第1のチャネルホール部分を形成するステップと、
前記第1のチャネルホール部分と接触する前記第2の誘電体スタックに第2のチャネルホール部分を形成するステップであって、前記第1および第2のチャネルホール部分はチャネルホールを形成する、ステップと、
前記チャネルホールにチャネル形成構造を堆積させるステップと、
をさらに含む、請求項33に記載の方法。 - 前記誘電体スタックにスリット構造を形成するステップであって、前記スリット構造は、前記横方向に沿って延在して前記基板を露出させる、ステップと、
前記第1の誘電体層を除去して複数の横方向のリセスを形成するステップと、
前記複数の横方向のリセスに導体材料を堆積させて複数の導体層を形成するステップと、
をさらに含む、請求項25から32のいずれか一項に記載の方法。 - 前記第1のドレイン選択ゲートカット構造および前記第2のドレイン選択ゲートカット構造は、同じ製造動作を通して形成される、請求項25に記載の方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2023117717A JP2023143930A (ja) | 2020-04-24 | 2023-07-19 | ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/CN2020/086575 WO2021212446A1 (en) | 2020-04-24 | 2020-04-24 | Three-dimensional memory devices with drain-select-gate cut structures and methods for forming the same |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023117717A Division JP2023143930A (ja) | 2020-04-24 | 2023-07-19 | ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022532987A JP2022532987A (ja) | 2022-07-21 |
JP7317995B2 true JP7317995B2 (ja) | 2023-07-31 |
Family
ID=72189564
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021561776A Active JP7317995B2 (ja) | 2020-04-24 | 2020-04-24 | ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法 |
JP2023117717A Pending JP2023143930A (ja) | 2020-04-24 | 2023-07-19 | ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2023117717A Pending JP2023143930A (ja) | 2020-04-24 | 2023-07-19 | ドレイン選択ゲートカット構造を備えた三次元メモリデバイスおよびこれを形成するための方法 |
Country Status (7)
Country | Link |
---|---|
US (3) | US11502098B2 (ja) |
EP (2) | EP4290998A3 (ja) |
JP (2) | JP7317995B2 (ja) |
KR (1) | KR102669053B1 (ja) |
CN (2) | CN111602244B (ja) |
TW (1) | TWI738376B (ja) |
WO (1) | WO2021212446A1 (ja) |
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-
2020
- 2020-04-24 KR KR1020217033337A patent/KR102669053B1/ko active IP Right Grant
- 2020-04-24 EP EP23205332.2A patent/EP4290998A3/en active Pending
- 2020-04-24 JP JP2021561776A patent/JP7317995B2/ja active Active
- 2020-04-24 WO PCT/CN2020/086575 patent/WO2021212446A1/en unknown
- 2020-04-24 EP EP20926364.9A patent/EP3931869B1/en active Active
- 2020-04-24 CN CN202080000882.5A patent/CN111602244B/zh active Active
- 2020-04-24 CN CN202110829559.5A patent/CN113555370A/zh active Pending
- 2020-05-22 US US16/881,173 patent/US11502098B2/en active Active
- 2020-06-09 TW TW109119283A patent/TWI738376B/zh active
-
2021
- 2021-06-11 US US17/344,949 patent/US20210335812A1/en active Pending
-
2022
- 2022-09-12 US US17/943,172 patent/US20230005959A1/en active Pending
-
2023
- 2023-07-19 JP JP2023117717A patent/JP2023143930A/ja active Pending
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---|---|---|---|---|
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CN110770902A (zh) | 2019-08-23 | 2020-02-07 | 长江存储科技有限责任公司 | 竖直存储器件 |
CN110741475A (zh) | 2019-08-29 | 2020-01-31 | 长江存储科技有限责任公司 | 三维存储器及其制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US20210335812A1 (en) | 2021-10-28 |
TWI738376B (zh) | 2021-09-01 |
WO2021212446A1 (en) | 2021-10-28 |
CN111602244A (zh) | 2020-08-28 |
US11502098B2 (en) | 2022-11-15 |
US20210335806A1 (en) | 2021-10-28 |
KR102669053B1 (ko) | 2024-05-23 |
TW202141750A (zh) | 2021-11-01 |
EP3931869A4 (en) | 2022-06-01 |
JP2022532987A (ja) | 2022-07-21 |
EP4290998A3 (en) | 2024-02-14 |
EP4290998A2 (en) | 2023-12-13 |
JP2023143930A (ja) | 2023-10-06 |
CN111602244B (zh) | 2021-06-22 |
CN113555370A (zh) | 2021-10-26 |
KR20210141577A (ko) | 2021-11-23 |
EP3931869B1 (en) | 2023-12-06 |
US20230005959A1 (en) | 2023-01-05 |
EP3931869A1 (en) | 2022-01-05 |
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Date | Code | Title | Description |
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R150 | Certificate of patent or registration of utility model |
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