KR102629454B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 상부 분리패턴을 사이에 두고 배치되고, 상기 상부 분리패턴에 가까워질수록 지름이 점진적으로 증가되는 제1 그룹의 기둥들 및 제2 그룹의 기둥들; 및 상기 제1 그룹의 기둥들 및 상기 제2 그룹의 기둥들을 감싸고, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 적층체를 관통하는 기둥들을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치로서, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 메모리 장치가 제안된 바 있다. 3차원 메모리 장치는 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 적층체, 및 적층체를 관통하는 채널막들을 포함할 수 있다. 집적도 향상을 위하여, 채널막들의 배치밀도가 높아짐에 따라, 3차원 메모리 장치를 제조하는 과정에서 다양한 불량이 발생한다.
본 발명의 실시 예는 제조 과정에서의 불량을 줄일 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 상부 분리패턴을 사이에 두고 배치되고, 상기 상부 분리패턴에 가까워질수록 지름이 점진적으로 증가되는 제1 그룹의 기둥들 및 제2 그룹의 기둥들; 및 상기 제1 그룹의 기둥들 및 상기 제2 그룹의 기둥들을 감싸고, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 방향으로 마주하는 제1 측벽 및 제2 측벽을 갖는 적층체; 상기 제1 측벽 및 상기 제2 측벽 사이에 배치되고, 상기 적층체의 상면으로부터 상기 적층체의 적어도 일부를 관통하는 상부 분리패턴; 상기 적층체를 관통하고, 상기 제1 측벽 또는 상기 제2 측벽에 인접하게 배치된 제1열의 기둥들; 및 상기 적층체를 관통하고, 상기 상부 분리패턴에 인접하여 배치되고, 상기 제1열의 기둥들보다 큰 지름으로 형성된 제n열의 기둥들(여기서, n은 2이상의 자연수)을 포함할 수 있다.
본 발명의 실시 예에 따르면, 적층체를 관통하는 기둥들의 크기가 제조 공정 중 가스 유속을 고려하여 위치에 따라 다르게 형성된다. 이러한 본 발명의 실시 예에 따르면, 가스 유입을 통해 도전 패턴들을 형성하는 과정에서 도전 패턴들 내에 불순물이 잔류하는 현상이 개선될 수 있으므로 반도체 메모리 장치의 불량률을 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 사시도이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들의 평면도들이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 기둥들의 지름들을 비교하기 위한 평면도이다.
도 4는 도 1에 도시된 X영역을 확대한 단면도이다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6은 가스의 유속 변화를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 기둥들 사이의 간격을 설명하기 위한 평면도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 기둥들 사이의 간격과 기둥들 사이를 흐르는 가스의 유속을 나타내는 그래프들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들의 평면도들이다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 기둥들의 지름들을 비교하기 위한 평면도이다.
도 4는 도 1에 도시된 X영역을 확대한 단면도이다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 6은 가스의 유속 변화를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 기둥들 사이의 간격을 설명하기 위한 평면도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 기둥들 사이의 간격과 기둥들 사이를 흐르는 가스의 유속을 나타내는 그래프들이다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 사시도이다.
도 1을 참조하면, 반도체 메모리 장치는 슬릿 절연막들(SSI)에 의해 분리되는 적층체들(ST_A, ST_B, ST_C), 적층체들(ST_A, ST_B, ST_C) 각각을 관통하는 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn), 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn) 각각을 감싸는 다층 메모리 패턴들(ML1 및 ML2), 및 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn) 각각의 하단을 감싸는 다층 소스막(SL)을 포함할 수 있다.
적층체들(ST_A, ST_B, ST_C)은 서로 동일한 구조로 형성될 수 있다. 도 1은 반도체 메모리 장치의 일부를 나타내고 있다. 특히, 도 1은 설명의 편의를 위해 A 적층체(ST_A) 위주로 나타내고 있다. 이하, 적층체들(ST_A, ST_B, ST_C)의 구조는 A 적층체(ST_A) 위주로 설명한다. A 적층체(ST_A)는 슬릿 절연막들(SSI)의 측벽들을 따라 측정되는 제1 측벽(SW1) 및 제2 측벽(SW2)을 갖는다. 제1 측벽(SW1) 및 제2 측벽(SW2)은 제1 방향(I)으로 서로 마주한다. A 적층체(ST_A)는 교대로 적층된 도전 패턴들(CP1 내지 CPk) 및 층간 절연막들(ILD)을 포함한다.
도전 패턴들(CP1 내지 CPk)은 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 소스 셀렉트 라인(SSL)은 소스 셀렉트 트랜지스터의 게이트에 연결되고, 워드 라인들(WL)은 메모리 셀들의 게이트들에 연결되고, 드레인 셀렉트 라인(DSL)은 드레인 셀렉트 트랜지스터의 게이트에 연결된다.
최하층의 도전 패턴(CP1)은 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 최하층의 도전 패턴(CP1) 뿐 아니라, 최하층 상부의 제2 층의 도전 패턴(CP2)이 소스 셀렉트 라인(SSL)으로 이용될 수 있다. 도면에 도시되진 않았으나, 설계에 따라, 제2 층의 도전 패턴(CP2) 상부의 도전 패턴들 일부가 소스 셀렉트 라인(SSL)으로 이용될 수 있다.
최상층의 도전 패턴(CPk)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 최상층의 도전 패턴(CPk) 뿐 아니라, 최상층 하부의 제k-1 층의 도전 패턴(CPk-1)이 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 도면에 도시되진 않았으나 설계에 따라, 제k-1 층의 도전 패턴(CPk-1) 하부의 도전 패턴들 일부가 드레인 셀렉트 라인(DSL)으로 이용될 수 있다.
드레인 셀렉트 라인(DSL)과 소스 셀렉트 라인(SSL) 사이의 도전 패턴들(예를 들어, CP3 내지 CPk-2)은 워드 라인들(WL)로 이용될 수 있다.
A 적층체(ST_A)의 상면으로부터 A 적층체(ST_A)의 적어도 일부가 상부 분리패턴(USI)에 의해 관통될 수 있다. 상부 분리패턴(USI)은 A 적층체(ST_A)의 도전 패턴들(CP1 내지 CPk) 중 동일층에 배치된 도전 패턴들(예를 들어, CPk)을 제1 드레인 셀렉트 라인(SEL1)과 제2 드레인 셀렉트 라인(SEL2)으로 분리할 수 있다. 상부 분리패턴(USI)은 제1 방향(I)에 교차되는 제2 방향(Ⅱ)을 따라 연장될 수 있다. 상부 분리패턴(USI)은 적어도 드레인 셀렉트 라인(DSL)으로 이용되는 도전 패턴들(예를 들어, CPk 내지 CPk-1)의 바닥면 깊이까지 연장된다. 도면에 도시되진 않았으나, 상부 분리패턴(USI)은 제1 드레인 셀렉트 라인(SEL1) 및 제2 드레인 셀렉트 라인(SEL2) 아래에 배치된 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)을 관통하도록 제3 방향(Ⅲ)을 따라 연장될 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)을 따라 연장된 수평면에 수직 교차되는 방향이다.
상부 분리패턴(USI)은 제1 측벽(SW1) 및 제2 측벽(SW2) 사이에 배치된다. 제1 드레인 셀렉트 라인(SEL1)은 제1 측벽(SW1)으로부터 상부 분리패턴(USI)을 향하여 연장되고, 제2 드레인 셀렉트 라인(SEL2)은 제2 측벽(SW2)으로부터 상부 분리패턴(USI)을 향하여 연장된다. 동일층에 배치된 제1 드레인 셀렉트 라인(SEL1) 및 제2 드레인 셀렉트 라인(SEL2)은 상부 분리패턴(USI)에 의해 서로 이격된다.
워드 라인들(WL) 및 소스 셀렉트 라인(SSL)은 제1 드레인 셀렉트 라인(SEL1) 및 제2 드레인 셀렉트 라인(SEL2) 하부에 적층된다. 워드 라인들(WL) 및 소스 셀렉트 라인(SSL)은 제1 측벽(SW1)으로부터 제2 측벽(SW2)을 향하여 연장될 수 있다.
A 적층체(ST_A)는 도전 패턴들(CP1 내지 CPk)의 표면을 따라 형성된 라이너 막들(LL)을 더 포함할 수 있다. 라이너 막들(LL)은 제1 측벽(SW1) 및 제2 측벽(SW2) 향하여 개구되고, 상부 분리패턴(USI)의 측벽 상으로 연장된다. 라이너막들(LL)은 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn)의 측벽 상으로 연장된다.
기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn)은 층간 절연막들(ILD) 및 도전 패턴들(CP1 내지 CPk)에 의해 둘러싸인다. 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn)은 제1 그룹의 기둥들(GR1) 및 제2 그룹의 기둥들(GR2)로 구분될 수 있다.
제1 그룹의 기둥들(GR1)은 제1 측벽(SW1)과 상부 분리패턴(USI) 사이에 배치된다. 제1 그룹의 기둥들(GR1)은 제1 열의 기둥들(1P1) 내지 제n 열의 기둥들(1Pn; n은 2이상의 자연수)을 포함할 수 있다. 제1 그룹의 기둥들(GR1)은 제1 드레인 셀렉트 라인(SEL1)에 의해 둘러싸인다. 제1 열의 기둥들(1P1)과 제n 열의 기둥들(1Pn) 사이에 다수열의 기둥들(1P2 내지 1Pn-1)이 지그재그로 배치될 수 있다.
제2 그룹의 기둥들(GR2)은 제2 측벽(SW2)과 상부 분리패턴(USI) 사이에 배치된다. 제2 그룹의 기둥들(GR2)은 제1 열의 기둥들(2P1) 내지 제n 열의 기둥들(2Pn)을 포함할 수 있다. 제2 그룹의 기둥들(GR2)은 제2 드레인 셀렉트 라인(SEL2)에 의해 둘러싸인다. 제1 열의 기둥들(2P1)과 제n 열의 기둥들(2Pn) 사이에 다수열의 기둥들(2P2 내지 2Pn-1)이 지그재그로 배치될 수 있다.
제1 그룹의 기둥들(GR1)은 상부 분리패턴(USI)을 기준으로 제2 그룹의 기둥들(GR2)에 대칭되게 배열될 수 있다. 워드 라인들(WL) 각각은 제1 그룹의 기둥들(GR1) 및 제2 그룹의 기둥들(GR2)을 감싸도록 연장될 수 있다.
상부 분리패턴(USI)에 인접하게 배치된 제n열의 기둥들(1Pn, 2Pn)은 제1 측벽(SW1)에 인접하게 배치된 제1 열의 기둥들(1P1) 또는 제2 측벽(SW2)에 인접하게 배치된 제1 열의 기둥들(2P1)보다 큰 지름으로 형성될 수 있다. 더 나아가, 제1 그룹의 기둥들(GR1)과 제2 그룹의 기둥들(GR2)은 상부 분리패턴(USI)에 가까워질수록 지름이 점진적으로 증가될 수 있다.
다층 소스막(SL)은 제1 소스막(SL1) 및 제2 소스막(SL2)을 포함할 수 있다. 제2 소스막(SL2)은 제1 소스막(SL1) 상부에 적층된다. 다층 소스막(SL)은 적층체들(ST_A, ST_B, ST_C) 아래에 배치된다. 슬릿 절연막들(SSI)은 제2 소스막(SL2)의 표면 상부로 연장될 수 있다. 제1 소스막(SL1) 및 제2 소스막(SL2)은 다양한 도전물로 형성될 수 있다. 예를 들어, 제1 소스막(SL1)은 저저항 금속막, 실리콘막 중 적어도 어느 하나를 포함할 수 있고, 제2 소스막(SL2)은 실리콘막을 포함할 수 있다.
다층 메모리 패턴들(ML1, ML2) 각각은 터널 절연막, 데이터 저장막, 제1 블로킹 절연막을 포함할 수 있다. 다층 메모리 패턴들(ML1, ML2)은 제1 다층 메모리 패턴(ML1) 및 제2 다층 메모리 패턴(ML2)으로 구분될 수 있다. 제1 다층 메모리 패턴(ML1)은 각 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn)과 A 적층체(ST_A) 사이의 계면을 따라 연장된다. 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn)은 제1 소스막(SL1)의 내부로 연장될 수 있다. 제2 다층 메모리 패턴(ML2)은 제1 소스막(SL1)과 각 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn) 사이의 계면을 따라 연장된다. 제2 소스막(SL2)은 제1 다층 메모리 패턴(ML1)과 제2 다층 메모리 패턴(ML2) 사이로 연장되어 각 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn)의 채널막(CH) 측벽에 접촉된다.
구체적으로 설명되진 않았으나, A 적층체(ST_A)의 구조는 나머지 적층체들(ST_B, ST_C)의 구조와 동일하다.
도면에 도시되진 않았으나, 각 기둥들(1P1 내지 1Pn 및 2P1 내지 2Pn)의 채널막(CH)의 상면은 비트 라인에 연결될 수 있다. 비트 라인과 다층 소스막(SL) 사이에 배치된 채널막(CH)을 따라 메모리 스트링이 형성될 수 있다. 메모리 스트링은 드레인 셀렉트 라인(DSL)에 연결된 드레인 셀렉트 트랜지스터, 소스 셀렉트 라인(SSL)에 연결된 소스 셀렉트 트랜지스터, 워드 라인들(WL)에 연결된 메모리 셀들을 포함한다.
도 2a 및 도 2b는 본 발명의 실시 예들에 따른 반도체 메모리 장치들의 평면도들이다. 설명의 편의를 위해, 도 2a 및 도 2b에 A 적층체(ST_A) 위주로 도시하였다.
도 2a 및 도 2b를 참조하면, A 적층체(ST_A)는 도 1에서 상술한 바와 같이 제1 그룹의 기둥들(GR1) 및 제2 그룹의 기둥들(GR2)에 의해 관통된다. A 적층체(ST_A)의 적어도 일부는 도 1에서 상술한 바와 같이 상부 분리패턴(USI)에 의해 관통된다. A 적층체(ST_A)는 도 1에서 상술한 바와 같이 슬릿 절연막들(SSI)의 측벽을 따라 측정되는 제1 측벽(SW1) 및 제2 측벽(SW2)을 가질 수 있다.
제1 그룹의 기둥들(GR1)을 구성하는 제1 내지 제n 열의 기둥들(1P1 내지 1Pn)과 제2 그룹의 기둥들(GR2)을 구성하는 제1 내지 제n 열의 기둥들(2P1 내지 2Pn)의 배열 및 지름은 도 1에서 상술한 바와 동일하다.
상부 분리패턴(USI)은 트렌치(T) 내부와 더미홀들(DH1 또는 DH2) 내부를 채운다. 트렌치(T)는 제2 방향(Ⅱ)을 따라 연장된다. 더미홀들(DH1 또는 DH2)은 제2 방향(Ⅱ)을 따라 이격되어 배열되고, 트렌치(T)에 겹친다. 트렌치(T) 깊이는 도 1에서 상술한 상부 분리패턴(USI)의 깊이와 동일하다. 더미홀들(DH1 또는 DH2)은 상부 분리패턴(USI)으로 채워지는 상부와, 더미 패턴들(미도시)로 채워지는 하부를 포함할 수 있다. 도면에 도시하진 않았으나, 더미홀들(DH1 또는 DH2) 각각의 하부 및 더미 패턴들 각각은 상부 분리패턴(USI)의 하면으로부터 A 적층체(ST_A)를 관통하도록 연장될 수 있다. 즉, 더미홀들(DH1 또는 DH2)은 상부 분리패턴(USI) 및 트렌치(T)보다 깊게 형성될 수 있다. 더미홀들(DH1 또는 DH2)은 다양한 평면 구조로 형성될 수 있다.
예를 들어, 도 2a에 도시된 바와 같이, 더미홀들(DH1) 각각은 서로 교차하는 a축과 b축이 동일한 길이를 갖는 원형으로 형성될 수 있다. 또는, 도 2b에 도시된 바와 같이, 더미홀들(DH2) 각각은 서로 교차하는 a축과 b'축이 서로 다른 길이를 갖는 타원형으로 형성될 수 있다. 더미홀들(DH2) 각각의 타원형은 제2 방향(Ⅱ; 트렌치(T)의 연장방향)에 교차되는 제1 방향(I)에서보다 제2 방향(Ⅱ)에서 더 길게 형성된다. 더미홀들(DH2)을 타원형으로 형성하는 경우, 더미홀들(DH2) 사이의 간격을 그에 인접한 제n 열의 기둥들(1Pn 또는 2Pn) 사이의 간격보다 좁게 형성하기가 용이하다.
더미홀들(DH1, DH2)은 제1 그룹의 기둥들(GR1) 간 간격들 및 제2 그룹의 기둥들(GR2) 간 간격들 보다 좁은 간격으로 제1 그룹의 기둥들(GR1) 및 제2 그룹의 기둥들(GR2)로부터 이격될 수 있다.
도 3은 본 발명의 실시 예에 따른 반도체 메모리 장치의 기둥들의 지름들을 비교하기 위한 평면도이다.
도 1, 도 2a 및 도 2b에 도시된 제1 열의 기둥들(1P1, 2P1)은 제2 방향(Ⅱ)을 따라 일렬로 배열된 다수의 제1 기둥(P1)을 포함하고, 도 1, 도 2a 및 도 2b에 도시된 제2 열의 기둥들(1P2, 2P2)은 제2 방향(Ⅱ)을 따라 일렬로 배열된 다수의 제2 기둥(P2)을 포함하고, 도 1, 도 2a 및 도 2b에 도시된 제n-1 열의 기둥들(1Pn-1, 2Pn-1)은 제2 방향(Ⅱ)을 따라 일렬로 배열된 다수의 제n-1 기둥(Pn-1)을 포함하고, 도 1, 도 2a 및 도 2b에 n열의 기둥들(1Pn, 2Pn)은 제2 방향(Ⅱ)을 따라 일렬로 배열된 다수의 제n 기둥(Pn)을 포함한다.
제1 기둥(P1) 내지 제n 기둥(Pn)의 지름들 간의 대소관계는 R1<R2<Rn-1<Rn 으로 정의될 수 있다.
도 1 내지 도 3에서 상술한 바와 같이 적층체를 관통하는 기둥들의 지름을 조절함으로써, 반도체 메모리 장치를 제조하는 과정에서 도전 패턴들을 형성하기 위해 유입되는 가스들의 유속을 제어하여 공정 불량을 줄일 수 있다. 이에 대한 구체적인 설명은 도 5d, 도 6, 도 7, 도 8a 및 도 8b를 참조하여 후술한다.
도 4는 도 1에 도시된 X영역을 확대한 단면도이다.
도 4를 참조하면, 기둥들(예를 들어, 1P2, 1Pn, 2Pn, 2P2) 각각은 채널막(CH)을 포함한다. 채널막(CH)은 각 기둥들(1P2, 1Pn, 2Pn, 2P2) 표면을 따라 형성되거나, 각 기둥들(1P2, 1Pn, 2Pn, 2P2)의 표면으로터 중심영역을 완전히 채우도록 형성될 수 있다. 채널막(CH)이 각 기둥들(1P2, 1Pn, 2Pn, 2P2) 표면을 따라 형성된 경우, 각 기둥들(1P2, 1Pn, 2Pn, 2P2)은 코어 절연막(CO)을 더 포함할 수 있다. 코어 절연막(CO)은 각 기둥들(1P2, 1Pn, 2Pn, 2P2)의 중심 영역을 채우고 채널막(CH)으로 둘러싸일 수 있다.
각 기둥들(1P2, 1Pn, 2Pn, 2P2)을 감싸는 제1 다층 메모리 패턴(ML1)은 채널막(CH)을 감싸는 터널 절연막(TL), 터널 절연막(TL)을 감싸는 데이터 저장막(DL), 데이터 저장막(DL)을 감싸는 제1 블로킹 절연막(BL1)을 포함할 수 있다. 터널 절연막(TL)은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다. 데이터 저장막(DL)은 전하 트랩이 가능한 실리콘 질화막으로 형성될 수 있다. 제1 블로킹 절연막(BL1)은 전하 차단이 가능한 실리콘 산화막으로 형성될 수 있다.
도전 패턴들(예를 들어, CPk-1)을 감싸는 라이너 막들(LL) 각각은 베리어 메탈막(BM)을 포함할 수 있다. 베리어 메탈막(BM)은 티타늄 질화막 등, 금속의 확산을 방지할 수 있는 물질막을 포함할 수 있다.
라이너 막들(LL) 각각은 제2 블로킹 절연막(BL2)을 더 포함할 수 있다. 제2 블로킹 절연막(BL2)은 경우에 따라 형성되지 않을 수 있다. 제2 블로킹 절연막(BL2)은 백터널링 현상을 방지하기 위해 제1 블로킹 절연막(BL1)보다 일함수가 큰 물질막으로 형성될 수 있다. 예를 들어, 제2 블로킹 절연막(BL2)은 알루미늄 산화막으로 형성될 수 있다.
라이너 막들(LL) 각각은 슬릿 절연막(SSI)을 향해 개구된 패턴으로 형성될 수 있다. 보다 구체적으로, 베리어 메탈막(BM)은 슬릿 절연막(SSI)을 향해 개구된 패턴으로 형성될 수 있다. 베리어 메탈막(BM)은 슬릿 절연막(SSI)을 형성하기 전, 층간 절연막들(ILD)의 표면들, 기둥들(1P2, 1Pn, 2Pn, 2P2)의 측벽들, 및 상부 분리패턴(USI)의 측벽 상부에 형성될 수 있다. 이에 대한 구체적인 설명은 도 5d를 참조하여 후술한다.
도 5a 내지 도 5d는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 5a를 참조하면, 제1 소스막(101), 보호막(103) 및 소스 희생막(105)을 순차로 적층하여 제1 적층체를 형성한다. 제1 소스막(101)은 도전물로 형성될 수 있다. 제1 소스막(101)은 후속에서 제2 소스막의 성장 시드층으로 이용될 수 있는 도전물로 형성될 수 있다. 예를 들어, 제1 소스막(101)은 실리콘으로 형성될 수 있다. 제1 소스막(101)은 소스 라인의 저항을 낮추기 위해 금속막 및 실리콘막이 적층된 다중층막으로 형성될 수 있다. 금속막은 실리콘막보다 저항이 낮은 물질을 포함할 수 있으며, 예를 들어, 텅스텐을 포함할 수 있다.
보호막(103)은 후속 공정에서 소스 희생막(105)이 선택적으로 제거될 수 있도록, 소스 희생막(105)과 다른 물질로 형성될 수 있다. 예를 들어, 보호막(103)은 산화물로 형성될 수 있다.
소스 희생막(105)은 후속 공정에서 선택적으로 제거 가능한 물질로 형성될 수 있다. 예를 들어, 소스 희생막(105)은 폴리 실리콘으로 형성될 수 있다.
이어서, 제1 적층체 상에 제1 물질막들(111) 및 제2 물질막들(113)을 교대로 적층하여 제2 적층체를 형성한다.
제1 물질막들(111) 및 제2 물질막들(113)은 서로 다른 물질로 형성된다. 제1 물질막들(111)은 층간 절연막용 절연물로 형성되고, 제2 물질막들(113)은 제1 물질막들(111)에 대한 식각 선택비를 갖는 희생용 절연물로 형성될 수 있다. 예를 들어, 제1 물질막들(111)은 실리콘 산화막으로 형성되고, 제2 물질막들(113)은 실리콘 질화막으로 형성될 수 있다.
이어서, 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여 이들을 관통하는 수직홀들(120)을 형성한다. 수직홀들(120)을 형성하기 위해, 소스 희생막(105) 및 보호막(103)을 더 식각할 수 있다. 이 때, 제1 소스막(101)의 일부가 식각될 수 있다. 이 경우, 수직홀들(120)은 소스 희생막(105) 및 보호막(103)을 관통하고, 제1 소스막(101)의 내부로 연장될 수 있다. 수직홀들(120)은 도 1, 도 2a 내지 도 2b에서 상술한 기둥들(1P1 내지 1Pn, 2P1 내지 2Pn)의 지름들 및 제1 다층 메모리 패턴(ML1)의 두께에 맞추어 설계된 지름들을 갖는다. 또한, 수직홀들(120)은 도 1, 도 2a 내지 도 2b에서 상술한 기둥들(1P1 내지 1Pn, 2P1 내지 2Pn)의 수평 배열과 동일한 수평 배열을 갖는다. 수직홀들(120)을 형성하는 동안, 도 2a에서 상술한 더미홀들(DH1) 또는 도 2b에서 상술한 더미홀들(DH2)이 형성될 수 있다. 이 경우, 수직홀들(120)을 형성하기 위한 포토 리소그래피 공정의 안정성을 높일 수 있다.
이어서, 수직홀들(120) 각각의 내부에 다층 메모리막(ML)으로 둘러싸인 채널막(CH)을 형성한다. 다층 메모리막(ML)으로 둘러싸인 채널막(CH)은 하기와 같은 공정을 순차로 실시하여 형성될 수 있다.
먼저, 수직홀들(120)의 표면들 상에 다층 메모리막(ML)을 형성한다. 다층 메모리막(ML)은 도 4에서 상술한 제1 블로킹 절연막(BL1), 데이터 저장막(DL) 및 터널 절연막(TL)을 순차로 적층하여 형성될 수 있다.
이어서, 다층 메모리막(ML) 상에 제1 반도체막(121)을 형성한다. 제1 반도체막(121)은 수직홀들(120) 각각의 내부를 완전히 채우도록 형성되거나, 수직홀들(120) 각각의 중심영역을 개구하는 튜브형으로 형성될 수 있다. 제1 반도체막(121)이 튜브형으로 형성된 경우, 수직홀들(120) 각각의 중심 영역을 코어 절연막(CO)으로 채울 수 있다.
코어 절연막(CO)의 상단은 식각될 수 있다. 이 경우, 코어 절연막(CO)의 높이는 제1 반도체막(121)보다 낮게 형성될 수 있다. 코어 절연막(CO)이 제거된 영역은 제2 반도체막(123)으로 채워질 수 있다. 제2 반도체막(123)은 도프트 실리콘막을 포함할 수 있다. 이로써, 제1 반도체막(121) 및 제2 반도체막(123)을 포함하는 채널막(CH)이 형성될 수 있다.
채널막(CH) 및 다층 메모리막(ML)은 제1 물질막들(111) 및 제2 물질막들(113)을 포함하는 제2 적층체의 상면이 노출될 때까지 평탄화될 수 있다. 이로써, 채널막(CH) 및 다층 메모리막(ML)은 수직홀들(120) 각각의 내부에 한하여 잔류될 수 있다.
상술한 채널막(CH) 및 다층 메모리막(ML)은 도 2a 또는 도 2b에서 상술한 더미홀들(DH1 또는 DH2) 각각의 내부에 더미 패턴으로서 잔류될 수 있다.
이어서, 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여, 제1 물질막들(111) 및 제2 물질막들(113) 중 적어도 일부를 관통하는 트렌치(130)를 형성한다. 트렌치(130)는 도 2a 또는 도 2b에서 상술한 트렌치(T)와 동일한 구조로 형성된다. 트렌치(130)를 형성하는 과정에서 이전 공정에서 더미홀들(도 2a DH1 또는 도 2b의 DH2 참조) 각각의 내부에 더미 패턴(미도시)으로서 잔류된 채널막 및 다층 메모리막의 일부가 제거될 수 있다. 이로써, 더미홀들 각각의 상단이 개구될 수 있다.
이 후, 트렌치(130) 및 더미홀들이 채워지도록 절연막을 형성한다. 이로써, 상부 분리패턴(131)이 형성된다. 상부 분리패턴(131)은 제1 물질막들(111) 및 제2 물질막들(113)을 포함하는 제2 적층체의 상면을 노출시키도록 평탄화되거나, 제2 적층체의 상면을 덮도록 연장될 수 있다.
도 5b를 참조하면, 제1 물질막들(111) 및 제2 물질막들(113)을 식각하여 이들을 관통하는 슬릿들(135)을 형성한다. 슬릿들(135)은 상부 분리패턴(131)을 더 관통할 수 있다. 이 후, 슬릿들(135)의 측벽 상에 측벽 절연막(137)을 형성할 수 있다. 측벽 절연막(137)은 도 5a에서 상술한 소스 희생막(105)과 다른 물질로 형성될 수 있다.
이어서, 소스 희생막(105)을 선택적으로 제거한다. 소스 희생막(105)을 제거하는 동안, 도 5a에서 상술한 보호막(103)은 제1 소스막(101)을 보호할 수 있고, 측벽 절연막(137)은 제1 물질막들(111) 및 제2 물질막들(113)을 보호할 수 있다.
이 후, 소스 희생막(105)의 제거로 인해 노출된 다층 메모리막의 일부를 제거하여 다층 메모리막을 제1 다층 메모리 패턴(ML1) 및 제2 다층 메모리 패턴(ML2)으로 분리할 수 있다. 이로써, 채널막(CH)을 노출하는 제1 층간 영역(139)이 제1 소스막(103)과 제2 적층체 사이에서 개구된다. 다층 메모리막을 식각하는 동안, 보호막이 제거될 수 있다. 또는 보호막은 별도의 식각 공정으로 제거될 수 있다. 측벽 절연막(137)은 다층 메모리막을 식각하는 동안 제거될 수 있다. 또는 측벽 절연막(137)은 별도의 식각 공정으로 제거될 수 있다.
도 5c를 참조하면, 제1 층간 영역(139)을 채우고, 채널막(CH)의 측벽 및 제1 소스막(101)의 상면에 접촉된 제2 소스막(141)을 형성한다. 제2 소스막(141)은 도전물을 증착함으로서 형성되거나, 채널막(CH) 및 제1 소스막(101)으로부터 실리콘막을 성장시켜 형성될 수 있다.
도 5b에서 상술한 측벽 절연막(137)이 제거되면, 도 5b에 도시된 제2 적층체의 제2 물질막들(113)이 슬릿들(135)을 통해 노출된다. 슬릿들(135)을 통해 노출된 제2 물질막들(113)은 선택적인 식각 공정을 통해 제거될 수 있다. 이로써, 도 5c에 도시된 바와 같이, 제1 물질막들(111) 사이에 제2 층간 영역들(145)이 개구된다.
도 5d를 참조하면, 제2 층간 영역들(도 5c의 145) 각각의 표면 상에 박막을 형성한다. 박막은 제1 다층 메모리 패턴(ML1)의 표면, 및 상부 분리패턴(131)의 측벽 상부로 연장된다. 박막은 라이너막들(151)을 위한 물질막들을 포함한다. 박막은 슬릿들(135)을 통해 제2 층간 영역들(145)의 표면, 제1 다층 메모리 패턴(ML1)의 표면, 및 상부 분리패턴(131)의 측벽 상부로 유입될 수 있다. 박막은 슬릿들(135)의 측벽 상에도 형성될 수 있다. 이어서, 슬릿들(135) 내부에 형성된 박막을 제거하여 박막을 도 5d에 도시된 형태의 라이너막들(151)로 분리할 수 있다. 라이너막들(151) 각각은 도 4에서 상술한 바와 같이 베리어 메탈막(BM) 및 제2 블로킹 절연막(BL2)을 포함할 수 있다. 라이너막들(151)은 슬릿들(135)을 향하여 개구된 패턴으로 형성된다.
이어서, 라이너막들(151) 상에 제2 층간 영역들(145)을 채우는 도전 패턴들(153)을 형성한다. 도전 패턴들(153)을 형성하기 위해 슬릿들(135)을 통해 증착 가스 및 퍼지 가스가 유입될 수 있다. 슬릿들(135)을 통해 유입된 증착 가스 및 퍼지 가스는 상부 분리패턴(131) 및 더미홀들(도 2a의 DH1 또는 도 2b의 DH2)을 채우는 더미 패턴들을 향해 흐른다.
예를 들어, 도전 패턴들(153)을 저저항 금속인 텅스텐으로 형성하고자 하는 경우, 육불화텅스텐(WF6) 가스 및 수소 가스가 증착 가스로서 유입될 수 있다. 이 때, 텅스텐이 증착될 뿐 아니라 불화수소(HF) 가스 등의 불순물이 발생할 수 있다. 퍼지 가스는 비활성 가스로서 불순물 제거를 위해 유입될 수 있다.
본 발명의 실시 예는, 도 1 내지 도 3에서 상술한 바와 같이 기둥들의 지름을 조절함으로써, 증착 가스 및 퍼지 가스의 유속 감소를 개선할 수 있다. 이로써, 본 발명의 실시 예는 도전 패턴들(153)을 형성하는 과정에서 잔류되는 불순물의 농도를 줄일 수 있다. 이로써, 본 발명의 실시 예는 과도한 농도의 불순물 잔류로 인한 공정 불량을 줄일 수 있다. 또한, 본 발명의 실시 예는 상부 분리패턴(131) 및 더미홀들(도 2a의 DH1 또는 도 2b의 DH2)에 인접한 제2 층간 영역들(145) 각각의 중심부까지 도전 패턴들(153)을 용이하게 채울 수 있다.
도 6은 가스의 유속 변화를 설명하기 위한 도면이다.
화학기상증착(CVD: Chemical Vapor Deposition), 원자층 증착(ALD: Atomic Layer Deposition) 등을 이용하여 기판 상에 막을 증착하는 경우, 기판의 점성력에 의해 확산 경계층(boundary layer)이 형성된다. 증착을 위해 일정속도로 유입되는 유체 가스는 증착 타겟(예를 들어, 기판)의 점성력에 의해 속도가 느려질 수 있다. 확산 경계층은 가스의 유속이 감소되는 영역이다. 확산 경계층의 두께가 두꺼울수록 불순물이 높은 농도로 잔류되므로, 본 발명의 실시 예는 확산 경계층의 두께가 감소될 수 있도록 증착 가스 및 퍼지 가스의 유속 감소 영역을 최소화하는 방안을 제시한다.
도 6을 참조하면, 단면적이 변동되는 유로를 이동하는 가스는 제1 단면적(A1)을 갖는 유입구에서 일정한 속도로 유입될 수 있다. 이 후, 제1 단면적(A1)보다 좁은 제2 단면적(A2)을 지날 수 있다. 베르누이의 원리에 따르면, 제1 단면적(A1)을 지나 좁은 제2 단면적(A2)을 통과할 때, 가스의 유속은 증가하고 압력은 감소된다. 이러한 현상을 참조하여, 본 발명의 실시 예는 반도체 메모리 장치의 기둥들의 배열을 도전 패턴들을 증착하기 위해 유입되는 증착 가스 및 퍼지 가스의 유속 감소 영역을 최소화할 수 있도록 제어한다.
도 7은 본 발명의 실시 예에 따른 반도체 메모리 장치의 기둥들 사이의 간격을 설명하기 위한 평면도이다.
도 7을 참조하면, 본 발명의 실시 예는 도 3에서 상술한 바와 같이 제1 기둥(P1) 내지 제n 기둥(Pn)을 포함하는 제1 그룹의 기둥들 또는 제2 그룹의 기둥들을 포함할 수 있다. 본 발명의 실시 예에 따라, 증착 가스 및 퍼지 가스의 유입구에 가까운 제1 기둥(P1)보다 상부 분리패턴(USI) 및 더미홀(DH)에 가까운 제n 기둥(Pn)의 지름을 더 크게 제어할 수 있다. 이 경우, 다수의 제n 기둥(Pn)을 포함하는 제n 열의 기둥들 사이의 간격(⑦)은 다수의 제1 기둥(P1)을 포함하는 제1 열의 기둥들 사이의 간격(①) 보다 좁게 제어될 수 있다. 이로써, 본 발명의 실시 예는 다수의 제1 기둥(P1) 사이의 간격(①)으로부터 다수의 제n 기둥(Pn) 사이의 간격(⑦)을 지나는 증착 가스 및 퍼지 가스의 유속 저하를 줄일 수 있다.
본 발명의 실시 예는 더 나아가, 기둥들(P1 내지 Pn)의 지름들을 증착 가스 및 퍼지 가스의 유입구로부터 상부 분리패턴(USI) 및 더미홀(DH)에 가까울수록 점진적으로 증가되도록 제어할 수 있다. 이 경우, 기둥들(P1 내지 Pn)의 간격들(①내지⑦)은 상부 분리패턴(USI) 및 더미홀(DH)에 가까워질수록 점진적으로 감소되게끔 제어될 수 있다. 이로써, 본 발명의 실시 예는 유입구로부터 상부 분리패턴(USI) 및 더미홀(DH)을 향하여 흐르는 증착 가스 및 퍼지 가스의 유속 저하를 줄일 수 있다.
본 발명의 실시 예는 제n 기둥(Pn)과 이에 인접한 더미홀(DH) 사이의 간격(⑧)을 다수의 제n 기둥(Pn) 사이의 간격(⑦)보다 좁게 제어할 수 있다.
상기에서 증착 가스 및 퍼지 가스의 유입구는 도 5d에서 상술한 슬릿(135)에 인접한다. 더미홀(DH)은 도 2a에서 상술한 바와 같이 원형으로 형성되거나, 도 2b에서 상술한 바와 같이 타원형으로 형성될 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 반도체 메모리 장치의 기둥들 사이의 간격과 기둥들 사이를 흐르는 가스의 유속을 나타내는 그래프들이다.
도 7에서 상술한 바와 같이 기둥들(P1 내지 Pn)의 지름을 제어하여 도 8a에 도시된 그래프와 같이 기둥들(P1 내지 Pn) 사이의 간격들(①내지⑧)을 도 7에 도시된 상부 분리패턴(USI) 및 더미홀(DH)에 가까워질수록 점진적으로 감소되도록 제어할 수 있다. 이 경우, 도 8b에 도시된 그래프와 같이 가스의 유속은 상부 분리패턴(USI) 및 더미홀(DH)에 가까워지더라도 저하되지 않고 유지될 수 있다. 이로써, 본 발명의 실시 예는 도전 패턴들을 형성하는 과정에서, 증착 가스 및 퍼지 가스의 유속 저하로 인해 도전 패턴들 내에 불순물이 과다하게 정체되는 현상을 줄일 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 도 2a, 도 2b, 및 도 7에서 상술한 기둥들 중 어느 하나의 구조를 감싸도록 형성된 적층체를 포함할 수 있다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 본 발명의 실시 예에 따르면, 칩 사이즈 증가없이 칩을 구성하는 도전 패턴들의 저항을 감소시킬 수 있으며, 서로 다른 도전 패턴들 사이의 브릿지 불량을 개선할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 10은 도 9를 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 9를 참조하여 설명한 바와 같이, 메모리 소자(1212), 메모리 컨트롤러(1211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
USI, 131: 상부 분리패턴
GR1 및 GR2: 제1 및 제2 그룹의 기둥
ILD: 층간 절연막
CP1 내지 CPk, 153: 도전 패턴
T, 130: 트렌치
DH1, DH2, DH: 더미홀
SEL1, SEL2: 제1 및 제2 드레인 셀렉트 라인
WL: 워드 라인
SSL: 소스 셀렉트 라인
SL: 다층 소스막
CH: 채널막
ST_A, ST_B, ST_C: 적층체
SW1 및 SW2: 제1 및 제2 측벽
1P1 내지 1Pn 또는 2P1 내지 2Pn: 제1 내지 제n 열의 채널기둥
LL, 151: 라이너막
BM: 베리어 메탈막
GR1 및 GR2: 제1 및 제2 그룹의 기둥
ILD: 층간 절연막
CP1 내지 CPk, 153: 도전 패턴
T, 130: 트렌치
DH1, DH2, DH: 더미홀
SEL1, SEL2: 제1 및 제2 드레인 셀렉트 라인
WL: 워드 라인
SSL: 소스 셀렉트 라인
SL: 다층 소스막
CH: 채널막
ST_A, ST_B, ST_C: 적층체
SW1 및 SW2: 제1 및 제2 측벽
1P1 내지 1Pn 또는 2P1 내지 2Pn: 제1 내지 제n 열의 채널기둥
LL, 151: 라이너막
BM: 베리어 메탈막
Claims (19)
- 상부 분리패턴을 사이에 두고 수평방향으로 이격되어 배치된 제1 그룹의 기둥들 및 제2 그룹의 기둥들; 및
상기 제1 그룹의 기둥들 및 상기 제2 그룹의 기둥들을 감싸고, 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하고,
상기 제1 그룹의 기둥들 및 상기 제2 그룹의 기둥들은 채널막들을 각각 포함하고,
상기 채널막들의 지름은 상기 상부 분리패턴으로부터 상기 수평방향으로 거리가 가까워질수록 점진적으로 증가되는 반도체 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제1 그룹의 기둥들은 상기 제2 그룹의 기둥들에 대칭되게 배열된 반도체 메모리 장치. - ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 제1 그룹의 기둥들 간 간격들 및 상기 제2 그룹의 기둥들 간 간격들은 상기 상부 분리패턴에 가까워질수록 점진적으로 감소되는 반도체 메모리 장치. - ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 상부 분리패턴은
일 방향을 따라 연장된 트렌치의 내부와, 상기 트렌치의 연장방향을 따라 이격되어 배열되고 상기 트렌치에 겹치는 더미홀들 내부를 채우는 반도체 메모리 장치. - ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 더미홀들 각각은 원형을 갖는 반도체 메모리 장치. - ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 더미홀들 각각은 상기 트렌치의 연장방향에 교차되는 방향에서보다 상기 트렌치의 연장방향에서 더 길게 형성된 타원형을 갖는 반도체 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제 4 항에 있어서,
상기 더미홀들은 상기 제1 그룹의 기둥들 간 간격들 및 상기 제2 그룹의 기둥들 간 간격들보다 좁은 간격으로 상기 제1 그룹의 기둥들 및 상기 제2 그룹의 기둥들로부터 이격된 반도체 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제 1 항에 있어서,
상기 도전 패턴들은
상기 제1 그룹의 기둥들을 감싸는 제1 드레인 셀렉트 라인;
상기 제2 그룹의 기둥들을 감싸고, 상기 상부 분리패턴에 의해 상기 제1 드레인 셀렉트 라인으로부터 이격되어 배치된 제2 드레인 셀렉트 라인; 및
상기 제1 그룹의 기둥들 및 상기 제2 그룹의 기둥들을 감싸도록 연장되고, 상기 제1 및 제2 드레인 셀렉트 라인들 아래에 적층된 워드 라인들을 포함하는 반도체 메모리 장치. - 제1 방향으로 이격된 제1 측벽 및 제2 측벽을 갖는 적층체;
상기 제1 측벽 및 상기 제2 측벽 사이에 배치되고, 상기 적층체의 상면으로부터 상기 적층체의 적어도 일부를 관통하는 상부 분리패턴;
상기 적층체를 관통하고, 상기 제1 방향에서 상기 상부 분리패턴에 비해 상기 제1 측벽 또는 상기 제2 측벽에 가깝게 배열된 제1열의 기둥들; 및
상기 적층체를 관통하고, 상기 제1 방향에서 상기 제1 측벽 또는 상기 제2 측벽에 비해 상기 상부 분리패턴에 가깝게 배열된 제n열의 기둥들(여기서, n은 2이상의 자연수)을 포함하고,
상기 제n열의 기둥들은 상기 제1열의 기둥들보다 큰 지름으로 형성된 반도체 메모리 장치. - ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제1열의 기둥들과 상기 제n열의 기둥들 사이에 지그재그로 배치되고, 상기 적층체를 관통하는 다수열의 기둥들을 더 포함하는 반도체 메모리 장치. - ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 제n열의 기둥들은 상기 제1열의 기둥들보다 좁은 간격으로 이격된 반도체 메모리 장치. - ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제 9 항에 있어서,
상기 상부 분리패턴은 상기 제1 방향에 교차하는 제2 방향을 따라 연장된 트렌치의 내부와, 상기 제2 방향을 따라 이격되어 배열되고 상기 트렌치에 겹치는 더미홀들 내부를 채우는 반도체 메모리 장치. - ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 더미홀들 각각은 상기 제1 방향에서보다 상기 제2 방향에서 더 길게 형성된 타원형을 가진 반도체 메모리 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 더미홀들은 상기 제n열의 기둥들 사이의 간격보다 좁은 간격으로 상기 제n 열의 기둥들로부터 이격된 반도체 메모리 장치. - ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제 12 항에 있어서,
상기 적층체는 교대로 적층된 층간 절연막들 및 도전 패턴들을 포함하는 반도체 메모리 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 도전 패턴들은
상기 제1 측벽으로부터 상기 상부 분리패턴을 향하여 연장된 제1 드레인 셀렉트 라인;
상기 제1 드레인 셀렉트 라인과 동일한 레벨에 배치되고, 상기 제2 측벽으로부터 상기 상부 분리패턴을 향하여 연장된 제2 드레인 셀렉트 라인; 및
상기 제1 및 제2 드레인 셀렉트 라인들 하부에 적층되고, 상기 제1 측벽으로부터 상기 제2 측벽을 향하여 연장된 워드 라인들을 포함하는 반도체 메모리 장치. - ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈제 15 항에 있어서,
상기 적층체는
상기 도전 패턴들의 표면을 따라 형성된 라이너 막들을 더 포함하는 반도체 메모리 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 라이너 막들은 상기 제1 측벽 및 상기 제2 측벽을 향하여 개구되고, 상기 상부 분리패턴의 측벽 상으로 연장된 반도체 메모리 장치. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제 17 항에 있어서,
상기 라이너 막들 각각은 베리어 메탈막을 포함하는 반도체 메모리 장치.
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |