KR20220062954A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하고, 라인 패턴, 상기 라인 패턴으로부터 일측으로 돌출된 제1 돌출 패턴들 및 상기 라인 패턴으로부터 타측으로 돌출된 제2 돌출 패턴들을 포함하는 분리 절연 구조; 상기 분리 절연 구조의 일측에서 상기 적층물을 관통하고, 상기 제1 돌출 패턴들을 각각 감싸는 제1 채널 구조들; 및 상기 분리 절연 구조의 타측에서 상기 적층물을 관통하고, 상기 제2 돌출 패턴들을 각각 감싸는 제2 채널 구조들을 포함할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 메모리 소자가 제안되고 있다. 또한, 3차원 구조를 갖는 메모리 소자의 동작 신뢰성을 향상시키기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하고, 라인 패턴, 상기 라인 패턴으로부터 일측으로 돌출된 제1 돌출 패턴들 및 상기 라인 패턴으로부터 타측으로 돌출된 제2 돌출 패턴들을 포함하는 분리 절연 구조; 상기 분리 절연 구조의 일측에서 상기 적층물을 관통하고, 상기 제1 돌출 패턴들을 각각 감싸는 제1 채널 구조들; 및 상기 분리 절연 구조의 타측에서 상기 적층물을 관통하고, 상기 제2 돌출 패턴들을 각각 감싸는 제2 채널 구조들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 적층물을 관통하는 제1 채널 구조들; 상기 적층물을 관통하는 제2 채널 구조들; 및 상기 적층물을 관통하고, 상기 제1 채널 구조들과 상기 제2 채널 구조들의 사이에 위치된 라인 패턴, 상기 라인 패턴으로부터 상기 제1 채널 구조들 내로 돌출된 제1 돌출 패턴들 및 상기 라인 패턴으로부터 상기 제2 채널 구조들 내로 돌출된 제2 돌출 패턴들을 포함하는 분리 절연 구조를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하는 채널 구조들을 형성하는 단계; 상기 적층물을 관통하고, 상기 채널 구조들의 사이로 확장되는 라인 부분 및 상기 라인 부분으로부터 상기 채널 구조들 내로 돌출되는 돌출 부분들을 포함하는 트렌치를 형성하는 단계; 및 상기 트렌치 내에 분리 절연 구조를 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 4a 내지 도 7a 및 도 4b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a 및 도 1b는 평면도이고, 도 1c는 도 1a의 A-A' 단면도이고, 도 1d는 도 1a의 B 영역의 확대도이다.
도 1a 내지 도 1d를 참조하면, 반도체 장치는 적층물(ST), 분리 절연 구조(IS), 제1 채널 구조들(CH1) 및 제2 채널 구조들(CH2)을 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(11) 및 절연막들(12)을 포함할 수 있다. 도전막들(11)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극일 수 있다. 실시예로서, 도전막들(11) 중 최상부 적어도 하나의 도전막(11) 및 최하부 적어도 하나의 도전막(11)은 하부 선택 라인일 수 있고, 나머지 도전막들(11)은 워드라인일 수 있다. 도전막들(11)은 폴리실리콘, 텅스텐, 몰리브덴, 금속 등의 도전 물질을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(11)을 서로 절연시키기 위한 것이다. 절연막들(12)은 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
제1 채널 구조들(CH1) 및 제2 채널 구조들(CH2)은 적층물(ST)을 관통할 수 있다. 제1 채널 구조들(CH1)은 제1 방향(I)으로 배열될 수 있다. 제2 채널 구조들(CH2)은 제1 방향(I)으로 배열될 수 있다. 제1 채널 구조들(CH1)은 제2 채널 구조들(CH2)과 제1 방향(I)과 교차된 제2 방향(Ⅱ)으로 배열될 수 있다. 제1 채널 구조들(CH1) 및 제2 채널 구조들(CH2)은 제3 방향(Ⅲ)으로 적층물(ST)을 관통할 수 있다. 제3 방향(Ⅲ)은 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면으로부터 돌출된 방향일 수 있다. 제3 방향(Ⅲ)은 도전막들(11) 및 절연막들(12)의 적층 방향일 수 있다. 제1 채널 구조들(CH1)은 제2 채널 구조들(CH2)과 대칭으로 배열될 수 있다.
제1 채널 구조들(CH1) 각각은 제1 채널막(16A)을 포함할 수 있고, 제1 메모리막(M1) 또는 제1 절연 코어(17A)를 더 포함하거나 이들을 조합하여 더 포함할 수 있다. 제1 채널막(16A)은 메모리 셀 또는 선택 트랜지스터의 채널이 형성되는 영역일 수 있다. 제1 채널막(16A)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 제1 메모리막(M1)은 블로킹막(13A), 데이터 저장막(14A) 또는 터널절연막(15A)을 포함하거나, 이들을 조합하여 포함할 수 있다. 데이터 저장막(14A)은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물 또는 가변 저항 물질을 포함하거나 이들을 조합하여 포함할 수 있다. 제1 절연 코어(17A)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
제2 채널 구조들(CH2) 각각은 제2 채널막(16B)을 포함할 수 있고, 제2 메모리막(M2) 또는 제2 절연 코어(17B)를 더 포함하거나 이들을 조합하여 더 포함할 수 있다. 제2 채널막(16B)은 메모리 셀 또는 선택 트랜지스터의 채널이 형성되는 영역일 수 있다. 제2 채널막(16B)은 실리콘(Si), 저마늄(Ge) 등의 반도체 물질을 포함할 수 있다. 제2 메모리막(M2)은 블로킹막(13B), 데이터 저장막(14B) 또는 터널절연막(15B)을 포함하거나, 이들을 조합하여 포함할 수 있다. 데이터 저장막(14B)은 플로팅 게이트, 전하 트랩 물질, 폴리실리콘, 질화물 또는 가변 저항 물질을 포함하거나 이들을 조합하여 포함할 수 있다. 제2 절연 코어(17B)는 산화물, 질화물, 에어 갭 등의 절연 물질을 포함할 수 있다.
분리 절연 구조(IS)는 제1 채널 구조들(CH1)과 제2 채널 구조들(CH2)의 사이에 위치될 수 있고, 제3 방향(Ⅲ)으로 적층물(ST)을 관통할 수 있다. 분리 절연 구조(IS)는 최상부 적어도 하나의 도전막(11)을 관통하는 깊이를 가질 수 있다. 분리 절연 구조(IS)는 채널 구조들(CH1~CH4)에 비해 얕은 깊이로 적층물(ST)을 관통할 수 있다. 실시예로서, 분리 절연 구조(IS)는 선택 라인을 관통하고 워드 라인을 관통하지 않는 깊이를 가질 수 있다.
분리 절연 구조(IS)는 라인 패턴(LP) 및 라인 패턴(LP)으로부터 돌출된 돌출 패턴들(PP1, PP2)을 포함할 수 있다. 라인 패턴(LP)은 제1 채널 구조들(CH1)과 제2 채널 구조들(CH2)의 사이에 위치될 수 있다. 라인 패턴(LP)은, 제1 방향(I)으로 확장될 수 있다. 돌출 패턴들(PP1, PP2)은 제2 방향(Ⅱ)으로 돌출될 수 있다.
분리 절연 구조(IS)는 라인 패턴(LP), 제1 돌출 패턴들(PP1) 및 제2 돌출 패턴들(PP2)을 포함할 수 있다. 제1 돌출 패턴들(PP1)은 제2 돌출 패턴들(PP2)과 대칭으로 배열될 수 있다.
실시예로서, 제1 돌출 패턴들(PP1)은 라인 패턴(LP)으로부터 일측으로 돌출될 수 있다. 제1 채널 구조들(CH1)은 라인 패턴(LP)의 일측에 위치될 수 있다. 제1 돌출 패턴들(PP1)은 제1 채널 구조들(CH1)에 대응하여 위치될 수 있다. 제1 방향(I) 및 제2 방향(Ⅱ)으로 정의된 평면에서, 제1 채널 구조들(CH1)은 제1 돌출 패턴들(PP1)을 각각 감쌀 수 있다. 제1 돌출 패턴들(PP1)이 제1 채널 구조들(CH1) 내로 각각 돌출될 수 있다.
제1 채널 구조들(CH1)은 레벨에 따라 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 각각의 제1 채널 구조들(CH1)에서, 제1 부분(P1)은 제1 돌출 패턴들(PP1)과 접할 수 있고, 제2 부분(P2)은 제1 돌출 패턴들(PP1)로부터 이격될 수 있다. 평면에서, 제2 부분(P2)은 원형, 타원형, 사각형 등의 형태를 가질 수 있다. 제1 부분(P1)은 제2 부분(P2)과 유사하되 제1 돌출 패턴(PP1)에 의해 일부가 절단된 형태를 가질 수 있다. 평면에서, 제1 부분(P1)은 제2 부분(P2)에 비해 좁은 면적을 가질 수 있다.
실시예로서, 제2 돌출 패턴들(PP2)은 라인 패턴(LP)으로부터 타측으로 돌출될 수 있다. 제2 채널 구조들(CH2)은 라인 패턴(LP)의 타측에 위치될 수 있다. 제2 돌출 패턴들(PP2)은 제2 채널 구조들(CH2)에 대응하여 위치될 수 있다. 평면에서, 제2 채널 구조들(CH2)은 제2 돌출 패턴들(PP2)을 각각 감쌀 수 있다. 제2 돌출 패턴들(PP2)이 제2 채널 구조들(CH2) 내로 각각 돌출될 수 있다.
제2 채널 구조들(CH2)은 레벨에 따라 제1 부분(P1) 및 제2 부분(P2)을 포함할 수 있다. 각각의 제2 채널 구조들(CH2)에서, 제1 부분(P1)은 제2 돌출 패턴들(PP2)과 접할 수 있고, 제2 부분(P2)은 제2 돌출 패턴들(PP2)로부터 이격될 수 있다. 평면에서, 제2 부분(P2)은 완전한 원형, 타원형, 사각형 등의 형태를 가질 수 있고, 제1 부분(P1)은 제2 부분(P2)과 유사하되 제1 돌출 패턴(PP1)에 의해 일부가 절단된 형태를 가질 수 있다. 평면에서, 제1 부분(P1)은 제2 부분(P2)에 비해 좁은 면적을 가질 수 있다.
반도체 장치는 제3 채널 구조들(CH3) 및 제4 채널 구조들(CH4)을 더 포함할수 있다. 제3 채널 구조들(CH3)은 분리 절연 구조(IS)의 일측에서 적층물(ST)을 관통할 수 있고, 제1 돌출 패턴들(PP1)로부터 이격되어 위치될 수 있다. 제4 채널 구조들(CH4)은 분리 절연 구조(IS)의 타측에서 적층물(ST)을 관통할 수 있고, 제2 돌출 패턴들(PP2)로부터 이격되어 위치될 수 있다. 제3 채널 구조들(CH3)은 제4 채널 구조들(CH4)과 대칭으로 배열될 수 있다. 제3 채널 구조들(CH3) 및 제4 채널 구조들(CH4) 각각은 채널막을 포함할 수 있고, 메모리막 또는 절연 코어를 더 포함하거나 이들을 조합하여 더 포함할 수 있다.
반도체 장치는 콘택 플러그들(CT) 또는 배선들(M11~M14)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다. 콘택 플러그들(CT)은 채널 구조들(CH1~CH4)과 각각 연결될 수 있다. 콘택 플러그들(CT)에 의해 채널 구조들(CH1~CH4)과 배선들(M11~M14)이 전기적으로 연결될 수 있다. 배선들(M11~M14)은 제2 방향(Ⅱ)으로 확장될 수 있다. 배선들(M11~M14)은 분리 절연 구조(IS)의 일측에 위치된 제1 및 제3 채널 구조들(CH1, CH3)과 분리 절연 구조(IS)의 타측에 위치된 제2 및 제3 채널 구조들(CH2, CH3) 중 대칭으로 위치된 채널 구조들에 공통으로 연결될 수 있다. 실시예로서, 제1 배선(M11)은 제1 채널 구조(CH1) 및 제2 채널 구조(CH2)에 전기적으로 연결될 수 있다. 참고로, 도 1b에서는 콘택 플러그들(CT) 또는 배선들(M11~M14)의 일부만 도시하였음에 유의하여야 한다.
전술한 바와 같은 구조에 따르면, 채널 구조들(CH1~CH4)과 도전막들(11)이 교차되는 위치에 메모리 셀 또는 선택 트랜지스터가 위치될 수 있다. 제1 채널 구조들(CH1) 및 제2 채널 구조들(CH2)의 제2 부분(P2)에 대응하는 메모리 셀 또는 선택 트랜지스터는 게이트 전극이 채널막의 측벽을 전체적으로 감싸는 GAA(Gate All Around) 구조를 갖는다. 제1 채널 구조들(CH1) 및 제2 채널 구조들(CH2)의 제1 부분(P1)에 대응하는 메모리 셀 또는 선택 트랜지스터는 분리 절연 구조(IS)에 의해 일부가 절단된 형태를 가질 수 있고, 더미가 아닌 리얼 메모리 셀 또는 리얼 선택 트랜지스터로 동작할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a를 참조하면, 반도체 장치는 도전막(11), 채널 구조(CH') 및 분리 절연 구조(IS')를 포함할 수 있다. 채널 구조(CH')는 메모리막(M'), 채널막(16') 및 절연 코어(17')를 포함할 수 있다. 메모리막(M)은 블로킹막(13), 데이터 저장막(14) 또는 터널절연막(15)을 포함하거나, 이들을 조합하여 포함할 수 있다.
분리 절연 구조(IS')는 돌출 패턴을 포함하지 않고 일 방향으로 확장된 라인 형태를 갖는다. 따라서, 채널 구조(CH')가 라인 형태로 절단되고, 채널 구조(CH')의 중심에 가깝게 위치된 채널막(16)이 상대적으로 덜 절단된다. 이러한 경우, 채널막(16)의 C 영역이 도전막(11)에 의해 커버되지 않기 때문에, 소거 동작 또는 프로그램 동작 시에 도전막(11)으로 인가된 바이어스가 C 영역으로 충분히 전달되지 않을 수 있다. 이로 인해, 동작 속도가 느려지는 등 동작 특성이 열화될 수 있다.
도 2b를 참조하면, 반도체 장치는 도전막(11), 채널 구조(CH) 및 분리 절연 구조(IS)를 포함할 수 있다. 채널 구조(CH)는 메모리막(M), 채널막(16) 및 절연 코어(17)를 포함할 수 있다. 분리 절연 구조(IS)는 라인 패턴(LP) 및 돌출 패턴들(PP)을 포함할 수 있다. 따라서, 돌출 패턴(PP)에 의해 채널막(16)이 더 절단될 수 있다. 도 2a와 도 2b를 비교하면, 돌출 패턴(PP)에 의해 채널 구조(CH')의 C 영역을 절단할 수 있다. 이를 통해, 채널막(16)이 전체적으로 도전막(11)에 의해 커버될 수 있다. 또한, 소거 동작 또는 프로그램 동작 시에 도전막(11)으로 인가된 바이어스가 채널막(16)으로 충분히 전달될 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 3b는 도 3a의 B-B' 단면도일 수 있다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 반도체 장치는 적층물(ST), 분리 절연 구조(IS), 제1 채널 구조들(CH1) 및 제2 채널 구조들(CH2)을 포함할 수 있다. 반도체 장치는 제3 채널 구조들(CH3) 또는 제4 채널 구조들(CH4)을 더 포함하거나, 이들을 조합하여 더 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(31) 및 절연막들(32)을 포함할 수 있다. 제1 채널 구조들(CH1) 각각은 제1 채널막(36A)을 포함할 수 있고, 제1 메모리막(M1) 또는 제1 절연 코어(37A)를 더 포함하거나 이들을 조합하여 더 포함할 수 있다. 제1 메모리막(M1)은 블로킹막(33A), 데이터 저장막(34A) 또는 터널절연막(35A)을 포함하거나, 이들을 조합하여 포함할 수 있다. 제2 채널 구조들(CH2) 각각은 제2 채널막(36B)을 포함할 수 있고, 제2 메모리막(M2) 또는 제2 절연 코어(37B)를 더 포함하거나 이들을 조합하여 더 포함할 수 있다. 제2 메모리막(M2)은 블로킹막(33B), 데이터 저장막(34B) 또는 터널절연막(35B)을 포함하거나, 이들을 조합하여 포함할 수 있다.
제1 채널 구조들(CH1)과 제2 채널 구조들(CH2)의 사이에 분리 절연 구조(IS)가 위치될 수 있다. 제1 채널 구조들(CH1)은 분리 절연 구조(IS)의 일측에 위치될 수 있고, 제2 채널 구조들(CH2)은 분리 절연 구조(IS)의 타측에 위치될 수 있다. 제1 채널 구조들(CH1)과 제2 채널 구조들(CH2)은 분리 절연 구조(IS)를 기준으로 비대칭으로 배열될 수 있다.
분리 절연 구조(IS)는 라인 패턴(LP) 및 라인 패턴(LP)으로부터 돌출된 제1 돌출 패턴들(PP1) 및 제2 돌출 패턴들(PP2)을 포함할 수 있다. 제1 돌출 패턴들(PP1)은 제2 돌출 패턴들(PP2)과 비대칭으로 배열될 수 있다. 제1 채널 구조들(CH1)이 제1 돌출 패턴들(PP1)을 각각 감쌀 수 있다. 제1 돌출 패턴들(PP1)이 제1 채널 구조들(CH1) 내로 각각 돌출될 수 있다. 제2 채널 구조들(CH2)이 제2 돌출 패턴들(PP2)을 각각 감쌀 수 있다. 제2 돌출 패턴들(PP2)이 제2 채널 구조들(CH2) 내로 각각 돌출될 수 있다.
제3 채널 구조들(CH3)은 제1 돌출 패턴들(PP1)로부터 이격될 수 있고, 분리 절연 구조(IS)의 일측에 위치될 수 있다. 제4 채널 구조들(CH4)은 제2 돌출 패턴들(PP2)로부터 이격될 수 있고, 분리 절연 구조(IS)의 타측에 위치될 수 있다. 제3 채널 구조들(CH3)은 제4 채널 구조들(CH4)과 비대칭으로 배열될 수 있다.
전술한 바와 같은 구조에 따르면, 메모리 셀 또는 선택 트랜지스터가 분리 절연 구조(IS)에 의해 일부 절단된 형태를 갖더라도, 더미가 아닌 리얼 메모리 셀 또는 리얼 선택 트랜지스터로 동작할 수 있다. 또한, 제1 내지 제4 채널 구조들(CH1~CH4)을 비대칭으로 배열시킴으로써, 반도체 장치의 집적도를 향상시킬 수 있다.
도 4a 내지 도 7a 및 도 4b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 b도는 a도의 C-C' 단면도이다.
도 4a 및 도 4b를 참조하면, 적층물(ST)을 형성한다. 적층물(ST)은 교대로 적층된 제1 물질막들(41) 및 제2 물질막들(42)을 포함할 수 있다. 제1 물질막들(41)은 제2 물질막들(42)에 대해 식각 선택비가 높은 물질을 포함할 수 있다. 일 예로, 제1 물질막들(41)이 질화물 등의 희생 물질을 포함할 수 있고 제2 물질막들(42)이 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(41)은 폴리실리콘, 텅스텐, 몰리브덴 등의 도전 물질을 포함할 수 있고, 제2 물질막들(42)은 산화물 등의 절연 물질을 포함할 수 있다.
이어서, 적층물(ST)을 관통하는 채널 구조들(CH)을 형성한다. 적층물을 관통하는 개구부들을 형성한 후, 개구부들 내에 채널 구조들(CH)을 형성할 수 있다. 실시예로서, 개구부 내에 메모리막(M)을 형성하고, 메모리막(M) 내에 채널막(46)을 형성할 수 있다. 메모리막(M)은 블로킹막(43), 데이터 저장막(44) 또는 터널절연막(45)을 포함하거나, 이들을 조합하여 포함할 수 있다. 채널막(46)으로 개구부를 완전히 채우거나, 채널막(46) 내에 절연 코어(47)를 형성할 수 있다.
도 5a 내지 도 6b를 참조하면, 적층물(ST)을 관통하는 트렌치(T)를 형성한다. 마스크 패턴(48)을 이용한 식각 공정으로 트렌치(T)를 형성할 수 있다.
먼저, 도 5a 및 도 5b를 참조하면, 적층물(ST) 상에 마스크 패턴(48)을 형성한다. 마스크 패턴(48)은 제1 물질막들(41) 및 제2 물질막들(42)에 대해 식각 선택비가 큰 물질을 포함할 수 있다.
마스크 패턴(48)은 제1 부분(OP_P1) 및 제2 부분들(OP_P2)을 포함하는 개구부(OP)를 포함할 수 있다. 제1 부분(OP_P1)은 제1 방향(I)으로 확장된 라인 형태를 가질 수 있다. 제1 부분(OP_P1)은 제2 방향(Ⅱ)으로 이웃한 채널 구조들(CH)의 사이에 위치될 수 있고, 적층물(ST)을 노출시킬 수 있다. 제1 부분(OP_P1)의 양 측에 위치된 채널 구조들(CH)이 제1 부분(OP_P1)에 의해 일부 노출될 수 있다. 제1 부분(OP_P1)은 양측의 채널 구조들(CH)과 제2 방향(Ⅱ)으로 일부 중첩될 수 있다.
제2 부분들(OP_P2)은 제1 부분(OP_P1)으로부터 제2 방향(Ⅱ)으로 돌출될 수 있다. 제2 부분들(OP_P2)은 채널 구조들(CH)에 각각 대응하도록 위치될 수 있다. 제2 부분들(OP_P2) 각각은 채널 구조들(CH) 각각의 일부분을 노출시킬 수 있다. 제2 부분들(OP_P2)에 의해 채널막들(46)이 노출될 수 있다. 제2 부분들(OP_P2)에 의해 절연 코어들(47) 또는 메모리막들(M)이 더 노출될 수 있다.
이어서, 도 6a 및 도 6b를 참조하면, 트렌치(T)를 형성한다. 마스크 패턴(48)을 식각 배리어로 적층물(ST) 및 채널 구조(CH)들을 식각하여 트렌치(T)를 형성할 수 있다. 트렌치(T)는 최상부 적어도 하나의 제1 물질막(41)을 관통하는 깊이로 형성될 수 있다. 실시예로서, 제1 물질막들(41) 중 선택 라인에 대응하는 제1 물질막(41)을 관통하고, 워드라인에 대응하는 제1 물질막(41)은 관통하지 않는 깊이로, 트렌치(T)를 형성할 수 있다.
트렌치(T)는 개구부(OP)에 대응하는 형태를 가질 수 있다. 트렌치(T)는 라인 부분(T_LP) 및 돌출 부분들(T_PP)을 포함할 수 있다. 라인 부분(T_LP)은 제1 방향(I)으로 확장된 라인 형태를 가질 수 있다. 라인 부분(T_LP)은 제2 방향(Ⅱ)으로 이웃한 채널 구조들(CH)의 사이로 확장될 수 있다. 돌출 부분들(T_PP)은 라인 부분(T_LP)으로부터 제2 방향(Ⅱ)으로 돌출될 수 있다. 돌출 부분들(T_PP)은 채널 구조들(CH) 내로 각각 돌출될 수 있다. 돌출 부부들(T_PP)에 의해 채널막들(46) 중 제1 물질막들(41)에 의해 감싸지지 않은 영역이 절단될 수 있다.
도 7a 및 도 7b를 참조하면, 분리 절연 구조(IS)를 형성한다. 트렌치(T)를 채우도록 절연막을 형성한 후, 절연막을 평탄화하여 분리 절연 구조(IS)를 형성할 수 있다. 분리 절연 구조(IS)는 산화물, 질화물 등의 절연 물질을 포함할 수 있다.
분리 절연 구조(IS)는 라인 패턴(LP) 및 돌출 패턴들(PP)을 포함할 수 있다. 라인 패턴(LP)은 채널 구조들(CH)의 사이로 확장될 수 있고, 제1 방향(I)으로 확장될 수 있다. 돌출 패턴들(PP)은 라인 패턴(LP)으로부터 돌출될 수 있고, 채널 구조들(CH) 내로 각각 돌출될 수 있다.
참고로, 본 도면에는 도시되지 않았으나, 제1 물질막들(41)을 제3 물질막들로 대체하는 공정을 추가로 실시할 수 있다. 제1 물질막들(41)이 희생 물질을 포함하고 제2 물질막들(42)이 절연 물질을 포함하는 경우, 제1 물질막들(41)을 도전막들로 대체할 수 있다. 다른 예로, 제1 물질막들(41)이 도전 물질을 포함하고 제2 물질막들(42)이 절연 물질을 포함하는 경우, 제1 물질막들(41)을 실리사이드화할 수 있다. 제1 물질막들(41)을 제3 물질막들로 대체하는 공정은 분리 절연 구조(IS)를 형성하기 전에 수행되거나, 분리 절연 구조(IS)를 형성한 후에 수행될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 마스크 패턴(48)을 이용하여 적층물(ST) 및 채널 구조들(CH)을 식각한다. 따라서, 한번의 식각 공정으로 라인 부분(T_LP)과 돌출 부분들(T_PP)을 동시에 형성할 수 있다. 라인 부분(T_LP)에 의해 제1 물질막들(41)을 패터닝함과 동시에 돌출 부분들(T_PP)에 의해 채널막들(46) 중 제1 물질막들(41)에 의해 감싸지지 않은 영역을 제거할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 8을 참조하면, 메모리 시스템(memory system; 1000)은, 데이터가 저장되는 메모리 장치(memory device; 1200) 및 메모리 장치(1200)와 호스트(Host; 2000) 사이에서 통신하는 컨트롤러(controller; 1100)를 포함할 수 있다.
호스트(2000)는 메모리 시스템(1000)에 데이터를 저장하거나 메모리 시스템(1000)으로부터 데이터를 회수(retrieve)하는 장치 또는 시스템일 수 있다. 호스트(2000)는 다양한 동작을 위한 요청들을 생성하고, 생성된 요청들을 메모리 시스템(1000)에게 출력할 수 있다. 요청들은 프로그램 동작(program operation)을 위한 프로그램 요청(program request), 리드 동작(read operation)을 위한 리드 요청(read request), 소거 동작(erase operation)을 위한 소거 요청(erase request) 등을 포함할 수 있다. 호스트(2000)는 PCIe(Peripheral Component Interconnect Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), SAS(serial attached SCSI), NVMe(Non-Volatile Memory Express), USB(Universal Serial Bus), MMC(Multi-Media Card), ESDI(Enhanced Small Disk Interface), 또는 IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스들을 통해 메모리 시스템(1000)과 통신할 수 있다.
호스트(2000)는 컴퓨터(computer), 휴대용 디지털 장치(portable digital device), 태블릿(tablet), 디지털 카메라(digital camera), 디지털 오디오 플레이어(digital audio player), 텔레비전(television), 무선 통신 장치(wireless communication device) 또는 이동 전화기(cellular phone) 중 적어도 하나를 포함할 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
컨트롤러(1100)는 메모리 시스템(1000)의 동작을 전반적으로 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 메모리 장치(1200)를 제어할 수 있다. 컨트롤러(1100)는 호스트(2000)의 요청에 따라 프로그램(program) 동작, 리드(read) 동작 및 소거(erase) 동작 등이 수행될 수 있도록 메모리 장치(1200)를 제어할 수 있다. 또는, 컨트롤러(1100)는 호스트(2000)의 요청이 없더라도 메모리 시스템(1000)의 성능 개선을 위한 백그라운드(background) 동작 등을 수행할 수 있다.
컨트롤러(1100)는 메모리 장치(1200)의 동작을 제어하기 위하여 제어 신호 및 데이터 신호를 메모리 장치(1200)로 전송할 수 있다. 제어 신호 및 데이터 신호는 서로 다른 입출력 라인들을 통하여 메모리 장치(1200)로 전송될 수 있다. 데이터 신호는, 커맨드, 어드레스 또는 데이터를 포함할 수 있다. 제어 신호는 데이터 신호가 입력되는 구간을 구분하는 데 이용될 수 있다.
메모리 장치(1200)는 컨트롤러(1100)의 제어에 따라 프로그램 동작, 리드 동작 및 소거 동작 등을 수행할 수 있다. 메모리 장치(1200)는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치, 또는 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 구현될 수 있다. 메모리 장치(1200)는 앞서 도 1a 내지 도 3b를 참조하여 설명한 구조를 갖는 반도체 장치일 수 있다. 메모리 장치(1200)는 앞서 도 4a 내지 도 7b를 참조하여 설명한 제조 방법에 의해 제조된 반도체 장치일 수 있다. 실시예로서, 반도체 장치는 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물; 상기 적층물을 관통하고, 라인 패턴, 상기 라인 패턴으로부터 일측으로 돌출된 제1 돌출 패턴들 및 상기 라인 패턴으로부터 타측으로 돌출된 제2 돌출 패턴들을 포함하는 분리 절연 구조; 상기 분리 절연 구조의 일측에서 상기 적층물을 관통하고, 상기 제1 돌출 패턴들을 각각 감싸는 제1 채널 구조들; 및 상기 분리 절연 구조의 타측에서 상기 적층물을 관통하고, 상기 제2 돌출 패턴들을 각각 감싸는 제2 채널 구조들을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 9를 참조하면, 메모리 시스템(memory system; 30000)은, 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet), PC(personal computer), PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다. 메모리 시스템(30000)은, 메모리 장치(2200)와 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
컨트롤러(2100)는, 프로세서(processor; 3100)의 제어에 따라 메모리 장치(2200)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(2200)에 프로그램된 데이터는 컨트롤러(2100)의 제어에 따라 디스플레이(display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(radio transceiver; 3300)는, 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는, 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(3100)에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 프로세서(3100)는, 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 컨트롤러(2100) 또는 디스플레이(3200)로 전송할 수 있다. 컨트롤러(2100)는, 프로세서(3100)에 의하여 처리(process)된 신호를 메모리 장치(2200)에 전송할 수 있다. 또한, 무선 송수신기(3300)는, 프로세서(3100)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는, 프로세서(3100)의 동작을 제어하기 위한 제어 신호 또는 프로세서(3100)에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 프로세서(3100)는, 컨트롤러(2100)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(3100)의 일부로서 구현될 수도 있고, 프로세서(3100)와는 별도의 칩으로 구현될 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 시스템(memory system; 40000)은 PC(personal computer), 태블릿(tablet), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작을 제어할 수 있는 컨트롤러(2100)를 포함할 수 있다.
프로세서(processor; 4100)는, 입력 장치(input device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(2200)에 저장된 데이터를 디스플레이(display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는, 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
프로세서(4100)는, 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 컨트롤러(2100)의 동작을 제어할 수 있다. 실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(4100)의 일부로서 구현되거나, 프로세서(4100)와는 별도의 칩으로 구현될 수 있다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 11을 참조하면, 메모리 시스템(50000)은, 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿으로 구현될 수 있다.
메모리 시스템(50000)은, 메모리 장치(2200)와 메모리 장치(2200)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 컨트롤러(2100)를 포함한다.
메모리 시스템(50000)의 이미지 센서(image sensor; 5200)는, 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 프로세서(processor; 5100) 또는 컨트롤러(2100)로 전송될 수 있다. 프로세서(5100)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(display; 5300)를 통하여 출력되거나 컨트롤러(2100)를 통하여 메모리 장치(2200)에 저장될 수 있다. 또한, 메모리 장치(2200)에 저장된 데이터는, 프로세서(5100) 또는 컨트롤러(2100)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
실시예에 따라, 메모리 장치(2200)의 동작을 제어할 수 있는 컨트롤러(2100)는, 프로세서(5100)의 일부로서 구현되거나 프로세서(5100)와는 별개의 칩으로 구현될 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 12를 참조하면, 메모리 시스템(memory system; 70000)은, 메모리 카드(memory card) 또는 스마트 카드(smart card)로 구현될 수 있다. 메모리 시스템(70000)은 메모리 장치(2200), 컨트롤러(2100) 및 카드 인터페이스(card interface; 7100)를 포함할 수 있다.
컨트롤러(2100)는, 메모리 장치(2200)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.
카드 인터페이스(7100)는, 호스트(HOST; 60000)의 프로토콜에 따라 호스트(60000)와 컨트롤러(2100) 사이에서 데이터 교환을 인터페이스할 수 있다. 실시예에 따라, 카드 인터페이스(7100)는, USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는, 호스트(60000)가 이용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
메모리 시스템(70000)이 PC, 태블릿, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(60000)의 호스트 인터페이스(6200)와 접속될 때, 호스트 인터페이스(6200)는 마이크로프로세서(microprocessor; 6100)의 제어에 따라 카드 인터페이스(7100)와 컨트롤러(2100)를 통하여 메모리 장치(2200)와 데이터 통신을 수행할 수 있다.
11: 도전막 12: 절연막
13, 13': 블로킹막 14, 14': 데이터 저장막
15, 15': 터널절연막 16, 16': 채널막
17, 17': 절연 코어
13A, 13B, 33A, 33B: 블로킹막
14A, 14B, 34A, 34B: 데이터 저장막
15A, 15B, 35A, 35B: 터널절연막
16A, 36A: 제1 채널막 16B, 36B: 제2 채널막
17A, 37A: 제1 절연 코어 17B, 37B: 제2 절연 코어
41: 제1 물질막 42: 제2 물질막
43: 블로킹막 44: 데이터 저장막
45: 터널절연막 46: 채널막
47: 절연 코어 48: 마스크 패턴
ST: 적층물 CH1: 제1 채널 구조
CH2: 제2 채널 구조 CH, CH': 채널 구조
M1: 제1 메모리막 M2: 제2 메모리막
ST: 적층물 IS, IS': 분리 절연 구조
LP: 라인 패턴 PP: 돌출 패턴

Claims (21)

  1. 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물;
    상기 적층물을 관통하고, 라인 패턴, 상기 라인 패턴으로부터 일측으로 돌출된 제1 돌출 패턴들 및 상기 라인 패턴으로부터 타측으로 돌출된 제2 돌출 패턴들을 포함하는 분리 절연 구조;
    상기 분리 절연 구조의 일측에서 상기 적층물을 관통하고, 상기 제1 돌출 패턴들을 각각 감싸는 제1 채널 구조들; 및
    상기 분리 절연 구조의 타측에서 상기 적층물을 관통하고, 상기 제2 돌출 패턴들을 각각 감싸는 제2 채널 구조들
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 돌출 패턴들은 상기 제2 돌출 패턴들과 대칭으로 배열된
    반도체 장치.
  3. 제1항에 있어서,
    상기 제1 돌출 패턴들은 상기 제2 돌출 패턴들과 비대칭으로 배열된
    반도체 장치.
  4. 제1항에 있어서,
    상기 제1 채널 구조들은 상기 제2 채널 구조들과 대칭으로 배열된
    반도체 장치.
  5. 제1항에 있어서,
    상기 제1 채널 구조들은 상기 제2 채널 구조들과 비대칭으로 배열된
    반도체 장치.
  6. 제1항에 있어서,
    상기 라인 패턴은 제1 방향으로 확장되고, 상기 제1 돌출 패턴들 및 상기 제2 돌출 패턴들은 상기 제1 방향과 교차된 제2 방향으로 돌출된
    반도체 장치.
  7. 제1항에 있어서,
    상기 분리 절연 구조는 상기 제1 채널 구조들에 비해 얕은 깊이로 상기 적층물을 관통하는
    반도체 장치.
  8. 제1항에 있어서,
    상기 일측에서 상기 적층물을 관통하고, 상기 제1 돌출 패턴들로부터 이격된 제3 채널 구조들
    을 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 타측에서 상기 적층물을 관통하고, 상기 제2 돌출 패턴들로부터 이격된 제4 채널 구조들
    을 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제3 채널 구조들은 상기 제4 채널 구조들과 대칭으로 배열된
    반도체 장치.
  11. 제9항에 있어서,
    상기 제3 채널 구조들은 상기 제4 채널 구조들과 비대칭으로 배열된
    반도체 장치.
  12. 적층물을 관통하는 제1 채널 구조들;
    상기 적층물을 관통하는 제2 채널 구조들; 및
    상기 적층물을 관통하고, 상기 제1 채널 구조들과 상기 제2 채널 구조들의 사이에 위치된 라인 패턴, 상기 라인 패턴으로부터 상기 제1 채널 구조들 내로 돌출된 제1 돌출 패턴들 및 상기 라인 패턴으로부터 상기 제2 채널 구조들 내로 돌출된 제2 돌출 패턴들을 포함하는 분리 절연 구조
    를 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제1 돌출 패턴들은 상기 제2 돌출 패턴들과 대칭으로 배열된
    반도체 장치.
  14. 제12항에 있어서,
    상기 제1 돌출 패턴들은 상기 제2 돌출 패턴들과 비대칭으로 배열된
    반도체 장치.
  15. 제12항에 있어서,
    상기 제1 채널 구조들은 상기 제2 채널 구조들과 대칭으로 배열된
    반도체 장치.
  16. 제12항에 있어서,
    상기 제1 채널 구조들은 상기 제2 채널 구조들과 비대칭으로 배열된
    반도체 장치.
  17. 교대로 적층된 제1 물질막들 및 제2 물질막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하는 채널 구조들을 형성하는 단계;
    상기 적층물을 관통하고, 상기 채널 구조들의 사이로 확장되는 라인 부분 및 상기 라인 부분으로부터 상기 채널 구조들 내로 돌출되는 돌출 부분들을 포함하는 트렌치를 형성하는 단계; 및
    상기 트렌치 내에 분리 절연 구조를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  18. 제17항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 적층물 상에, 일 방향으로 확장된 제1 부분 및 상기 제1 부분으로부터 돌출되고 상기 채널 구조들을 각각 노출시키는 제2 부분들을 포함하는 개구부를 포함하는 마스크 패턴을 형성하는 단계; 및
    상기 마스크 패턴을 식각 배리어로 상기 적층물 및 상기 채널 구조들을 식각하여 상기 트렌치를 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  19. 제17항에 있어서,
    상기 분리 절연 구조는,
    상기 채널 구조들의 사이로 확장된 라인 패턴 및 상기 라인 패턴으로부터 상기 채널 구조들 내로 돌출된 돌출 패턴들을 포함하는
    반도체 장치의 제조 방법.
  20. 제17항에 있어서,
    상기 채널 구조들을 형성하는 단계는,
    상기 적층물을 관통하는 개구부들을 형성하는 단계;
    상기 개구부들 내에 메모리막들을 형성하는 단계; 및
    상기 메모리막들 내에 채널막들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  21. 제20항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 채널막들 중 상기 제1 물질막들에 의해 감싸지지 않은 영역을 제거하는
    반도체 장치의 제조 방법.
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