JP2021150592A - 半導体記憶装置 - Google Patents

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Abstract

【課題】電気的特性の向上を図ることができる半導体記憶装置を提供することである。【解決手段】実施形態の半導体記憶装置は、チャネルを有して第１方向に伸び、第２方向に絶縁部を介し複数配置された半導体ピラーを有し、第２方向に沿って半導体ピラーの両側に配置された第１配線および第２配線を有する。チャネルと第１配線との間に配置された第１電極と、チャネルと第２配線との間に配置された第２電極と、ブロック絶縁膜を有する。チャネルのうち、前記第１電極側のチャネル部と前記第２電極側のチャネル部が接続チャネル部を介し環状に相互接続される。第１配線と第１電極と半導体ピラーと第２電極と第２配線を含む断面を仮定し、断面における第１チャネル部の第２方向に沿う両端部の第１中点と、断面における第２チャネル部の第２方向に沿う両端部の第２中点を規定すると、第１中点と第２中点を結ぶ中心線が第２方向に対し任意の角度で傾斜する。【選択図】図３

Description

本発明の実施形態は、半導体記憶装置に関する。
絶縁膜とワード線とが交互に積層された積層体と、この積層体を貫通した半導体ピラーとを有した半導体記憶装置が提案されている。半導体ピラーの両側にそれぞれトンネル絶縁膜を介し浮遊ゲート電極を配置した対向セル構造の半導体記憶装置が知られている。この対向セル構造の半導体記憶装置において、対向するセル同士のチャネルを接続した構造が知られている。この種の半導体記憶装置においては、セルサイズの微細化が進むにつれて、対向セル間でセル間容量が増大し、対向するセル間において干渉が大きくなる問題がある。
米国特許出願公開第２０１８／０２４０８１２号明細書 特開２０１７−０５０５２７号公報
本発明が解決しようとする課題は、対向するセル間におけるセル間容量を低減し、対向するセル間における干渉を低減できる半導体記憶装置を提供することである。
実施形態の半導体記憶装置は、半導体ピラーと第１配線および第２配線と第１電極および第２電極とブロック絶縁膜を有する。前記半導体ピラーは、チャネルを有して第１方向に伸び、前記第１方向に交差する第２方向に所定の間隔をあけ、絶縁部を介し複数配置されている。前記第１配線および第２配線は、前記第１方向に対し交差する第２方向に伸び、該第２方向に沿って前記半導体ピラーの両側にそれぞれ配置されている。前記第１電極は、前記半導体ピラーのチャネルと前記第１配線との間に配置されている。前記第２電極は、前記半導体ピラーのチャネルと前記第２配線との間に配置されている。前記第１電極と前記第１配線の間に配置された第１絶縁膜と、前記第２電極と前記第２配線の間に配置された第２絶縁膜を有する。前記チャネルに、前記第１電極側のチャネル部と前記第２電極側のチャネル部を有する。前記第１電極側のチャネル部と前記第２電極側のチャネル部が前記半導体ピラーの周囲に配置された接続チャネル部を介し前記半導体ピラーの周囲を囲む環状に接続されている。前記第１方向に交差し前記第１配線と前記第１電極と前記半導体ピラーと前記第２電極と前記第２配線を含む断面を仮定した場合、前記断面における前記第１チャネル部の前記第２方向に沿う両端部と前記両端部の第１中点を規定し、前記断面における前記第２チャネル部の前記第２方向に沿う両端部と前記両端部の第２中点を規定すると、前記第１中点と前記第２中点を結ぶ中心線が前記第２方向に対し任意の角度で傾斜されている。
第１実施形態に係る半導体記憶装置の全体構成を示す斜視図。 図１中に示された積層体のＦ２−Ｆ２線に沿う断面図。 図２に示すセル構造体の形状と半導体ピラーの形状とチャネルの形状の概要とこれらの傾斜角度との関係を示す断面図。 図２中に示された積層体のＦ４−Ｆ４線に沿う断面図。 図２中に示された積層体のＦ５−Ｆ５線に沿う断面図。 第２実施形態に係る半導体記憶装置の一部を示す断面図。 第３実施形態に係る半導体記憶装置の一部を示す断面図。 第４実施形態に係る半導体記憶装置の一部を示す断面図。
以下、実施形態の半導体記憶装置を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。本明細書で「接続」とは、物理的に接続される場合に限定されず、電気的に接続される場合も含む。本明細書で「隣り合う」とは、互いに隣接する場合に限定されず、対象となる２つの要素の間に別の要素が存在する場合を含む。本明細書で「ＸＸがＹＹ上に設けられる」とは、ＸＸがＹＹに接する場合に限定されず、ＸＸとＹＹとの間に別の部材が介在する場合も含む。本明細書で「環状」とは、円環状に限定されず、矩形状の環状も含む。本明細書で「円弧状」とは、巨視的に見た場合に円弧に類似する形状を広く意味し、「弓型」とは、巨視的に見た場合に弓型に類似する形状を広く意味し、それらの形状の途中または端部に曲率が異なる部分や直線状に延びた部分が含まれてもよい。本明細書で「平行」および「直交」とは、それぞれ「略平行」および「略直交」の場合も含む。
また先に、＋Ｘ方向、−Ｘ方向、＋Ｙ方向、−Ｙ方向、＋Ｚ方向、および−Ｚ方向について定義する。＋Ｘ方向、−Ｘ方向、＋Ｙ方向、および−Ｙ方向は、後述するシリコン基板１０の表面に沿う方向である。＋Ｘ方向は、後述するビット線ＢＬが延びた方向である。−Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と−Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および−Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するワード線ＷＬが延びた方向である。−Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と−Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および−Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、シリコン基板１０の厚さ方向である。＋Ｚ方向は、シリコン基板１０から後述する積層体３０に向かう方向である。−Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と−Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本明細書では、「＋Ｚ方向」を「上」、「−Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。＋Ｚ方向は、「第１方向」の一例である。＋Ｙ方向は、「第２方向」の一例である。＋Ｘ方向は、「第３方向」の一例である。
（第１の実施形態）
＜１．半導体記憶装置の全体構成＞
まず、第１の実施形態の半導体記憶装置１の全体構成について説明する。半導体記憶装置１は、不揮発性の半導体記憶装置であり、例えばＮＡＮＤ型フラッシュメモリである。
図１は、半導体記憶装置１の構成を示す斜視図である。半導体記憶装置１は、例えば、シリコン基板１０、下部構造体２０、積層体３０、複数の半導体ピラー（柱状体）６０、絶縁分断部７０（図２参照）、上部構造体８０、および複数のコンタクト９０を含む。なお、図１では半導体ピラー６０を模式的に四角柱状に示しているが、本実施形態の半導体ピラー６０は詳細には図２を基に後に説明するようにＸＹ方向を含む断面に沿って斜め方向に延在する略長円形状に形成されている。
シリコン基板１０は、半導体記憶装置１のベースとなる基板である。シリコン基板１０の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状に形成されている。シリコン基板１０は、例えば、シリコン（Ｓｉ）を含む半導体材料により形成されている。シリコン基板１０は、「基板」の一例である。
下部構造体２０は、シリコン基板１０上に設けられている。下部構造体２０は、例えば、下絶縁膜２１と、複数のソース線ＳＬと、上絶縁膜２３とを含む。下絶縁膜２１は、シリコン基板１０上に設けられている。複数のソース線ＳＬは、下絶縁膜２１上に設けられている。複数のソース線ＳＬは、Ｘ方向（第２方向）で互いに隣り合うとともに、それぞれＹ方向（第３方向）に延びている。ソース線ＳＬは、例えば、下絶縁膜２１上に設けられた導電層２２ａと、導電層２２ａ上に設けられた配線層２２ｂと、配線層２２ｂ上に設けられた導電層２２ｃとを含む。上絶縁膜２３は、複数のソース線ＳＬの上方に設けられている。ソース線ＳＬと上絶縁膜２３との間、および下絶縁膜２１と上絶縁膜２３との間には、不図示の絶縁部材が設けられている。
積層体３０は、下部構造体２０上に設けられている。積層体３０は、例えば、複数の機能層３１と、複数の絶縁膜（層間絶縁膜）３２（図３参照）とを含む。複数の機能層３１と複数の層間絶縁膜３２（図４、図５参照）とは、Ｚ方向（第１方向）に１層ずつ交互に積層されている。複数の機能層３１は、複数の第１機能層３１Ａと、１つ以上の第２機能層３１Ｂと、１つ以上の第３機能層３１Ｃとを含む。
複数の第１機能層３１Ａの各々は、例えば、複数のワード線ＷＬと、複数の浮遊ゲート電極ＦＧと、複数のブロック絶縁膜（第１絶縁膜、第２絶縁膜）４１とを含む。複数のワード線ＷＬは、半導体ピラー６０の側方に設けられた配線である。１つの第１機能層３１Ａに含まれる複数のワード線ＷＬは、Ｘ方向（第２方向）で互いに隣り合うとともに、それぞれＹ方向（第３方向）に延びている。ワード線ＷＬは、後述する浮遊ゲート電極ＦＧに電子を注入する場合や、浮遊ゲート電極ＦＧに注入されている電子を浮遊ゲート電極ＦＧから抜く場合などに不図示の駆動回路により電圧が印加され、当該ワード線ＷＬに接続された浮遊ゲート電極ＦＧに所定の電圧を印加する。
複数の浮遊ゲート電極ＦＧの各々は、半導体ピラー６０の側方に設けられた絶縁膜あるいは電極膜である。浮遊ゲート電極ＦＧは、電荷を蓄積する能力を有する膜である。浮遊ゲート電極ＦＧは、ワード線ＷＬによって電圧が印加された場合に電子の蓄積状態を変化させる。各浮遊ゲート電極ＦＧは、その浮遊ゲート電極ＦＧが対応するワード線ＷＬと、その浮遊ゲート電極ＦＧが対応する半導体ピラー６０との間に設けられている。本明細書で「対応する」とは、例えば、互いに組み合わされることで１つのメモリセルを構成する要素であることを意味する。
複数のブロック絶縁膜（第１絶縁膜、第２絶縁膜）４１の各々は、前記ブロック絶縁膜４１が対応するワード線ＷＬと、前記ブロック絶縁膜４１が対応する浮遊ゲート電極ＦＧとの間に設けられている。なおこれら第１機能層３１Ａに関する構成については、後に詳しく説明する。
第２機能層３１Ｂは、複数の第１機能層３１Ａの下方に設けられている。第２機能層３１Ｂは、例えば、複数のソース側選択ゲート線ＳＧＳと、複数のソース側選択ゲート電極ＦＧＳと、複数のブロック絶縁膜４２とを含む。複数のソース側選択ゲート線ＳＧＳは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。複数のソース側選択ゲート電極ＦＧＳの各々は、そのソース側選択ゲート電極ＦＧＳが対応するソース側選択ゲート線ＳＧＳと、そのソース側選択ゲート電極ＦＧＳが対応する半導体ピラー６０との間に設けられている。複数のブロック絶縁膜４２の各々は、そのブロック絶縁膜４２が対応するソース側選択ゲート線ＳＧＳと、そのブロック絶縁膜４２が対応するソース側選択ゲート電極ＦＧＳとの間に設けられている。ソース側選択ゲート線ＳＧＳは、半導体ピラー６０とソース線ＳＬとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのソース側選択ゲート線ＳＧＳに接続されたソース側選択ゲート電極ＦＧＳに所定の電圧を印加する。
第３機能層３１Ｃは、複数の第１機能層３１Ａの上方に設けられている。第３機能層３１Ｃは、例えば、複数のドレイン側選択ゲート線ＳＧＤと、複数のドレイン側選択ゲート電極ＦＧＤと、複数のブロック絶縁膜４３とを含む。複数のドレイン側選択ゲート線ＳＧＤは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。複数のドレイン側選択ゲート電極ＦＧＤの各々は、そのドレイン側選択ゲート電極ＦＧＤが対応するワード線ＷＬと、そのドレイン側選択ゲート電極ＦＧＤが対応する半導体ピラー６０との間に設けられている。複数のブロック絶縁膜４３の各々は、そのブロック絶縁膜４３が対応するドレイン側選択ゲート線ＳＧＤと、そのブロック絶縁膜４３が対応するドレイン側選択ゲート電極ＦＧＤとの間に設けられている。ドレイン側選択ゲート線ＳＧＤは、半導体ピラー６０とソース線ＳＬとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのドレイン側選択ゲート線ＳＧＤに接続されたドレイン側選択ゲート電極ＦＧＤに所定の電圧を印加する。
複数の半導体ピラー６０は、複数のソース線ＳＬ上に設けられ、それぞれＺ方向（第１方向）に延びている。複数の半導体ピラー６０は、Ｙ方向（第２方向）およびＸ方向（第３方向）で互いに離れて設けられている。例えば、複数の半導体ピラー６０は、Ｚ方向から見た場合、Ｘ方向およびＹ方向に沿うマトリクス状に配列されている。各半導体ピラー６０の下端は、下部構造体２０の上絶縁膜２３を貫通してソース線ＳＬに接続されている。なお、半導体ピラー６０の構成および絶縁分断部７０の構成については、後に詳しく説明する。
上部構造体８０は、積層体３０上に設けられている。上部構造体８０は、例えば、複数のビット線ＢＬと、ソース側選択ゲート線ＳＧＳ用の配線（不図示）と、ワード線ＷＬ用の配線８２と、ドレイン側選択ゲート線ＳＧＤ用の配線８３とを含む。
複数のコンタクト９０は、それぞれＺ方向（第１方向）に延びている。複数のコンタクト９０は、例えば、半導体ピラー６０用の複数のコンタクト９１、ソース側選択ゲート線ＳＧＳ用の複数のコンタクト（不図示）と、ワード線ＷＬ用の複数のコンタクト９３と、ドレイン側選択ゲート線ＳＧＤ用の複数のコンタクト９４とを含む。
コンタクト９１は、半導体ピラー６０上に設けられている。複数のビット線ＢＬは、Ｙ方向（第２方向）で互い隣り合い、それぞれＸ方向（第３方向）に延びている。Ｘ方向に配列された複数の半導体ピラー６０のうち、最も−Ｘ方向側に設けられた半導体ピラー６０を第１番目とした場合、奇数番目の半導体ピラー６０は、コンタクト９１を介して共通のビット線ＢＬに接続されている。偶数番目の半導体ピラー６０は、コンタクト９１を介して別の共通のビット線ＢＬに接続されている。すなわち、Ｘ方向に配列された複数の半導体ピラー６０のうち互いに隣り合う半導体ピラー６０は、同じビット線ＢＬには接続されていない。
ソース側選択ゲート線ＳＧＳの＋Ｙ方向の端部上に複数の不図示のコンタクトが設けられている。これら不図示のコンタクト上に不図示の配線が設けられ、Ｙ方向に延びている。これら不図示の配線は、不図示のコンタクトを介しソース側選択ゲート線ＳＧＳに接続されている。
複数のコンタクト９３が、ワード線ＷＬのＹ方向の端部上に設けられている。配線８２は、コンタクト９３上に設けられ、Ｙ方向に延びている。配線８２は、コンタクト９３を介してワード線ＷＬに接続されている。
複数のコンタクト９４が、ドレイン側選択ゲート線ＳＧＤの＋Ｙ方向の端部上に設けられている。配線８３は、コンタクト９４上に設けられ、Ｙ方向に延びている。配線８３は、コンタクト９４を介しドレイン側選択ゲート線ＳＧＤに接続されている。
＜２．積層体の構造＞
次に、積層体３０の構造について詳しく説明する。
図２は、図１中に示された積層体３０のＦ２−Ｆ２線に沿う断面図である。図４は、図２中に示された積層体３０のＦ４−Ｆ４線に沿う断面図、図５は、図２中に示された積層体３０のＦ５−Ｆ５線に沿う断面図である。
積層体３０は、各半導体ピラー６０の周囲に情報を記憶可能な記憶構造を有する。複数の半導体ピラー６０の周囲にそれぞれ設けられた記憶構造は、互いに同じ構造を有する。このため以下では、２つの半導体ピラー６０（第１半導体ピラー６０Ａおよび第２半導体ピラー６０Ｂ）に着目し、それら半導体ピラー６０Ａ、６０Ｂの周囲の構造を中心に説明する。
＜２．１ ワード線＞
まず、ワード線ＷＬについて説明する。図２に示すように、複数のワード線ＷＬは、各半導体ピラー６０に対して、−Ｘ方向側に位置した第１ワード線ＷＬＡと、＋Ｘ方向側に位置した第２ワード線ＷＬＢとを含む。第１ワード線ＷＬＡおよび第２ワード線ＷＬＢは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。第１ワード線ＷＬＡと第２ワード線ＷＬＢとは、例えばＹ方向で互いに反対方向に引き出され、互いに独立して制御される。第１ワード線ＷＬＡは、「第１配線」の一例である。第２ワード線ＷＬＢは、「第２配線」の一例である。
ワード線ＷＬは、例えばタングステンにより形成されている。ワード線ＷＬの表面には、ワード線ＷＬの材料の拡散を抑制する不図示のバリアメタル膜が設けられていてもよい。バリアメタル膜は、例えば窒化チタン（ＴｉＮ）により形成される。また、バリアメタル膜の表面に、ブロック膜が形成されていてもよい。ブロック膜は、例えばＡｌＯにより形成される。
＜２．２ 浮遊ゲート電極＞
次に、浮遊ゲート電極ＦＧについて説明する。図２に示すように、複数の浮遊ゲート電極ＦＧは、各半導体ピラー６０の端部に対して、−Ｘ方向側に位置した第１浮遊ゲート電極（第１電極）ＦＧＡと、＋Ｘ方向側に位置した第２浮遊ゲート電極ＦＧＢ（第２電極）とを含む。第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡと半導体ピラー６０の−Ｘ方向側の端部との間（さらに言えば、第１ワード線ＷＬＡと半導体ピラー６０の後述する第１チャネル部６１Ａとの間）に設けられている。一方で、第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢと半導体ピラー６０の＋Ｘ方向側の端部との間（さらに言えば、第２ワード線ＷＬＢと半導体ピラー６０の後述する第２チャネル部６１Ｂとの間）に設けられている。第１浮遊ゲート電極ＦＧＡは、「第１電荷蓄積部」の一例である。第２浮遊ゲート電極ＦＧＢは、「第２電荷蓄積部」の一例である。
浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されている。第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡによって電圧が印加された場合に電子の蓄積状態を変化させる。第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢによって電圧が印加された場合に電子の蓄積状態を変化させる。
図２に示すように、第１浮遊ゲート電極ＦＧＡは、例えば、第１部分（第１曲部）５１ａと、第２部分（第２曲部）５１ｂとを有する。第１部分５１ａは、Ｙ方向において、第１浮遊ゲート電極ＦＧＡの中央部よりも＋Ｙ方向側に位置する。第１部分５１ａは、後述する第１チャネル部６１Ａの＋Ｙ方向側の端よりも、＋Ｙ方向側に突出している。一方で、第２部分５１ｂは、Ｙ方向において、第１浮遊ゲート電極ＦＧＡの中央部よりも−Ｙ方向側に位置する。第２部分５１ｂは、後述する第１チャネル部６１Ａの−Ｙ方向側の端よりも、−Ｙ方向側に突出している。
なお、第１チャネル部６１Ａのように断面視円弧状に突出した形状は本形態の一例にすぎない。第１チャネル部６１Ａは後述する第１トンネル絶縁膜６３Ａと接する部分において断面視直線状に形成されていてもよい。
本実施形態において第１浮遊ゲート電極ＦＧＡは、例えば中心角が約１８０°の円弧状に形成されている。本実施形態では、第１部分５１ａは、Ｙ方向における第１浮遊ゲート電極ＦＧＡの中央部から＋Ｙ方向に進むに従い後述する第１絶縁部７１に近付く円弧状に形成されている。第１部分５１ａは、第１チャネル部６１Ａの＋Ｘ方向側の端よりも、＋Ｘ方向側に位置する部分を含む。第１部分５１ａは、Ｘ方向で第１絶縁部７１と隣り合う第１端ｅ１を有する。「第１絶縁部と隣り合う」とは、第１部分５１ａにおいて第１絶縁部７１に最も近いことを意味する。この定義は、第１浮遊ゲート電極ＦＧＡの第２部分５１ｂおよび第２浮遊ゲート電極ＦＧＢに関しても同様である。
一方で、第２部分５１ｂは、Ｙ方向における第１浮遊ゲート電極ＦＧＡの中央部から−Ｙ方向に進むに従い第１絶縁部７１に近付く円弧状に形成されている。第２部分５１ｂは、第１チャネル部６１Ａの−Ｙ方向側の端よりも、−Ｙ方向側に位置する部分を含む。第２部分５１ｂは、Ｘ方向で第１絶縁部７１と隣り合う第２端ｅ２を有する。なお、第１部分５１ａと第２部分５１ｂとは、互いに直接に繋がっていてもよく、第１部分５１ａと第２部分５１ｂの間にＹ方向に延びた直線部が設けられていてもよい。
同様に、第２浮遊ゲート電極ＦＧＢは、例えば、第１部分（第１曲部）５２ａと、第２部分（第２曲部）５２ｂとを有する。第１部分５２ａは、Ｙ方向において、第２浮遊ゲート電極ＦＧＢの中央部よりも＋Ｙ方向側に位置する。第１部分５２ａは、第２チャネル部６１Ｂの＋Ｙ方向の端よりも、＋Ｙ方向側に突出している。一方で、第２部分５２ｂは、Ｙ方向において、第１浮遊ゲート電極ＦＧＡの中央部よりも−Ｙ方向側（第２側）に位置する。第２部分５２ｂは、第２チャネル部６１Ｂの−Ｙ方向側の端よりも、−Ｙ方向側に突出している。
なお、第１チャネル部６１Ｂのように断面視円弧状に突出した形状は本形態の一例にすぎない。第２チャネル部６１Ｂは後述する第２トンネル絶縁膜６３Ｂと接する部分において断面視直線状に形成されていてもよい。
本実施形態では、第２浮遊ゲート電極ＦＧＢは、例えば中心角が約１８０°の円弧状に形成されている。本実施形態では、第１部分５２ａは、Ｙ方向における第２浮遊ゲート電極ＦＧＢの中央部から＋Ｙ方向に進むに従い後述する第１絶縁部７１に近付く円弧状に形成されている。第１部分５２ａは、第２チャネル部６１Ｂの−Ｘ方向側の端よりも、＋Ｙ方向側に位置する部分を含む。第１部分５２ａは、Ｘ方向で第１絶縁部７１（後述する絶縁部７１Ａ）と隣り合う第１端ｅ３を有する。
一方で、第２部分５２ｂは、Ｙ方向における第２浮遊ゲート電極ＦＧＢの中央部から−Ｙ方向に進むに従い第１絶縁部７１に近付く円弧状に形成されている。第２部分５２ｂは、第２チャネル部６１Ｂの−Ｙ方向側の端よりも、−Ｙ方向側に位置する部分を含む。第２部分５２ｂは、Ｘ方向で第１絶縁部７１（後述する絶縁部７１Ｂ）と隣り合う第２端ｅ４を有する。なお、第１部分５２ａと第２部分５２ｂとは、互いに直接に繋がっていてもよいし、第１部分５２ａと第２部分５２ｂとの間にＹ方向に延びた直線部が設けられていてもよい。
＜２．３ ブロック絶縁膜＞
次に、ブロック絶縁膜４１について説明する。図２に示すように、複数のブロック絶縁膜４１は、各ピラー６０に対して、−Ｘ方向側に位置した第１絶縁膜（第１ブロック絶縁膜）４１Ａと、＋Ｘ方向側に位置した第２絶縁膜（第２ブロック絶縁膜）４１Ｂとを含む。第１絶縁膜４１Ａは、第１ワード線ＷＬＡと第１浮遊ゲート電極ＦＧＡとの間に設けられている。第２絶縁膜４１Ｂは、第２ワード線ＷＬＢと第２浮遊ゲート電極ＦＧＢとの間に設けられている。本実施形態において、第１絶縁膜４１ＡのＹ方向両端部は、Ｘ方向において、第１浮遊ゲート電極ＦＧＡと、第１絶縁部７１との間に設けられている。第２絶縁膜４１ＢのＹ方向両端部は、Ｘ方向において、第２浮遊ゲート電極ＦＧＢと、第１絶縁部７１との間に設けられている。ブロック絶縁膜４１は、例えば、ＳｉＮとＳｉＯＮ、もしくは、ＳｉＯ／ＳｉＯＮの積層膜、ＳｉＯ／ＳｉＮの積層膜などにより形成される。
第１絶縁膜４１Ａおよび第２絶縁膜４１Ｂの各々は、例えば、３つの絶縁膜４５、４６、４７により形成されている。
絶縁膜４５は、３つの絶縁膜４５、４６、４７のなかで、浮遊ゲート電極ＦＧの最も近くに位置する。絶縁膜４５は、例えば、浮遊ゲート電極ＦＧの側面、上面、および下面を覆う（図４参照）。絶縁膜４５は浮遊ゲート電極ＦＧの第１部分５１ａ、第２部分５１ｂの＋Ｘ側も覆っている（図２参照）。
絶縁膜４５は、例えばシリコン窒化物（ＳｉＮ）およびハフニウムオキサイド（ＨｆＯ）などのＨｉｇｈ−ｋ材料により形成されている。ただし、絶縁膜４５は、ルテニウム（Ｒｕ）やアルミニウム（Аｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、またはシリコン（Ｓｉ）を含む材料により形成されてもよい。絶縁膜４５は、「第１絶縁膜」の一例である。
絶縁膜４６の大部分は、絶縁膜４５に対して浮遊ゲート電極ＦＧとは反対側に設けられている。絶縁膜４６は、例えば、絶縁膜４５を間に介在させて、浮遊ゲート電極ＦＧの側面、上面、および下面を覆う（図４参照）。絶縁膜４６の他の部分は、浮遊ゲート電極ＦＧの第１部分５１ａを覆った絶縁膜４５の＋Ｘ側を覆っている（図２参照）。ただし、絶縁膜４６は、上記構成に代えて、浮遊ゲート電極ＦＧの側面のみを覆うとともに、絶縁膜（層間絶縁膜）３２とワード線ＷＬとの境界に沿って設けられてもよい。絶縁膜４６は、例えば、シリコン酸化物により形成されている。絶縁膜４６は、「第１絶縁膜」の別の一例である。
絶縁膜４７の大部分は、絶縁膜４５、４６に対して浮遊ゲート電極ＦＧとは反対側に設けられている。絶縁膜４７は、例えば、絶縁膜（層間絶縁膜）３２とワード線ＷＬとの境界に沿って設けられ、絶縁膜４５、４６を間に介在させて浮遊ゲート電極ＦＧの側面を覆う（図４参照）。絶縁膜４７の残りの部分は、ワード線ＷＬと後述する絶縁部７１の間に沿って形成されている（図２参照）。ただし、絶縁膜４７は、上記構成に代えて、絶縁膜４５、４６と同様に、浮遊ゲート電極ＦＧの側面、上面、および下面を覆ってもよい。絶縁膜４７は、誘電率が高い材料で形成されていればよく、例えば、アルミニウム（Аｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）を含む酸化膜のＨｉｇｈ−ｋ膜により形成されている。なお、絶縁膜４７は、シリコン窒化物により形成されてもよい。
＜２．４ 半導体ピラー＞
次に、半導体ピラー６０について説明する。図２に示すように、半導体ピラー６０は、第１ワード線ＷＬＡと第２ワード線ＷＬＢの間に設けられている。半導体ピラー６０は、図２、図３に示すようにＸ方向とＹ方向に対し交差するａ１方向に伸びている。半導体ピラー６０は、例えば、チャネル６１と、コア絶縁部６２と、トンネル絶縁膜（第３絶縁膜）６３とを含む。
本実施形態において、第１ワード線ＷＬＡの＋Ｘ側にＹ方向に沿って所定の間隔で凹部ＷＬＡＤが形成されている。この凹部ＷＬＡＤを埋めるように絶縁膜４５、４６、４７と浮遊ゲート電極ＦＧＡと第１トンネル絶縁膜（第３絶縁膜第１部）６３Ａが形成されている。そして、第１トンネル絶縁膜６３Ａの内側に位置するように第１チャネル部６１Ａと半導体ピラー６０の−Ｘ側のコア絶縁端部６２Ａが形成されている。
これらに対し、図２に示す断面において、第２ワード線ＷＬＢの−Ｘ側にＹ方向に沿って所定の間隔で凹部ＷＬＢＤが形成されている。この凹部ＷＬＢＤを埋めるように絶縁膜４５、４６、４７と浮遊ゲート電極ＦＧＢと第２トンネル絶縁膜（第３絶縁膜第２部）６３Ｂが形成されている。そして、第２トンネル絶縁膜６３Ｂの内側に位置するように第２チャネル部６１Ｂと半導体ピラー６０の＋Ｘ側のコア絶縁端部６２Ｂが形成されている。
本実施形態において、第１ワード線ＷＬＡに沿って形成されている複数の凹部ＷＬＡＤの形成間隔と第２ワード線ＷＬＢに沿って形成されている複数の凹部ＷＬＢＤの形成間隔は同等である。また、第１ワード線ＷＬＡに沿って形成されている２つの凹部ＷＬＡＤ間の中央位置と、この中央位置に対し＋Ｘ方向側であって第２ワード線ＷＬＢに沿って形成されている凹部ＷＬＢＤの中央位置がＸ方向に並ぶように配置されている。従って、図２の断面に示すように第１ワード線ＷＬＡに沿って形成されている複数の凹部ＷＬＡＤと、第２ワード線ＷＬＢに沿って形成されている凹部ＷＬＢＤは、Ｙ方向に交互になるように千鳥状に配置されている。
半導体ピラー６０において、コア絶縁部６２とその周囲を囲むチャネル６１の領域は図２に示すＸ方向に対し傾斜角度θを有する斜め方向（方向ａ１）に直線状に伸びる略長円形状に形成されている。長円形状のコア絶縁部６２を取り囲むチャネル６１は、図２に示す断面において凹部ＷＬＡＤ内に形成されている第１チャネル部６１Ａと、凹部ＷＬＢＤ内に形成されている第２チャネル部６１Ｂを含む。第１チャネル部６１ＡのＹ方向両端部のうち、＋Ｙ側の端部は、凹部ＷＬＡＤと凹部ＷＬＢＤの間にａ１方向に伸びる接続チャネル部６１Ｃにより第２チャネル部６１Ｂの＋Ｙ側の端部に繋がれている。第１チャネル部６１ＡのＹ方向両端部のうち、−Ｙ側の端部は、凹部ＷＬＡＤと凹部ＷＬＢＤの間にａ１方向に伸びる接続チャネル部６１Ｄにより第２チャネル部６１Ｂの−Ｙ側の端部に繋がれている。
チャネル６１の−Ｘ方向端に配置されている第３絶縁膜６３（第３絶縁膜第１部６３Ａ）と、浮遊ゲート電極ＦＧＡと、絶縁膜４５、４６、４７と、ワード線ＷＬＡなどを備えて後述する第１セル構造体ＭＣＡが形成される。チャネル６１の＋Ｘ方向端に配置されている第３絶縁膜６３（第３絶縁膜第２部６３Ｂ）と、浮遊ゲート電極ＦＧＢと、絶縁膜４５、４６、４７と、ワード線ＷＬＢなどを備えて後述する第２セル構造体ＭＣＢが形成される。
チャネル６１は、半導体ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。チャネル６１の下端は、下部構造体２０の上絶縁膜２３を貫通し、ソース線ＳＬに接続されている。一方で、チャネル６１の上端は、コンタクト９１を介してビット線ＢＬに接続されている。チャネル６１は、アモルファスシリコン（а−Ｓｉ）のような半導体材料で形成されている。ただし、チャネル６１は、例えば一部に不純物がドープされたポリシリコンで形成されてもよい。チャネル６１に含まれる不純物は、例えば、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。チャネル６１は、例えば、浮遊ゲート電極ＦＧに電子を注入する場合や浮遊ゲート電極ＦＧに注入された電子を浮遊ゲート電極ＦＧから抜く場合などに、ソース線ＳＬとビット線ＢＬとの間で電流が流れる。
本実施形態において、図２に示すようにチャネル６１は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間において、ａ１方向に延在する長円形かつ環状に形成されている。チャネル６１において、第１チャネル部６１Ａおよび第２チャネル部６１Ｂは、Ｘ方向で互いに斜め方向に隣り合うとともに、それぞれＺ方向に延びている。
コア絶縁部６２は、Ｘ方向およびＹ方向で、チャネル６１よりも半導体ピラー６０の中心側に設けられている。例えば、コア絶縁部６２は、チャネル６１の内周面上に設けられている。コア絶縁部６２は、半導体ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。コア絶縁部６２は、例えば酸化シリコン（ＳｉＯ）で形成されている。
トンネル絶縁膜（第３絶縁膜）６３は、半導体ピラー６０において−Ｘ方向側に位置した第１トンネル絶縁膜６３Ａと、半導体ピラー６０において＋Ｘ方向側に位置した第２トンネル絶縁膜６３Ｂとを含む。第１トンネル絶縁膜６３Ａは、少なくとも、第１チャネル部６１Ａの−Ｘ方向の側面に沿って設けられている。第１トンネル絶縁膜６３Ａは、第１浮遊ゲート電極ＦＧＡと第１チャネル部６１Ａとの間に設けられている。第２トンネル絶縁膜６３Ｂは、少なくとも、第２チャネル部６１Ｂの＋Ｘ方向の側面に沿って設けられている。第２トンネル絶縁膜６３Ｂは、第２浮遊ゲート電極ＦＧＢと第２チャネル部６１Ｂとの間に設けられている。
本実施形態において、第１トンネル絶縁膜６３Ａは、第１チャネル部６１Ａの−Ｘ方向の側面、−Ｙ方向の側面、および＋Ｙ方向の側面を囲う半円形状に形成されている。第１トンネル絶縁膜６３Ａは、例えば、半導体ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。第２トンネル絶縁膜６３Ｂは、第２チャネル部６１Ｂの＋Ｘ方向の側面、−Ｙ方向の側面、および＋Ｙ方向の側面を囲う半円形状に形成されている。第２トンネル絶縁膜６３Ｂは、例えば、半導体ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。
図２に示す構成により、第１半導体ピラー６０Ａに対応した第１および第２浮遊ゲート電極ＦＧＡ、ＦＧＢ、第１絶縁膜４１Ａおよび第２絶縁膜４１Ｂ、並びに、第１トンネル絶縁膜６３Ａおよび第２トンネル絶縁膜６３Ｂにより、第１半導体ピラー６０Ａの周囲には電荷を保持可能な第１セル構造体ＭＣＡが形成されている。
同様に、第２半導体ピラー６０Ｂに対応した第１および第２浮遊ゲート電極ＦＧＡ、ＦＧＢ、第１絶縁膜４１Ａおよび第２絶縁膜４１Ｂ、並びに、第１トンネル絶縁膜６３Ａおよび第２トンネル絶縁膜６３Ｂにより、第２半導体ピラー６０Ｂの周囲には電荷を保持可能な第２セル構造体ＭＣＢが形成されている。第２セル構造体ＭＣＢは、第１セル構造体ＭＣＡと−Ｙ方向で隣り合う。
第１セル構造体ＭＣＡにおいて、図２の−Ｘ側に形成されている円弧状の第１チャネル部６１Ａのうち、Ｙ方向両端側を第１チャネル部６１Ａの両端部６１ｅと規定し、それら両端部６１ｅ、６１ｅの中点（中間点）を第１中点６１ｆと仮定する。
第１セル構造体ＭＣＡにおいて、図２の＋Ｘ側に形成されている円弧状の第２チャネル部６１Ｂのうち、Ｙ方向両端側を第２チャネル部６１Ｂの両端部６１ｇと規定し、それら両端部６１ｇ、６１ｇの中点（中間点）を第２中点６１ｉと仮定する。
以上のように仮定すると、図２に示す構造は、前記第１中点６１ｆと前記第２中点６２ｉを結ぶ中心線ｂが前記Ｙ方向に対し任意の傾斜角度θ１（図２では約４５°）で傾斜された構造と説明できる。すなわち、チャネル６１がＹ方向に対し傾斜角度θ１で交差する方向ａ１に伸びている。
この中心線ｂのＹ方向に対する傾斜角度θ１は、３０〜８９゜の範囲であることが好ましく、３０〜８５゜の範囲であることがより好ましい。傾斜角度は例えば、３０゜、６０°など、他の角度も採用できる。
換言すると、Ｚ方向（第１方向）に交差し第１ワード線（第１配線）ＷＬＡと浮遊ゲート電極ＦＧＡ（第１電極）と半導体ピラー６０と浮遊ゲート電極ＦＧＢ（第２電極）と第２ワード線（第２配線）ＷＬＢを含む断面が図２である。図２において、第１チャネル部６１ＡのＹ方向（第２方向）に沿う両端部６１ｅ、６１ｅとそれら両端部６１ｅ、６１ｅの中間位置を第１中点を６１ｆと規定している。図２において、第２チャネル部６１ＢのＹ方向（第２方向）に沿う両端部６１ｇ、６１ｇとそれら両端部６１ｇ、６１ｇの中間位置を第２中点６１ｉと規定している。そして、第１中点６１ｆと第２中点６１ｉを結ぶ中心線ｂ１がＹ方向（第２方向）に対し上述の傾斜角度で傾斜されている。
１つの観点では、第２半導体ピラー６０Ｂに対応した浮遊ゲート電極ＦＧＡ、ＦＧＢは、「第３電荷蓄積部」および「第４電荷蓄積部」のそれぞれ一例である。第２半導体ピラー６０Ｂに対応したトンネル絶縁膜６３Ａ、６３Ｂは、「第３トンネル絶縁膜」および「第４トンネル絶縁膜」のそれぞれ一例である。
＜２．５ 絶縁分断部＞
次に、絶縁分断部７０について説明する。
図２に示すように、絶縁分断部７０は、積層体３０に設けられており、第１ワード線ＷＬＡと第２ワード線ＷＬＢとを分断する。
＜２．５．１ 第１絶縁部＞
第１絶縁部７１について説明する。図２、図３に示すように、第１絶縁部７１は、Ｙ方向に関して複数の半導体ピラー６０の間に設けられ、複数の半導体ピラー６０の間をＹ方向に延びている。第１絶縁部７１は、Ｘ方向に関して第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられ、第１ワード線ＷＬＡと第２ワード線ＷＬＢとを分断している。また、第１絶縁部７１は、Ｘ方向に関して第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢとの間に設けられ、第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢを分断している。第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢを分断している第１絶縁部７１は図２に示す断面視において略平行四辺形状に形成されている。第１絶縁部７１のＸ方向に沿う厚さは図３に符号ｄを付して表記している。
詳しく述べると、第１絶縁部７１は、例えば、図２に示す断面で各々平行四辺形状の第１部分７１ａと、第２部分７１ｂと、第３部分７１ｃとを有する。
第１部分７１ａは、図２に示すように、−Ｘ側の第１セル構造体ＭＣＡの−Ｙ側の第２ブロック絶縁膜４６の一部と、＋Ｘ側の第１セル構造体ＭＣＡの−Ｙ側の第２ブロック絶縁膜４６との間に、方向ａ１に沿って設けられている。
第２部分７１ｂは、−Ｘ側の第２セル構造体ＭＣＢの＋Ｙ側の第２ブロック絶縁膜４６の一部と、＋Ｘ側の第２セル構造体ＭＣＢの＋Ｙ側の第２ブロック絶縁膜４６の一部との間に、方向ａ１に沿って、設けられている。
第３部分７１ｃは、第１部分７１ａと第２部分７１ｂとの間をＹ方向に延びており、第１部分７１ａと第２部分７１ｂとを繋いでいる。第１絶縁部７１は、半導体ピラー６０と協働し、第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢとの間を電気的に絶縁している。
第１絶縁部７１は、Ｚ方向に沿ってピラー６０のＺ方向の全長（全高）に亘るように延びている。
図２に示すように、Ｙ方向において、半導体ピラー６０と第１絶縁部７１とは、交互に設けられている。言い換えると、第１絶縁部７１は、Ｙ方向で半導体ピラー６０の両側に分かれて設けられている。
第１絶縁部７１は、半導体ピラー６０と協働して、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間を電気的に絶縁している。本実施形態において、第１絶縁部７１は、第１セル構造体ＭＣＡのトンネル絶縁膜６３と第２セル構造体ＭＣＢのトンネル絶縁膜６３との間をＹ方向に直線状に延びており、第１セル構造体ＭＣＡの接続チャネル部６１Ｄと第２セル構造体ＭＣＢの接続チャネル部６１Ｃとにそれぞれ接している。第１絶縁部７１は、例えば、酸化シリコン（ＳｉＯ２）のような絶縁材料により形成されている。
＜利点＞
図２、図３の断面に示すように本実施形態の半導体記憶装置１は、方向ａ１に伸びる半導体ピラー６０を備えている。本実施形態の半導体記憶装置１は、方向ａ１に沿って斜めに対向する浮遊ゲート電極ＦＧどうしをチャネル６１を介し対峙させたメモリセル構造体ＭＣＡ、ＭＣＢを備えている。そして、本実施形態の半導体記憶装置１は、絶縁部７１を挟み、Ｘ方向に沿って対峙する浮遊ゲート電極どうしをチャネルを介し対峙させた構造ではない。
絶縁部７１を挟み、Ｘ方向に沿って対峙する浮遊ゲート電極どうしをチャネルを介し対峙させたメモリセル構造では、微細化された半導体記憶装置において対向するセル間に寄生容量が生成する。対向セル間干渉は、対向セル間の寄生容量に依存性が大きい。このため、方向ａ１に沿って斜めに対峙する浮遊ゲート電極ＦＧどうしをチャネル６１を介し対峙させたメモリセル構造体ＭＣＡ、ＭＣＢは、対向セル間の干渉が少なくなる。対向セル間の干渉が多くなると、書き込み時のしきい値が揺らぐ問題を生じる。よって、本実施形態の構造では、書き込み時のしきい値のゆらぎをなくすることができ、安定した書き込み動作ができる特徴を有する。
方向ａ１に伸びるチャネル６１を備えた本実施形態の半導体記憶装置１は、Ｘ方向に伸びるチャネルを備えた半導体記憶装置よりもチャネルの容量を下げることができる。
また、図２に示す構造では、チャネル６１の端部に電界を集中できる構造のため、書き込み時の反応を早くできる。このため、本実施形態の半導体記憶装置１は書き込み電圧を下げることができ、消費電力を下げることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、図６の断面に示すように、半導体ピラー６０の伸びる方向ａ２のＹ方向に対する傾斜角度が、第１の実施形態に係る図２の断面で示した半導体ピラー６０の伸びる方向ａ１の傾斜角度と異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図６は、第２の実施形態の半導体記憶装置１の一部を示す断面図である。第２の実施形態における第１セル構造体ＭＣＡにおいて、図６の−Ｘ側に形成されている円弧状の第１チャネル部６１Ａのうち、Ｙ方向両端側を第１チャネル部６１Ａの両端部６１ｅと規定し、それら両端部６１ｅ、６１ｅの中点（中間点）を第１中点６１ｆと仮定する。
第１セル構造体ＭＣＡにおいて、図６の＋Ｘ側に形成されている円弧状の第２チャネル部６１Ｂのうち、Ｙ方向両端側を第２チャネル部６１Ｂの両端部６１ｇと規定し、それら両端部６１ｇ、６１ｇの中点（中間点）を第２中点６１ｉと仮定する。
以上のように仮定すると、図６に示す構造は、前記第１中点６１ｆと前記第２中点６２ｉを結ぶ中心線ｂがＹ方向に対して傾斜角度θ２で傾斜された構造と説明できる。
中心線ｂのＹ方向に対する傾斜角度θ２は、第１の実施形態で採用した４５°より大きく設定されている。
図６の断面に示すように第２の実施形態の半導体記憶装置は、方向ａ２に伸びる半導体ピラー６０を備えている。
絶縁部７１を挟み、Ｘ方向に沿って対向する浮遊ゲート電極どうしをチャネルで接続したメモリセル構造では、微細化された半導体記憶装置において対向するセル間に寄生容量が生成する。対向セル間干渉は、対向セル間の寄生容量に依存性が大きい。このため、方向ａ２に沿って斜めに対向する浮遊ゲート電極ＦＧどうしをチャネル６１で各々接続したメモリセル構造体ＭＣＡ、ＭＣＢは、対向セル間の干渉が少なくなる。対向セル間の干渉が多くなると、書き込み時のしきい値が揺らぐ問題を生じる。よって、本実施形態の構造では、書き込み時のしきい値のゆらぎをなくすることができ、安定した書き込み動作ができる特徴を有する。
方向ａ２に伸びるチャネル６１を備えた本実施形態の半導体記憶装置１は、Ｘ方向に伸びるチャネルを備えた半導体記憶装置よりもチャネルの容量を下げることができる。
また、図６に示す構造では、チャネル６１の端部に電界を集中できる構造のため、書き込み時の反応を早くできる。このため、本第２の実施形態の半導体記憶装置１は書き込み電圧を下げることができ、消費電力を下げることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、図７の断面に示すように、半導体ピラー６０の伸びる方向が、第１の実施形態に係る図２の断面で示した半導体ピラー６０の伸びる方向と同じである。第３の実施形態では、第１ワード線ＷＬＡと絶縁部７１との間に第２絶縁部７２を設け、第２ワード線ＷＬＢと絶縁部７１との間に第２絶縁部７２を設けたことに特徴を有する。なお、第２絶縁部７２を設けた以外の構成は、第１の実施形態と同様である。
図７は、第３の実施形態の半導体記憶装置１の一部を示す断面図である。第３の実施形態における第１セル構造体ＭＣＡにおいて、Ｙ方向に所定の間隔をあけて第１セル構造体ＭＣＡと第２セル構造体ＭＣＢが交互に配置されている。第１セル構造体ＭＣＡと第２セル構造体ＭＣＢの間であって、第１ワード線ＷＬＡと絶縁部７１との間に第２絶縁部７２が形成されている。より詳細には、第１セル構造体ＭＣＡと第２セル構造体ＭＣＢの間に絶縁部７１に沿うように形成されている絶縁膜４７と、第１ワード線ＷＬＡとの間に第２絶縁部７２が形成されている。第２絶縁部７２のＸ方向の膜厚は３つの絶縁膜４５〜４７の合計膜厚よりも大きくされている。第２絶縁部７２はシリコン酸化物（ＳｉＯ２）等からなり、シリコン窒化物よりも比誘電率の低い材料からなる。
図７に示す構造の半導体記憶装置１では、ワード線ＷＬから浮遊ゲート電極ＦＧに書き込む場合、浮遊ゲート電極ＦＧのＹ方向両端側の第１部分５１ａと第２部分５１ｂにワード線ＷＬからの電界が集中することが考えられる。ここで、構造が微細化された半導体記憶装置１において、浮遊ゲート電極ＦＧのＹ方向両端側への電界集中によりリーク電流が流れると、リーク電流によるセル構造の特性律束割合が大きくなる。場合によっては不要な位置での電荷移動が起こり、書き込み特性が飽和しやすくなる。
これに対し、図７に示す構造であると、浮遊ゲート電極ＦＧのＹ方向両端側の第１部分５１ａおよび第２部分５１ｂとワード線ＷＬとの間に比誘電率の低い材料からなる第２絶縁部７２を配置している。このため、浮遊ゲート電極ＦＧのＹ方向両端側におけるリーク電流を抑制できる。よって、図７に示す構造では書き込み特性の優れた半導体記憶装置１を提供できる。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、図８の断面に示すように、半導体ピラー６０の伸びる方向のＹ方向に対する傾斜角度が、第１の実施形態に係る図２の断面で示した半導体ピラー６０の伸びる方向の傾斜角度と異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図８は、第４の実施形態の半導体記憶装置１の一部を示す断面図である。第４の実施形態における第１セル構造体ＭＣＡにおいて、図８の−Ｘ側に形成されている円弧状の第１チャネル部６１Ａのうち、Ｙ方向両端側を第１チャネル部６１Ａの両端部６１ｅと規定し、それら両端部６１ｅ、６１ｅの中点（中間点）を第１中点６１ｆと仮定する。
第１セル構造体ＭＣＡにおいて、図８の＋Ｘ側に形成されている円弧状の第２チャネル部６１Ｂのうち、Ｙ方向両端側を第２チャネル部６１Ｂの両端部６１ｇと規定し、それら両端部６１ｇ、６１ｇの中点（中間点）を第２中点６１ｉと仮定する。
以上のように仮定すると、図８に示す構造は、前記第１中点６１ｆと前記第２中点６２ｉを結ぶ中心線ｂがＹ方向に対して傾斜角度θ３で傾斜された構造と説明できる。
中心線ｂのＹ方向に対する傾斜角度θ３は、第１の実施形態で採用した４５°より小さく、例えば図８の構造では約２０°に設定されている。
また、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間にＹ方向に配置されているセル構造体において、Ｘ方向に対向されている第１チャネル部６１Ａと第２チャネル部６１Ｂを接続チャネル部６１Ｃ、６１Ｄを介し対峙させていない。図８に示す構造では、第１チャネル部６１Ａに対し、Ｘ方向に対向配置された第２チャネル部６１Ｂではなく、第１チャネル部６１Ａに対し、−Ｙ方向に１つ隣りの第２チャネル部６１Ｂの接続チャネル部６１Ｃ、６１Ｄを介し対峙されている。
すなわち、Ｘ方向（第３方向）に沿う絶縁部７１の厚さ方向両側にセル構造体が設けられている。しかし、第１浮遊ゲート電極ＦＧＡ（第１電極）を含むセル構造体のチャネル６１が、Ｘ方向に最近接の第２浮遊ゲート電極ＦＧＢ（第２電極）を含むセル構造体のチャネル６１に接続されていない。そして、第１浮遊ゲート電極ＦＧＡ（第１電極）を含むセル構造体のチャネル６１が、Ｙ方向（第２方向）に沿って１つ隣（−Ｙ側の）の第２浮遊ゲート電極ＦＧＢ（第２電極）を含むセル構造体のチャネル６１を介して対峙されている。
図８の断面に示すように第４の実施形態の半導体記憶装置は、方向ａ３に伸びるチャネル６１を有する半導体ピラー６０を備えている。
絶縁部７１を挟み、Ｘ方向に沿って対向する浮遊ゲート電極どうしをチャネルを介し対峙させたメモリセル構造では、微細化された半導体記憶装置において対向するセル間に寄生容量が生成する。対向セル間干渉は、対向セル間の寄生容量に依存性が大きい。このため、ａ３方向に沿って斜めに対向する浮遊ゲート電極ＦＧどうしをチャネル６０を介して対峙させたメモリセル構造体ＭＣＡ、ＭＣＢは、対向セル間の干渉が少なくなる。対向セル間の干渉が多くなると、書き込み時のしきい値が揺らぐ問題を生じる。よって、本実施形態の構造では、書き込み時のしきい値のゆらぎをなくすることができ、安定した書き込み動作ができる特徴を有する。
図８に示す構造であると、第１チャネル部６１Ａに対し、Ｘ方向に対向配置された第２チャネル部６１Ｂではなく、−Ｙ方向に１つ離れた他の第２チャネル部６１Ｂに繋がれている。
この構造によると、ワード線ＷＬから浮遊ゲート電極ＦＧに書き込む場合、浮遊ゲート電極ＦＧのＹ方向両端側の第１部分５１ａと第２部分５１ｂにワード線ＷＬからの電界が集中することが考えられる。ここで、構造が微細化された半導体記憶装置１において、浮遊ゲート電極ＦＧのＹ方向両端側への電界集中によりリーク電流が流れると、リーク電流によるセル構造の特性律束割合が大きくなる。場合によっては不要な位置での電荷移動が起こり、書き込み特性が飽和しやすくなる。
このリーク電流が懸念される場合は、図７に示す第２絶縁部７２を配置した構造を図８の構造に適用し、リーク電流を抑制することが好ましい。
以上、複数の実施形態および変形例について説明したが、実施形態は上記例に限定されない。例えば、上述した２つ以上の実施形および変形例は、互いに組み合わされて実現されてもよい。
以上、本発明の複数の実施形態について説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…半導体記憶装置、４１…第１絶縁膜、第２絶縁膜、４１Ａ…第１ブロック絶縁膜、４１Ｂ…第２ブロック絶縁膜、６０…半導体ピラー、６１…チャネル、６１Ａ…第１チャネル部、６１Ｂ…第２チャネル部、６３Ｃ、６３Ｄ…接続チャネル部、６１ｅ…両端部、６３…第３絶縁膜（トンネル絶縁膜）、ａ１、ａ２、ａ４…方向、θ１、θ２、θ４…傾斜角度、ｂ…中心線、ＦＧＡ…浮遊ゲート電極（第１電極）、ＦＧＢ…浮遊ゲート電極（第２電極）、ＭＣＡ…メモリセル構造体、ＭＣＢ…メモリセル構造体、ＷＬ…ワード線、ＷＬＡ…第１ワード線（第１配線）、ＷＬＢ…第２ワード線（第２配線）。

Claims (6)

  1. チャネルを有して第１方向に伸び、前記第１方向に交差する第２方向に所定の間隔をあけ、絶縁部を介し複数配置された半導体ピラーと、
    前記第１方向に対し交差する第２方向に伸び、前記第２方向に沿って前記半導体ピラーの両側にそれぞれ配置された第１配線および第２配線と、
    前記半導体ピラーのチャネルと前記第１配線との間に配置された第１電極と、
    前記半導体ピラーのチャネルと前記第２配線との間に配置された第２電極と、
    前記第１電極と前記第１配線の間に配置された第１絶縁膜と、
    前記第２電極と前記第２配線の間に配置された第２絶縁膜と、
    を有し、
    前記チャネルに、前記第１電極側のチャネル部と前記第２電極側のチャネル部を有し、
    前記第１電極側のチャネル部と前記第２電極側のチャネル部が前記半導体ピラーの周囲に配置された接続チャネル部を介し前記半導体ピラーの周囲を囲む環状に接続され、
    前記第１方向に交差し前記第１配線と前記第１電極と前記半導体ピラーと前記第２電極と前記第２配線を含む断面を仮定した場合、
    前記断面における前記第１チャネル部の前記第２方向に沿う両端部と前記両端部の第１中点を規定し、前記断面における前記第２チャネル部の前記第２方向に沿う両端部と前記両端部の第２中点を規定すると、前記第１中点と前記第２中点を結ぶ中心線が前記第２方向に対し任意の角度で傾斜された半導体記憶装置。
  2. 前記角度が３０〜８９゜に設定された、
    請求項１に記載の半導体記憶装置。
  3. 前記第１電極側のチャネル部と前記第１電極との間、および、前記第２電極側のチャネル部と前記第２電極との間にそれぞれ第３絶縁膜が配置された、
    請求項１に記載の半導体記憶装置。
  4. 前記半導体ピラーと前記絶縁部が前記第２方向に沿って交互に配置され、前記第１配線と前記第１電極と前記半導体ピラーを含むメモリセル構造体と、前記第２配線と前記第２電極と前記半導体ピラーを含むメモリセル構造体が、前記第２方向に沿って千鳥状に配置された、
    請求項１に記載の半導体記憶装置。
  5. 前記半導体ピラーと前記絶縁部が前記第２方向に沿って交互に配置され、前記第１配線と前記第１電極と前記半導体ピラーを含むメモリセル構造体と、前記第２配線と前記第２電極と前記半導体ピラーを含むメモリセル構造体が、前記第２方向に沿って所定の間隔で配置された、
    請求項１に記載の半導体記憶装置。
  6. 前記半導体ピラーと前記絶縁部が前記第２方向に沿って交互に配置され、前記第１配線と前記第１電極と前記半導体ピラーを含むメモリセル構造体と、前記第２配線と前記第２電極と前記半導体ピラーを含むメモリセル構造体が、
    前記第２方向に沿って所定の間隔で複数配置され、
    前記第３方向に沿う前記絶縁部の厚さ方向両側に設けられているセル構造体において、前記第１電極を含むセル構造体のチャネル部が、最近接の前記第２電極を含むセル構造体のチャネル部ではなく、前記第２方向に沿って１つ隣の前記第２電極を含むセル構造体のチャネル部と接続された、
    請求項１に記載の半導体記憶装置。
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