TWI755031B - 半導體記憶裝置 - Google Patents

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Abstract

本發明之實施方式提供一種可實現更加小型化及高積體化之半導體記憶裝置。 實施方式之半導體記憶裝置具有複數個第1配線層、半導體層、第1電荷儲存部、導電部、及連接部。複數個第1配線層分別於第1方向延伸，且設置於與第1方向交叉之第2方向。半導體層於第2方向延伸，且對於複數個第1配線層於與第1方向及第2方向交叉之第3方向上面向而設。第1電荷儲存部設置於第1配線與半導體層之間。導電部於第2方向延伸，且設置於相對於半導體層與第1電荷儲存部為相反側。連接部之一端與半導體層相接，另一端與導電部相接。

Description

半導體記憶裝置
本發明之實施方式係關於一種半導體記憶裝置。
已知有胞構造體3維積層而成之半導體記憶裝置。此種半導體記憶裝置被要求更加小型化及高積體化。
本發明之實施方式提供一種可實現更加小型化及高積體化之半導體記憶裝置。
實施方式之半導體記憶裝置具有複數個第1配線層、半導體層、第1電荷儲存部、導電部、及連接部。複數個第1配線層分別於第1方向延伸，且設置於與第1方向交叉之第2方向。半導體層於第2方向延伸，且對於複數個第1配線層於與第1方向及第2方向交叉之第3方向上面向而設。第1電荷儲存部設置於第1配線與半導體層之間。導電部於第2方向延伸，且設置於相對於半導體層與第1電荷儲存部為相反側。連接部之一端與半導體層相接，另一端與導電部相接。
以下，參照圖式說明實施方式之半導體記憶裝置。於以下說明中，對具有相同或類似功能之構成標註相同符號。而且，有省略其等構成之重複說明之情形。圖式為模式性或概念性圖式，各部分之厚度與寬度之關係、部分間之大小之比率等未必限於與實物相同。
本說明書中所謂「連接」並不限定於物理性連接之情形，亦包含電性連接之情形。即，所謂「連接」並不限定於將2個構件直接相接之情形，亦包含於2個構件之間介存有其他構件之情形。另一方面，所謂「相接」係指直接相接。本說明書中所謂「重疊」及「面對」並不限定於2個構件直接相對，亦包含於2個構件之間存在其他構件之情形。又，所謂「重疊」及「面對」亦包含2個構件各自之一部分彼此重疊或面對之情形等。又，所謂「厚度」，方便起見，亦可改稱為「尺寸」。進而，所謂「相對」係指2個構件之至少一部分相互重疊。即，所謂「相對」並不限定於2個構件遍及整體相互重疊，亦包含2個構件之一部分彼此錯開地相互重疊之情形。
又，先對+X方向、-X方向、+Y方向、-Y方向、+Z方向、及-Z方向進行定義。+X方向、-X方向、+Y方向、及Y方向係沿著下述矽基板10之表面之方向。+X方向係下述位元線BL延伸之方向。-X方向係與+X方向相反之方向。於不區分+X方向與-X方向之情形時，簡稱為「X方向」。+Y方向及Y方向係與X方向交叉(例如正交)之方向。+Y方向係下述字元線WL延伸之方向。-Y方向係與+Y方向相反之方向。於不區分+Y方向與-Y方向之情形時，簡稱為「Y方向」。+Z方向及Z方向係與X方向及Y方向交叉(例如正交)之方向，其係矽基板10之厚度方向。+Z方向係自矽基板10朝向下述積層體30之方向。-Z方向係與+Z方向相反之方向。於不區分+Z方向與-Z方向之情形時，簡稱為「Z方向」。本說明書中，有將「+Z方向」稱為「上」，將「-Z方向」稱為「下」之情形。但是，上述表達為方便之表達，並不規定重力方向。本實施方式中，X方向為第3方向之一例，Y方向為第1方向之一例，Z方向為第2方向之一例。
(第1實施方式) 圖1係表示第1實施方式之半導體記憶裝置1之放大剖視圖。
如圖1所示，半導體記憶裝置1例如係非揮發性之NAND(Not AND，反及)型快閃記憶體。半導體記憶裝置1包含矽基板10、下部構造體20、積層體30、複數個柱60、絕緣部70(參照圖2)、上部構造體80、及複數個接點90。
矽基板10係成為半導體記憶裝置1之基底之基板。矽基板10之至少一部分形成為將Z方向設為厚度方向之板狀。矽基板10例如藉由包含矽(Si)之半導體材料形成。本實施方式中，矽基板10亦可將由氧化矽等形成之未圖示之絕緣層、或由矽等形成之導電層積層而構成SOI(Silicon ON Insulator，絕緣體上矽)基板。矽基板10為基板之一例。
下部構造體20設置於矽基板10上。下部構造體20例如包含下絕緣膜21、複數條源極線SL、及上絕緣膜23。下絕緣膜21設置於矽基板10上。複數條源極線SL設置於下絕緣膜21上。複數條源極線SL於X方向彼此相鄰，並且分別於Y方向延伸。上絕緣膜23設置於複數條源極線SL之上方。於源極線SL與上絕緣膜23之間、及下絕緣膜21與上絕緣膜23之間，設置有未圖示之絕緣構件。
積層體30設置於下部構造體20上。積層體30例如包含複數個功能層31、及複數個絕緣膜32(參照圖3)。複數個功能層31包含複數個第1功能層31A、1個以上之第2功能層31B、及1個以上之第3功能層31C。
複數個第1功能層31A之各者於Z方向積層。於Z方向相鄰之第1功能層31A彼此之間，設置有絕緣膜32。第1功能層31A之各者例如包含複數條字元線WL、複數個浮閘電極FG、及複數個阻擋絕緣膜41。複數條字元線WL係設置於柱60之側方之配線。第1功能層31A中包含之複數條字元線WL於X方向彼此相鄰，並且分別於X方向及Y方向延伸。字元線WL於將電子注入至浮閘電極FG之情形、或將注入至浮閘電極FG之電子自浮閘電極FG取出之情形等，藉由未圖示之驅動電路被施加電壓，從而對連接於字元線WL之浮閘電極FG施加特定之電壓。
複數個浮閘電極FG之各者係設置於柱60之側方之電極膜。浮閘電極FG係具有儲存電荷之能力之膜。浮閘電極FG於由字元線WL施加有電壓之情形時使電子之儲存狀態變化。各浮閘電極FG設置於該浮閘電極FG對應之字元線WL、與該浮閘電極FG對應之柱60之間。本說明書中所謂「對應」例如係指藉由相互組合而構成1個胞構造體之要素。
複數個阻擋絕緣膜41之各者設置於該阻擋絕緣膜41對應之字元線WL、與該阻擋絕緣膜41對應之浮閘電極FG之間。
第2功能層31B設置於最下層之第1功能層31A之下方。第2功能層31B例如包含複數條源極側選擇閘極線SGS。複數條源極側選擇閘極線SGS於X方向彼此相鄰，並且分別於Y方向延伸。對於源極側選擇閘極線SGS，於使柱60與源極線SL之間導通之情形時藉由未圖示之驅動電路而施加電壓。
第3功能層31C設置於最上層之第1功能層31A之上方。第3功能層31C例如包含複數條汲極側選擇閘極線SGD。複數條汲極側選擇閘極線SGD於X方向彼此相鄰，並且分別於Y方向延伸。對於汲極側選擇閘極線SGD，於使柱60與源極線SL之間導通之情形時藉由未圖示之驅動電路而施加電壓。
複數個柱60設置於複數條源極線SL上，分別於Z方向延伸。複數個柱60於X方向及Y方向彼此分開設置。例如，複數個柱60於自Z方向觀察之情形時，排列成沿著X方向及Y方向之矩陣狀。各柱60之下端貫通下部構造體20之上絕緣膜23而連接於源極線SL。
上部構造體80設置於積層體30上。上部構造體80例如包含複數條位元線BL、源極側選擇閘極線SGS用之配線、字元線WL用之配線82、及汲極側選擇閘極線SGD用之配線83。
複數個接點90分別於Z方向延伸。複數個接點90例如包含柱60用之複數個接點91、源極側選擇閘極線SGS用之複數個接點(未圖示)、字元線WL用之複數個接點93、及汲極側選擇閘極線SGD用之複數個接點94。
接點91設置於柱60上。複數條位元線BL於Y方向彼此相鄰，且分別於X方向延伸。將排列於X方向之複數個柱60中之設置於最靠-X方向側之柱60設為第1個之情形時，第奇數個柱60經由接點91而連接於共通之位元線BL。第偶數個柱60經由接點91而連接於另外之共通之位元線BL。即，排列於X方向之複數個柱60中之彼此相鄰之柱60並未連接於相同之位元線BL。
源極側選擇閘極線SGS用之複數個接點(未圖示)設置於源極側選擇閘極線SGS之+Y方向側之端部上。源極側選擇閘極線SGS用之配線(未圖示)經由源極側選擇閘極線SGS用之接點而連接於源極側選擇閘極線SGS。
複數個接點93設置於字元線WL之Y方向之端部上。配線82設置於接點93上，且於Y方向延伸。配線82經由接點93而連接於字元線WL。
複數個接點94設置於汲極側選擇閘極線SGD之+Y方向之端部上。配線83設置於接點94上，且於Y方向延伸。配線83經由接點94而連接於汲極側選擇閘極線SGD。
圖2係與圖1之Ⅱ-Ⅱ線對應之剖視圖。圖3係與圖2之Ⅲ-Ⅲ線對應之剖視圖。
如圖2、圖3所示，積層體30於各柱60之周圍具有能記憶資訊之記憶構造。分別設置於複數個柱60之周圍之記憶構造具有彼此相同之構造。因此，以下著眼於1個柱60，以該等柱60之周圍之構造為中心進行說明。
字元線WL包含相對於柱60位於-X方向側之第1字元線WLA、及位於+X方向側之第2字元線WLB。第1字元線WLA及第2字元線WLB於X方向彼此相鄰，並且分別於Y方向延伸。第1字元線WLA與第2字元線WLB例如相對於柱60於Y方向朝彼此相反之方向引出，且相互獨立地受到控制。第1字元線WLA為第1配線層之一例，第2字元線WLB為第2配線層之一例。
字元線WL例如由鎢形成。於字元線WL之表面，亦可設置抑制字元線WL之材料擴散之障壁金屬膜(未圖示)。障壁金屬膜例如由氮化鈦(TiN)形成。
字元線WL係以其間隔著絕緣部(例如絕緣膜32、41)之方式於Z方向交替積層。本實施方式中，對於一個柱60，將字元線WL及絕緣部積層之部分稱為胞區域71。該情形時，胞區域71之上端與第2功能層31B相連。胞區域71之下端與第3功能層31C相連。
複數個浮閘電極FG包含相對於柱60位於-X方向側之第1浮閘電極FGA、及位於+X方向側之第2浮閘電極FGB。第1浮閘電極FGA設置於第1字元線WLA與柱60之間。另一方面，第2浮閘電極FGB設置於第2字元線WLB與柱60之間。第1浮閘電極FGA為第1電荷儲存部之一例，第2浮閘電極FGB為第2電荷儲存部之一例。
浮閘電極FG例如由多晶矽形成。第1浮閘電極FGA於藉由第1字元線WLA施加有電壓之情形時，電子之儲存狀態產生變化。第2浮閘電極FGB於藉由第2字元線WLB施加有電壓之情形，電子之儲存狀態產生變化。
第1浮閘電極FGA於自Z方向觀察半導體記憶裝置1之俯視下，例如形成為中心角約180⸰且朝-X方向側突出之圓弧狀。具體而言，第1浮閘電極FGA隨著自Y方向之中央部朝向+Y方向側及-Y方向側之各者而朝+X方向側彎曲並延伸。
第2浮閘電極FGB於俯視下，例如形成為中心角約180⸰且朝+X方向側突出之圓弧狀。具體而言，第2浮閘電極FGB隨著自Y方向之中央部朝向+Y方向側及-Y方向側之各者而朝-X方向側彎曲並延伸。
如圖3所示，上述源極側選擇閘極線SGS及汲極側選擇閘極線SGD中之朝向柱60側之端部位於較字元線WL之朝向柱60側之端部更靠柱60側。即，源極側選擇閘極線SGS及汲極側選擇閘極線SGD中之朝向柱60側之端部於俯視下與浮閘電極FG相互重疊。源極側選擇閘極線SGS及汲極側選擇閘極線SGS亦可為其中任一者與浮閘電極FG於俯視下相互重疊。又，亦可於源極側選擇閘極線SGS及汲極側選擇閘極線SGD與柱60之間設置浮閘電極。
複數個阻擋絕緣膜41包含相對於柱60位於-X方向側之第1阻擋絕緣膜41A、及位於+X方向側之第2阻擋絕緣膜41B。第1阻擋絕緣膜41A設置於第1字元線WLA與第1浮閘電極FGA之間。第2阻擋絕緣膜41B設置於第2字元線WLB與第2浮閘電極FGB之間。
第1阻擋絕緣膜41A及第2阻擋絕緣膜41B之各者例如由3個絕緣膜45、46、47形成。
於3個絕緣膜45、46、47中，絕緣膜45位於最靠近浮閘電極FG之位置。絕緣膜45例如覆蓋浮閘電極FG之側面、上表面及下表面(參照圖3)。絕緣膜45例如由矽氮化物(SiN)及鉿氧化物(HfO)等High-k材料形成。但是，絕緣膜45亦可由包含釕(Ru)、鋁(Аl)、鈦(Ti)、鋯(Zr)或矽(Si)之材料而形成。
絕緣膜46設置於相對於絕緣膜45與浮閘電極FG為相反側。絕緣膜46例如其間介存有絕緣膜45而覆蓋浮閘電極FG之側面、上表面及下表面(參照圖3)。但是，絕緣膜46亦可代替上述構成，僅覆蓋浮閘電極FG之側面，並且沿著絕緣膜32與字元線WL之邊界而設置。絕緣膜46例如由矽氧化物而形成。
絕緣膜47設置於相對於絕緣膜45、46與浮閘電極FG為相反側。絕緣膜47例如沿著絕緣膜32與字元線WL之邊界而設置，其間介存有絕緣膜45、46而覆蓋浮閘電極FG之側面(參照圖3)。但是，絕緣膜47亦可代替上述構成，與絕緣膜45、46同樣地覆蓋浮閘電極FG之側面、上表面及下表面。絕緣膜47只要由介電常數較高之材料形成即可，例如，藉由包含鋁(Аl)、鉿(Hf)、鋯(Zr)之氧化膜之High-k膜形成。再者，絕緣膜47亦可由矽氮化物而形成。
如圖2所示，柱60設置於第1字元線WLA與第2字元線WLB之間。柱60例如包含通道61、核心絕緣部62、隧道絕緣膜63、及背閘極電極64。通道61為半導體層之一例。背閘極電極64為導電部之一例。
通道61遍及柱60之Z方向之全長(全高)而於Z方向延伸。通道61之下端貫通圖3所示之下部構造體20之上絕緣膜23，且連接於源極線SL。另一方面，通道61之上端經由接點91(圖3中未圖示)而連接於位元線BL。通道61由多晶矽(Poly Si)等半導體材料形成。但是，通道61例如亦可由一部分摻雜有雜質之多晶矽而形成。通道61中所含之雜質例如為選自由碳、磷、硼、鍺所組成之群中之任一者。通道61例如於將電子注入至浮閘電極FG之情形、或將注入至浮閘電極FG之電子自浮閘電極FG取出之情形等，於源極線SL與位元線BL之間流通電流。
如圖2所示，通道61於第1字元線WLA與第2字元線WLB之間，於俯視下形成為環狀(例如於X方向較長之長圓狀)。通道61包含有柱60中位於-X方向側之第1通道部61A、及柱60中位於+X方向側之第2通道部61B。第1通道部61A及第2通道部61B於X方向彼此相鄰，並且分別於Z方向延伸。
核心絕緣部62於X方向及Y方向，設置於較通道61更靠柱60之中心側。例如，核心絕緣部62設置於通道61之內周面上。如圖3所示，核心絕緣部62遍及柱60之Z方向之全長(全高)而於Z方向延伸。核心絕緣部62例如由氧化矽(SiO)形成。
隧道絕緣膜63至少沿著通道61之-X方向之側面與+X方向之側面而設置。隧道絕緣膜63包含有柱60中位於-X方向側之第1隧道絕緣膜63A、及柱60中位於+X方向側之第2隧道絕緣膜63B。第1隧道絕緣膜63A設置於第1浮閘電極FGA與第1通道部61A之間。第2隧道絕緣膜63B設置於第2浮閘電極FGB與第2通道部61B之間。
本實施方式中，隧道絕緣膜63形成為包圍通道61之-X方向之側面、+X方向之側面、-Y方向之側面、及+Y方向之側面之環狀(例如於X方向較長之長圓狀)。隧道絕緣膜63例如遍及柱60之Z方向之全長(全高)而於Z方向延伸。
如圖2所示，根據以上說明之構成，於各第1功能層31A，藉由與柱60對應之第1浮閘電極FGA及第2浮閘電極FGB、第1阻擋絕緣膜41A及第2阻擋絕緣膜41B、以及第1隧道絕緣膜63A及第2隧道絕緣膜63B，而於柱60之周圍形成能夠保持電荷之胞構造體MC。胞構造體MC與各柱60對應地於Y方向相鄰。因此，於各胞區域71，複數個胞構造體MC於Z方向隔開間隔地積層。
絕緣部70設置於積層體30，且分斷第1字元線WLA與第2字元線WLB。絕緣部70於Y方向設置於複數個柱60之間，且於複數個柱60之間沿Y方向延伸。絕緣部70於X方向設置於第1字元線WLA與第2字元線WLB之間，且分斷第1字元線WLA與第2字元線WLB。又，絕緣部70於X方向設置於第1浮閘電極FGA之一部分與第2浮閘電極FGB之一部分之間，且分斷第1浮閘電極FGA與第2浮閘電極FGB。
於Y方向，柱60與絕緣部70交替設置。換言之，絕緣部70設置於排列於Y方向之一柱60與另一柱60之間。
藉此，絕緣部70與柱60協動，將第1字元線WLA與第2字元線WLB之間電性絕緣。本實施方式中，絕緣部70於Y方向上相鄰之胞構造體MC之隧道絕緣膜63彼此之間沿Y方向呈直線狀延伸，且分別與於Y方向相鄰之胞構造體MC之隧道絕緣膜63相接。絕緣部70例如藉由氧化矽(SiO2 )之類之絕緣材料而形成。再者，本實施方式中，對各浮閘電極FG由阻擋絕緣膜41分別包圍之所謂浮動閘極型之胞構造體MC進行了說明，但並不限於此。胞構造體亦可為具備相對於各字元線WL之整體於Z方向延伸之電荷儲存層之所謂電荷捕獲型。
背閘極電極64相對於通道61於柱60之中心側(核心絕緣部62內)沿Z方向延伸而設置。背閘極電極64例如為筒狀。具體而言，背閘極電極64於俯視下，形成為較通道61小一圈之環狀(例如於X方向較長之長圓狀)。背閘極電極64包含有柱60中位於-X方向側之第1背閘極部64A、及柱60中位於+X方向側之第2背閘極部64B。背閘極電極64並不限於筒狀，例如亦可為與柱60之中心同軸配置之柱狀。
第1背閘極部64A於其間介存有核心絕緣部62之一部分之狀態下與第1通道部61A相對。第2背閘極部64B於其間介存有核心絕緣部62之一部分之狀態下與第2通道部61B相對。背閘極電極64藉由使第1背閘極部64A及第2背閘極部64B於X方向彼此相連而如上所述形成為環狀。因此，核心絕緣部62中之設置有背閘極電極64之部分被分斷為相對於背閘極電極64位於柱60之外側之外側絕緣部62a、及相對於背閘極電極64位於柱60之中心側之內側絕緣部62b。該情形時，外側絕緣部62a沿著通道61之內周面與背閘極電極64之外周面於俯視下形成為環狀。另一方面，內側絕緣部62b沿著背閘極電極64之內周面於俯視下形成為圓狀。
於圖2之例中，背閘極電極64於俯視下之最小厚度T64較佳為較外側絕緣部62a之最小厚度T62a及通道61之最小厚度T61之各者厚。於圖示之例中，通道61之最小厚度T61較外側絕緣部62a之最小厚度T62a厚。但是，背閘極電極64、外側絕緣部62a及通道61之厚度可適當變更。
背閘極電極64例如由矽(多晶矽或結晶矽等)形成。具體而言，背閘極電極64係雜質濃度設定為1×1017 cm-3 以上且1×1021 cm-3 以下(更佳為1×1018 cm-3 以上且1×1019 cm-3 以下)之n型半導體，其導電率較通道61高。
如圖3所示，背閘極電極64自沿著Z方向之縱剖面觀察時，遍及胞區域71之全長而形成。背閘極電極64之上端部於較胞區域71更靠上方，位於第3功能層31C內。背閘極電極64之上端部於其間介存有通道61及外側絕緣部62a之狀態下，與汲極側選擇閘極線SGD相對。但是，背閘極電極64之上端部亦可位於第3功能層31C內較汲極側選擇閘極線SGD更靠下方。
背閘極電極64之下端部於較胞區域71更靠下方，位於第2功能層31B內。背閘極電極64之下端部於第2功能層31B內其間介存有通道61及外側絕緣部62a之狀態下，與汲極側選擇閘極線SGD相對。但是，背閘極電極64之下端部亦可位於第2功能層31B內較源極側選擇閘極線SGS更靠上方。因此，背閘極電極64之Z方向之長度較胞區域71長，且較通道61短。即，背閘極電極64之Z方向之兩端部位於較構成胞區域71之字元線WL中之配置於最下層及最上層(胞區域71之最外側)之字元線WL更靠外側。再者，關於背閘極電極64之Z方向之長度，只要謀求與位元線BL及源極線SL之絕緣，且至少遍及胞區域71之全長而延伸，則可適當變更。
於背閘極電極64之下端部，於與源極側選擇閘極線SGS相對之位置(於Z方向重疊之位置)，設置有連接電極98。連接電極98自背閘極電極64之下端部朝柱60之外周側延伸。連接電極98於位於柱60之外周側之一端(以下，稱為外周端部)與通道61相接，於位於柱60之內周側之另一端與背閘極電極64之下端部相接。即，背閘極電極64經由通道61而連接於源極線SL。另一方面，背閘極電極64未連接於位元線BL。連接電極98為連接部之一例。
本實施方式中，連接電極98自背閘極電極64之全周以凸緣狀突出。而且，連接電極98之外周端部遍及全周而連接於通道61。但是，連接電極98亦可為將背閘極電極64之下端部與通道61於至少一部分連接之構成。又，連接電極98只要謀求與源極線SL之絕緣，則於胞區域71之下方，亦可與源極側選擇閘極線SGS於Z方向不同之位置(於Z方向不重疊之位置)連接。源極側選擇閘極線SGS配置於各字元線WL中之最靠近矽基板10之字元線WL(胞區域71之最下層之字元線WL)與矽基板10之間。
於連接電極98，沿著Z方向之最小厚度T98(參照圖3)較佳為與背閘極電極64之最小厚度T64相等。但是，連接電極98之最小厚度T98亦可較背閘極電極64之最小厚度T64厚或薄。
其次，對半導體記憶裝置1之製造方法進行說明。圖4～圖14係表示與圖3對應之剖面之半導體記憶裝置1之步驟圖。於以下說明中，以柱60之製造方法為主進行說明。即，以下，自於用以形成柱60之記憶體孔AH內形成有隧道絕緣膜63之狀態進行說明。
圖4所示之第1步驟中，於記憶體孔AH之內側，於隧道絕緣膜63之內周面上形成通道61。具體而言，藉由CVD(chemical vapor deposition，化學氣相沈積)法等，主要於隧道絕緣膜63之內周面上形成通道中間膜100。
其次，於圖5所示之第2步驟中，於通道中間膜100之內側主要形成核心絕緣部62之一部分(位於圖3所示之背閘極電極64之下方之部分)。具體而言，藉由CVD法等，以填埋於記憶體孔AH內之方式形成絕緣部中間膜101。
繼而，於圖6所示之第3步驟中，藉由RIE(Reactive Ion Etching，反應性離子蝕刻)等各向異性蝕刻而對絕緣部中間膜101進行回蝕。此時，去除絕緣部中間膜101直至絕緣部中間膜101之上端位於較源極側選擇閘極線SGS之上端更靠下方為止。
其次，於圖7所示之第4步驟中，於通道中間膜100之內周面上形成外側絕緣部62a(參照圖3)。具體而言，藉由CVD法等，將絕緣部中間膜102自通道中間膜100之上表面形成至內周面上。
其次，於第5步驟中，於絕緣部中間膜101、102上，藉由CVD法等形成保護膜110。保護膜110例如由氮化矽(SiN)形成。
其次，於圖8所示之第6步驟中，例如一方面由階差被覆性較低之覆蓋膜對保護膜110上部予以保護，一方面由各向異性蝕刻對保護膜110底部進行蝕刻。此時，於記憶體孔AH內，對保護膜110進行蝕刻直至絕緣部中間膜101露出之位置。
其次，於圖9所示之第7步驟中，例如進行使用溶解氧化矽之藥液之各種各向同性蝕刻，主要對絕緣部中間膜101進行蝕刻。此時，於絕緣部中間膜101形成使通道中間膜100之一部分露出之露出孔111。
其次，於圖10所示之第8步驟中，例如進行使用溶解氮化矽之藥液之各種各向同性蝕刻，去除保護膜110之後，形成背閘極電極64及連接電極98。具體而言，主要於絕緣部中間膜101、102上或露出孔111內，藉由CVD法等而形成電極中間體113。
其次，於圖11所示之第9步驟中，藉由各向同性蝕刻將電極中間體113中之位於背閘極電極64及連接電極98之形成區域以外之部分去除。繼而，於圖12所示之第10步驟中，於電極中間體113上，藉由CVD法等形成成為核心絕緣部62之絕緣部中間膜115。此時，絕緣部中間膜115以填埋於記憶體孔AH內之方式形成。
其次，於圖13所示之第11步驟中，對絕緣部中間膜115進行蝕刻直至通道中間膜100露出之位置。其後，以自上方覆蓋積層體30之方式藉由CVD法等形成導電膜120。
繼而，於第12步驟中，以於記憶體孔AH內在位於通道中間膜100之內側之部分殘存導電膜120之方式對導電膜120進行蝕刻。蝕刻後殘存之導電膜120作為連接於上述接點91之接點配線發揮功能。
如此，本實施方式中，構成為具備相對於通道61設置於浮閘電極FG之相反側之背閘極電極64、及連接背閘極電極64與通道61之間之連接電極98。
根據該構成，於源極側選擇閘極線SGS導通狀態下，可將通道61及背閘極電極64之電位固定為源極線SL之電位。藉此，自與所選擇之字元線WL相鄰之非選擇之字元線WL(較所選擇之字元線WL更高電位之字元線WL)延伸之電力線通過通道61後，朝背閘極電極64延伸。藉此，可抑制通過通道61之電力線朝所選擇之字元線WL迴繞，抑制所選擇之字元線WL之閾值電壓降低。其結果，可謀求所選擇之字元線WL之截止性能之提高，故可縮小Z方向上相鄰之字元線WL間之間距。由此，可謀求半導體記憶裝置1之小型化、高積體化。
另一方面，背閘極電極64經由連接電極98而連接於通道61，故於源極側選擇閘極線SGS斷開狀態下，源極線SL與背閘極電極64之導通藉由源極側選擇閘極線SGS而阻斷。藉此，可使通道61及背閘極電極64為浮動狀態。因此，可使通道61之電位藉由字元線WL之偏壓而上升(所謂通道升壓)，且不產生對浮閘電極FG之電子注入。其結果，可抑制誤寫入。
而且，本實施方式中，於Z方向上偏離胞區域71之位置將背閘極電極64與通道61之間連接。
因此，與將任一胞構造體MC與連接電極98配置為相同高度之情形不同，可抑制胞構造體MC之功能受連接電極98阻礙。
本實施方式中，構成為將連接電極98之外周端部連接於通道61中之與源極側選擇閘極線SGS相對之部分。
根據該構成，可縮短連接電極98與源極側選擇閘極線SGS之間之絕緣距離，例如可根據源極側選擇閘極線SGS導通狀態下之源極側選擇閘極線SGS之電壓上升而使背閘極電極64之電位快速上升。即，可使背閘極電極64之應答性提高，可謀求截止性能之進一步提高。
本實施方式中，構成為自Z方向觀察之俯視下，源極側選擇閘極線SGS延伸至與浮閘電極FG重疊之位置。
根據該構成，可使源極側選擇閘極線SGS與背閘極電極64接近。可使背閘極電極64之應答性提高，可謀求截止性能之進一步提高。
本實施方式中，構成為背閘極電極64之Z方向上之長度較通道61之長度短。
根據該構成，容易確保背閘極電極64與位元線BL及源極線SL兩者之絕緣距離，容易進行通道升壓。
本實施方式中，構成為背閘極電極64於Z方向上位於較胞區域71更靠外側。
根據該構成，可謀求對所有胞構造體MC兼顧截止及通道升壓。
本實施方式中，構成為背閘極電極64由多晶矽或結晶矽而形成。
根據該構成，於源極側選擇閘極線SGS斷開狀態下，可使通道61及背閘極電極64為浮動狀態。藉此，可更確實地進行通道升壓。
本實施方式中，構成為背閘極電極64之厚度T64較通道61之厚度T61厚。
根據該構成，可使背閘極電極64之導電性提高，使背閘極電極64之應答性提高，且可謀求截止性能之進一步提高。
本實施方式中，構成為背閘極電極64為雜質濃度設定為1×1017 cm-3 以上且1×1021 cm-3 以下之n型半導體。
根據該構成，可使背閘極電極64之導電性提高，使背閘極電極64之應答性提高，且可謀求截止性能之進一步提高。
(第2實施方式) 圖14係於第2實施方式之半導體記憶裝置200中，與圖3對應之剖視圖。本實施方式中，背閘極電極64與通道61於背閘極電極64之上端部藉由連接電極201而連接，該點與上述實施方式不同。
於圖14所示之半導體記憶裝置200中，背閘極電極64自沿著Z方向之縱剖面觀察時，遍及胞區域71之全長而形成。背閘極電極64之上端部於較胞區域71更靠上方，位於第3功能層31C內。背閘極電極64之上端部於在第3功能層31C內其間介存有通道61及外側絕緣部62a之狀態下，與汲極側選擇閘極線SGD相對。汲極側選擇閘極線SGD為第2電極之一例。即，汲極側選擇閘極線SGD相對於各字元線WL中之最遠離矽基板10之字元線WL，配置於與矽基板10側相反側。
背閘極電極64之下端部於較第1功能層31A更靠下方，位於第2功能層31B內。背閘極電極64之下端部於其間介存有通道61及外側絕緣部62a等之狀態下，與源極側選擇閘極線SGS相對。再者，背閘極電極64之下端部亦可位於較源極側選擇閘極線SGS更靠上方。
於背閘極電極64之上端部，於與汲極側選擇閘極線SGD相對之位置(於Z方向上重疊之位置)，設置有連接電極201。連接電極201自背閘極電極64之上端部朝柱60之外周側延伸。連接電極201於外周端部(一端)與通道61相接，於位於柱60之內周側之另一端與背閘極電極64之上端部相接。即，背閘極電極64經由通道61而連接於位元線BL。本實施方式中，連接電極201亦自背閘極電極64之全周以凸緣狀突出。
其次，對本實施方式之半導體記憶裝置200之製造方法進行說明。圖15～圖21係表示與圖14對應之剖面之半導體記憶裝置200之步驟圖。本實施方式之半導體記憶裝置200之製造方法中，第1步驟至第3步驟與上述第1實施方式相同。因此，以下，自第4步驟以後進行說明。
於圖15所示之第4步驟中，主要於絕緣部中間膜101、102上藉由CVD法等而形成電極中間體210。
於圖16所示之第5步驟中，藉由RIE等對電極中間體210進行回蝕。此時，將電極中間體210中之位於背閘極電極64之形成區域以外之部分去除。
於圖17所示之第6步驟中，藉由CVD法等而於絕緣部中間膜101、102上形成覆蓋電極中間體210之絕緣部中間膜212。
其次，於圖18所示之第7步驟中，例如進行使用溶解氧化矽之藥液之各種蝕刻，主要對絕緣部中間膜102、212進行蝕刻。此時，去除絕緣部中間膜102、212直至電極中間體210之上端部露出之位置。
繼而，於圖19所示之第8步驟中，形成連接電極中間體210(背閘極電極64)與通道中間膜100(通道61)之連接電極201。具體而言，主要對通道中間膜100及絕緣部中間膜102、212上，藉由CVD法等而形成電極中間體215。
其後，於圖20所示之第9步驟中，以電極中間體215中之僅位於電極中間體210與通道中間膜100之間之部分殘存之方式，藉由RIE等對電極中間體210進行回蝕。
其次，如圖21所示，藉由與上述第1實施方式中之第10步驟至第11步驟相同之方法，形成絕緣部中間膜115、導電膜120之後，藉由蝕刻導電膜120而形成接點電極。
本實施方式中，亦可發揮與上述實施方式相同之作用效果。
(第3實施方式) 其次，對第3實施方式進行說明。圖22係於第3實施方式之半導體記憶裝置300中，沿XY平面之剖視圖。本實施方式之半導體記憶裝置300不具備上述絕緣部70，該點與上述實施方式不同。
圖22所示之半導體記憶裝置300之胞構造體MC中，於隧道絕緣膜63之周圍，設置有電荷儲存層301。電荷儲存層301係所謂電荷捕獲型，其包圍隧道絕緣膜63之全周，並且於Z方向延伸。電荷儲存層301以其間隔著阻擋絕緣膜41之方式與字元線WL相對。再者，胞構造體MC並不限於電荷捕獲型，亦可為浮動閘極型。電荷儲存層301為第1電荷儲存部之一例。
背閘極電極303於核心絕緣部62內沿Z方向延伸。具體而言，背閘極電極303於俯視下，形成為較通道61小一圈之環狀。背閘極電極303與上述實施方式同樣地，於上端部及下端部經由未圖示之連接電極而連接於通道61。
本實施方式中，亦可發揮與上述實施方式相同之作用效果。
以上說明之至少一實施方式具有第1配線層、半導體層、第1電荷儲存部、導電部、及連接部。第1配線層於第1方向延伸，且於與第1方向交叉之第2方向設置有複數個。半導體層於第2方向延伸，且相對於複數個第1配線層於與第1方向及第2方向交叉之第3方向上相對而設。第1電荷儲存部設置於第1配線與半導體層之間。導電部於第2方向延伸，且設置於相對於半導體層與第1電荷儲存部為相反側。連接部之一端與半導體層相接，另一端與導電部相接。
根據此種構成，提供一種可實現更加小型化及高積體化之半導體記憶裝置。
已對本發明之若干實施方式進行了說明，但該等實施方式係作為示例而提出者，並未意欲限定發明之範圍。該等實施方式能以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換及變更。該等實施方式及其變化包含於發明之範圍或主旨中，同樣地包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2020-41758號(申請日：2020年3月11日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 10:矽基板(基板) 20:下部構造體 21:下絕緣膜 23:上絕緣膜 30:積層體 31:功能層 31A:第1功能層 31B:第2功能層 31C:第3功能層 32:絕緣膜 41:阻擋絕緣膜 41A:第1阻擋絕緣膜 41B:第2阻擋絕緣膜 45:絕緣膜 46:絕緣膜 47:絕緣膜 60:柱 61:通道(半導體層) 61A:通道(半導體層) 61B:通道(半導體層) 62:核心絕緣部 62a:外側絕緣部(絕緣層) 62b:內側絕緣部 63:隧道絕緣膜 63A:第1隧道絕緣膜 63B:第2隧道絕緣膜 64:背閘極電極(導電部) 64A:第1背閘極部(導電部) 64B:第2背閘極部(導電部) 70:絕緣部 71:胞區域 80:上部構造體 82:配線 83:配線 90:接點 91:接點 93:接點 94:接點 98:連接電極(連接部) 100:通道中間膜 101:絕緣部中間膜 102:絕緣部中間膜 110:保護膜 111:露出孔 113:電極中間體 115:絕緣部中間膜 120:導電膜 200:半導體記憶裝置 201:連接電極(連接部) 210:電極中間體 212:絕緣部中間膜 215:電極中間體 300:半導體記憶裝置 301:電荷儲存層(第1電荷儲存部) 303:背閘極電極 981:連接電極(連接部) AH:記憶體孔 BL:位元線 FG:浮閘電極(第1電荷儲存部) FGA:第1浮閘電極(第1電荷儲存部) FGB:第2浮閘電極(第2電荷儲存部) MC:胞構造體 SGS:源極側選擇閘極線(第1電極) SGD:汲極側選擇閘極線(第2電極) SL:源極線 T98:最小厚度 WL:字元線(第1配線層) WLA:第1字元線(第1配線層) WLB:第2字元線(第2配線層)
圖1係表示第1實施方式之半導體記憶裝置之放大剖視圖。 圖2係與圖1之Ⅱ-Ⅱ線對應之剖視圖。 圖3係與圖2之Ⅲ-Ⅲ線對應之剖視圖。 圖4係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖5係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖6係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖7係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖8係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖9係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖10係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖11係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖12係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖13係表示與圖3對應之剖面之半導體記憶裝置之步驟圖。 圖14係第2實施方式之半導體記憶裝置中，與圖3對應之剖視圖。 圖15係表示與圖14對應之剖面之半導體記憶裝置之步驟圖。 圖16係表示與圖14對應之剖面之半導體記憶裝置之步驟圖。 圖17係表示與圖14對應之剖面之半導體記憶裝置之步驟圖。 圖18係表示與圖14對應之剖面之半導體記憶裝置之步驟圖。 圖19係表示與圖14對應之剖面之半導體記憶裝置之步驟圖。 圖20係表示與圖14對應之剖面之半導體記憶裝置之步驟圖。 圖21係表示與圖14對應之剖面之半導體記憶裝置之步驟圖。 圖22係第3實施方式之半導體記憶裝置中，沿XY平面之剖視圖。
1:半導體記憶裝置
20:下部構造體
23:上絕緣膜
30:積層體
31:功能層
31A:第1功能層
31B:第2功能層
31C:第3功能層
32:絕緣膜
41:阻擋絕緣膜
41A:第1阻擋絕緣膜
41B:第2阻擋絕緣膜
45:絕緣膜
46:絕緣膜
47:絕緣膜
60:柱
61A:通道(半導體層)
61B:通道(半導體層)
62:核心絕緣部
62a:外側絕緣部(絕緣層)
62b:內側絕緣部
63:隧道絕緣膜
63A:第1隧道絕緣膜
63B:第2隧道絕緣膜
64:背閘極電極(導電部)
64A:第1背閘極部(導電部)
64B:第2背閘極部(導電部)
71:胞區域
98:連接電極
BL:位元線
FG:浮閘電極(第1電荷儲存部)
FGA:第1浮閘電極(第1電荷儲存部)
FGB:第2浮閘電極(第2電荷儲存部)
MC:胞構造體
SGD:汲極側選擇閘極線(第2電極)
SGS:源極側選擇閘極線(第1電極)
SL:源極線
T98:最小厚度
WL:字元線(第1配線層)
WLA:第1字元線(第1配線層)
WLB:第2字元線(第2配線層)

Claims (11)

  1. 一種半導體記憶裝置，其具備：複數個第1配線層，其等分別於第1方向延伸，且設置於與上述第1方向交叉之第2方向；第1半導體層，其於上述第2方向延伸，且對於複數個上述第1配線層於與上述第1方向及上述第2方向交叉之第3方向上面向而設；第1電荷儲存部，其設置於上述第1配線層與上述第1半導體層之間；第2半導體層，其於上述第2方向延伸，且設置於相對於上述第1半導體層與上述第1電荷儲存部為相反側；及連接部，其一端與上述第1半導體層相接，另一端與上述第2半導體層相接。
  2. 如請求項1之半導體記憶裝置，其中於上述第2半導體層與上述第1半導體層之間設置有絕緣層。
  3. 如請求項1之半導體記憶裝置，其進而具備：基板；及第1電極，其設置於上述基板與複數個上述第1配線層中之於上述第2方向上最靠近上述基板之上述第1配線之間；且以自上述第3方向觀察時上述連接部之至少一部分係與上述第1電極重疊之方式，上述連接部之一端與上述第1半導體層相接。
  4. 如請求項1之半導體記憶裝置，其進而具備：基板；及第2電極，其相對於複數個上述第1配線層中之於上述第2方向上位於最遠離上述基板之上述第1配線設置於上述基板側之相反側；且以自上述第3方向觀察時上述連接部之至少一部分係與上述第2電極重疊之方式，上述連接部之一端與上述第1半導體層相接。
  5. 如請求項1之半導體記憶裝置，其進而具備：複數個第2配線層，其等分別與複數個上述第1配線層於上述第3方向分開，設置於上述第2方向，且分別於上述第1方向延伸；及第2電荷儲存部，其設置於上述第2配線層與上述第1半導體層之間。
  6. 如請求項5之半導體記憶裝置，其進而具備絕緣部，其設置於複數個上述第1配線層與複數個上述第2配線層之間，上述第1配線層之至少一個具有與上述第2配線層之至少一個隔著上述絕緣部而相鄰之部分。
  7. 如請求項1之半導體記憶裝置，其中上述第2半導體層之上述第2方向上之長度較上述第1半導體層之上述第2方向之長度短。
  8. 如請求項5之半導體記憶裝置，其中上述第2半導體層之兩端部位於較複數個上述第1配線層中之於上述第2方向上配置於最外側之上述第1配線層更靠外側。
  9. 如請求項1至7中任一項之半導體記憶裝置，其中上述第2半導體層包含多晶矽或結晶矽。
  10. 如請求項1至8中任一項之半導體記憶裝置，其中上述第2半導體層之上述第1方向上之厚度較上述第1半導體層之上述第1方向上之厚度厚。
  11. 如請求項1至8中任一項之半導體記憶裝置，其中上述第2半導體層係雜質濃度為1×1017cm-3以上且1×1021cm-3以下之n型半導體。
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