JP2019161056A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2019161056A
JP2019161056A JP2018046905A JP2018046905A JP2019161056A JP 2019161056 A JP2019161056 A JP 2019161056A JP 2018046905 A JP2018046905 A JP 2018046905A JP 2018046905 A JP2018046905 A JP 2018046905A JP 2019161056 A JP2019161056 A JP 2019161056A
Authority
JP
Japan
Prior art keywords
voltage
layer
wiring
memory device
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018046905A
Other languages
English (en)
Inventor
都文 鈴木
Kunifumi Suzuki
都文 鈴木
山本　和彦
Kazuhiko Yamamoto
山本　　和彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2018046905A priority Critical patent/JP2019161056A/ja
Priority to CN201810878102.1A priority patent/CN110277392B/zh
Priority to TW107127217A priority patent/TWI669807B/zh
Priority to US16/122,842 priority patent/US10665605B2/en
Publication of JP2019161056A publication Critical patent/JP2019161056A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

【課題】書き込み電圧を低減する。【解決手段】実施形態によれば 不揮発性半導体記憶装置は、半導体基板と、半導体基板上方に設けられ、第１方向に延伸する第１配線層１０と、第１配線層１０の上方に設けられ、第１方向と交差する第２方向に延伸し、第１方向及び第２方向に交差し半導体基板と垂直な第３方向に沿って配列された複数の第２配線層１４と、第３方向に沿って延伸し、第１配線層１０と電気的に接続された半導体層１１と、第３方向に沿って延伸し、半導体層１１と複数の第２配線層１４の間に設けられた第１絶縁層１２と、一方が複数の第２配線層とそれぞれ接し、他方が第１絶縁層１２に接し、複数の第２配線層に電圧を印加することによって抵抗値が変化する複数の第１酸化層２３とを含む。【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置には、メモリセルトランジスタの閾値電圧の変動により情報を記憶するものがある。
特開２０１１−２３３５５１号公報
書き込み電圧を低減できる不揮発性半導体記憶装置を提供する。
実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上方に設けられ、第１方向に延伸する第１配線層と、第１配線層の上方に設けられ、第１方向と交差する第２方向に延伸し、第１方向及び第２方向に交差し半導体基板と垂直な第３方向に沿って配列された複数の第２配線層と、第３方向に沿って延伸し、第１配線層と電気的に接続された半導体層と、第３方向に沿って延伸し、半導体層と複数の第２配線層の間に設けられた第１絶縁層と、一方が複数の第２配線層とそれぞれ接し、他方が第１絶縁層に接し、複数の第２配線層に電圧を印加することによって抵抗値が変化する複数の第１酸化層とを含む。
図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。 図２は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの斜視図である。 図３は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの一部を示す断面図である。 図４は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルトランジスタにおける閾値電圧の遷移を示す図である。 図５は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリストリングの等価回路図である。 図６は、第１実施形態に係る不揮発性半導体記憶装置における消去電圧印加動作時の各配線の電圧である。 図７は、第１実施形態に係る不揮発性半導体記憶装置におけるプログラム動作時の各配線の電圧である。 図８は、第１実施形態に係る不揮発性半導体記憶装置における読み出し動作時の各配線の電圧である。 図９は、第２実施形態の第１例に係る不揮発性半導体記憶装置の備えるメモリセルアレイの一部を示す断面図である。 図１０は、第２実施形態の第２例に係る不揮発性半導体記憶装置の備えるメモリセルアレイの一部を示す断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る不揮発性半導体記憶装置について説明する。
１．１ 構成
１．１．１ 不揮発性半導体記憶装置の全体構成
まず、図１を用いて、本実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、不揮発性半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続は、これらに限定されない。
図１に示すように、不揮発性半導体記憶装置１は、メモリセルアレイ２、ＷＬデコーダ３、センスアンプ４、セレクタデコーダ５、制御回路６、及び電圧発生回路７を備えている。
メモリセルアレイ２は、マトリクス状に配置された複数のメモリセルトランジスタを含む。メモリセルトランジスタは、データを不揮発に記憶する。なお、メモリセルトランジスタの詳細は後述する。
ＷＬデコーダ３は、図示せぬワード線選択部及びワード線ドライバを含む。ワード線選択部は、制御回路６から受信したＷＬアドレスに基づいてワード線ＷＬを選択する。ワード線ドライバは、選択ワード線ＷＬ及び非選択ワード線ＷＬに対して、データの読み出し動作及び書き込み動作等に必要な電圧を印加する。
センスアンプ４は、制御回路６から受信したＧＢＬアドレスに基づいてグローバルビット線ＧＢＬを選択し、データの読み出し動作及び書き込み動作等に必要な電圧を印加する。センスアンプ４は、データの読み出し動作時には、メモリセルトランジスタから読み出したデータをセンスする。またセンスアンプ４は、データの書き込み動作時には、書き込みデータをメモリセルトランジスタに転送する。
セレクタデコーダ５は、図示せぬセレクタ選択部及びセレクタドライバを含む。セレクタ選択部は、制御回路６から受信したセレクタアドレスに基づいて、選択ゲート線ＳＧ１及びＳＧ２を選択する。セレクタドライバは、選択した選択ゲート線ＳＧ１及びＳＧ２、並びに非選択の選択ゲート線ＳＧ１及びＳＧ２に対して、データの読み出し動作及び書き込み動作等に必要な電圧を印加する。
制御回路６は、不揮発性半導体記憶装置１全体の動作を制御する。より具体的には、データの読み出し動作及び書き込み動作等において、ＷＬデコーダ３、センスアンプ４、セレクタデコーダ５、及び電圧発生回路７を制御する。また、制御回路６は、ＷＬアドレスをＷＬデコーダ３に送信し、ＧＢＬアドレスをセンスアンプ４に送信し、セレクタアドレスをセレクタデコーダ５に送信する。
電圧発生回路７は、制御回路６の制御に応じて必要な電圧を生成し、ＷＬデコーダ３、センスアンプ４、及びセレクタデコーダ５等に供給する。
１．１．２ メモリセルアレイの構成
次に、図２〜図４を用いて、本実施形態に係るメモリセルアレイ２の構成について説明する。図２は、メモリセルアレイ２の斜視図を示している。図３は、メモリセルアレイ２の部分断面図を示している。図４は、メモリセルトランジスタの断面図を示している、図５は、メモリストリングの等価回路の一例を示している。なお、図２の例では、層間絶縁膜が省略されている。また、図３の例では、説明を簡略化するために、選択トランジスタＳＴ１、すなわちＴＦＴを模式的に示している。
図２に示すように、メモリセルアレイ２内には、グローバルビット線ＧＢＬとして機能するＧＢＬ配線層１０、ワード線ＷＬ１〜ＷＬ４としてそれぞれ機能するＷＬ配線層１４、メモリストリング１３、及び選択トランジスタＳＴ１が設けられている。なお、グローバルビット線ＧＢＬ、ワード線ＷＬ、及びメモリストリング１３の本数は、任意に設定可能である。
グローバルビット線ＧＢＬとして機能するＧＢＬ配線層１０は、それぞれが半導体基板に平行な第２方向Ｄ２に沿って延び、半導体基板に平行であり且つ第２方向Ｄ２と直交する第１方向Ｄ１に沿って配列され、例えば、メモリセルアレイ２の最下層に配置されている。ＧＢＬ配線層１０は、導電材料により構成され、例えば金属材料としてタングステン（Ｗ）等を含む。
ワード線ＷＬとして機能する複数のＷＬ配線層１４は、ＧＢＬ配線層１０（グローバルビット線ＧＢＬ）よりも半導体基板に垂直な第３方向Ｄ３において高い位置に形成される。ＷＬ配線層１４は、それぞれが第１方向Ｄ１に沿って延び、第２方向Ｄ２に沿って配列されている。また、ＷＬ配線層１４は、図示せぬ層間絶縁膜を介在させて、第３方向Ｄ３に沿って複数層（第１層、第２層、…）設けられている。図２の例では、４層のＷＬ配線層１４（第１層〜第４層）が設けられており、それぞれがワード線ＷＬ１〜ＷＬ４として機能する。以下、第１層〜第４層のＷＬ配線層１４を区別する場合、ワード線ＷＬ１として機能する最上層（第１層）のＷＬ配線層１４を第１ＷＬ配線層１４とする。ワード線ＷＬ２として機能する第２層のＷＬ配線層を第２ＷＬ配線層１４とする。ワード線ＷＬ３として機能する第３層のＷＬ配線層を第３ＷＬ配線層１４とする。ワード線ＷＬ４として機能する最下層（第４層）のＷＬ配線層１４を第４ＷＬ配線層１４と表記する。なお、ＷＬ配線層１４の層数は、任意に設定可能である。
メモリストリング１３は、半導体層１１及び絶縁層１２を含む。メモリストリング１３は、第２方向Ｄ２に沿って隣接するＷＬ配線層１４の間において、第３方向Ｄ３に沿って延び、第１方向Ｄ１及び第２方向Ｄ２に沿って複数配置される。メモリストリング１３の一端（底面）は、後述の選択トランジスタＳＴ１の上端に接続されている。第１方向Ｄ１と第２方向Ｄ２で形成される二次元平面内において、第２方向Ｄ２に沿って同一列に配列されたメモリストリング１３は、同一のＧＢＬ配線層１０に電気的に接続される。
１つのワード線ＷＬと１つのメモリストリング１３とに囲まれた領域が、１つのメモリセルトランジスタＭＴとして機能する。半導体層１１は、メモリセルトランジスタＭＴのチャネルが形成される領域である。絶縁層１２は、ＷＬ配線層１４と半導体層１１の間に設けられる。絶縁層１２はメモリストリング１３の側面の少なくとも一部に形成される。絶縁層１２は、例えばワード線ＷＬに電圧を印加した際に、ワード線ＷＬと半導体層１１との間でリーク電流が流れるのを抑制するために設けられる。本実施形態における絶縁層１２は、第２方向Ｄ２において、ＷＬ配線層１４と隣り合うメモリストリング１３の側面に設けられる。なお、絶縁層１２は、半導体層１１の側面を囲むように設けられてもよい。
配線層１０と、それと電気的に接続されるメモリストリング１３との間には選択トランジスタＳＴ１が設けられている。選択トランジスタＳＴ１は、例えばＴＦＴ（thin film transistor）である。以下、選択トランジスタＳＴ１がＴＦＴである場合について説明する。選択トランジスタＳＴ１は、ソース領域１５、チャネル領域１６、ドレイン領域１７、ゲート絶縁層１８、及び選択ゲート線ＳＧ１として機能するＳＧ１配線層１９を含む。
第３方向Ｄ３に沿って、ＧＢＬ配線層１０上に、ソース領域１５、チャネル領域１６、及びドレイン領域１７が順次形成される。ドレイン領域１７上には、メモリストリング１３が形成される。ソース領域１５及びドレイン領域１７には、例えばリン（Ｐ）等がドープされた多結晶シリコンが用いられる。チャネル領域１６には、例えば多結晶シリコンが用いられる。ソース領域１５、チャネル領域１６、及びドレイン領域１７の側面にはゲート絶縁層１８が形成される。ゲート絶縁層１８には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。
更に第２方向Ｄ２においてゲート絶縁層１８と接し、第１方向Ｄ１に沿って延びるＳＧ１配線層１９が設けられている。ＳＧ１配線層１９は、第１方向Ｄ１に沿って配置された複数の選択トランジスタＳＴ１の絶縁層１８に共通に接続される。ＳＧ１配線層１９は、導電材料により構成され、例えばＷ等の金属材料が用いられてもよい。第２方向Ｄ２からみて、ＳＧ１配線層１９は、ソース領域１５の上部、チャネル領域１６の全体、ドレイン領域１７の下部と重なっている。本実施形態では、１つの選択トランジスタＳＴ１が、２つのＳＧ１配線層１９を含む。すなわち、選択トランジスタＳＴ１は、ソース領域１５、チャネル領域１６、及びドレイン領域１７の１つの組に対して、それぞれ異なるＳＧ１配線層１９に接続された２つのゲート絶縁層１８を備えている。言い換えれば、１本のメモリストリング１３につき、２つのＴＦＴが設けられ、これらは、ソース領域１５、チャネル領域１６、及び、ドレイン領域１７を共有し、ゲートが互いに異なる選択ゲート線ＳＧ１に接続されている。なお、図２の例では、ＳＧ１配線層１９は選択トランジスタＳＴ１の両側に設けられているが、片側に設けられていてもよい。
次に、メモリセルトランジスタＭＴの構造の詳細について説明する。
図３に示すように、底面がＴＦＴに接続されるように第３方向Ｄ３に延びるメモリストリング１３が形成されている。メモリストリング１３は、絶縁層１２、半導体層１１、及び絶縁層２２を含む。半導体層１１の一方の側面は絶縁層１２と接続し、他方の側面は絶縁層２２と接続されている。絶縁層２２は半導体層１１の間に設けられている。また、メモリストリング１３の上部には、電極２４が設けられている。電極２４は、例えば半導体層１１と図示せぬ配線層（ソース線）とを接続することもできる。
半導体層１１には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びこれらの化合物の少なくとも１つが用いられる。以下、本実施形態では、多結晶シリコンを用いた場合について説明する。
絶縁層１２の第２方向Ｄ２の膜厚は、５ｎｍ以上１０ｎｍ以下が好ましい。絶縁層１２が５ｎｍより薄くなると、リーク電流が増加し、メモリストリング１３に電流を流す際にＧＢＬ配線層１０のドライバの負荷が大きくなる。すなわち、ＧＢＬ配線層１０にセル駆動に必要な電流が流せなくなる。また、絶縁層１２の膜厚が１０ｎｍよりも厚くなると、ワード線ＷＬとメモリストリング１３との間隔が広くなり、メモリセルトランジスタＭＴのサイズが大きくなるためチップ面積が増加する。更には、絶縁層２１にメモリストリング１３を形成するためのホールを開口し、その側面に絶縁層１２を形成する場合、絶縁層１２の膜厚が１０ｎｍよりも厚くなると、ホールの埋め込み不良が発生する可能性が高くなる。
絶縁層１２には、例えば酸化アルミニウム（ＡｌＯＸ）が用いられる。なお、絶縁層１２はＡｌＯＸに限定されず、酸化ハフニウム（ＨｆＯＸ）、酸化ジルコニウム（ＺｒＯＸ）、酸化タンタル（ＴａＯＸ）、ＳｉＯ２、酸化ゲルマニウム（ＧｅＯＸ）、及びこれらの積層膜を用いた高抵抗酸化物であればよい。絶縁層１２等の膜厚及び材料は、例えば、ＦＥ−ＴＥＭのＥＤＸ（energy dispersive X-ray spectroscopy）マッピング等で調べることができる。
絶縁層２２には、例えばＳｉＯ２が用いられる。電極２４は導電材料により構成され、例えばＰがドープされた多結晶シリコンが用いられてもよく、Ｗ等の金属材料が用いられてもよい。
ＷＬ配線層１４は、絶縁層２１を介在させて、第３方向Ｄ３に積層されている。すなわち、下層からワード線ＷＬ４〜ＷＬ１が順に積層されている。ＷＬ配線層１４の一方の側面は、酸化層２３を介して、メモリストリング１３に接している。ワード線ＷＬ１として機能する第１ＷＬ配線層１４とメモリストリング１３とに囲まれた領域が、メモリセルトランジスタＭＴ１として機能する。ワード線ＷＬ２〜ＷＬ４も同様に、対応する第２〜第４ＷＬ配線層１４とメモリストリング１３とに囲まれた領域が、メモリセルトランジスタＭＴ２〜ＭＴ４としてそれぞれ機能する。
ＷＬ配線層１４は導電材料により構成され、例えば窒化チタン（ＴｉＮ）、Ｗ等の金属材料が用いられてもよい。ＷＬ配線層１４にＷが用いられる場合、絶縁層２１とＷとの界面には、Ｗのバリアメタルとして例えばＴｉＮが形成されてもよい。
酸化層２３は、酸素欠損（空孔）を含む抵抗変化膜である。酸化層２３の酸素欠損は、ワード線ＷＬと半導体層１１との間の電界に応じて、酸化層２３の中を移動する。すなわち、電界により酸化層２３中の酸素濃度分布が制御される。
図４に示すように、例えば、酸化層２３の中の酸素欠損が、絶縁層１２との界面近傍に偏在する場合、酸化層２３の抵抗値は高くなり、酸化層２３と半導体層１１との界面のバンドアライメントが変わる。この結果、半導体層１１におけるチャネル抵抗が変化しチャネル反転に要するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈが低くなる。他方で、酸化層２３の中の酸素欠損が、絶縁層１２との界面近傍に偏在していない場合、酸化層２３の抵抗値は低くなり、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは高くなる。従って、酸化層２３の酸素濃度の分布に応じて、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは変動する。これにより、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈに対応付けられたデータを不揮発に保存できる。また、メモリセルトランジスタＭＴは、閾値レベルに応じて２ビット（４値）以上のデータを保持できる。以下では、メモリセルトランジスタＭＴが１ビット（２値）のデータを保持可能な場合について説明する。
酸化層２３の第２方向Ｄ２の膜厚は、５ｎｍ以上２０ｎｍ以下が好ましい。酸化層２３が５ｎｍより薄くなると、酸化層２３が結晶化しなくなる。また、酸化層２３の膜厚が２０ｎｍよりも厚くなると、ワード線ＷＬとメモリストリング１３との間隔が広くなり、メモリセルトランジスタＭＴのサイズが大きくなるためチップ面積が増加する。更には、ＷＬ配線層１４の側面に酸化層２３を形成する場合に埋め込み不良が発生する可能性が高くなる。
酸化層２３には、例えば結晶化した酸化チタン（ＴｉＯＸ）、酸化タングステン（ＷＯＸ）、酸化ニオブ（ＮｂＯＸ）、または酸化モリブデン（ＭｏＯＸ）等の低抵抗高誘電体金属酸化物が用いられる。以下、本実施形態では、酸化層２３にＴｉＯＸを用いた場合について説明する。
次に、メモリセルトランジスタＭＴ１〜ＭＴ４に対応する等価回路について説明する。下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と呼び、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と呼ぶ。
図５に示すように、メモリセルトランジスタＭＴ１〜ＭＴ４は、その電流経路が直列に接続されている。そして、メモリセルトランジスタＭＴ１〜ＭＴ４のゲートは、可変抵抗素子を介してワード線ＷＬ１〜ＷＬ４にそれぞれ接続されている。メモリセルトランジスタＭＴ１の一端は、選択トランジスタＳＴ２の一端に接続される。選択トランジスタＳＴ２の他端はソース線ＳＬに接続され、ゲートは選択ゲート線ＳＧ２に接続されている。選択トランジスタＳＴ２は、メモリストリング１３とソース線ＳＬとを接続するトランジスタである。なお、選択トランジスタＳＴ２は、メモリストリング１３内に設けられてもよく、第３方向Ｄ３に沿ってメモリストリング１３の上方に設けられてもよく、またメモリセルアレイ２とは異なる領域に設けられてもよい。選択ゲート線ＳＧ２には、セレクタデコーダ５から電圧が印加される。また、ソース線ＳＬには、電圧発生回路７から、例えば図示せぬソース線ドライバを介して、電圧が印加される。メモリセルトランジスタＭＴ４の一端は、選択トランジスタＳＴ１に接続される。選択トランジスタＳＴ１の他端は、グローバルビット線ＧＢＬに接続され、ゲートは、選択ゲート線ＳＧ１に接続される。
１．２ 消去動作
次に、消去動作について説明する。消去動作は、消去電圧印加動作と消去ベリファイ動作とを含む。
消去電圧印加動作は、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈを低下させる動作、すなわち酸化層２３中の酸素欠損を絶縁層１２との界面近傍に偏在させて、酸化層２３の抵抗値を高くする動作である。
消去ベリファイ動作は、消去電圧印加動作の後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが目標とするターゲットレベルに達したか否かを判定する動作である。
１．２．１ 消去電圧印加動作における各配線の電圧
次に、消去電圧印加動作における各配線の電圧について、図６を用いて説明する。図６は、消去電圧印加動作における各配線の電圧を示すタイミングチャートである。
図６に示すように、時刻ｔ１において、セレクタデコーダ５は、選択した選択ゲート線ＳＧ１及びＳＧ２に電圧ＶＳＧを印加する。電圧ＶＳＧは、選択トランジスタＳＴ１及びＳＴ２をオン状態にする電圧である。これにより、消去対象となるメモリストリング１３が選択される。
次に、時刻ｔ２において、ＷＬデコーダ３は、非選択ワード線ＷＬに電圧ＶＭを印加する。電圧ＶＭは、半選択状態を示す電圧である。例えば電圧ＶＭは、半導体層１１において、選択ワード線ＷＬと隣接する非選択ワード線ＷＬとの間に形成されるチャネルの広がりを制御するため、選択ワード線ＷＬの電圧とチャネルの電圧との中間の電圧に設定されるのが好ましい。より具体的には、例えば図６の例では、電圧ＶＭは、ＶＭ＝（ＶＨ−ＶＳＳ）／２とされる。また、電圧ＶＭは、メモリセルトランジスタＭＴにおいて、ゲートとチャネルとの電位差により、酸化層２３中の酸素欠損が移動しない（閾値レベルが変動するほどには閾値電圧Ｖｔｈが変動しない）電圧に設定される。電圧ＶＭにより、選択されたメモリストリング１３の非選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴ（以下、「非選択メモリセルトランジスタＭＴ」と呼ぶ）はオン状態とされる。
次に、時刻ｔ３において、ＷＬデコーダ３は、選択ワード線ＷＬに電圧ＶＨを印加する。電圧ＶＨは、酸化層２３中の酸素欠損を移動させるための高電圧である。電圧ＶＨは、例えば、約１０Ｖ以下の電圧であってもよい。選択されたメモリストリング１３では、選択トランジスタＳＴ１及びＳＴ２がオン状態となっているため、メモリセルトランジスタＭＴのチャネル電位はＶＳＳとなる。よって、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴ（以下、「選択メモリセルトランジスタＭＴ」と呼ぶ）では、ゲートとチャネルとの間の電位差が大きくなり、ゲートからチャネル方向に電界が生じる。その結果、酸化層２３中の酸素欠損が絶縁層１２との界面側に移動し、対応する選択メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが下がる。
次に、時刻ｔ４において、ＷＬデコーダ３は、選択ワード線ＷＬに電圧ＶＳＳを印加する。
次に、時刻ｔ５において、ＷＬデコーダ３は、非選択ワード線ＷＬに電圧ＶＳＳを印加する。
次に、時刻ｔ６において、セレクタデコーダ５は、選択ゲート線ＳＧ１及びＳＧ２に電圧ＶＳＳを印加し、消去電圧印加動作が終了する。
なお、時刻ｔ２〜ｔ３の期間、及び時刻ｔ４〜ｔ５の期間に、ＷＬデコーダ３は、選択ワード線ＷＬに電圧ＶＭを印加してもよい。また、消去電圧印加動作と消去ベリファイ動作との組み合わせを繰り返す際に、電圧ＶＨ及び電圧ＶＭがステップアップされてもよい。
１．３ 書き込み動作
次に、書き込み動作について説明する。書き込み動作は、プログラム動作とプログラムベリファイ動作とを含む。そして、プログラム動作とプログラムベリファイ動作との組み合わせを繰り返すことで、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈがターゲットレベルに設定される。例えば、メモリセルトランジスタＭＴが４値（２ビット）以上のデータを保持可能な場合、それぞれのターゲットレベルに応じた閾値電圧Ｖｔｈが設定される。
プログラム動作は、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈを上昇させる動作、すなわち酸化層２３中の酸素欠損が絶縁層１２との界面近傍に偏在しないようにして酸化層２３の抵抗値を低くする動作である。
プログラムベリファイ動作は、プログラム動作の後、データを読み出し、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが目標とするターゲットレベルに達したか否かを判定する動作である。
１．３．１ プログラム動作における各配線の電圧
次に、プログラム動作における各配線の電圧について、図７を用いて説明する。図７は、プログラム動作における各配線の電圧を示すタイミングチャートである。
図７に示すように、時刻ｔ１において、選択されたグローバルビット線ＧＢＬ及びソース線ＳＬに電圧ＶＨが印加される。また、ＷＬデコーダ３は、選択及び非選択ワード線ＷＬに電圧ＶＭを印加する。時刻ｔ１〜ｔ２の期間、グローバルビット線ＧＢＬ及びソース線ＳＬは、電圧ＶＨによりプリチャージされる。
次に、時刻ｔ２において、セレクタデコーダ５は、選択した選択ゲート線ＳＧ１及びＳＧ２に電圧ＶＳＧを印加し、選択トランジスタＳＴ１及びＳＴ２をオン状態にする。
次に、時刻ｔ３において、ＷＬデコーダ３は、選択ワード線ＷＬに電圧ＶＬ（例えば電圧ＶＳＳ）を印加する。電圧ＶＬは、酸化層２３中の酸素欠損をワード線ＷＬ側に移動させるための電圧である。選択ワード線ＷＬに接続された選択メモリセルトランジスタＭＴでは、ゲートとチャネルとの間の電位差が大きくなり、チャネルからゲート方向に電界が生じる。その結果、酸化層２３中の酸素欠損がワード線ＷＬとの界面近傍に移動し、対応する選択メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが上昇する。
次に、時刻ｔ４において、ＷＬデコーダ３は、選択ワード線ＷＬに電圧ＶＭを印加する。
次に、時刻ｔ５において、セレクタデコーダ５は、選択ゲート線ＳＧ１及びＳＧ２に電圧ＶＳＳを印加する。
次に、時刻ｔ６において、グローバルビット線及びソース線、並びに選択及び非選択ワード線ＷＬに電圧ＶＳＳが印加され、プログラム動作が終了する。
なお、プログラム動作とプログラムベリファイ動作との組み合わせを繰り返す際に、電圧ＶＨ及び電圧ＶＭがステップアップされてもよい。
１．４ 読み出し動作
次に、読み出し動作について説明する。
１．４．１ 読み出し動作における各配線の電圧
次に、読み出し動作における各配線の電圧について、図８を用いて説明する。図８は、読み出し動作における各配線の電圧を示すタイミングチャートである。
図８に示すように、時刻ｔ１において、ＷＬデコーダ３は、選択ワード線ＷＬに電圧Ｖ＿ｒｅａｄ＿Ｌを印加し、非選択ワード線ＷＬに電圧Ｖ＿ｒｅａｄ＿Ｈを印加する。電圧Ｖ＿ｒｅａｄ＿Ｌは、読み出し対象データの閾値レベルに応じた電圧である。メモリセルトランジスタＭＴの閾値電圧Ｖｔｈが電圧Ｖ＿ｒｅａｄ＿Ｌよりも低い場合、メモリセルトランジスタＭＴはオン状態とされる。電圧Ｖ＿ｒｅａｄ＿Ｈは、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈに関わらず、メモリセルトランジスタＭＴをオン状態にする電圧であり、電圧ＶＨよりも低い電圧である。電圧Ｖ＿ｒｅａｄ＿Ｌと電圧Ｖ＿ｒｅａｄ＿Ｈとは、Ｖ＿ｒｅａｄ＿Ｌ＜Ｖ＿ｒｅａｄ＿Ｈの関係にある。
次に、時刻ｔ２において、セレクタデコーダ５は、選択ゲート線ＳＧ２に電圧ＶＳＧを印加し、選択トランジスタＳＴ２をオン状態にする。
次に、時刻ｔ３において、センスアンプ４は、グローバルビット線ＧＢＬに電圧Ｖｒｅａｄを印加する。電圧Ｖｒｅａｄは、読み出し動作において、選択されたグローバルビット線ＧＢＬに印加される電圧であり、電圧Ｖ＿ｒｅａｄ＿Ｌよりも高く、電圧Ｖ＿ｒｅａｄ＿Ｈよりも低い電圧である。時刻ｔ３〜ｔ４の期間、グローバルビット線ＧＢＬは、電圧Ｖｒｅａｄによりプリチャージされる。
次に、時刻ｔ４において、セレクタデコーダ５は、選択ゲート線ＳＧ１に電圧ＶＳＧを印加し、選択トランジスタＳＴ１をオン状態にする。選択メモリセルトランジスタＭＴがオン状態の場合、すなわち閾値電圧Ｖｔｈが電圧Ｖ＿ｒｅａｄ＿Ｌ未満の場合、グローバルビット線ＧＢＬからソース線ＳＬに電流が流れる。従って、グローバルビット線ＧＢＬの電圧は低下する。他方で、選択メモリセルトランジスタＭＴがオフ状態の場合、すなわち閾値電圧Ｖｔｈが電圧Ｖ＿ｒｅａｄ＿Ｌ以上の場合、グローバルビット線ＧＢＬからソース線ＳＬに電流は流れない。従って、グローバルビット線ＧＢＬの電圧はほとんど変動しない。センスアンプ４は、グローバルビット線ＧＢＬの電圧変動、またはソース線ＳＬに流れる電流をセンスすることにより、選択メモリセルトランジスタＭＴがオン状態か判定し、データを読み出す。
次に、時刻ｔ５において、セレクタデコーダ５は、選択ゲート線ＳＧ１に電圧ＶＳＳを印加し、選択トランジスタＳＴ１をオフ状態にする。
次に、時刻ｔ６において、セレクタデコーダ５は、選択ゲート線ＳＧ２に電圧ＶＳＳを印加し、選択トランジスタＳＴ２をオフ状態にする。センスアンプ４は、グローバルビット線ＧＢＬに電圧ＶＳＳを印加する。
次に、時刻ｔ７において、ＷＬデコーダ３は、選択及び非選択ワード線ＷＬに電圧ＶＳＳを印加し、読み出し動作が終了する。
１．５ 本実施形態に係る効果
本実施形態に係る構成であれば、書き込み電圧を低減できる不揮発性半導体記憶装置を提供できる。本効果につき詳述する。
例えば、ＮＡＮＤ型フラッシュメモリの場合、ゲート絶縁層とゲート電極との間に電荷蓄積層が設けられており、この電荷蓄積層に電荷を注入してメモリセルトランジスタの閾値電圧を変動させることにより、データが書き込まれる。ＮＡＮＤ型フラッシュメモリでは電荷を電荷蓄積層に注入するために、例えば２０Ｖ以上の書き込み電圧が必要とされる。
これに対し、本実施形態に係る構成では、メモリセルトランジスタＭＴは、ゲート絶縁層とゲート電極との間に、酸素欠損を含む酸化層２３を有する。そして、酸化層２３における酸素欠損の濃度分布を制御することにより、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈを変動させ、データを書き込むことができる。すなわち、ゲート電極とチャネルとの間の電界により酸化層２３内の酸素を移動させればよいため、例えば１０Ｖ程度以下の書き込み電圧があればよく、書き込み電圧を低減することができる。
更に、酸化層２３内の酸素を移動させることにより、データの書き込み動作及び消去動作ができるため、書き込み時間及び消去時間を短縮することができる。従って、不揮発性半導体記憶装置１の処理能力を向上できる。
更に、メモリセルトランジスタＭＴが半導体基板上方に積層された三次元積層型メモリであるため、高集積化によりチップ面積の増加を抑制し、大容量メモリを構成できる。
更に、閾値電圧の分布に応じて、メモリセルトランジスタＭＴが２ビット以上のデータを保持できる。
更に、メモリセルトランジスタＭＴのデータを消去する場合、１つのメモリセルトランジスタＭＴを選択して消去できる。すなわち、ランダムアクセスによる消去が可能である。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態とは異なるメモリセルアレイ２の断面構造について２つの例を説明する。以下では、第１実施形態とは異なる点についてのみ説明する。
２．１ 第１例
まず、第１例のメモリセルアレイ２の構造について、図９を用いて説明する。図９は、メモリセルアレイ２の部分断面図を示している。なお、図９の例では、説明を簡略化するために、選択トランジスタＳＴ１を模式的に示している。
図９に示すように、本例では、酸化層２３が、少なくともＷＬ配線層１４の上面、底面、及びメモリストリング１３と接する側面を被覆するように形成されている。なお、メモリストリング１３の構造は、第１実施形態の図３と同じである。
２．２ 第２例
次に、第２例のメモリセルアレイ２の構造について、図１０を用いて説明する。図１０は、メモリセルアレイ２の部分断面図を示している。なお、図１０の例では、説明を簡略化するために、選択トランジスタＳＴ１を模式的に示している。
図１０に示すように、本例では、ワード線ＷＬ１として機能するＷＬ配線層１４の上方に絶縁層２１を介してソース線ＳＬとして機能するＳＬ配線層２５及びＳＬ配線層２５の底面及び側面の一部を被覆する酸化層２６が設けられている。そして、ソース線ＳＬとして機能するＳＬ配線層２５の上面の一部が、半導体層１１と電気的に接続されている。なお、酸化層２６は省略されてもよく、酸化層２６の代わりにＳＬ配線層２５と絶縁層２１との反応を抑制するための導電性のバリアメタルが用いられてもよい。ＳＬ配線層２５は、導電材料により構成され、例えばＷＬ配線層１４と同じ材料であってもよい。酸化層２６は、例えば、酸化層２３と同じ材料であってもよい。
また、メモリストリング１３において、半導体層１１の内部は電極２７並びに電極２７の側面及び底面を被覆する絶縁層２２により埋め込まれている。本例では、電極２７は、半導体層１１において絶縁層２２との界面近傍にチャネルを形成し、例えばグローバルビット線ＧＢＬからソース線ＳＬに電流を流すためのパスを形成するゲート線ＧＬとして機能する。より具体的には、例えば書き込み動作の場合、グローバルビット線ＧＢＬ及びソース線ＳＬに電圧ＶＨが印加されている状態でゲート線ＧＬに電圧ＶＳＳを印加すると、半導体層１１において、絶縁層２２との界面近傍にチャネルが形成される。これにより、半導体層１１を低抵抗化して、電圧降下が抑制できる。他方で、例えば読み出し動作の場合、ソース線ＳＬと同じ電圧ＶＳＳをゲート線ＧＬに印加し、半導体層１１において、絶縁層２２との界面近傍にチャネルが形成されないようにする。
このため、本例の電極２７は、ゲート線ＧＬとして機能する図示せぬ配線層に接続され、例えば、センスアンプ４等により電圧を印加される。
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果を得ることができる。
更に、本実施形態の第２例に係る構成であれば、書き込み動作において、半導体層１１における電圧降下を抑制できる。従って、積層されたメモリセルトランジスタＭＴ１〜ＭＴ４間の書き込み速度のばらつきを低減でき、不揮発性半導体記憶装置１の処理能力を向上できる。
３．変形例等
上記実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上方に設けられ、第１方向(D2)に延伸する第１配線層(GBL)と、第１配線層の上方に設けられ、第１方向と交差する第２方向(D1)に延伸し、第１方向及び第２方向に交差し半導体基板と垂直な第３方向(D3)に沿って配列された複数の第２配線層(14)と、第３方向に沿って延伸し、第１配線層と電気的に接続された半導体層(11)と、第３方向に沿って延伸し、半導体層と複数の第２配線層の間に設けられた第１絶縁層(12)と、一方が複数の第２配線層とそれぞれ接し、他方が第１絶縁層(12)に接し、複数の第２配線層に電圧を印加することによって抵抗値が変化する複数の第１酸化層(23)とを含む。
上記実施形態を適用することにより、書き込み電圧を低減できる不揮発性半導体記憶装置を提供できる。
例えば、上記実施形態において、メモリストリング１３が選択トランジスタＳＴ１上に形成される場合について説明したが、メモリストリング１３が選択トランジスタＳＴ１及びＳＴ２を含んでいてもよい。
更に、上記実施形態において、複数のメモリセルトランジスタＭＴが半導体基板の上方に積層された三次元積層型メモリについて説明したが、複数のメモリセルトランジスタＭＴが半導体基板上に二次元に配置された平面型メモリにも適用できる。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…不揮発性半導体記憶装置、２…メモリセルアレイ、３…ＷＬデコーダ、４…センスアンプ、５…セレクタデコーダ、６…制御回路、７…電圧発生回路、１０、１４、１９、２５…配線層、１１…半導体層、１２、２１、２２…絶縁層、１３…メモリストリング、１５…ソース領域、１６…チャネル領域、１７…ドレイン領域、１８…ゲート絶縁層、２３、２６…酸化層、２４、２７…電極。

Claims (10)

  1. 半導体基板と、
    前記半導体基板上方に設けられ、第１方向に延伸する第１配線層と、
    前記第１配線層の上方に設けられ、前記第１方向と交差する第２方向に延伸し、前記第１方向及び前記第２方向に交差し前記半導体基板と垂直な第３方向に沿って配列された複数の第２配線層と、
    前記第３方向に沿って延伸し、前記第１配線層と電気的に接続された半導体層と、
    前記第３方向に沿って延伸し、前記半導体層と前記複数の第２配線層との間に設けられた第１絶縁層と、
    一方が前記複数の第２配線層とそれぞれ接し、他方が前記第１絶縁層に接し、前記複数の第２配線層に電圧を印加することによって抵抗値が変化する複数の第１酸化層と
    を備える不揮発性半導体記憶装置。
  2. 前記半導体層は、シリコン、ゲルマニウム、及びこれらの化合物の少なくとも１つを含む請求項１記載の不揮発性半導体記憶装置。
  3. 前記複数の第１酸化層は、チタン、タングステン、ニオブ、及びモリブデンの少なくとも１つを含む請求項１または２記載の不揮発性半導体記憶装置。
  4. 前記複数の第１酸化層の前記第１方向の膜厚は、５ｎｍ以上２０ｎｍ以下である請求項３記載の不揮発性半導体記憶装置。
  5. 前記第１絶縁層は、アルミニウム、ハフニウム、ジルコニウム、タンタル、シリコン、及びゲルマニウムの少なくとも１つを含む請求項１乃至４のいずれか一項記載の不揮発性半導体記憶装置。
  6. 前記第１絶縁層の前記第１方向の膜厚は、５ｎｍ以上１０ｎｍ以下である請求項５記載の不揮発性半導体記憶装置。
  7. 前記複数の第２配線層は、第３及び第４配線層を含み、
    前記第３配線層を選択した書き込み動作において、
    前記半導体層に第１電圧が印加され、
    前記第３配線層に前記第１電圧よりも低い第２電圧が印加され、
    前記第４配線層に前記第１電圧と前記第２電圧との中間の第３電圧が印加される
    請求項１乃至６のいずれか一項記載の不揮発性半導体記憶装置。
  8. 前記第３配線層を選択した読み出し動作において、
    前記半導体層の一端に前記第１配線層を介して第４電圧が印加され、
    前記半導体層の他端に前記第２電圧が印加され、
    前記第３配線層に前記第２電圧よりも高く、前記第４電圧よりも低い第５電圧が印加され、
    前記第４配線層に、前記第４電圧よりも高い第６電圧が印加される
    請求項７記載の不揮発性半導体記憶装置。
  9. 前記第３配線層を選択した消去動作において、
    前記半導体層に前記第２電圧が印加され、
    前記第３配線層に前記第１電圧が印加され、
    前記第４配線層に前記第３電圧が印加される
    請求項７記載の不揮発性半導体記憶装置。
  10. 前記複数の第２配線層と、前記半導体層を介して前記第１方向に隣り合い、前記第３方向に沿って配置された複数の第３配線層と、
    前記半導体層と前記複数の第３配線層の間に設けられた第２絶縁層と、
    一方が前記複数の第３配線層とそれぞれ接し、他方が前記第２絶縁層に接し、前記複数の第３配線層に電圧を印加することによって抵抗値が変化する複数の第２酸化層と、
    を更に備える請求項１乃至６のいずれか一項記載の不揮発性半導体記憶装置。
JP2018046905A 2018-03-14 2018-03-14 不揮発性半導体記憶装置 Pending JP2019161056A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018046905A JP2019161056A (ja) 2018-03-14 2018-03-14 不揮発性半導体記憶装置
CN201810878102.1A CN110277392B (zh) 2018-03-14 2018-08-03 非易失性半导体存储装置
TW107127217A TWI669807B (zh) 2018-03-14 2018-08-06 Non-volatile semiconductor memory device
US16/122,842 US10665605B2 (en) 2018-03-14 2018-09-05 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018046905A JP2019161056A (ja) 2018-03-14 2018-03-14 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2019161056A true JP2019161056A (ja) 2019-09-19

Family

ID=67903657

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018046905A Pending JP2019161056A (ja) 2018-03-14 2018-03-14 不揮発性半導体記憶装置

Country Status (4)

Country Link
US (1) US10665605B2 (ja)
JP (1) JP2019161056A (ja)
CN (1) CN110277392B (ja)
TW (1) TWI669807B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021047939A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
JP2021145014A (ja) * 2020-03-11 2021-09-24 キオクシア株式会社 半導体記憶装置
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
TWI778928B (zh) * 2022-04-15 2022-09-21 環宇積體電路股份有限公司 記憶體裝置及其操作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100760926B1 (ko) * 2006-10-11 2007-09-21 동부일렉트로닉스 주식회사 다중 비트셀을 구현하는 비휘발성 반도체 메모리 장치 및그 제조방법
US8045364B2 (en) * 2009-12-18 2011-10-25 Unity Semiconductor Corporation Non-volatile memory device ion barrier
JP5320601B2 (ja) 2010-04-23 2013-10-23 シャープ株式会社 不揮発性可変抵抗素子、及び、不揮発性半導体記憶装置
US20120309188A1 (en) * 2011-05-31 2012-12-06 Crossbar, Inc. Method to improve adhesion for a silver filled oxide via for a non-volatile memory device
JP2014075169A (ja) * 2012-10-05 2014-04-24 Toshiba Corp 不揮発性半導体記憶装置
US8971092B2 (en) * 2013-02-28 2015-03-03 Kabushiki Kaisha Toshiba Semiconductor memory device
JP6226788B2 (ja) * 2014-03-20 2017-11-08 東芝メモリ株式会社 不揮発性半導体記憶装置及びその製造方法
US9735202B1 (en) 2016-02-16 2017-08-15 Sandisk Technologies Llc Implementation of VMCO area switching cell to VBL architecture
US9972635B2 (en) * 2016-02-29 2018-05-15 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
US9768233B1 (en) * 2016-03-01 2017-09-19 Toshiba Memory Corporation Semiconductor device and method of manufacturing the same
US9947722B2 (en) * 2016-03-16 2018-04-17 Toshiba Memory Corporation Semiconductor memory device
JP2017168661A (ja) 2016-03-16 2017-09-21 東芝メモリ株式会社 半導体記憶装置
JP2018148087A (ja) * 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置

Also Published As

Publication number Publication date
US10665605B2 (en) 2020-05-26
TW201939726A (zh) 2019-10-01
US20190287996A1 (en) 2019-09-19
TWI669807B (zh) 2019-08-21
CN110277392B (zh) 2023-04-07
CN110277392A (zh) 2019-09-24

Similar Documents

Publication Publication Date Title
US9922716B2 (en) Architecture for CMOS under array
US11164888B2 (en) Semiconductor memory device
US9171861B2 (en) Semiconductor memory device and system having the same
JP5524134B2 (ja) 不揮発性半導体記憶装置
TWI669807B (zh) Non-volatile semiconductor memory device
US9672917B1 (en) Stacked vertical memory array architectures, systems and methods
JP2010199235A (ja) 不揮発性半導体記憶装置
JPH09181283A (ja) Ｎａｎｄ型のフラッシュメモリ素子及びその駆動方法
JP2011159364A (ja) 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法
JP6925466B2 (ja) ３ｄ不揮発性メモリのサブブロックサイズ低減
KR20220090210A (ko) 데이터 신뢰성을 보전하기 위한 소거 동작을 수행하는 메모리 장치
JP2019161061A (ja) 不揮発性半導体記憶装置
KR20190128895A (ko) 수직형 메모리 장치
JP5853853B2 (ja) 半導体記憶装置及びその駆動方法
US11744088B2 (en) Memory device
JP2002151601A (ja) 半導体記憶装置
JP2018049675A (ja) 半導体記憶装置及びその制御方法
JP2015172990A (ja) 不揮発性半導体記憶装置
JP2015060602A (ja) 不揮発性半導体記憶装置
JP2020136396A (ja) 半導体記憶装置
JP2011023705A (ja) 不揮発性半導体記憶装置
US20230274783A1 (en) Nonvolatile memory device for increasing reliability of data detected through page buffer
US9466378B2 (en) Semiconductor memory device
CN111916129A (zh) 非易失性存储器设备及其操作方法以及存储系统
JP2012160234A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831