JP2019161061A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2019161061A
JP2019161061A JP2018046962A JP2018046962A JP2019161061A JP 2019161061 A JP2019161061 A JP 2019161061A JP 2018046962 A JP2018046962 A JP 2018046962A JP 2018046962 A JP2018046962 A JP 2018046962A JP 2019161061 A JP2019161061 A JP 2019161061A
Authority
JP
Japan
Prior art keywords
layer
oxide
layers
wiring
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018046962A
Other languages
English (en)
Inventor
佳奈 平山
Kana Hirayama
佳奈 平山
山本　和彦
Kazuhiko Yamamoto
山本　　和彦
都文 鈴木
Kunifumi Suzuki
都文 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2018046962A priority Critical patent/JP2019161061A/ja
Priority to US16/122,541 priority patent/US20190287979A1/en
Publication of JP2019161061A publication Critical patent/JP2019161061A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/10—Decoders
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/10—Resistive cells; Technology aspects
    • G11C2213/17—Memory cell being a nanowire transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】チップ面積の増加を抑制する。【解決手段】上記実施形態に係る不揮発性半導体記憶装置は、第１配線層１０と、第１配線層１０の上方に設けられ、半導体基板と垂直な第３方向に沿って配列された複数の第２配線層１４と、第３方向に沿って延伸し、第１配線層１０と電気的に接続された半導体層１１と、第３方向に沿って延伸し、半導体層１１と複数の第２配線層１４との間に設けられた第１絶縁層１２と、第３方向に沿って延伸し第１絶縁層１２と複数の第２配線層１４との間に設けられた第１酸化層２５と、一方が複数の第２配線層１４とそれぞれ接し、他方が第１酸化層２５に接し、複数の第２配線層１４に電圧を印加することによって第１酸化層２５との積層膜の抵抗値が変化する複数の第２酸化層２３とを含む。【選択図】図３

Description

本発明の実施形態は、不揮発性半導体記憶装置に関する。
不揮発性半導体記憶装置には、メモリセルトランジスタの閾値電圧の変動により情報を記憶するものがある。
米国特許第９２５２３５８号明細書 米国特許第８４５０７１３号明細書 特許第５９９６３２４号公報
チップ面積の増加を抑制できる不揮発性半導体記憶装置を提供できる。
実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上方に設けられ、第１方向に延伸する第１配線層と、第１配線層の上方に設けられ、第１方向と交差する第２方向に延伸し、第１方向及び第２方向に交差し半導体基板と垂直な第３方向に沿って配列された複数の第２配線層と、第３方向に沿って延伸し、第１配線層と電気的に接続された半導体層と、第３方向に沿って延伸し、半導体層に接し、半導体層と複数の第２配線層との間に設けられた第１絶縁層と、第３方向に沿って延伸し、第１絶縁層に接し、第１絶縁層と複数の第２配線層との間に設けられた第１酸化層と、一方が複数の第２配線層とそれぞれ接し、他方が第１酸化層に接し、複数の第２配線層に電圧を印加することによって第１酸化層との積層膜の抵抗値が変化する複数の第２酸化層とを含む。
図１は、第１実施形態に係る不揮発性半導体記憶装置のブロック図である。 図２は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの斜視図である。 図３は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの断面図である。 図４は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリストリングの等価回路図である。 図５は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルトランジスタにおける閾値電圧の遷移を示す図である。 図６は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図７は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図８は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図９は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１０は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１１は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１２は、第１実施形態に係る不揮発性半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１３は、第２実施形態の第１例に係る不揮発性半導体記憶装置の備えるメモリセルアレイの断面図である。 図１４は、第２実施形態の第１例に係る不揮発性半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１５は、第２実施形態の第１例に係る不揮発性半導体記憶装置の備えるメモリセルアレイの製造工程を示す断面図である。 図１６は、第２実施形態の第２例に係る不揮発性半導体記憶装置の備えるメモリセルアレイの断面図である。
以下に、実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
１．第１実施形態
第１実施形態に係る不揮発性半導体記憶装置について説明する。
１．１ 構成
１．１．１ 不揮発性半導体記憶装置の全体構成
まず、図１を用いて、本実施形態に係る不揮発性半導体記憶装置の全体構成について説明する。図１は、不揮発性半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれらに限定されない。
図１に示すように、不揮発性半導体記憶装置１は、メモリセルアレイ２、ＷＬデコーダ３、センスアンプ４、セレクタデコーダ５、制御回路６、及び電圧発生回路７を備えている。
メモリセルアレイ２は、マトリクス状に配置された複数のメモリセルトランジスタを含む。メモリセルトランジスタは、データを不揮発に記憶する。なお、メモリセルトランジスタの詳細は後述する。
ＷＬデコーダ３は、図示せぬワード線選択部及びワード線ドライバを含む。ワード線選択部は、制御回路６から受信したＷＬアドレスに基づいてワード線ＷＬを選択する。ワード線ドライバは、選択ワード線ＷＬ及び非選択ワード線ＷＬに対して、データの読み出し動作及び書き込み動作等に必要な電圧を印加する。
センスアンプ４は、制御回路６から受信したＧＢＬアドレスに基づいてグローバルビット線ＧＢＬを選択し、データの読み出し動作及び書き込み動作等に必要な電圧を印加する。センスアンプ４は、データの読み出し動作時には、メモリセルトランジスタから読み出したデータをセンスする。またセンスアンプ４は、データの書き込み動作時には、書き込みデータをメモリセルトランジスタに転送する。
セレクタデコーダ５は、図示せぬセレクタ選択部及びセレクタドライバを含む。セレクタ選択部は、制御回路６から受信したセレクタアドレスに基づいて、選択ゲート線ＳＧ１及びＳＧ２を選択する。セレクタドライバは、選択した選択ゲート線ＳＧ１及びＳＧ２、並びに非選択の選択ゲート線ＳＧ１及びＳＧ２に対して、データの読み出し動作及び書き込み動作等に必要な電圧を印加する。
制御回路６は、不揮発性半導体記憶装置１全体の動作を制御する。より具体的には、データの読み出し動作及び書き込み動作等において、ＷＬデコーダ３、センスアンプ４、セレクタデコーダ５、及び電圧発生回路７を制御する。また、制御回路６は、ＷＬアドレスをＷＬデコーダ３に送信し、ＧＢＬアドレスをセンスアンプ４に送信し、セレクタアドレスをセレクタデコーダ５に送信する。
電圧発生回路７は、制御回路６の制御に応じて必要な電圧を生成し、ＷＬデコーダ３、センスアンプ４、及びセレクタデコーダ５等に供給する。
１．１．２ メモリセルアレイの構成
次に、図２〜図４を用いて、本実施形態に係るメモリセルアレイ２の構成について説明する。図２は、メモリセルアレイ２の斜視図を示している。図３は、メモリセルアレイ２の断面図を示している。図４は、メモリストリングの等価回路の一例を示している。なお、図２の例では、層間絶縁膜が省略されている。
図２に示すように、メモリセルアレイ２内には、グローバルビット線ＧＢＬとして機能するＧＢＬ配線層１０、選択トランジスタＳＴ１、メモリストリング１３、及びワード線ＷＬ１〜ＷＬ４として機能するＷＬ配線層１４が設けられている。なお、グローバルビット線ＧＢＬ、ワード線ＷＬ、及びメモリストリング１３の個数は任意に設定可能である。
ＧＢＬ配線層１０は、例えば、メモリセルアレイ２の最下層に配置されている。ＧＢＬ配線層１０は、それぞれが半導体基板に平行な第２方向Ｄ２に沿って延び、半導体基板に平行であり且つ第２方向Ｄ２と直交する第１方向Ｄ１に沿って配列される。ＧＢＬ配線層１０は、導電材料により構成され、例えば金属材料としてタングステン（Ｗ）等を含む。
選択トランジスタＳＴ１は、ＧＢＬ配線層１０上に設けられている。選択トランジスタＳＴ１は、例えばＴＦＴ（thin film transistor）である。以下、選択トランジスタＳＴ１がＴＦＴである場合について説明する。選択トランジスタＳＴ１は、ソース領域１５、チャネル領域１６、ドレイン領域１７、ゲート絶縁層１８、及び選択ゲート線ＳＧ１として機能するＳＧ１配線層１９を含む。
第３方向Ｄ３に沿って、ＧＢＬ配線層１０上に、ソース領域１５、チャネル領域１６、及びドレイン領域１７が順次形成される。ドレイン領域１７上には、メモリストリング１３が形成される。ソース領域１５及びドレイン領域１７には、例えばリン（Ｐ）等がドープされた多結晶シリコンが用いられる。チャネル領域１６には、例えば多結晶シリコンが用いられる。ソース領域１５、チャネル領域１６、及びドレイン領域１７の側面にはゲート絶縁層１８が形成される。ゲート絶縁層１８には、例えばシリコン酸化膜（ＳｉＯ２）が用いられる。
更に第２方向Ｄ２においてゲート絶縁層１８と接し、第１方向Ｄ１に沿って延びるＳＧ１配線層１９が設けられている。ＳＧ１配線層１９は、第１方向Ｄ１に沿って配置された複数の選択トランジスタＳＴ１の絶縁層１８に共通に接続される。ＳＧ１配線層１９は、導電材料により構成され、例えばＷ等の金属材料が用いられてもよい。第２方向Ｄ２からみて、ＳＧ１配線層１９は、ソース領域１５の上部、チャネル領域１６の全体、ドレイン領域１７の下部と重なっている。本実施形態では、１つの選択トランジスタＳＴ１が２つのＳＧ１配線層１９を含む。すなわち、選択トランジスタＳＴ１は、ソース領域１５、チャネル領域１６、及びドレイン領域１７の１つの組に対して、それぞれ異なるＳＧ１配線層１９に接続された２つのゲート絶縁層１８を備えている。言い換えれば、１本のメモリストリング１３につき、２つのＴＦＴが設けられ、これらは、ソース領域１５、チャネル領域１６、及び、ドレイン領域１７を共有し、ゲートが互いに異なる選択ゲート線ＳＧ１に接続されている。なお、図２の例では、ＳＧ１配線層１９が選択トランジスタＳＴ１の両側に設けられているが、片側に設けられていてもよい。
ＷＬ配線層１４は、ＧＢＬ配線層１０及び選択トランジスタＳＴ１よりも半導体基板に垂直な第３方向Ｄ３において高い位置に形成される。ＷＬ配線層１４は、それぞれが第１方向Ｄ１に沿って延び、第２方向Ｄ２に沿って配列されている。また、ＷＬ配線層１４は、図示せぬ層間絶縁膜を介在させて、第３方向Ｄ３に沿って複数層（第１層、第２層、…）設けられている。図２の例では、４層のＷＬ配線層１４（第１層〜第４層）が設けられており、それぞれがワード線ＷＬ１〜ＷＬ４として機能する。以下、第１層〜第４層のＷＬ配線層１４を区別する場合、ワード線ＷＬ１として機能する最上層（第１層）のＷＬ配線層１４を第１ＷＬ配線層１４とする。ワード線ＷＬ２として機能する第２層のＷＬ配線層を第２ＷＬ配線層１４とする。ワード線ＷＬ３として機能する第３層のＷＬ配線層を第３ＷＬ配線層１４とする。ワード線ＷＬ４として機能する最下層（第４層）のＷＬ配線層１４を第４ＷＬ配線層１４と表記する。なお、ＷＬ配線層１４の層数は、任意に設定可能である。
ＷＬ配線層１４は導電材料により構成され、例えば窒化チタン（ＴｉＮ）、Ｗ等の金属材料が用いられてもよい。ＷＬ配線層１４にＷが用いられる場合、絶縁層２１とＷとの界面には、Ｗのバリアメタルとして例えばＴｉＮが形成されてもよい。本実施形態では、ＷＬ配線層１４にＴｉＮを用いた場合について説明する。
メモリストリング１３は、半導体層１１及び絶縁層１２を含む。メモリストリング１３は、第２方向Ｄ２に沿って隣接するＷＬ配線層１４の間において、第３方向Ｄ３に沿って延び、第１方向Ｄ１及び第２方向Ｄ２に沿って複数配置される。メモリストリング１３の一端（底面）は、選択トランジスタＳＴ１の上端のドレイン領域１７に接続される。第１方向Ｄ１と第２方向Ｄ２で形成される二次元平面内において、第２方向Ｄ２に沿って同一列に配列されたメモリストリング１３は、同一のＧＢＬ配線層１０に電気的に接続される。
１つのワード線ＷＬと１つのメモリストリング１３とに囲まれた領域が、１つのメモリセルトランジスタＭＴとして機能する。半導体層１１は、メモリセルトランジスタＭＴのチャネルが形成される領域である。半導体層１１には、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、及びこれらの化合物の少なくとも１つが用いられる。以下、本実施形態では、多結晶シリコンを用いた場合について説明する。
絶縁層１２は、メモリストリング１３の側面の少なくとも一部に形成される。絶縁層１２は、例えばワード線ＷＬに電圧を印加した際に、ワード線ＷＬと半導体層１１との間でリーク電流が流れるのを抑制するために設けられる。本実施形態における絶縁層１２は、第２方向Ｄ２において、ＷＬ配線層１４と隣り合うメモリストリング１３の側面に設けられる。なお、絶縁層１２は、半導体層１１の側面を囲むように設けられてもよい。
絶縁層１２には、例えば酸化アルミニウム（ＡｌＯＸ）が用いられる。なお、絶縁層１２はＡｌＯＸに限定されず、酸化ハフニウム（ＨｆＯＸ）、酸化ジルコニウム（ＺｒＯＸ）、酸化タンタル（ＴａＯＸ）、ＳｉＯ２、酸化ゲルマニウム（ＧｅＯＸ）、及びこれらの積層膜を用いた高抵抗酸化物であればよい。
次に、メモリセルアレイ２の断面構造について説明する。
図３に示すように、絶縁層２１上に第２方向Ｄ２に延びるＧＢＬ配線層１０が形成され、ＧＢＬ配線層１０の上には選択トランジスタＳＴ１が形成されている。そして、底面が選択トランジスタＳＴ１に接続されるように第３方向Ｄ３に延びるメモリストリング１３が形成されている。メモリストリング１３は、酸化層２５、絶縁層１２、半導体層１１、及び絶縁層２２を含む。メモリストリング１３の側面には、酸化層２５及び絶縁層１２が積層されている。半導体層１１の一方の側面は絶縁層１２と接し、他方の側面は絶縁層２２と接している。絶縁層２２は、半導体層１１の間に設けられている。また、メモリストリング１３の上部には、電極２４が設けられている。電極２４は、例えば半導体層１１と図示せぬ配線層（ソース線）とを接続することもできる。
酸化層２５は、酸素欠損（空孔）を含む抵抗変化膜である。酸化層２５には、例えば結晶化した酸化チタン（ＴｉＯＸ）、酸化タングステン（ＷＯＸ）、酸化ニオブ（ＮｂＯＸ）、または酸化モリブデン（ＭｏＯＸ）等の低抵抗高誘電体金属酸化物が用いられる。以下、本実施形態では、酸化層２５にＴｉＯＸを用いた場合について説明する。
絶縁層２２には、例えばＳｉＯ２が用いられる。電極２４は導電材料により構成され、例えばＰがドープされた多結晶シリコンが用いられてもよく、Ｗ等の金属材料が用いられてもよい。
酸化層２５の第２方向Ｄ２の膜厚は、１ｎｍ以上５ｎｍ以下が好ましい。酸化層１ｎｍよりも薄くなると膜としての形成が困難となる。また、酸化層２５の膜厚が５ｎｍより厚くなると、酸化層２５が結晶化し低抵抗化するため、各ＷＬ配線層１４の間でのリーク電流が増加する。
絶縁層１２の第２方向Ｄ２の膜厚は、５ｎｍ以上１０ｎｍ以下が好ましい。絶縁層１２が５ｎｍより薄くなると、リーク電流が増加し、メモリストリング１３に電流を流す際にＧＢＬ配線層１０のドライバの負荷が大きくなる。すなわち、ＧＢＬ配線層１０にセル駆動に必要な電流が流せなくなる。また、絶縁層１２の膜厚が１０ｎｍよりも厚くなると、ワード線ＷＬとメモリストリング１３との間隔が広くなり、メモリセルトランジスタＭＴのサイズが大きくなるためチップ面積が増加する。更には、絶縁層２１にメモリストリング１３を形成するためのホールを開口し、その側面に酸化層２５及び絶縁層１２を形成する場合、絶縁層１２の膜厚が１０ｎｍよりも厚くなると、ホールの埋め込み不良が発生する可能性が高くなる。
絶縁層１２及び酸化層２５等の膜厚及び材料は、例えば、ＦＥ−ＴＥＭ（field emission transmission electron microscopy）のＥＤＸ（energy dispersive X-ray spectroscopy）マッピング等で調べることができる。
ＷＬ配線層１４は、絶縁層２１を介在させて、第３方向Ｄ３に積層されている。すなわち、下層からワード線ＷＬ４〜ＷＬ１が順に積層されている。ＷＬ配線層１４の上面、底面、及び側面の一部は、酸化層２３により被覆されている。ＷＬ配線層１４の一方の側面は、酸化層２３を介して、メモリストリング１３の酸化層２５に接している。ワード線ＷＬ１として機能する第１ＷＬ配線層１４とメモリストリング１３とに囲まれた領域が、メモリセルトランジスタＭＴ１として機能する。ワード線ＷＬ２〜ＷＬ４も同様に、対応する第２〜第４ＷＬ配線層１４とメモリストリング１３とに囲まれた領域が、メモリセルトランジスタＭＴ２〜ＭＴ４としてそれぞれ機能する。
酸化層２３は、酸化層２５と同様に酸素欠損（空孔）を含む抵抗変化膜である。酸化層２３及び２５の酸素欠損は、ワード線ＷＬと半導体層１１との間の電界に応じて、酸化層２３及び２５の中を移動する。すなわち、電界により酸化層２３と酸化層２５とによる積層膜（積層領域）中の酸素濃度分布が制御される。従って、酸化層２３及び２５の積層膜が、メモリセルトランジスタＭＴの抵抗変化膜として機能する。
酸化層２３には、例えば酸化チタン（ＴｉＯＸ）、酸化タングステン（ＷＯＸ）、酸化ニオブ（ＮｂＯＸ）、または酸化モリブデン（ＭｏＯＸ）等の低抵抗高誘電体金属酸化物が用いられる。酸化層２３と酸化層２５は同じ材料でもよく、違う材料であってもよい。酸化層２３及び２５の積層膜は結晶化している。例えば、酸化層２３と酸化層２５とが同じ材料であっても、酸化層２３と酸化層２５との界面では結晶化した際に酸化層２３のグレイン(結晶粒)と酸化層２５のグレインが分断されており、例えば、ＦＥ−ＴＥＭ等でその分断面を確認できる。以下、本実施形態では、酸化層２３に酸化層２５と同じＴｉＯＸを用いた場合について説明する。
酸化層２３の第２方向Ｄ２の膜厚は、酸化層２５の膜厚と合わせて５ｎｍ以上２０ｎｍ以下が好ましい。酸化層２３及び２５の積層膜の膜厚が５ｎｍより薄くなると、積層膜が結晶化しなくなる。また、積層膜の膜厚が２０ｎｍよりも厚くなると、ワード線ＷＬとメモリストリング１３との間隔が広くなり、横方向（第２方向Ｄ２）におけるメモリセルトランジスタＭＴのサイズが大きくなるためチップ面積が増加する。また、酸化層２３が厚くなると縦方向（第３方向Ｄ３）におけるワード線ＷＬ配線間の距離が長くなるため、メモリストリング１３の加工及び埋め込みが困難になる。例えば、酸化層２３の膜厚を５ｎｍ以下とし、熱処理により、酸化層２３及び２５の積層膜は結晶化するが、酸化層２３及び２５が単層で存在する領域は、結晶化しないようにしてもよい。
次に、メモリセルトランジスタＭＴ１〜ＭＴ４に対応する等価回路について説明する。下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と呼び、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と呼ぶ。
図４に示すように、メモリセルトランジスタＭＴ１〜ＭＴ４は、その電流経路が直列に接続されている。そして、メモリセルトランジスタＭＴ１〜ＭＴ４のゲートは、酸化層２３及び２５の積層膜に対応する可変抵抗素子を介してワード線ＷＬ１〜ＷＬ４にそれぞれ接続されている。メモリセルトランジスタＭＴ１の一端は、選択トランジスタＳＴ２の一端に接続される。選択トランジスタＳＴ２の他端はソース線ＳＬに接続され、ゲートは選択ゲート線ＳＧ２に接続されている。選択トランジスタＳＴ２は、メモリストリング１３とソース線ＳＬとを接続するトランジスタである。なお、選択トランジスタＳＴ２は、メモリストリング１３内に設けられてもよく、第３方向Ｄ３に沿ってメモリストリング１３の上方に設けられてもよく、またメモリセルアレイ２とは異なる領域に設けられてもよい。選択ゲート線ＳＧ２には、セレクタデコーダ５から電圧が印加される。また、ソース線ＳＬには、電圧発生回路７から、例えば図示せぬソース線ドライバを介して、電圧が印加される。メモリセルトランジスタＭＴ４の一端は、選択トランジスタＳＴ１に接続される。選択トランジスタＳＴ１の他端は、グローバルビット線ＧＢＬに接続され、ゲートは、選択ゲート線ＳＧ１に接続される。
１．２ メモリセルトランジスタの書き込み動作及び消去動作について
次に、メモリセルトランジスタＭＴの書き込み動作及び消去動作について、簡単に説明する。図５は、メモリセルトランジスタＭＴの書き込み動作及び消去動作を説明する図である。
図５に示すように、例えば、消去動作としてＷＬ配線層１４から半導体層１１に向かって、すなわちワード線ＷＬからメモリセルトランジスタＭＴのチャネルに向かって電界が加わると、酸化層２３及び２５の積層膜中の酸素欠損が、酸化層２５と絶縁層１２との界面近傍に偏在する。これにより、積層膜の抵抗値は高くなり、積層膜と半導体層１１との界面のバンドアライメントが変わる。この結果、半導体層１１におけるチャネル抵抗が変化しチャネル反転に要するメモリセルトランジスタＭＴの閾値電圧Ｖｔｈが低くなる。他方で、書き込み動作として半導体層１１からＷＬ配線層１４に向かって、すなわちチャネルからワード線ＷＬに向かって電界が加わると、積層膜中の酸素欠損が、酸化層２５と絶縁層１２との界面近傍に偏在しなくなる。これにより、積層膜の抵抗値は低くなり、メモリセルトランジスタＭＴの閾値電圧Ｖｔｈは高くなる。このように、消去動作と書き込み動作とでメモリセルトランジスタＭＴに加わる電界の向きを変えることにより、酸化層２３及び２５の積層膜の酸素濃度の分布が変化し、閾値電圧Ｖｔｈが変動する。この結果、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈに対応付けられたデータを不揮発に保存できる。メモリセルトランジスタＭＴは、閾値レベルに応じて２ビット（４値）以上のデータを保持できる。
１．３ メモリセルアレイの製造方法
次に、メモリセルアレイの製造方法について、図６〜図１２を用いて説明する。図６〜図１２は、メモリセルアレイ２の製造工程におけるメモリセルアレイ２の断面図を示す。本実施形態では、ＷＬ配線層１４及び酸化層２３に相当する構造を犠牲層３０で形成した後、犠牲層３０を除去してからＷＬ配線層１４及び酸化層２３で埋め込む方法（以下、「埋め戻し」と呼ぶ）について説明する。以下では、犠牲層３０としてシリコン窒化膜（ＳｉＮ）を用いる場合について説明する。なお、犠牲層３０は、ＳｉＮに限定されない。例えばシリコン酸窒化膜（ＳｉＯＮ）でもよく、絶縁層２１（例えばＳｉＯ２）とウエットエッチングの選択比が十分に得られる材料であればよい。
なお、以下の説明では、ＧＢＬ配線層１０及び選択トランジスタＳＴ１（ソース領域１５、チャネル領域１６、ドレイン領域１７、ゲート絶縁層１８、及びＳＧ１配線層１９）の形成方法については説明を省略し、メモリストリング１３及びＷＬ配線層１４の形成方法について説明する。また、図６〜図１２の例は、説明を簡略化するため、１つのメモリストリング１３と、このメモリストリング１３の両側に配置されたＷＬ配線層１４のみを示し、第２方向Ｄ２に沿って、ＷＬ配線層１４の側面にスリットＳＬＴが形成される場合を示している。
図６に示すように、まず絶縁層２１上にＧＢＬ配線層１０及び選択トランジスタＳＴ１を形成した後、再度、絶縁層２１を形成し、これらを埋め込む。次に、層間に絶縁層２１を介在させて４層の犠牲層３０を積層し、最上層の犠牲層３０の上に、更に絶縁層２１を形成する。
図７に示すように、次に、メモリストリング１３を形成するために、底面が選択トランジスタＳＴ１のドレイン領域１７に達するメモリホールＭＨが形成される。
図８に示すように、次に、メモリホールＭＨが酸化層２５、絶縁層１２、半導体層１１、及び絶縁層２２により埋め込まれて、メモリストリング１３が形成された後、メモリストリング１３を被覆するように、絶縁層２１が形成される。より具体的には、メモリホールＭＨ開口後、まず酸化層２５及び絶縁層１２が積層される。例えば、酸化層２５にＴｉＯＸを用いる場合、有機系Ｔｉソースまたは四塩化チタン（ＴｉＣｌ４）等を用いたＣＶＤ（chemical vapor deposition）またはＡＬＤ（atomic layer deposition）によりＴｉを含む薄膜を形成し、これをプラズマ酸化することによりＴｉＯＸを形成してもよい。次に、異方性エッチングにより、メモリホールＭＨの底部及び絶縁層２１上の酸化層２５及び絶縁層１２が除去される。次に、半導体層１１及び絶縁層２２を積層してメモリホールＭＨ内を埋め込んだ後に、絶縁層２１上の半導体層１１及び絶縁層２２を除去し、メモリストリング１３を形成する。次に絶縁層２１を形成しメモリストリング１３を埋め込む。
図９に示すように、次に、側面に４つの犠牲層３０が露出するように、第１方向Ｄ１に延びるスリットＳＬＴを形成する。なお、図２に示したメモリセルアレイ２の構成では、第２方向Ｄ２に沿って、メモリストリング１３とＷＬ配線層１４が交互に形成されており、第２方向Ｄ２にスリットＳＬＴを形成する場所がない。このような場合、第１方向Ｄ１に沿って配置された２つのメモリストリング１３の間にスリットＳＬＴを形成してもよい。
図１０に示すように、次に、犠牲層３０がＳｉＮの場合、燐酸（Ｈ３ＰＯ４）を用いたウエットエッチングを行う。これにより、スリットＳＬＴ側から犠牲層３０がエッチングされ、犠牲層３０があった部分に空隙ＧＡＰが形成される。
図１１に示すように、次に、酸化層２３及びＷＬ配線層１４を形成する。より具体的には、まず、酸化層２５と同様に酸化層２３として例えばＴｉＯＸを形成する。次に、例えば４００℃〜１０００℃で熱処理を行う。これにより、少なくとも酸化層２３及び２５の積層領域では、ＴｉＯＸが結晶化される。例えば、４００℃以上の熱処理を行うことでＴｉＯＸは、アナターゼ構造をとり、膜中の酸素濃度（空孔濃度）を電界で制御できるようになる。次に、例えばＷＬ配線層１４として、スリットＳＬＴが完全に埋め込まれない膜厚のＴｉＮを形成する。その後、スリットＳＬＴの側面及び底部、並びに絶縁層２１上に形成されたＴｉＯＸ及びＴｉＮを除去する。これによりＷＬ配線層１４及び酸化層２３が形成される。
図１２に示すように、次に、スリットＳＬＴをＳｉＯ２により埋め込んだ後、電極２４を形成する。
１．４ 本実施形態に係る効果
本実施形態に係る構成であれば、チップ面積の増加を抑制できる。本効果につき、詳述する。
例えば、メモリセルトランジスタＭＴの抵抗変化膜（酸素欠損膜）として８ｎｍの膜厚の酸化層を形成する場合に、酸化層２５を省略して酸化層２３を８ｎｍ成膜すると、ＷＬ配線層１４の上面及び底面に接する酸化層２３の膜厚が厚くなるため、ＷＬ配線層１４の配線間隔が広くなり、縦方向（第３方向Ｄ３）におけるメモリセルトランジスタＭＴのサイズが大きくなる。これにより、メモリストリング１３の高さが高くなると、メモリホールＭＨを開口する際の開口不良や、埋め込み不良が発生しやすくなる。また、酸化層２３を省略して酸化層２５を８ｎｍ成膜すると、酸化層２５が結晶化し低抵抗化するため、積層されたワード線ＷＬの間のリークの原因となる。
これに対し、本実施形態に係る構成であれば、メモリセルトランジスタの抵抗変化膜（酸素欠損膜）を酸化層２３及び２５の積層膜により形成できる。これにより、酸化層２３及び２５のそれぞれの膜厚を抵抗変化膜として必要な膜厚よりも薄くできる。酸化層２３を薄膜化することにより、縦方向におけるメモリセルトランジスタＭＴのサイズを小さくできる。従って、メモリストリング１３の高さを低くでき、三次元積層型メモリの高集積化が容易となり、不揮発性半導体記憶装置のチップ面積の増加を抑制できる。
更に、メモリストリング１３の高さを低くできるため、メモリホールＭＨの開口不良や埋め込み不良を低減できる。従って、不揮発性半導体記憶装置の信頼性を向上できる。
更に、酸化層２５を薄膜化できるため、ＷＬ配線層１４の間に単層で存在する酸化層２５の結晶化を抑制できる。これにより、酸化層２５の低抵抗化を抑制し、積層されたワード線ＷＬの間のリーク電流を抑制できる。よって、不揮発性半導体記憶装置の信頼性を向上できる。
更に、ＷＬ配線層１４と半導体層１１との間にある酸化層２３及び２５は、ドライエッチングの雰囲気に晒されることがないため、エッチングダメージによる膜質劣化がなく、メモリセルトランジスタＭＴの特性のばらつきを低減できる。
更に、酸化層２３と酸化層２５との界面には、結晶化したグレインの分断面が形成されるため、酸化層２３と酸化層２５とを貫通する貫通転位が入りにくく欠陥等によるメモリセルトランジスタＭＴの信頼性の劣化を抑制できる。
更に、酸化層２３及び２５の膜厚を薄膜化できるため、成膜プロセス及びエッチングプロセスにおけるプロセス時間の短縮が可能となるため、成膜装置及びエッチング装置の処理能力を向上し、プロセスコストを低減できる。
２．第２実施形態
次に、第２実施形態について説明する。第２実施形態では、第１実施形態と異なるメモリセルアレイ２の構造について２つの例を説明する。以下では、第１実施形態と異なる点についてのみ説明する。
２．１ 第１例
第１例のメモリセルアレイ２の構造について説明する。
２．１．１ メモリセルアレイの断面構造
まず、メモリセルアレイ２の断面構造について、図１３を用いて説明する。
図１３に示すように、酸化層２３は、ＷＬ配線層１４の一方の側面、すなわちＷＬ配線層１４と酸化層２５との間に形成されており、ＷＬ配線層１４の上面及び底面には形成されていない。以下、このような酸化層２３の構造を「摺り切り構造」と呼ぶ。他の構成は、第１実施形態の図３と同じである。
本実施形態では、ＷＬ配線層１４に用いられている金属材料と酸化層２３の金属材料を同じにする。例えばＷＬ配線層１４にＷが用いられている場合、酸化層２３としてＷＯＸが形成される。また、例えばＷＬ配線層１４にＴｉＮが用いられている場合、酸化層２３としてＴｉＯＸが形成される。
２．１．２ メモリセルアレイの製造方法
次に、メモリセルアレイの製造方法について、図１４及び図１５を用いて説明する。本実施形態では、第１実施形態と異なり、埋め戻しを行わずにＷＬ配線層１４を形成している。なお、以下の説明では、メモリストリング１３及びＷＬ配線層１４の形成方法について説明する。
図１４に示すように、本例では、犠牲層３０を用いずに４層のＷＬ配線層１４を積層した後、メモリホールＭＨを形成する。
図１５に示すように、次に、メモリホールＭＨの側面に露出したＷＬ配線層１４の表面を酸化処理することにより、酸化層２３を形成する。以降は、第１実施形態の図８と同様の手順でメモリホールＭＨを埋め込みメモリストリング１３を形成する。なお、この際、選択トランジスタＳＴ１のドレイン領域１７の表面も酸化されるが、弗酸系の薬液を用いたウエットエッチングにより表面の酸化領域を除去してもよい。または、異方性エッチングによりドレイン領域１７の表面の酸化領域を除去してもよい。
２．２ 第２例
次に、第２例のメモリセルアレイ２の構造について、図１６を用いて説明する。図１６は、メモリセルアレイ２の断面図を示している。
図１６に示すように、本例では、ワード線ＷＬ１として機能するＷＬ配線層１４の上方に絶縁層２１を介してソース線ＳＬとして機能するＳＬ配線層２６及びＳＬ配線層２６の底面及び側面の一部を被覆する酸化層２７が設けられている。そして、ソース線ＳＬとして機能するＳＬ配線層２６の上面の一部が、半導体層１１と電気的に接続されている。なお、酸化層２７は省略されてもよく、酸化層２７の代わりにＳＬ配線層２６と絶縁層２１との反応を抑制するための導電性のバリアメタルが用いられてもよい。ＳＬ配線層２６は、導電材料により構成され、例えばＷＬ配線層１４と同じ材料であってもよい。酸化層２７は、例えば、酸化層２３または酸化層２５と同じ材料であってもよい。
また、メモリストリング１３において、半導体層１１の内部は電極２８並びに電極２８の側面及び底面を被覆する絶縁層２２により埋め込まれている。本例では、電極２８は、半導体層１１において絶縁層２２との界面近傍にチャネルを形成し、例えばグローバルビット線ＧＢＬからソース線ＳＬに電流を流すためのパス（チャネル）を形成するゲート線ＧＬとして機能する。
このため、本例の電極２８は、ゲート線ＧＬとして機能する図示せぬ配線層に接続され、例えば、センスアンプ４等により電圧を印加される。
２．３ 本実施形態に係る効果
本実施形態に係る構成であれば、第１実施形態と同様の効果が得られる。
また、本実施形態の第１例に係る構成であれば、摺り切り構造の酸化層２３の膜質劣化を抑制できる。本効果につき詳述する。
例えば、メモリホールＭＨ開口後に、メモリホール側面に露出したＷＬ配線層１４をウエットエッチング等により後退させ、この後退部分をＴｉＯＸ等で埋め込んで酸化層２３を形成する方法が考えられる。このような方法では、後退させたＷＬ配線層１４の膜厚以上にＴｉＯＸを厚く成膜し、余剰のＴｉＯＸを異方性エッチングにより除去する。この際、後退部分のＴｉＯＸの表面に加工ダメージが入り、ダメージ層に欠陥準位が形成される可能性がある。欠陥準位により酸化層２３に固定電荷が形成されると、チャネルの移動度が下がり、縦方向（第３方向Ｄ３）におけるセル電流が低下する。セル電流が低下すると、センスアンプにおける電流センスの時間が遅くなるため、デバイスの動作速度が低下する。更には、酸化層２３のダメージ層の厚みは、メモリホールＭＨにおける高さ位置の違い等により、メモリセルトランジスタＭＴ間でばらつきが生じる。このため、メモリセルトランジスタＭＴ間で特性を揃えるように設計マージンを余計に取る必要が発生する。
また、ＷＬ配線層１４の後退部分をＴｉＯＸ等で埋め込む際に、後退部分にボイドやシームが形成される可能性がある。これらも酸化層２３中で格子欠陥となり、デバイスの特性に影響を与える可能性がある。
これに対し、本実施形態の第１例に係る構成では、摺り切り構造の酸化層２３を形成する場合に、メモリホールＭＨに露出したＷＬ配線層１４の表面を酸化して、酸化層２３を形成できる。従って、酸化層２３表面がエッチング雰囲気に晒されることがないため、エッチングダメージによる膜質劣化がなく、メモリセルトランジスタＭＴの特性のばらつきを低減できる。従って、不揮発性半導体記憶装置の信頼性を向上できる。
３．変形例等
上記実施形態に係る不揮発性半導体記憶装置は、半導体基板と、半導体基板上方に設けられ、第１方向(D2)に延伸する第１配線層(10)と、第１配線層の上方に設けられ、第１方向と交差する第２方向(D1)に延伸し、第１方向及び第２方向に交差し半導体基板と垂直な第３方向(D3)に沿って配列された複数の第２配線層(14)と、第３方向に沿って延伸し、第１配線層と電気的に接続された半導体層(11)と、第３方向に沿って延伸し、半導体層に接し、半導体層と複数の第２配線層との間に設けられた第１絶縁層(12)と、第３方向に沿って延伸し、第１絶縁層に接し、第１絶縁層と複数の第２配線層との間に設けられた第１酸化層(25)と、一方が複数の第２配線層とそれぞれ接し、他方が第１酸化層に接し、複数の第２配線層に電圧を印加することによって第１酸化層との積層膜の抵抗値が変化する複数の第２酸化層(23)とを含む。
上記実施形態を適用することにより、チップ面積の増加を抑制できる不揮発性半導体記憶装置を提供できる。
例えば、上記実施形態において、メモリストリング１３が選択トランジスタＳＴ１上に形成される場合について説明したが、メモリストリング１３が選択トランジスタＳＴ１及びＳＴ２を含んでいてもよい。
更に、上記実施形態において、複数のメモリセルトランジスタＭＴが半導体基板の上方に積層された三次元積層型メモリについて説明したが、複数のメモリセルトランジスタＭＴが半導体基板上に二次元に配置された平面型メモリにも適用できる。
更に、上記実施形態における「接続」とは、間に例えばトランジスタあるいは抵抗等、他の何かを介在させて間接的に接続されている状態も含む。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…不揮発性半導体記憶装置、２…メモリセルアレイ、３…ＷＬデコーダ、４…センスアンプ、５…セレクタデコーダ、６…制御回路、７…電圧発生回路、１０、１４、１９、２６…配線層、１１…半導体層、１２、１８、２１、２２…絶縁層、１３…メモリストリング、１５…ソース領域、１６…チャネル領域、１７…ドレイン領域、２３、２５、２７…酸化層、２４、２８…電極、３０…犠牲層。

Claims (9)

  1. 半導体基板と、
    前記半導体基板上方に設けられ、第１方向に延伸する第１配線層と、
    前記第１配線層の上方に設けられ、前記第１方向と交差する第２方向に延伸し、前記第１方向及び前記第２方向に交差し前記半導体基板と垂直な第３方向に沿って配列された複数の第２配線層と、
    前記第３方向に沿って延伸し、前記第１配線層と電気的に接続された半導体層と、
    前記第３方向に沿って延伸し、前記半導体層に接し、前記半導体層と前記複数の第２配線層との間に設けられた第１絶縁層と、
    前記第３方向に沿って延伸し、前記第１絶縁層に接し、前記第１絶縁層と前記複数の第２配線層との間に設けられた第１酸化層と、
    一方が前記複数の第２配線層とそれぞれ接し、他方が前記第１酸化層に接し、前記複数の第２配線層に電圧を印加することによって前記第１酸化層との積層膜の抵抗値が変化する複数の第２酸化層と
    を備える不揮発性半導体記憶装置。
  2. 前記第１酸化層及び前記複数の第２酸化層は、チタン、タングステン、ニオブ、及びモリブデンの少なくとも１つを含む請求項１記載の不揮発性半導体記憶装置。
  3. 前記第１酸化層と前記複数の第２酸化層とによる前記積層膜は結晶化している請求項１または２記載の不揮発性半導体記憶装置。
  4. 前記複数の第２酸化層の各々は、前記複数の第２配線層の各々の上面、底面、及び側面の一部に接する請求項１乃至３のいずれか一項記載の不揮発性半導体記憶装置。
  5. 前記第１酸化層と前記複数の第２酸化層とによる前記積層膜の前記第１方向の膜厚は、前記複数の第２配線層の前記上面に接する前記複数の第２酸化層の前記第３方向の膜厚よりも厚い請求項４記載の不揮発性半導体記憶装置。
  6. 結晶化している前記積層膜において前記第１酸化層と前記複数の第２酸化層との界面で前記第１酸化層のグレインと前記複数の第２酸化層のグレインとが分断されている請求項３記載の不揮発性半導体記憶装置。
  7. 前記複数の第２配線層と前記複数の第２酸化層とは、同じ金属材料を含む請求項２記載の不揮発性半導体記憶装置。
  8. 前記第１絶縁層は、アルミニウム、ハフニウム、ジルコニウム、タンタル、シリコン、及びゲルマニウムの少なくとも１つを含む請求項１乃至７のいずれか一項記載の不揮発性半導体記憶装置。
  9. 前記複数の第２配線層と、前記半導体層を介して前記第１方向に隣り合い、前記第３方向に沿って配置された複数の第３配線層と、
    前記半導体層に接し、前記半導体層と前記複数の第３配線層の間に設けられた第２絶縁層と、
    前記第２絶縁層に接し、前記第２絶縁層と前記複数の第３配線層との間に設けられた第３酸化層と、
    一方が前記複数の第３配線層とそれぞれ接し、他方が前記第３酸化層に接し、前記複数の第３配線層に電圧を印加することによって前記第３酸化層との積層膜の抵抗値が変化する複数の第４酸化層と
    を更に備える請求項１乃至８のいずれか一項記載の不揮発性半導体記憶装置。
JP2018046962A 2018-03-14 2018-03-14 不揮発性半導体記憶装置 Pending JP2019161061A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018046962A JP2019161061A (ja) 2018-03-14 2018-03-14 不揮発性半導体記憶装置
US16/122,541 US20190287979A1 (en) 2018-03-14 2018-09-05 Nonvolatile semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018046962A JP2019161061A (ja) 2018-03-14 2018-03-14 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2019161061A true JP2019161061A (ja) 2019-09-19

Family

ID=67903668

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018046962A Pending JP2019161061A (ja) 2018-03-14 2018-03-14 不揮発性半導体記憶装置

Country Status (2)

Country Link
US (1) US20190287979A1 (ja)
JP (1) JP2019161061A (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727276B1 (en) * 2019-05-24 2020-07-28 Sandisk Technologies Llc Three-dimensional NAND memory device containing two terminal selector and methods of using and making thereof
US11114569B2 (en) * 2019-11-26 2021-09-07 Nanya Technology Corporation Semiconductor device with an oxidized intervention and method for fabricating the same
US11342382B1 (en) 2020-12-11 2022-05-24 Micron Technology, Inc. Capacitive pillar architecture for a memory array
JP2023001827A (ja) * 2021-06-21 2023-01-06 キオクシア株式会社 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080091416A (ko) * 2008-08-14 2008-10-13 김성동 3차원 반도체 장치, 그 제조 방법 및 동작 방법
US9076879B2 (en) * 2012-09-11 2015-07-07 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory device and method for fabricating the same
US9093480B2 (en) * 2013-04-01 2015-07-28 Sandisk Technologies Inc. Spacer passivation for high aspect ratio etching of multilayer stacks for three dimensional NAND device
JP6096902B2 (ja) * 2014-03-17 2017-03-15 株式会社東芝 半導体装置及び半導体装置の製造方法
US9984754B2 (en) * 2014-09-29 2018-05-29 Toshiba Memory Corporation Memory device and method for operating the same

Also Published As

Publication number Publication date
US20190287979A1 (en) 2019-09-19

Similar Documents

Publication Publication Date Title
TWI445164B (zh) 非揮發性半導體記憶裝置
JP5364394B2 (ja) 不揮発性半導体記憶装置
TWI449133B (zh) 非揮發性半導體記憶裝置及其製造方法
US8575675B2 (en) Nonvolatile memory device
JP2019161061A (ja) 不揮発性半導体記憶装置
TWI770363B (zh) 半導體裝置
CN110875326B (zh) 半导体存储装置
US20210296340A1 (en) Semiconductor memory device including an asymmetrical memory core region
KR102370620B1 (ko) 반도체 메모리 장치 및 도전체 구조물
JP2019153626A (ja) 半導体記憶装置
TWI669807B (zh) Non-volatile semiconductor memory device
US11610910B2 (en) Semiconductor memory device
US20130248975A1 (en) Non-volatile semiconductor memory device and its manufacturing method
US11411018B2 (en) Integrated circuit device
TWI793430B (zh) 半導體記憶裝置
JP2020047642A (ja) 半導体記憶装置
TWI715102B (zh) 半導體裝置
JP5467809B2 (ja) 半導体装置
TWI714211B (zh) 半導體記憶裝置
TW202111955A (zh) 半導體裝置
JP2019057556A (ja) 記憶装置
JP2023001409A (ja) 半導体記憶装置
US10797069B2 (en) Semiconductor memory device
TWI752597B (zh) 半導體記憶裝置及半導體記憶裝置之製造方法
TWI782253B (zh) 半導體記憶裝置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831