TWI715102B - 半導體裝置 - Google Patents

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Abstract

實施形態提供一種高品質之半導體裝置。  實施形態之半導體裝置具備：N型之第1井區域；P型之源極擴散層及汲極擴散層，其等設置於上述第1井區域之上表面；第1閘極絕緣層，其設置於上述P型之源極擴散層及P型之汲極擴散層間之上述第1井區域之上；P型之第1半導體層，其設置於上述第1閘極絕緣層之上；第2半導體層，其介隔第1絕緣層而設置於上述第1半導體層之上；P型之第3半導體層，其介隔第2絕緣層而設置於上述第2半導體層之上，且包含硼；以及第1導電層，其介隔第3絕緣層而設置於上述第3半導體層之上。

Description

半導體裝置
實施形態係關於一種半導體裝置。
作為半導體裝置之一，已知有超低耐壓(Very Low Voltage)電晶體。超低耐壓電晶體係以高速動作為目的之電晶體。然而，存在超低耐壓電晶體根據閘極電極之結構，於超低耐壓電晶體之製造中導致電晶體之特性劣化之情況。
實施形態提供一種高品質之半導體裝置。
實施形態之半導體裝置具備：N型之第1井區域；P型之源極擴散層及汲極擴散層，其等設置於上述第1井區域之上表面；第1閘極絕緣層，其設置於上述P型之源極擴散層及P型之汲極擴散層間之上述第1井區域之上；P型之第1半導體層，其設置於上述第1閘極絕緣層之上；第2半導體層，其介隔第1絕緣層而設置於上述第1半導體層上；P型之第3半導體層，其介隔第2絕緣層而設置於上述第2半導體層上，且包含硼；以及第1導電層，其介隔第3絕緣層而設置於上述第3半導體層上。
以下，參照圖式對實施形態進行說明。各實施形態例示了用以使發明之技術性思想具體化之裝置或方法。圖式係模式性或概念性之圖，各圖式之尺寸及比率等未必與實物相同。本發明之技術思想並非由構成要素之形狀、結構、配置等特定。
再者，於以下之說明中，對具有大致相同之功能及構成之構成要素標註相同符號。構成參照符號之文字之後之數字藉由包含相同之文字之參照符號來參照，且係為了將具有相同之構成之要素彼此區別而使用。於無須將由包含相同之文字之參照符號所示之要素相互區別之情形時，該等要素分別藉由僅包含文字之參照符號來參照。
＜1＞實施形態
圖1表示實施形態之半導體裝置1之構成例。以下，對實施形態之半導體裝置1進行說明。
＜1－1＞半導體裝置1之構成
＜1－1－1＞半導體裝置1之整體構成
半導體裝置1例如為能夠非揮發地記憶資料之NAND型快閃記憶體。半導體裝置1例如由外部之記憶體控制器2來控制。
如圖1所示，半導體裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動器模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0～BLKn(n為1以上之整數)。區塊BLK為能夠非揮發地記憶資料之複數個記憶胞之集合，例如用作資料之刪除單位。
又，於記憶胞陣列10，設置有複數條位元線及複數條字元線。各記憶胞例如與1條位元線及1條字元線建立關聯。關於記憶胞陣列10之詳細之構成將於下文敍述。
指令暫存器11保存半導體裝置1自記憶體控制器2接收之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、刪除動作等之命令。
位址暫存器12保存半導體裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁位址PA、及行位址CA。例如，區塊位址BA、頁位址PA、及行位址CA分別用於區塊BLK、字元線、及位元線之選擇。
定序器13對半導體裝置1整體之動作進行控制。例如，定序器13基於保存在指令暫存器11中之指令CMD對驅動器模組14、列解碼器模組15、及感測放大器模組16等進行控制，執行讀出動作、寫入動作、刪除動作等。
驅動器模組14產生讀出動作、寫入動作、刪除動作等中所使用之電壓。而且，驅動器模組14例如基於保存在位址暫存器12之頁位址PA，對與已選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於保存在位址暫存器12之區塊位址BA，選擇對應之記憶胞陣列10內之1個區塊BLK。而且，列解碼器模組15例如將施加至與已選擇之字元線對應之信號線之電壓傳送至已選擇之區塊BLK內之已選擇之字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所期望之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓判定記憶於記憶胞之資料，將判定結果作為讀出資料DAT傳送至記憶體控制器2。
半導體裝置1與記憶體控制器2之間之通信例如支持NAND介面標準。例如，於半導體裝置1與記憶體控制器2之間之通信中，使用指令鎖存賦能信號CLE、位址鎖存賦能信號ALE、寫入賦能信號WEn、讀出賦能信號REn、就緒忙碌信號RBn、及輸入輸出信號I/O。
指令鎖存賦能信號CLE為表示半導體裝置1所接收之輸入輸出信號I/O為指令CMD之信號。位址鎖存賦能信號ALE為表示半導體裝置1所接收之信號I/O為位址資訊ADD之信號。寫入賦能信號WEn為對半導體裝置1命令輸入輸出信號I/O之輸入之信號。讀出賦能信號REn為對半導體裝置1命令輸入輸出信號I/O之輸出之信號。
就緒忙碌信號RBn為將半導體裝置1為受理來自記憶體控制器2之命令之就緒狀態還是不受理命令之忙碌狀態通知給記憶體控制器2之信號。輸入輸出信號I/O例如為8位元寬之信號，可包含指令CMD、位址資訊ADD、資料DAT等。
以上所說明之半導體裝置1及記憶體控制器2亦可由其等之組合來構成1個半導體裝置。作為此種半導體裝置，例如可列舉如SD(Digital Security，數位安全) TM卡般之記憶卡或SSD(solid state drive，固態驅動器)等。
＜1－1－2＞記憶胞陣列10之電路構成
圖2係實施形態之半導體裝置1所具備之記憶胞陣列10之電路構成之一例，將記憶胞陣列10中所包含之複數個區塊BLK中1個區塊BLK抽出表示。
如圖2所示，區塊BLK例如包含4個串單元SU0～SU3。各串單元SU包含複數個NAND串NS。
複數個NAND串NS分別與位元線BL0～BLm(m為1以上之整數)建立關聯。各NAND串NS例如包含記憶胞電晶體MT0～MT7、以及選擇電晶體ST1及ST2。
記憶胞電晶體MT包含控制閘極及電荷蓄積層，且非揮發地保存資料。選擇電晶體ST1及ST2之各者用於各種動作時之串單元SU之選擇。
於各NAND串NS中，選擇電晶體ST1之汲極連接於被建立關聯之位元線BL。選擇電晶體ST1之源極連接於串聯連接之記憶胞電晶體MT0～MT7之一端。串聯連接之記憶胞電晶體MT0～MT7之另一端連接於選擇電晶體ST2之汲極。
於同一區塊BLK中，選擇電晶體ST2之源極共通連接於源極線SL。串單元SU0～SU3內之選擇電晶體ST1之閘極分別共通連接於選擇閘極線SGD0～SGD3。記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。選擇電晶體ST2之閘極共通連接於選擇閘極線SGS。
於以上所說明之記憶胞陣列10之電路構成中，分配有相同之行位址CA之複數個NAND串NS於複數個區塊BLK間共通連接於相同之位元線BL。源極線SL於複數個區塊BLK間共通連接。
於1個串單元SU內連接於共通之字元線WL之複數個記憶胞電晶體MT之集合例如被稱為單元組件CU。例如，將包含各自記憶1位元資料之記憶胞電晶體MT之單元組件CU之記憶容量定義為「1頁資料」。單元組件CU根據記憶胞電晶體MT所記憶之資料之位元數，可具有2頁資料以上之記憶容量。
再者，實施形態之半導體裝置1所具備之記憶胞陣列10之電路構成並不限定於以上所說明之構成。例如，各NAND串NS所包含之記憶胞電晶體MT、以及選擇電晶體ST1及ST2之個數可分別設計為任意之個數。各區塊BLK所包含之串單元SU之個數可設計為任意之個數。
＜1－1－3＞記憶胞陣列10之結構
以下，對實施形態中之記憶胞陣列10之結構之一例進行說明。
再者，於以下參照之圖式中，X方向與字元線WL之延伸方向對應。Y方向與位元線BL之延伸方向對應。Z方向與相對於形成有半導體裝置1之半導體基板20之表面之鉛直方向對應。
又，於以下參照之剖視圖中，為了容易觀察圖而將絕緣膜(層間絕緣膜)、配線、接點等構成要素適當省略。又，於俯視圖中，為了容易觀察圖而適當附加有影線。附加於俯視圖中之影線未必與附加有影線之構成要素之素材或特性關聯。
圖3係實施形態之半導體裝置1所具備之記憶胞陣列10之平面佈局之一例，將與串單元SU0及SU1之各者對應之結構體抽出表示。
如圖3所示，於形成有記憶胞陣列10之區域，例如包含複數個狹縫SLT、複數個串單元SU、及複數條位元線BL。
複數個狹縫SLT分別於X方向延伸，且排列於Y方向。於在Y方向相鄰之狹縫SLT間，例如配置1個串單元SU。
各串單元SU包含複數個記憶體柱MP。複數個記憶體柱MP例如沿著X方向配置為鋸齒狀。記憶體柱MP之各者例如作為1個NAND串NS發揮功能。
複數條位元線BL分別於Y方向延伸，且排列於X方向。例如，各位元線BL以針對每個串單元SU與至少1個記憶體柱MP重疊之方式配置。具體而言，於各記憶體柱MP，例如2條位元線BL重疊。
於與記憶體柱MP重疊之複數條位元線BL中1條位元線BL與該記憶體柱MP之間，設置有接點CP。各記憶體柱MP經由接點CP與對應之位元線BL電性地連接。
再者，設置於相鄰之狹縫SLT間之串單元SU之個數可設計為任意之個數。圖3所示之記憶體柱MP之個數及配置只不過為一例，記憶體柱MP可設計為任意之個數及配置。與各記憶體柱MP重疊之位元線BL之條數可設計為任意之條數。
圖4係沿著圖3之IV-IV線之剖視圖，表示實施形態之半導體裝置1所具備之記憶胞陣列10之剖面結構之一例。
如圖4所示，於形成記憶胞陣列10之區域，例如包含導電體層21～25、記憶體柱MP、接點CP、以及狹縫SLT。
具體而言，於半導體基板20上，設置電路區域UA。於電路區域UA，例如設置感測放大器模組16等電路。該電路例如包含NMOS電晶體TrN及PMOS電晶體TrP。再者，此處所示之NMOS電晶體TrN及PMOS電晶體TrP係以高速動作為目的之超低耐壓電晶體。
於電路區域UA上設置有導電體層21。例如，導電體層21形成為沿著XY平面擴展之板狀，用作源極線SL。導電體層21例如包含矽(Si)。
於導電體層21之上方，介隔絕緣膜而設置導電體層22。例如導電體層22形成為沿著XY平面擴展之板狀，用作選擇閘極線SGS。導電體層22例如包含矽(Si)。
於導電體層22之上方，交替地積層絕緣膜與導電體層23。例如，導電體層23形成為沿著XY平面擴展之板狀。經積層之複數個導電體層23自半導體基板20側起依次分別用作字元線WL0～WL7。導電體層23例如包含鎢(W)。
於最上層之導電體層23之上方，介隔絕緣膜而設置導電體層24。導電體層24例如形成為沿著XY平面擴展之板狀，用作選擇閘極線SGD。導電體層24例如包含鎢(W)。
於導電體層24之上方，介隔絕緣膜而設置導電體層25。例如導電體層25形成為沿著Y方向延伸之線狀，用作位元線BL。即，於未圖示之區域中複數個導電體層25沿著X方向排列。導電體層25例如包含銅(Cu)。
記憶體柱MP形成為沿著Z方向延伸之柱狀，例如貫通導電體層22～24。具體而言，記憶體柱MP之上端例如含在設置有導電體層24之層與設置有導電體層25之層之間之層。記憶體柱MP之下端例如含在設置有導電體層21之層。
如圖5所示，記憶體柱MP例如包含芯構件30、半導體層31、及積層膜32。
芯構件30形成為沿著Z方向延伸之柱狀。芯構件30之上端例如含在較設置有導電體層24之層更為上層。芯構件30之下端例如含在設置有導電體層21之層。芯構件30例如包含氧化矽(SiO 2)等絕緣體。
芯構件30由半導體層31覆蓋。半導體層31例如介隔記憶體柱MP之側面與導電體層21之一部分即導電體層54接觸。半導體層31例如為多晶矽(Si)。積層膜32除了導電體層21與半導體層31接觸之部分以外，覆蓋半導體層31之側面及底面。
於包含導電體層23之層中，芯構件30設置於記憶體柱MP之中央部。半導體層31包圍芯構件30之側面。積層膜32包圍半導體層31之側面。積層膜32例如包含隧道絕緣膜33、絕緣膜34、及阻擋絕緣膜35。
隧道絕緣膜33包圍半導體層31之側面。絕緣膜34包圍隧道絕緣膜33之側面。阻擋絕緣膜35包圍絕緣膜34之側面。導電體層23包圍阻擋絕緣膜35之側面。
隧道絕緣膜33例如包含氧化矽(SiO 2)。絕緣膜34例如包含氮化矽(SiN)。阻擋絕緣膜35例如包含氧化矽(SiO 2)。
返回至圖4，於半導體層31上，設置有柱狀之接點CP。於圖示之區域中，表示了與2條記憶體柱MP中之1條記憶體柱MP對應之接點CP。於該區域中未連接接點CP之記憶體柱MP中，於未圖示之區域中連接接點CP。
於接點CP之上表面，接觸有1個導電體層25，即1條位元線BL。記憶體柱MP與導電體層25之間可經由2個以上之接點電性地連接，亦可經由其他配線電性地連接。
狹縫SLT形成為沿著Z方向延伸之板狀，例如將導電體層22～24分斷。具體而言，狹縫SLT之上端例如包含於包含記憶體柱MP之上端之層與設置有導電體層25之層之間之層。
於狹縫SLT之內部，設置有絕緣體。該絕緣體例如包含氧化矽(SiO 2)等絕緣物。再者，狹縫SLT內亦可由複數種絕緣體構成。例如，於對狹縫SLT填埋氧化矽之前，作為狹縫SLT之側壁亦可形成氮化矽(SiN)。
於以上所說明之記憶體柱MP之構成中，例如記憶體柱MP與導電體層22交叉之部分作為選擇電晶體ST2發揮功能。記憶體柱MP與導電體層23交叉之部分作為記憶胞電晶體MT發揮功能。記憶體柱MP與導電體層24交叉之部分作為選擇電晶體ST1發揮功能。
即，半導體層31用作記憶胞電晶體MT以及選擇電晶體ST1及ST2之各自之通道。絕緣膜34用作記憶胞電晶體MT之電荷蓄積層。
再者，於以上所說明之記憶胞陣列10之結構中，導電體層23之個數基於字元線WL之條數設計。亦可於選擇閘極線SGD中分配設置為複數層之複數個導電體層24。亦可於選擇閘極線SGS中分配設置為複數層之複數個導電體層22。於選擇閘極線SGS設置為複數層之情形時，亦可使用與導電體層22不同之導電體。
＜1－1－4＞NMOS電晶體TrN及PMOS電晶體TrP之結構
以下，對實施形態中之NMOS電晶體TrN及PMOS電晶體TrP之各自之結構之一例進行說明。
＜1－1－4－1＞關於記憶胞陣列10下之結構之概略
首先，接著參照圖4，對包含設置於記憶胞陣列10下之NMOS電晶體TrN及PMOS電晶體TrP之結構之概略進行說明。
半導體基板20例如包含P型井區域PW、N型井區域NW、及元件分離區域STI。電路區域UA例如包含導電體GC、及D0、接點CS、及C0。
P型井區域PW、N型井區域NW、及元件分離區域STI之各者與半導體基板20之上表面相接。N型井區域NW與P型井區域PW之間藉由元件分離區域STI來絕緣。
形成有PMOS電晶體TrP之N型井區域NW例如包含摻雜有硼(B)之p ＋雜質擴散區域PP1及PP2。p ＋雜質擴散區域PP1與p ＋雜質擴散區域PP2離開配置，分別成為源極(源極擴散層)、汲極(汲極擴散層)。p ＋雜質擴散區域PP1及PP2與半導體基板20之上表面相接。
形成有NMOS電晶體TrN之P型井區域PW例如包含摻雜有磷(P)之n ＋雜質擴散區域NP1及NP2。n ＋雜質擴散區域NP1與n ＋雜質擴散區域NP2離開配置，分別成為源極(源極擴散層)、汲極(汲極擴散層)。n ＋雜質擴散區域NP1及NP2與半導體基板20之上表面相接。
導電體GCp為設置於p ＋雜質擴散區域PP1及PP2間之N型井區域NW之上方之閘極電極。導電體GCn為設置於n ＋雜質擴散區域NP1及NP2間之P型井區域PW之上方之閘極電極。各導電體D0為設置於較導電體GCp及GCn靠上層之配線。
各接點CS為設置於半導體基板20與導電體D0之間之柱狀之導電體。各接點C0為設置於導電體GCp或GCn與導電體D0之間之柱狀之導電體。
p ＋雜質擴散區域PP1及PP2與n ＋雜質擴散區域NP1及NP2之各者經由接點CS電性地連接於不同之導電體D0。導電體GCp及GCn之各者經由接點C0電性地連接於不同之導電體D0。
如以上所說明般，於N型井區域NW形成PMOS電晶體TrP，於P型井區域PW形成NMOS電晶體TrN。
＜1－1－4－2＞關於PMOS電晶體TrP之結構
接下來，對PMOS電晶體TrP之更詳細之結構之一例進行說明。
圖6表示於實施形態之半導體裝置1中設置於記憶胞陣列10下之PMOS電晶體TrP之剖面結構之一例。
如圖6所示，於PMOS電晶體TrP之區域，包含N型井區域NW、p ＋雜質擴散區域PP1及PP2、導電體GCp、接點CS及C0、以及絕緣膜40、45、60、61、及62。
具體而言，絕緣膜40設置於p ＋雜質擴散區域PP1及PP2間之N型井區域NW上。絕緣膜40例如包含氧化矽(SiO 2)及氮化矽(SiN)之積層結構，為PMOS電晶體TrP之閘極絕緣膜。
於絕緣膜40上，導電體GCp、及絕緣膜45依次積層。
導電體GCp為依次積層有半導體層41A、41B、絕緣膜41C、半導體層42A、絕緣膜42B、半導體層43A、絕緣膜43B、導電體層44之結構，為PMOS電晶體TrP之閘極電極(導電體GCp)。半導體層41B為摻雜有硼(B)之多晶矽層。半導體層41A為摻雜有硼(B)及碳(C)之多晶矽層，且作為抑制半導體層41B中所包含之硼(B)向N型井區域NW擴散之緩衝層利用。於該情形時，半導體層41A之硼(B)濃度為較半導體層41B之硼(B)濃度高之濃度。
絕緣膜41C例如為氧化矽(SiO 2)。絕緣膜41C之膜厚為不損及其上下之膜之間之導電性之程度之薄度。半導體層42A為膜厚為35～40 nm左右之非摻雜(不包含雜質)之多晶矽層。半導體層42A如果不是非摻雜，那麼亦可包含小於半導體層41A之雜質濃度之雜質。絕緣膜42B例如為氧化矽(SiO 2)，作為抑制下述半導體層43A中所包含之硼(B)向下層之非摻雜之半導體層42A擴散之擴散防止層利用。絕緣膜42B之膜厚為不損及其上下之膜之間之導電性之程度之薄度。半導體層43A為膜厚為5～10 nm左右且至少摻雜有硼(B)之多晶矽層。再者，亦可於半導體層43A中摻雜碳(C)。再者，半導體層43A之硼濃度為21乘方左右，半導體層41B之硼濃度為20乘方左右。藉由摻雜碳(C)，來獲得硼(B)之擴散抑制之固定之效果，但藉由與上述絕緣膜42B組合，能夠進而提高硼之擴散抑制。絕緣膜43B例如為氧化矽(SiO 2)，作為抑制半導體層43A中所包含之硼(B)向導電體層44擴散之層利用。絕緣膜43B之膜厚為不損及其上下之膜之間之導電性之程度之薄度。導電體層44例如包含導電體層。
絕緣膜45例如於然後之製程中用作向閘極電極形成接觸孔時之蝕刻終止層，例如包含氮化矽(SiN)。
於以後之說明中，存在將絕緣膜40、半導體層41A、41B、絕緣膜41C、半導體層42A、絕緣膜42B、半導體層43A、絕緣膜43B、及導電體層44之積層結構稱為積層閘極結構之情況。
於上述積層閘極結構之側面，依次設置有絕緣膜60及61。絕緣膜60及61用作PMOS電晶體TrP之閘極電極之側壁。又，絕緣膜60及61設置於N型井區域NW之上表面。又，絕緣膜62以覆蓋絕緣膜61之方式設置。
對於與於以上所說明之PMOS電晶體TrP關聯之結構，接點C0形成於貫通(藉由)絕緣膜62、及絕緣膜45之接觸孔內，接點C0之底面接觸於導電體層44。
接點CS形成於貫通(藉由)絕緣膜62、61、及60之接觸孔內，接點CS之底面接觸於p ＋雜質擴散區域PP1或PP2。
接點CS例如包含導電體70及71。導電體71具有設置於p ＋雜質擴散區域PP1或PP2上之部分、及自該部分圓筒狀地延伸之部分。換言之，導電體71設置於在底部配置有p ＋雜質擴散區域PP1或PP2之接觸孔之內壁及底面，且接觸於p ＋雜質擴散區域PP1或PP2。導電體71例如包含氮化鈦(TiN)，於半導體裝置1之製造製程中用作障壁金屬。導電體70例如填埋於導電體71之內側。導電體70例如包含鎢(W)。
再者，與該PMOS電晶體TrP對應之接點CS之詳細之結構於與NMOS電晶體TrN對應之接點CS及C0及與PMOS電晶體TrP對應之接點C0之各者中亦相同。
＜1－1－4－3＞關於NMOS電晶體TrN之結構
接下來，對NMOS電晶體TrN之更詳細之結構之一例進行說明。
又，圖6表示了於實施形態之半導體裝置1中設置於記憶胞陣列10下之NMOS電晶體TrN之剖面結構之一例。
如圖6所示，於NMOS電晶體TrN之區域，包含P型井區域PW、n ＋雜質擴散區域NP1及NP2、導電體GCn、接點CS及C0、以及絕緣膜50、55、60、61、及62。
具體而言，絕緣膜50設置於n ＋雜質擴散區域NP1及NP2間之P型井區域PW上。絕緣膜50例如包含氧化矽(SiO 2)及氮化矽(SiN)之積層結構，為NMOS電晶體TrN之閘極絕緣膜。
於絕緣膜50上，導電體GCn、及絕緣膜55依次積層。
導電體GCn為依次積層有半導體層51A、絕緣膜51B、半導體層52A、52B、絕緣膜52C、半導體層53A、絕緣膜53B、導電體層54之結構，為NMOS電晶體TrN之閘極電極(導電體CGn)。半導體層51A為摻雜有磷(P)之多晶矽層。絕緣膜51B例如為氧化矽(SiO 2)。絕緣膜51B之膜厚為不損及其上下之膜之間之導電性之程度之薄度。半導體層52A為非摻雜之多晶矽層。半導體層52B為摻雜有磷之多晶矽層。再者，半導體層52A及52B之膜厚例如為35～40 nm左右。絕緣膜52C例如為氧化矽(SiO 2)，作為抑制下述半導體層52B中所包含之磷(P)向非摻雜之半導體層53A擴散之擴散防止層利用。絕緣膜52C之膜厚為不損及其上下之膜之間之導電性之程度之薄度。半導體層53A為膜厚為5～10 nm左右且摻雜有碳(C)之多晶矽層。絕緣膜53B例如為氧化矽(SiO 2)，作為抑制磷(P)向導電體層54擴散之擴散防止層利用。絕緣膜53B之膜厚為不損及其上下之膜之間之導電性之程度之薄度。導電體層54例如包含鎢矽化物(WSi)。
絕緣膜55例如於然後之製程中用作向閘極電極形成接觸孔時之蝕刻終止層，例如包含氮化矽(SiN)。
於以後之說明中，存在將絕緣膜50、半導體層51A、絕緣膜51B、半導體層52A、52B、絕緣膜52C、半導體層53A、絕緣膜53B、及導電體層54之積層結構稱為積層閘極結構之情況。
再者，PMOS電晶體TrP中之積層閘極結構與NMOS電晶體TrN中之積層閘極結構之Z方向之距半導體基板之表面之高度相同。
於上述積層閘極結構之側面，依次設置有絕緣膜60及61。絕緣膜60及61用作NMOS電晶體TrN之閘極電極之側壁。又，絕緣膜60及61設置於P型井區域pW之上表面。又，絕緣膜62以覆蓋絕緣膜61之方式設置。
對於與以上所說明之NMOS電晶體TrN關聯之結構，接點C0形成於貫通(通過)絕緣膜62、及絕緣膜55之接觸孔內，接點C0之底面接觸於導電體層54。
接點CS形成於貫通(通過)絕緣膜62、61、及60之接觸孔內，接點CS之底面接觸於n ＋雜質擴散區域NP1或NP2。
＜1－2＞半導體裝置1之製造方法
以下，使用圖7～圖18，對實施形態中之PMOS電晶體TrP及NMOS電晶體TrN之形成之製造製程之一例進行說明。
圖7係表示實施形態之半導體裝置1之製造方法之一例之流程圖。圖8～圖18之各者表示了實施形態之半導體裝置1之製造製程中之包含與PMOS電晶體TrP之形成區域及NMOS電晶體TrN之形成區域對應之結構體之剖面結構之一例。此處，關於與設置於電路區域UA之上方之記憶胞陣列10相關之詳細之說明省略。
[步驟S1001]
首先，於半導體基板之上方，形成絕緣膜80及半導體層81。更具體而言，如圖8所示，於P型井區域PW、N型井區域NW、及元件分離區域STI上形成包括矽絕緣膜及矽氮化膜之積層結構之絕緣膜80，進而於絕緣膜80上形成成為半導體層81之多晶矽。
[步驟S1002]
接著，如圖9所示，例如以遮罩等覆蓋PMOS電晶體TrP之形成區域，對NMOS電晶體TrN之形成區域之半導體層81摻雜磷(P)，形成半導體層81A。又，例如，以遮罩等覆蓋NMOS電晶體TrN之形成區域，對PMOS電晶體TrP之形成區域之半導體層81摻雜碳(C)，形成半導體層81B，接著，以較摻雜碳(C)更弱之能量摻雜硼(B)，形成半導體層81C。而且，於半導體層81A及81C之表面，利用製造時之熱等，形成數nm左右之自然氧化膜(絕緣膜81D)。
[步驟S1003]
接著，如圖10所示，於絕緣膜81D上，形成膜厚為35～40 nm左右之非摻雜之多晶矽，作為半導體層82。
[步驟S1004]
接著，如圖11所示，例如，對PMOS電晶體TrP側之半導體層82之區域，以未圖示之遮罩等覆蓋，對NMOS電晶體TrN側之半導體層82之區域選擇性地以離子注入等摻雜磷(P)，形成N型之半導體層82A。未形成N型之半導體層82A之半導體層82之其餘區域為非摻雜之多晶矽層，此處設為半導體層82B。
[步驟S1005]
接著，如圖12所示，於半導體層82B及82A之表面形成絕緣膜82C。該絕緣膜82C可為藉由熱氧化而形成者，亦可為數nm左右之膜厚之自然氧化膜等。
[步驟S1006]
接著，如圖13所示，於絕緣膜82C上，形成膜厚為5～10 nm左右之摻雜有碳(C)之多晶矽，作為半導體層83。
[步驟S1007]
接著，如圖14所示，例如，以遮罩(未圖示)等覆蓋NMOS電晶體TrN之形成區域，對PMOS電晶體TrP之形成區域之半導體層83摻雜硼(B)，形成半導體層83A。將半導體層83之半導體層83A以外之部分記為半導體層83B。
[步驟S1008]
接著，如圖15所示，藉由熱氧化等熱處理，於半導體層83A及83B之表面形成絕緣膜83C。該絕緣膜83C可為數nm左右之膜厚之自然氧化膜等。再者，於半導體層82B與83A及半導體層82A與83B之間，設置有絕緣膜82C。因此，如圖15所示，於進行上述熱處理時，抑制硼(B)自半導體層83A向非摻雜之半導體層82B擴散，可抑制半導體層83A之硼(B)濃度降低。進而，藉由設置上述絕緣膜82C，亦可抑制磷(P)自半導體層82A向半導體層83B擴散。
且說，形成於半導體層83B上之絕緣膜83C之氧化速度與半導體層83B中之磷(P)濃度有關。例如，包含磷(P)之半導體層83B上之絕緣膜83C之氧化速度較形成於不含磷(P)之半導體層83A上之絕緣膜83C之氧化速度更快。其結果，形成於半導體層83B上之絕緣膜83C之膜厚變得大於形成於半導體層83A上之絕緣膜83C之膜厚。絕緣膜厚之增大導致與上層之導電層(未圖示)之連接接點之電阻(亦被稱為EI電阻)之增大，甚至導致電晶體動作之劣化。尤其於電晶體為低耐壓系之N型電晶體或P型電晶體之情形時，存在不高速動作之可能性。
再者，於硼(B)穿透至形成有電晶體之源極、汲極之井內，例如N型井NW內而擴散之情形時，存在電晶體之閾值自所期望之範圍偏離、或導致電晶體特性之不均之可能性。
因此，於該等電晶體為記憶體控制用之電晶體之情形時，亦存在亦對記憶體動作之性能產生障礙之可能性。
相對於此，根據本實施形態，由於設置有絕緣膜82C，故而可抑制磷(P)向半導體層83B擴散，可抑制形成於半導體層83B上之絕緣膜之氧化速度，可抑制成為上述電晶體動作之劣化或記憶體性能之障礙之問題。
再者，根據該實施形態，形成於半導體層83B上之絕緣膜之膜厚與形成於半導體層83A上之絕緣膜之膜厚為大致相同程度。
[步驟S1009]
接著，形成導電體層84。具體而言，如圖16所示，於絕緣膜83C上，形成鎢矽化物(WSi)作為導電體層84。再者，如圖16所示，於半導體層83A與導電體層84之間、及半導體層83B與導電體層84之間，設置有絕緣膜83C。因此，可抑制摻雜至半導體層83A之硼(B)向導電體層84擴散。因此，可抑制半導體層83A之硼(B)之濃度降低。因此，可抑制半導體層83A與導電體層84之間之電阻劣化。
[步驟S1010]
接著，形成絕緣膜85。具體而言，如圖17所示，於導電體層84上，形成氮化矽(SiN)作為絕緣膜85。該氮化矽(SiN)用作蝕刻終止層。再者，該氮化矽(SiN)之形成溫度為高溫，但如圖15及圖16所說明，由於設置有絕緣膜82C及83C，故而即便進行熱處理，亦可獲得上述效果。
[步驟S1011]
接著，進行閘極結構之加工。具體而言，如圖18所示，藉由使用遮罩(未圖示)，進行例如RIE(Reactive Ion Etching，反應性離子蝕刻)等各向異性蝕刻，來將積層結構加工為PMOS電晶體TrP之閘極結構、及NMOS電晶體TrN之閘極結構。
藉此，於PMOS電晶體TrP形成區域中，絕緣膜80成為絕緣膜40。又，半導體層81B成為半導體層41A，半導體層81C成為半導體層41B，絕緣膜81D成為絕緣膜41C。又，半導體層82B成為半導體層42A，絕緣膜82C成為絕緣膜42B。又，半導體層83A成為半導體層43A，絕緣膜83C成為絕緣膜43B。而且，導電體層84成為導電體層44，絕緣膜85成為絕緣膜45。
又，於NMOS電晶體TrN形成區域中，絕緣膜80成為絕緣膜50。同樣地，半導體層81A成為半導體層51A，絕緣膜81D成為絕緣膜51B。又，半導體層82B成為半導體層52A，半導體層82A成為半導體層52B，絕緣膜82C成為絕緣膜52C。又，半導體層83B成為半導體層53A，絕緣膜83C成為絕緣膜53B。而且，導電體層84成為導電體層54，絕緣膜85成為絕緣膜55。
然後，藉由經過規定之製程，來形成圖4所示之PMOS電晶體TrP及NMOS電晶體TrN。然後，經過規定之製程，形成記憶胞陣列10。
再者，如圖15及圖16中所說明，由於設置有絕緣膜82C及83C，故而即便進行步驟S1010以後之製造製程中之熱處理，亦可獲得上述效果。
＜1－3＞效果
根據上述實施形態，於PMOS電晶體TrP及NMOS電晶體TrN之製造製程中，於半導體層82B及82A與半導體層83A及83B之交界面，設置有絕緣膜82C，於半導體層83A及83B與導電體層84之間，設置有絕緣膜83C。
藉此，即便進行半導體裝置之製造製程時之熱處理，亦可抑制PMOS電晶體TrP及NMOS電晶體TrN之電晶體特性之劣化。
此處，為了說明上述實施形態之效果，使用圖19～圖21所示之比較例進行說明。
如圖19所示，對不設置半導體層81B與絕緣膜81D、82C、及83C且半導體層83A及83B不包含碳(C)之比較例進行說明。於不設置絕緣膜83C之情形時，藉由熱處理等，半導體層83A中所包含之硼(B)向導電體層84等擴散，半導體層83A中所包含之硼(B)之濃度降低。進而，存在藉由下述之相互擴散，對硼(B)存在之區域擴散磷(P)，或對磷(P)存在之區域擴散硼(B)之情況。其結果，存在導致半導體層83A與導電體層84之界面之電阻增加之問題。再者，所謂相互擴散，係指半導體層83A中所包含之硼(B)經過導電體層84向半導體層83B擴散，及半導體層83B中所包含之磷(P)經過導電體層84向半導體層83A擴散。
因此，如圖20所示，藉由於半導體層83A及83B與導電體層84之間設置絕緣膜，可抑制上述相互擴散。
然而，於該情形時，如圖21所示，存在半導體層83A中所包含之硼(B)向N型井區域NW方向擴散之情況。因此，半導體層83A中所包含之硼(B)之濃度降低，其結果，存在導致半導體層83A與導電體層84之界面之電阻增加之問題。又，亦存在半導體層83A中所包含之硼(B)向N型井區域NW擴散之情況，於該情形時，會導致PMOS電晶體TrP之閾值電壓不均。
又，如圖21所示，藉由熱處理，半導體層82A中所包含之磷(P)向半導體層83B擴散。其結果存在如下情況：半導體層83B中所包含之磷(P)之濃度增加，藉由起因於磷(P)之增速氧化作用，半導體層83B與導電體層84之界面所產生之絕緣膜之膜厚較半導體層83A與導電體層84之界面所產生之絕緣膜之膜厚更厚。於該情形時，存在導致NMOS電晶體TrN中之半導體層83B與導電體層84之界面之電阻增加之問題。
且說，如上所述之硼(B)或磷(P)之擴散係藉由形成記憶胞之製造製程中之高溫之熱處理製程等引起。即，有於形成PMOS電晶體TrP及NMOS電晶體TrN之電晶體時，或於其後，於形成記憶胞之製造製程中之例如熱擴散等高溫處理時，上述電晶體動作之劣化或對記憶體性能障礙之問題變得明顯之可能性。
相對於上述比較例，根據本實施形態，如圖22所示，於半導體層82B及82A與半導體層83A及83B之交界面，設置有絕緣膜82C。因此，抑制硼(B)自半導體層83A向半導體層82B擴散。又，抑制磷(P)自半導體層82A向半導體層83B擴散。又，於本實施形態中，於半導體層83A及83B與導電體層84之交界面，設置有絕緣膜83C。因此，可抑制硼(B)自半導體層83A向導電體層84擴散。
其結果，可抑制半導體層83A中所包含之硼(B)之濃度降低，可減少半導體層83A與導電體層84之界面中之電阻之增加。又，亦可抑制半導體層83A中所包含之硼(B)向N型井區域NW。
又，可抑制磷(P)向半導體層83B擴散。其結果，可抑制形成絕緣膜83C時之增速氧化。因此，可抑制NMOS電晶體TrN中之絕緣膜83C之膜厚，可減少半導體層83B與導電體層84之界面電阻。
進而，如上述實施形態所示，於N型井區域NW與半導體層81C之間設置有包含碳(C)之半導體層81B。該半導體層81B中所包含之碳(C)抑制硼(B)之擴散。因此，抑制硼(B)自半導體層81C向N型井NW擴散。
又，如上述實施形態所示，半導體層83A包含碳(C)。因此，可進而抑制半導體層83A中之硼(B)之擴散。
如以上所述，根據上述實施形態，即便為於形成PMOS電晶體TrP及NMOS電晶體TrN之電晶體之後，以高溫進行熱處理之半導體裝置，亦可抑制上述硼(B)或磷(P)之擴散。其結果，根據上述實施形態，可提供高品質之PMOS電晶體TrP及NMOS電晶體TrN。
＜2＞其他變化例等
上述實施形態及變化例中所說明之製造製程只不過為一例，亦可於各製造製程之間插入其他處理，亦可將製造製程適當替換。半導體裝置1之製造製程只要能夠形成上述實施形態及變化例中所說明之結構，則亦可應用任何製造製程。
於上述實施形態中，記憶胞陣列10之結構亦可為其他結構。例如，記憶體柱MP亦可為複數個柱於Z方向連結而成之結構。例如，記憶體柱MP亦可為貫通導電體層24(選擇閘極線SGD)之柱與貫通複數個導電體層23(字元線WL)之柱連結而成之結構。又，記憶體柱MP亦可為分別貫通複數個導電體層23之複數個柱於Z方向連結而成之結構。
於上述實施形態中，對半導體裝置1具有於記憶胞陣列10下設置感測放大器模組16等電路之結構之情況進行了例示，但並不限定於此。例如，半導體裝置1亦可為於半導體基板20上形成有記憶胞陣列10之結構。於該情形時，記憶體柱MP例如經由記憶體柱MP之底面而將半導體層31與源極線SL電性地連接。
於本說明書中，所謂“連接”表示電性地連接，例如不將於之間介隔其他元件之情況除外。
於本說明書中，所謂“導電型”表示N型或P型。例如，第1導電型與P型對應，第2導電型與N型對應。
於本說明書中，“N型雜質擴散區域”與n ＋雜質擴散區域NP對應。“P型雜質擴散區域”與p ＋雜質擴散區域PP對應。
於本說明書中，“多晶矽”能夠換言之為多晶之半導體。
對本發明之幾個實施形態進行了說明，但該等實施形態係作為示例而提出者，並不意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，於不脫離發明之主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍中所記載之發明與其均等之範圍中。  [相關申請案]
本申請案享有以日本專利申請案2019-53654號(申請日：2019年3月20日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之所有內容。
1                       半導體裝置  2                       記憶體控制器  10                     記憶胞陣列  11                     指令暫存器  12                     位址暫存器  13                     定序器  14                     驅動器模組  15                     列解碼器模組  16                     感測放大器模組  20                     半導體基板  21                     導電體層  22                     導電體層  23                     導電體層  24                     導電體層  25                     導電體層  30                     芯構件  31                     半導體層  32                     積層膜  33                     隧道絕緣膜  34                     絕緣膜  35                     阻擋絕緣膜  40                     絕緣膜  41A                   半導體層  41B                   半導體層  41C                   絕緣膜  42A                   半導體層  42B                   絕緣膜  43A                   半導體層  43B                   絕緣膜  44                     導電體層  45                     絕緣膜  50                     絕緣膜  51A                   半導體層  51B                   絕緣膜  52A                   半導體層  52B                   半導體層  52C                   絕緣膜  53A                   半導體層  53B                   絕緣膜  54                     導電體層  55                     絕緣膜  60                     絕緣膜  61                     絕緣膜  62                     絕緣膜  70                     導電體  71                     導電體  80                     絕緣膜  81                     半導體層  81A                   半導體層  81B                   半導體層  81C                   半導體層  81D                   絕緣膜  82                     半導體層  82A                   半導體層  82B                   半導體層  82C                   絕緣膜  83                     半導體層  83A                   半導體層  83B                   半導體層  83C                   絕緣膜  84                     導電體層  85                     絕緣膜  BL                    位元線  BL0～BLm         位元線  BLK                  區塊  C0                     接點  CP                     接點  CS                     接點  CU                    單元組件  D0                     導電體  GCn                  導電體  GCp                  導電體  MP                    記憶體柱  MT0～MT7        記憶胞電晶體  NP1                   n ＋雜質擴散區域  NP2                   n ＋雜質擴散區域  NS                    NAND串  NW                   N型井區域  PP1                   p ＋雜質擴散區域  PP2                   p ＋雜質擴散區域  PW                    P型井區域  SGD0～SGD3     選擇閘極線  SGS                   選擇閘極線  SL                     源極線  SLT                   狹縫  ST1                   選擇電晶體  ST2                   選擇電晶體  STI                   元件分離區域  SU0～SU3         串單元  TrN                   NMOS電晶體  TrP                    PMOS電晶體  UA                    電路區域
圖1係表示實施形態之半導體裝置之構成例之方塊圖。  圖2係表示實施形態之半導體裝置所具備之記憶胞陣列之電路構成之電路圖。  圖3係表示實施形態之半導體裝置所具備之記憶胞陣列之平面佈局之一例之俯視圖。  圖4係表示實施形態之半導體裝置所具備之記憶胞陣列之剖面結構之一例之剖視圖。  圖5係表示構成實施形態之半導體裝置所具備之記憶胞陣列之一部分之記憶體柱之剖面結構之一例之剖視圖。  圖6係表示實施形態之半導體裝置所具備之PMOS電晶體及NMOS電晶體之剖面結構之一例之剖視圖。  圖7係表示實施形態之半導體裝置之製造製程之一例之流程圖。  圖8～圖18係表示實施形態之半導體裝置之製造製程之一例之PMOS電晶體及NMOS電晶體形成區域之剖視圖。  圖19～圖21係表示實施形態之比較例之半導體裝置之製造製程之一例之PMOS電晶體及NMOS電晶體形成區域之剖視圖。  圖22係表示實施形態之半導體裝置之製造製程之效果之PMOS電晶體及NMOS電晶體形成區域之剖視圖。
23               導電體層  30               芯構件  31               半導體層  32               積層膜  33               隧道絕緣膜  34               絕緣膜  35               阻擋絕緣膜  MP              記憶體柱

Claims (16)

  1. 一種半導體裝置，其具備：N型之第1井區域；P型之源極擴散層及汲極擴散層，其等設置於上述第1井區域之上表面；第1閘極絕緣層，其設置於上述P型之源極擴散層、及P型之汲極擴散層間之上述第1井區域之上；P型之第1半導體層，其設置於上述第1閘極絕緣層之上；第2半導體層，其介隔第1絕緣層而設置於上述第1半導體層之上；P型之第3半導體層，其介隔第2絕緣層而設置於上述第2半導體層之上，且包含硼；以及第1導電層，其介隔第3絕緣層而設置於上述第3半導體層之上。
  2. 如請求項1之半導體裝置，其進而具備：N型之源極擴散層及汲極擴散層，其等具有介隔元件分離膜而與上述第1井區域相鄰設置之P型之第2井區域，且設置於上述第2井區域之上表面；第2閘極絕緣層，其設置於上述N型之源極擴散層、及N型之汲極擴散層間之上述第2井區域之上；N型之第4半導體層，其設置於上述第2閘極絕緣層之上；第5半導體層，其介隔第4絕緣層而設置於上述第4半導體層之上，上層包含磷(P)離子，下層不含雜質； 第6半導體層，其介隔第5絕緣層而設置於上述第5半導體層之上；以及第2導電層，其介隔第6絕緣層而設置於上述第6半導體層之上。
  3. 如請求項2之半導體裝置，其中設置於上述第1井區域及上述第2井區域者分別為P型MOSFET及N型MOSFET。
  4. 如請求項3之半導體裝置，其進而具備各自積層有複數個記憶胞之複數個記憶胞柱，上述P型MOSFET及N型MOSFET構成對上述記憶胞進行控制之周邊電路之一部分。
  5. 如請求項2之半導體裝置，其中上述第2絕緣層及上述第5絕緣層為自然氧化膜。
  6. 如請求項2之半導體裝置，其中上述第3絕緣層及上述第6絕緣層為自然氧化膜。
  7. 如請求項1至6中任一項之半導體裝置，其中上述第3半導體層進而包含碳。
  8. 如請求項1至6中任一項之半導體裝置，其中於上述第1半導體層之上述第1閘極絕緣層之附近區域包含碳。
  9. 如請求項1至6中任一項之半導體裝置，其中上述第2半導體層之雜質濃度低於上述第1半導體層之雜質濃度，或者上述第2半導體層不含雜質。
  10. 如請求項1至6中任一項之半導體裝置，其中上述第1絕緣層之膜厚為不損及上述第1半導體層及上述第2半導體層之間之導電性之程度之厚度，上述第2絕緣層之膜厚為不損及上述第2半導體層及上述第3半導體層之間之導電性之程度之厚度，上述第3絕緣層之膜厚為不損及上述第3半導體層及上述第1導電層之間之導電性之程度之厚度。
  11. 如請求項2之半導體裝置，其中上述第3絕緣層之膜厚與上述第6絕緣層之膜厚為相同程度。
  12. 一種半導體裝置，其具備：P型之第1井區域；N型之源極擴散層及汲極擴散層，其等設置於上述第1井區域之上表面；第1閘極絕緣層，其設置於上述N型之源極擴散層、及N型之汲極擴散層間之上述第1井區域之上；N型之第1半導體層，其設置於上述第1閘極絕緣層之上；第2半導體層，其介隔第1絕緣層而設置於上述第1半導體層之上，且包含下層及上層，上述上層包含高於上述下層之濃度之磷； N型之第3半導體層，其介隔第2絕緣層而設置於上述第2半導體層之上；以及第1導電層，其介隔第3絕緣層而設置於上述第3半導體層之上。
  13. 如請求項12之半導體裝置，其進而具備：N型之第2井區域；P型之源極擴散層及汲極擴散層，其等設置於上述第2井區域之上表面；第2閘極絕緣層，其設置於上述P型之源極擴散層、及P型之汲極擴散層間之上述第2井區域之上；P型之第4半導體層，其設置於上述第2閘極絕緣層之上；第5半導體層，其介隔第4絕緣層而設置於上述第4半導體層之上；P型之第6半導體層，其介隔第5絕緣層而設置於上述第5半導體層之上，且包含硼；以及第2導電層，其介隔第6絕緣層而設置於上述第6半導體層之上。
  14. 如請求項12或13之半導體裝置，其中於上述第1半導體層之上述第1閘極絕緣層之附近區域包含碳(C)。
  15. 如請求項12或13之半導體裝置，其中上述第3半導體層進而包含碳。
  16. 如請求項13之半導體裝置，其中上述第3絕緣層之膜厚與上述第6絕緣層之膜厚為相同程度。
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