JP2020155635A - 半導体装置 - Google Patents

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Abstract

【課題】高品質な半導体装置を提供する。【解決手段】実施形態の半導体装置は、Ｎ型の第１ウェル領域と、前記第１ウェル領域の上面に設けられる、Ｐ型のソース拡散層及びドレイン拡散層と、前記Ｐ型のソース拡散層、及びＰ型のドレイン拡散層間の前記第１ウェル領域の上に設けられる、第１ゲート絶縁層と、前記第１ゲート絶縁層の上に設けられる、Ｐ型の第１半導体層と、前記第１半導体層の上に第１絶縁層を介して設けられる、第２半導体層と、前記第２半導体層の上に第２絶縁層を介して設けられる、ボロンを含むＰ型の第３半導体層と、前記第３半導体層の上に第３絶縁層を介して設けられる、第１導電層と、備える。【選択図】図５

Description

実施形態は、半導体装置に関する。
半導体装置の一つとして、超低耐圧（Very Low Voltage）トランジスタが知られている。超低耐圧トランジスタは高速動作を目的としたトランジスタである。しかし、超低耐圧トランジスタはゲート電極の構造によって、超低耐圧トランジスタの製造中にトランジスタの特性が劣化してしまうことがあることがある。
米国特許第８５８２３４１号明細書
高品質な半導体装置を提供する。
実施形態の半導体装置は、Ｎ型の第１ウェル領域と、前記第１ウェル領域の上面に設けられたＰ型のソース拡散層及びドレイン拡散層と、前記Ｐ型のソース拡散層、及びＰ型のドレイン拡散層間の、前記第１ウェル領域上に設けられる、第１ゲート絶縁層と、前記第１ゲート絶縁層の上に設けられた、Ｐ型の第１半導体層と、前記第１半導体層上に第１絶縁層を介して設けられた、第２半導体層と、前記第２半導体層上に第２絶縁層を介して設けられた、ボロンを含むＰ型の第３半導体層と、前記第３半導体層上に第３絶縁層を介して設けられた、第１導電層と、を備える。
図１は、実施形態に係る半導体装置の構成例を示すブロック図である。 図２は、実施形態に係る半導体装置の備えるメモリセルアレイの回路構成を示す回路図である。 図３は、実施形態に係る半導体装置の備えるメモリセルアレイの平面レイアウトの一例を示す平面図である。 図４は、実施形態に係る半導体装置の備えるメモリセルアレイの断面構造の一例を示す断面図である。 図５は、実施形態に係る半導体装置の備えるメモリセルアレイの一部を構成するメモリピラーの断面構造の一例を示す断面図である。 図６は、実施形態に係る半導体装置の備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの断面構造の一例を示す断面図である。 図７は、実施形態に係る半導体装置の製造工程の一例を示すフローチャートである。 図８は、実施形態に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図９は、実施形態に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１０は、実施形態に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１１は、実施形態に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１２は、実施形態に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１３は、実施形態に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１４は、実施形態に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１５は、実施形態に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１６は、実施形態に係る半導体装置の製造工程の効果を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１７は、実施形態に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１８は、実施形態に係る半導体装置の製造工程の効果を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図１９は、実施形態の比較例に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図２０は、実施形態の比較例に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図２１は、実施形態の比較例に係る半導体装置の製造工程の一例を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。 図２２は、実施形態に係る半導体装置の製造工程の効果を示す、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ形成領域の断面図である。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
＜１＞実施形態
図１は、実施形態に係る半導体装置１の構成例を示している。以下に、実施形態に係る半導体装置１について説明する。
＜１−１＞半導体装置１の構成
＜１−１−１＞半導体装置１の全体構成
半導体装置１は、例えばデータを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体装置１は、例えば外部のメモリコントローラ２によって制御される。
図１に示すように、半導体装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。
また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
アドレスレジスタ１２は、半導体装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。
ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。
半導体装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格をサポートしている。例えば、半導体装置１とメモリコントローラ２との間の通信では、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディビジー信号ＲＢｎ、及び入出力信号Ｉ／Ｏが使用される。
コマンドラッチイネーブル信号ＣＬＥは、半導体装置１が受信した入出力信号Ｉ／ＯがコマンドＣＭＤであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体装置１が受信した信号Ｉ／Ｏがアドレス情報ＡＤＤであることを示す信号である。ライトイネーブル信号ＷＥｎは、入出力信号Ｉ／Ｏの入力を半導体装置１に命令する信号である。リードイネーブル信号ＲＥｎは、入出力信号Ｉ／Ｏの出力を半導体装置１に命令する信号である。
レディビジー信号ＲＢｎは、半導体装置１がメモリコントローラ２からの命令を受け付けるレディ状態であるか命令を受け付けないビジー状態であるかを、メモリコントローラ２に通知する信号である。入出力信号Ｉ／Ｏは、例えば８ビット幅の信号であり、コマンドＣＭＤ、アドレス情報ＡＤＤ、データＤＡＴ等を含み得る。
以上で説明した半導体装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
＜１−１−２＞メモリセルアレイ１０の回路構成
図２は、実施形態に係る半導体装置１の備えるメモリセルアレイ１０の回路構成の一例であり、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを抽出して示している。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含む。各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。
複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）に関連付けられている。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の一端に接続される。直列に接続されたメモリセルトランジスタＭＴ０〜ＭＴ７の他端は、選択トランジスタＳＴ２のドレインに接続される。
同一のブロックＢＬＫにおいて、選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。メモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ７に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、同じカラムアドレスＣＡが割り当てられた複数のＮＡＮＤストリングＮＳは、複数のブロックＢＬＫ間で同じビット線ＢＬに共通接続される。ソース線ＳＬは、複数のブロックＢＬＫ間で共通接続される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
尚、実施形態に係る半導体装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ、並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
＜１−１−３＞メモリセルアレイ１０の構造
以下に、実施形態におけるメモリセルアレイ１０の構造の一例について説明する。
尚、以下で参照される図面において、Ｘ方向は、ワード線ＷＬの延伸方向に対応している。Ｙ方向は、ビット線ＢＬの延伸方向に対応している。Ｚ方向は、半導体装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。
また、以下で参照される断面図では、図を見易くするために絶縁膜（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。また、平面図には、図を見易くするためにハッチングが適宜付加されている。平面図に付加されたハッチングは、ハッチングが付加された構成要素の素材や特性とは必ずしも関連していない。
図３は、実施形態に係る半導体装置１の備えるメモリセルアレイ１０の平面レイアウトの一例であり、ストリングユニットＳＵ０及びＳＵ１のそれぞれに対応する構造体を抽出して示している。
図３に示すように、メモリセルアレイ１０が形成される領域には、例えば複数のスリットＳＬＴと、複数のストリングユニットＳＵと、複数のビット線ＢＬとが含まれている。
複数のスリットＳＬＴは、それぞれがＸ方向に延伸し、Ｙ方向に配列している。Ｙ方向に隣り合うスリットＳＬＴ間には、例えば１つのストリングユニットＳＵが配置される。
各ストリングユニットＳＵは、複数のメモリピラーＭＰを含む。複数のメモリピラーＭＰは、例えばＸ方向に沿って千鳥状に配置される。メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
複数のビット線ＢＬは、それぞれがＹ方向に延伸し、Ｘ方向に配列している。例えば、各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。具体的には、各メモリピラーＭＰには、例えば２本のビット線ＢＬが重なっている。
メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１本のビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＰが設けられる。各メモリピラーＭＰは、コンタクトＣＰを介して対応するビット線ＢＬと電気的に接続される。
尚、隣り合うスリットＳＬＴ間に設けられるストリングユニットＳＵの個数は、任意の個数に設計され得る。図３に示されたメモリピラーＭＰの個数及び配置はあくまで一例であり、メモリピラーＭＰは任意の個数及び配置に設計され得る。各メモリピラーＭＰと重なるビット線ＢＬの本数は、任意の本数に設計され得る。
図４は、図３のＩＶ−ＩＶ線に沿った断面図であり、実施形態に係る半導体装置１の備えるメモリセルアレイ１０の断面構造の一例を示している。
図４に示すように、メモリセルアレイ１０が形成される領域には、例えば導電体層２１〜２５、メモリピラーＭＰ、コンタクトＣＰ、並びにスリットＳＬＴが含まれる。
具体的には、半導体基板２０上に、回路領域ＵＡが設けられる。回路領域ＵＡには、例えばセンスアンプモジュール１６等の回路が設けられる。当該回路は、例えばＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰを含む。なお、ここで示すＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰは、高速動作を目的とした超低耐圧トランジスタである。
回路領域ＵＡ上に、導電体層２１が設けられる。例えば導電体層２１は、ＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとして使用される。導電体層２１は、例えばシリコン（Ｓｉ）を含む。
導電体層２１の上方に、絶縁膜を介して導電体層２２が設けられる。例えば導電体層２２は、ＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＳとして使用される。導電体層２２は、例えばシリコン（Ｓｉ）を含む。
導電体層２２の上方に、絶縁膜と導電体層２３とが交互に積層される。例えば導電体層２３は、ＸＹ平面に沿って広がった板状に形成される。積層された複数の導電体層２３は、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。導電体層２３は、例えばタングステン（Ｗ）を含む。
最上層の導電体層２３の上方に、絶縁膜を介して導電体層２４が設けられる。導電体層２４は、例えばＸＹ平面に沿って広がった板状に形成され、選択ゲート線ＳＧＤとして使用される。導電体層２４は、例えばタングステン（Ｗ）を含む。
導電体層２４の上方に、絶縁膜を介して導電体層２５が設けられる。例えば導電体層２５は、Ｙ方向に沿って延伸したライン状に形成され、ビット線ＢＬとして使用される。つまり、図示しない領域において複数の導電体層２５は、Ｘ方向に沿って配列している。導電体層２５は、例えば銅（Ｃｕ）を含む。
メモリピラーＭＰは、Ｚ方向に沿って延伸した柱状に形成され、例えば導電体層２２〜２４を貫通している。具体的には、メモリピラーＭＰの上端は、例えば導電体層２４が設けられた層と導電体層２５が設けられた層との間の層に含まれている。メモリピラーＭＰの下端は、例えば導電体層２１が設けられた層に含まれる。
図５に示すように、メモリピラーＭＰは、例えばコア部材３０、半導体層３１、及び積層膜３２を含む。
コア部材３０は、Ｚ方向に沿って延伸した柱状に形成される。コア部材３０の上端は、例えば導電体層２４が設けられた層よりも上層に含まれている。コア部材３０の下端は、例えば導電体層２１が設けられた層に含まれている。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
コア部材３０は、半導体層３１によって覆われている。半導体層３１は、例えばメモリピラーＭＰの側面を介して導電体層２１の一部である導電体層５４と接触している。半導体層３１は、例えばポリシリコン（Ｓｉ）である。積層膜３２は、導電体層２１と半導体層３１とが接触している部分を除いて、半導体層３１の側面及び底面を覆っている。
導電体層２３を含む層においてコア部材３０は、メモリピラーＭＰの中央部に設けられる。半導体層３１は、コア部材３０の側面を囲っている。積層膜３２は、半導体層３１の側面を囲っている。積層膜３２は、例えばトンネル絶縁膜３３、絶縁膜３４、及びブロック絶縁膜３５を含む。
トンネル絶縁膜３３は、半導体層３１の側面を囲っている。絶縁膜３４は、トンネル絶縁膜３３の側面を囲っている。ブロック絶縁膜３５は、絶縁膜３４の側面を囲っている。導電体層２３は、ブロック絶縁膜３５の側面を囲っている。
トンネル絶縁膜３３は、例えば酸化シリコン（ＳｉＯ２）を含む。絶縁膜３４は、例えば窒化シリコン（ＳｉＮ）を含む。ブロック絶縁膜３５は、例えば酸化シリコン（ＳｉＯ２）を含む。
図４に戻り、半導体層３１上には、柱状のコンタクトＣＰが設けられる。図示された領域には、２本のメモリピラーＭＰのうち、１本のメモリピラーＭＰに対応するコンタクトＣＰが示されている。当該領域においてコンタクトＣＰが接続されていないメモリピラーＭＰには、図示されない領域においてコンタクトＣＰが接続される。
コンタクトＣＰの上面には、１個の導電体層２５、すなわち１本のビット線ＢＬが接触している。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
スリットＳＬＴは、Ｚ方向に沿って延伸した板状に形成され、例えば導電体層２２〜２４を分断している。具体的には、スリットＳＬＴの上端は、例えばメモリピラーＭＰの上端を含む層と導電体層２５が設けられた層との間の層に含まれている。
スリットＳＬＴの内部には、絶縁体が設けられる。当該絶縁体は、例えば酸化シリコン（ＳｉＯ２）等の絶縁物を含む。尚、スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。例えば、スリットＳＬＴに酸化シリコンが埋め込まれる前に、スリットＳＬＴの側壁として窒化シリコン（ＳｉＮ）が形成されても良い。
以上で説明したメモリピラーＭＰの構成では、例えばメモリピラーＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２４とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体層３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。絶縁膜３４は、メモリセルトランジスタＭＴの電荷蓄積層として使用される。
尚、以上で説明したメモリセルアレイ１０の構造において、導電体層２３の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＤには、複数層に設けられた複数の導電体層２４が割り当てられても良い。選択ゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。
＜１−１−４＞ＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰの構造
以下に、実施形態におけるＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰのそれぞれの構造の一例について説明する。
＜１−１−４−１＞メモリセルアレイ１０下の構造の概略について
まず、引き続き図４を参照して、メモリセルアレイ１０下に設けられたＮＭＯＳトランジスタＴｒＮ及びＰＭＯＳトランジスタＴｒＰを含む構造の概略について説明する。
半導体基板２０は、例えばＰ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、及び素子分離領域ＳＴＩを含む。回路領域ＵＡは、例えば導電体ＧＣ、及びＤ０、コンタクトＣＳ、及びＣ０を含む。
Ｐ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、及び素子分離領域ＳＴＩの各々は、半導体基板２０の上面に接している。Ｎ型ウェル領域ＮＷとＰ型ウェル領域ＰＷとの間は、素子分離領域ＳＴＩによって絶縁される。
ＰＭＯＳトランジスタＴｒＰが形成されるＮ型ウェル領域ＮＷは、例えばボロン（Ｂ）がドープされた、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２を含む。ｐ＋不純物拡散領域ＰＰ１は、ｐ＋不純物拡散領域ＰＰ２と離れて配置され、それぞれソース（ソース拡散層）、ドレイン（ドレイン拡散層）となる。ｐ＋不純物拡散領域ＰＰ１及びＰＰ２は、半導体基板２０の上面に接する。
ＮＭＯＳトランジスタＴｒＮが形成されるＰ型ウェル領域ＰＷは、例えばリン（Ｐ）がドープされた、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２を含む。ｎ＋不純物拡散領域ＮＰ１は、ｎ＋不純物拡散領域ＮＰ２と離れて配置され、それぞれソース（ソース拡散層）、ドレイン（ドレイン拡散層）となる。ｎ＋不純物拡散領域ＮＰ１及びＮＰ２は、半導体基板２０の上面に接する。
導電体ＧＣｐは、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２間のＮ型ウェル領域ＮＷの上方に設けられるゲート電極である。導電体ＧＣｎは、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２間のＰ型ウェル領域ＰＷの上方に設けられるゲート電極である。各導電体Ｄ０は、導電体ＧＣｐ及びＧＣｎよりも上層に設けられる配線である。
各コンタクトＣＳは、半導体基板２０と導電体Ｄ０との間に設けられる柱状の導電体である。各コンタクトＣ０は、導電体ＧＣｐ又はＧＣｎと導電体Ｄ０との間に設けられる柱状の導電体である。
ｐ＋不純物拡散領域ＰＰ１及びＰＰ２とｎ＋不純物拡散領域ＮＰ１及びＮＰ２との各々は、コンタクトＣＳを介して異なる導電体Ｄ０に電気的に接続される。導電体ＧＣｐ及びＧＣｎの各々は、コンタクトＣ０を介して異なる導電体Ｄ０に電気的に接続される。
以上で説明したように、Ｎ型ウェル領域ＮＷにＰＭＯＳトランジスタＴｒＰが形成され、Ｐ型ウェル領域ＰＷにＮＭＯＳトランジスタＴｒＮが形成される
＜１−１−４−２＞ＰＭＯＳトランジスタＴｒＰの構造について
次に、ＰＭＯＳトランジスタＴｒＰのより詳細な構造の一例について説明する。
図６は、実施形態に係る半導体装置１においてメモリセルアレイ１０下に設けられたＰＭＯＳトランジスタＴｒＰの断面構造の一例を示している。
図６に示すように、ＰＭＯＳトランジスタＴｒＰの領域には、Ｎ型ウェル領域ＮＷ、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２、導電体ＧＣｐ、コンタクトＣＳ及びＣ０、並びに絶縁膜４０、４５、６０、６１、及び６２が含まれている。
具体的には、絶縁膜４０は、ｐ＋不純物拡散領域ＰＰ１及びＰＰ２間のＮ型ウェル領域ＮＷ上に設けられる。絶縁膜４０は、例えば酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）の積層構造を含み、ＰＭＯＳトランジスタＴｒＰのゲート絶縁膜である。
絶縁膜４０上に、導電体ＧＣｐ、及び絶縁膜４５が順に積層される。
導電体ＧＣｐは、半導体層４１Ａ、４１Ｂ、絶縁膜４１Ｃ、半導体層４２Ａ、絶縁膜４２Ｂ、半導体層４３Ａ、絶縁膜４３Ｂ、導電体層４４が順に積層された構造であり、ＰＭＯＳトランジスタＴｒＰのゲート電極（導電体ＧＣｐ）である。半導体層４１Ｂは、ボロン（Ｂ）がドープされたポリシリコン層である。半導体層４１Ａは、ボロン（Ｂ）及び炭素（Ｃ）がドープされたポリシリコン層であり、半導体層４１Ｂに含まれるボロン（Ｂ）が、Ｎ型ウェル領域ＮＷへ拡散するのを抑制するバッファ層として利用される。この場合、半導体層４１Ａのボロン（Ｂ）濃度は、半導体層４１Ｂのボロン（Ｂ）濃度よりも高濃度である。
絶縁膜４１Ｃは、例えば酸化シリコン（ＳｉＯ２）である。絶縁膜４１Ｃの膜厚は、その上下の膜の間の導電性を損ねない程度の薄さである。半導体層４２Ａは、膜厚が３５〜４０ｎｍ程度のノンドープ（不純物を含まない）のポリシリコン層である。半導体層４２Ａは、ノンドープでなくと、半導体層４１Ａの不純物濃度未満の不純物を含んでいてもよい。絶縁膜４２Ｂは、例えば酸化シリコン（ＳｉＯ２）であり、後述する半導体層４３Ａに含まれるボロン（Ｂ）が、下層のノンドープの半導体層４２Ａへ拡散することを抑制する拡散防止層として利用される。絶縁膜４２Ｂの膜厚は、その上下の膜の間の導電性を損ねない程度の薄さである。半導体層４３Ａは、膜厚が５〜１０ｎｍ程度で、少なくともボロン（Ｂ）がドープされたポリシリコン層である。なお、半導体層４３Ａには炭素（Ｃ）がドープされていても良い。なお、半導体層４３Ａのボロン濃度は２１乗台であり、半導体層４１Ｂのボロン濃度は２０乗台である。炭素（Ｃ）をドープすることにより、ボロン（Ｂ）の拡散抑制の一定の効果が得られるが、前述した絶縁膜４２Ｂと組み合わせることにより、ボロンの拡散抑制をさらに高めることが可能となる。絶縁膜４３Ｂは、例えば酸化シリコン（ＳｉＯ２）であり、半導体層４３Ａに含まれるボロン（Ｂ）の導電体層４４への拡散を抑制する層として利用される。絶縁膜４３Ｂの膜厚は、その上下の膜の間の導電性を損ねない程度の薄さである。導電体層４４は、例えば導電体層を含む。
絶縁膜４５は、例えば、その後の工程においてゲート電極へのコンタクトホールを形成する際のエッチングストッパとして使用され、例えば窒化シリコン（ＳｉＮ）を含む。
以降の説明において、絶縁膜４０、半導体層４１Ａ、４１Ｂ、絶縁膜４１Ｃ、半導体層４２Ａ、絶縁膜４２Ｂ、半導体層４３Ａ、絶縁膜４３Ｂ、及び導電体層４４の積層構造を積層ゲート構造と呼ぶ場合がある。
前記積層ゲート構造の側面には、絶縁膜６０及び６１が順に設けられる。絶縁膜６０及び６１は、ＰＭＯＳトランジスタＴｒＰのゲート電極の側壁として使用される。また、絶縁膜６０及び６１は、Ｎ型ウェル領域ＮＷの上面に設けられる。また、絶縁膜６２は、絶縁膜６１を覆うように設けられる。
以上で説明したＰＭＯＳトランジスタＴｒＰに関連する構造に対して、コンタクトＣ０は、絶縁膜６２、及び絶縁膜４５を貫通（通過）するコンタクトホール内に形成され、コンタクトＣ０の底面は、導電体層４４に接触している。
コンタクトＣＳは、絶縁膜６２、６１、及び６０を貫通（通過）するコンタクトホール内に形成され、コンタクトＣＳの底面は、ｐ＋不純物拡散領域ＰＰ１またはＰＰ２に接触している。
コンタクトＣＳは、例えば導電体７０及び７１を含む。導電体７１は、ｐ＋不純物拡散領域ＰＰ１またはＰＰ２上に設けられた部分と、当該部分から円筒状に延伸した部分とを有する。言い換えると、導電体７１は、底部にｐ＋不純物拡散領域ＰＰ１またはＰＰ２が配置されたコンタクトホールの内壁及び底面に設けられ、ｐ＋不純物拡散領域ＰＰ１またはＰＰ２に接触している。導電体７１は、例えば窒化チタン（ＴｉＮ）を含み、半導体装置１の製造工程においてバリアメタルとして使用される。導電体７０は、例えば導電体７１の内側に埋め込まれている。導電体７０は、例えばタングステン（Ｗ）を含む。
尚、このＰＭＯＳトランジスタＴｒＰに対応するコンタクトＣＳの詳細な構造は、ＮＭＯＳトランジスタＴｒＮに対応するコンタクトＣＳ及びＣ０と、ＰＭＯＳトランジスタＴｒＰに対応するコンタクトＣ０とのそれぞれにおいても同様である。
＜１−１−４−３＞ＮＭＯＳトランジスタＴｒＮの構造について
次に、ＮＭＯＳトランジスタＴｒＮのより詳細な構造の一例について説明する。
また、図６は、実施形態に係る半導体装置１においてメモリセルアレイ１０下に設けられたＮＭＯＳトランジスタＴｒＮの断面構造の一例を示している。
図６に示すように、ＮＭＯＳトランジスタＴｒＮの領域には、Ｐ型ウェル領域ＰＷ、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２、導電体ＧＣｎ、コンタクトＣＳ及びＣ０、並びに絶縁膜５０、５５、６０、６１、及び６２が含まれている。
具体的には、絶縁膜５０は、ｎ＋不純物拡散領域ＮＰ１及びＮＰ２間のＰ型ウェル領域ＰＷ上に設けられる。絶縁膜５０は、例えば酸化シリコン（ＳｉＯ２）及び窒化シリコン（ＳｉＮ）の積層構造を含み、ＮＭＯＳトランジスタＴｒＮのゲート絶縁膜である。
絶縁膜５０上に、導電体ＧＣｎ、及び絶縁膜５５が順に積層される。
導電体ＧＣｎは、半導体層５１Ａ、絶縁膜５１Ｂ、半導体層５２Ａ、５２Ｂ、絶縁膜５２Ｃ、半導体層５３Ａ、絶縁膜５３Ｂ、導電体層５４が順に積層された構造であり、ＮＭＯＳトランジスタＴｒＮのゲート電極（導電体ＣＧｎ）である。半導体層５１Ａは、リン（Ｐ）がドープされたポリシリコン層である。絶縁膜５１Ｂは、例えば酸化シリコン（ＳｉＯ２）である。絶縁膜５１Ｂの膜厚は、その上下の膜の間の導電性を損ねない程度の薄さである。半導体層５２Ａは、ノンドープのポリシリコン層である。半導体層５２Ｂは、リンがドープされたポリシリコン層である。なお、半導体層５２Ａ及び５２Ｂの膜厚は、例えば３５〜４０ｎｍ程度である。絶縁膜５２Ｃは、例えば酸化シリコン（ＳｉＯ２）であり、後述する半導体層５２Ｂに含まれるリン（Ｐ）がノンドープの半導体層５３Ａへ拡散することを抑制する拡散防止層として利用される。絶縁膜５２Ｃの膜厚は、その上下の膜の間の導電性を損ねない程度の薄さである。半導体層５３Ａは、膜厚が５〜１０ｎｍ程度で、炭素（Ｃ）がドープされたポリシリコン層である。絶縁膜５３Ｂは、例えば酸化シリコン（ＳｉＯ２）であり、リン（Ｐ）が導電体層５４へ拡散することを抑制する拡散防止層として利用される。絶縁膜５３Ｂの膜厚は、その上下の膜の間の導電性を損ねない程度の薄さである。導電体層５４は、例えばタングステンシリサイド（ＷＳｉ）を含む。
絶縁膜５５は、例えば、その後の工程においてゲート電極へのコンタクトホールを形成する際のエッチングストッパとして使用され、例えば窒化シリコン（ＳｉＮ）を含む。
以降の説明において、絶縁膜５０、半導体層５１Ａ、絶縁膜５１Ｂ、半導体層５２Ａ、５２Ｂ、絶縁膜５２Ｃ、半導体層５３Ａ、絶縁膜５３Ｂ、及び導電体層５４の積層構造を積層ゲート構造と呼ぶ場合がある。
なお、ＰＭＯＳトランジスタＴｒＰにおける積層ゲート構造と、ＮＭＯＳトランジスタＴｒＮにおける積層ゲート構造のＺ方向の半導体基板の表面からの高さは同じである。
前記積層ゲート構造の側面には、絶縁膜６０及び６１が順に設けられる。絶縁膜６０及び６１は、ＮＭＯＳトランジスタＴｒＮのゲート電極の側壁として使用される。また、絶縁膜６０及び６１は、Ｐ型ウェル領域ｐＷの上面に設けられる。また、絶縁膜６２は、絶縁膜６１を覆うように設けられる。
以上で説明したＮＭＯＳトランジスタＴｒＮに関連する構造に対して、コンタクトＣ０は、絶縁膜６２、及び絶縁膜５５を貫通（通過）するコンタクトホール内に形成され、コンタクトＣ０の底面は、導電体層５４に接触している。
コンタクトＣＳは、絶縁膜６２、６１、及び６０を貫通（通過）するコンタクトホール内に形成され、コンタクトＣＳの底面は、ｎ＋不純物拡散領域ＮＰ１またはＮＰ２に接触している。
＜１−２＞半導体装置１の製造方法
以下に、図７〜図１８を用いて、実施形態における、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの形成の製造工程の一例について説明する。
図７は、実施形態に係る半導体装置１の製造方法の一例を示すフローチャートである。図８〜図１８のそれぞれは、実施形態に係る半導体装置１の製造工程における、ＰＭＯＳトランジスタＴｒＰの形成領域及びＮＭＯＳトランジスタＴｒＮの形成領域に対応する構造体を含む断面構造の一例を示している。ここでは、回路領域ＵＡの上方に設けられたメモリセルアレイ１０に関する詳細な説明については省略する。
［ステップＳ１００１］
まず、半導体基板の上方に、絶縁膜８０及び半導体層８１を形成する。より具体的には、図８に示すように、Ｐ型ウェル領域ＰＷ、Ｎ型ウェル領域ＮＷ、及び素子分離領域ＳＴＩ上にシリコン絶縁膜及びシリコン窒化膜の積層構造からなる絶縁膜８０を形成し、更に絶縁膜８０上に半導体層８１となるポリシリコンを形成する。
［ステップＳ１００２］
続いて、図９に示すように、例えばＰＭＯＳトランジスタＴｒＰの形成領域をマスクなどで覆うことで、ＮＭＯＳトランジスタＴｒＮの形成領域の半導体層８１に、リン（Ｐ）をドープし、半導体層８１Ａを形成する。また、例えばＮＭＯＳトランジスタＴｒＮの形成領域をマスクなどで覆うことで、ＰＭＯＳトランジスタＴｒＰの形成領域の半導体層８１に、炭素（Ｃ）をドープすることで半導体層８１Ｂが形成され、続いて炭素（Ｃ）ドープよりも弱いエネルギーでボロン（Ｂ）をドープすることで、半導体層８１Ｃを形成する。そして、半導体層８１Ａ及び８１Ｃの表面には、製造時の熱などにより、数ｎｍ程度の自然酸化膜（絶縁膜８１Ｄ）が形成される。
［ステップＳ１００３］
続いて、図１０に示すように、絶縁膜８１Ｄ上に、半導体層８２として、膜厚が３５〜４０ｎｍ程度のノンドープのポリシリコンを形成する。
［ステップＳ１００４］
続いて、図１１に示すように、例えばＰＭＯＳトランジスタＴｒＰ側の半導体層８２の領域に対し、図示しないマスクなどで覆い、ＮＭＯＳトランジスタＴｒＮ側の半導体層８２の領域に選択的にリン（Ｐ）をイオン注入などでドープし、Ｎ型の半導体層８２Ａを形成する。Ｎ型の半導体層８２Ａが形成されていない半導体層８２の残りの領域はノンドープのポリシリコン層であり、ここでは、半導体層８２Ｂとする。
［ステップＳ１００５］
続いて、図１２に示すように、半導体層８２Ｂ及び８２Ａの表面に絶縁膜８２Ｃを形成する。この絶縁膜８２Ｃは、熱酸化により形成されたものでもよいし、数ｎｍ程度の膜厚の自然酸化膜等であってもよい。
［ステップＳ１００６］
続いて、図１３に示すように、絶縁膜８２Ｃ上に、半導体層８３として、膜厚が５〜１０ｎｍ程度の炭素（Ｃ）がドープされたポリシリコンを形成する。
［ステップＳ１００７］
続いて、図１４に示すように、例えばＮＭＯＳトランジスタＴｒＮの形成領域をマスク（図示せず）などで覆うことで、ＰＭＯＳトランジスタＴｒＰの形成領域の半導体層８３に、ボロン（Ｂ）をドープし、半導体層８３Ａを形成する。半導体層８３の半導体層８３Ａ以外の部分を半導体層８３Ｂと記載する。
［ステップＳ１００８］
続いて、図１５に示すように、熱酸化などの熱処理により、半導体層８３Ａ及び８３Ｂの表面に絶縁膜８３Ｃが形成される。この絶縁膜８３Ｃは、数ｎｍ程度の膜厚の自然酸化膜等であってよい。なお、半導体層８２Ｂと８３Ａ、及び、半導体層８２Ａと８３Ｂとの間には、絶縁膜８２Ｃが設けられている。そのため、図１５に示すように、前記熱処理を行った際に、半導体層８３Ａからノンドープの半導体層８２Ｂへのボロン（Ｂ）の拡散が抑制され、半導体層８３Ａのボロン（Ｂ）濃度の低下を抑制できる。さらに、前記絶縁膜８２Ｃが設けられることによって、半導体層８２Ａから半導体層８３Ｂへのリン（Ｐ）拡散も抑制することができる。
ところで、半導体層８３Ｂ上に形成される絶縁膜８３Ｃの酸化速度は、半導体層８３Ｂ中のリン（Ｐ）濃度と関係する。例えば、リン（Ｐ）が含まれている、半導体層８３Ｂ上の絶縁膜８３Ｃの酸化速度は、リン（Ｐ）が含まれない半導体層８３Ａ上に形成される絶縁膜８３Ｃの酸化速度よりも速い。その結果、半導体層８３Ｂ上に形成される絶縁膜８３Ｃの膜厚は、半導体層８３Ａ上に形成される絶縁膜８３Ｃの膜厚よりも大きくなる。絶縁膜厚の増大は、上層の導電層（図示せず）との接続コンタクトの抵抗（ＥＩ抵抗とも呼ぶ）の増大につながり、ひいてはトランジスタ動作の劣化を招く。特にトランジスタが低耐圧系のＮ型トランジスタやＰ型トランジスタの場合、高速動作しない恐れがある。
さらにまた、ボロン（Ｂ）がトランジスタのソース、ドレインが形成されるウェル内、例えば、Ｎ型ウェルＮＷ内にまで突き抜けて拡散してしまった場合、トランジスタの閾値が所望の範囲から外れ、或いはトランジスタ特性のばらつきを招く可能性がある。
従って、これらのトランジスタがメモリ制御用のトランジスタである場合、メモリ動作の性能にも支障が生じてしまう可能性もある。
これに対し、本実施形態によれば、絶縁膜８２Ｃを設けているので、半導体層８３Ｂへのリン（Ｐ）の拡散を抑制できるため、半導体層８３Ｂ上に形成される絶縁膜の酸化速度を抑制でき、上記トランジスタ動作の劣化やメモリ性能の支障といった問題を抑制することできる。
なお、この実施形態によれば、半導体層８３Ｂ上に形成される絶縁膜の膜厚と半導体層８３Ａ上に形成される絶縁膜の膜厚は、ほぼ同程度である。
［ステップＳ１００９］
続いて、導電体層８４を形成する。具体的には、図１６に示すように、絶縁膜８３Ｃ上に、導電体層８４としてタングステンシリサイド（ＷＳｉ）を形成する。なお、図１６に示すように、半導体層８３Ａと導電体層８４の間、及び半導体層８３Ｂと導電体層８４の間に、絶縁膜８３Ｃが設けられている。そのため、半導体層８３Ａにドープされたボロン（Ｂ）が、導電体層８４へ拡散することを抑制することができる。従って、半導体層８３Ａのボロン（Ｂ）の濃度低下を抑制できる。そのため、半導体層８３Ａと導電体層８４の間の抵抗悪化を抑制することができる。
［ステップＳ１０１０］
続いて、絶縁膜８５を形成する。具体的には、図１７に示すように、導電体層８４上に、絶縁膜８５として窒化シリコン（ＳｉＮ）を形成する。この窒化シリコン（ＳｉＮ）は、エッチングストッパとして用いられる。なお、この窒化シリコン（ＳｉＮ）の形成温度は高温だが、図１５及び図１６で説明したように、絶縁膜８２Ｃ及び８３Ｃが設けられているため、熱処理を行っても、上述した効果を得ることができる。
［ステップＳ１０１１］
続いて、ゲート構造の加工を行う。具体的には、図１８に示すように、マスク（不図示）を用いて、例えばＲＩＥ（Reactive Ion Etching）等の異方性エッチングを行うことで、積層構造がＰＭＯＳトランジスタＴｒＰのゲート構造、及びＮＭＯＳトランジスタＴｒＮのゲート構造に加工される。
これにより、ＰＭＯＳトランジスタＴｒＰ形成領域において、絶縁膜８０が絶縁膜４０となる。また、半導体層８１Ｂが半導体層４１Ａとなり、半導体層８１Ｃが半導体層４１Ｂとなり、絶縁膜８１Ｄが絶縁膜４１Ｃとなる。また、半導体層８２Ｂが、半導体層４２Ａとなり、絶縁膜８２Ｃが絶縁膜４２Ｂとなる。また、半導体層８３Ａが、半導体層４３Ａとなり、絶縁膜８３Ｃが絶縁膜４３Ｂとなる。そして、導電体層８４が導電体層４４となり、絶縁膜８５が絶縁膜４５となる。
また、ＮＭＯＳトランジスタＴｒＮ形成領域において、絶縁膜８０が、絶縁膜５０となる。同様に、半導体層８１Ａが半導体層５１Ａとなり、絶縁膜８１Ｄが絶縁膜５１Ｂとなる。また、半導体層８２Ｂが、半導体層５２Ａとなり、半導体層８２Ａが半導体層５２Ｂとなり、絶縁膜８２Ｃが絶縁膜５２Ｃとなる。また、半導体層８３Ｂが、半導体層５３Ａとなり、絶縁膜８３Ｃが絶縁膜５３Ｂとなる。そして、導電体層８４が導電体層５４となり、絶縁膜８５が絶縁膜５５となる。
その後、所定の工程を経る事で、図４に示す、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮが形成される。その後、所定の工程を経て、メモリセルアレイ１０が形成される。
なお、図１５及び図１６で説明したように、絶縁膜８２Ｃ及び８３Ｃが設けられているため、ステップＳ１０１０以降の製造工程における熱処理を行っても、上述した効果を得ることができる。
＜１−３＞効果
上述した実施形態によれば、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮの製造工程において、半導体層８２Ｂ及び８２Ａと、半導体層８３Ａ及び８３Ｂと、の境界面には、絶縁膜８２Ｃが設けられ、半導体層８３Ａ及び８３Ｂと、導電体層８４との間に、絶縁膜８３Ｃが設けられる。
これにより、半導体装置の製造プロセス時の熱処理を行っても、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮのトランジスタ特性の劣化を抑制することができる。
ここで、上述した実施形態の効果を説明するために、図１９〜図２１に示した比較例を用いて説明する。
図１９に示すように、半導体層８１Ｂと、絶縁膜８１Ｄ、８２Ｃ、及び８３Ｃと、が設けられず、且つ半導体層８３Ａ及び８３Ｂに炭素（Ｃ）が含まれない比較例について説明する。絶縁膜８３Ｃが設けられない場合、熱処理などにより、半導体層８３Ａに含まれるボロン（Ｂ）が導電体層８４等に拡散され、半導体層８３Ａに含まれるボロン（Ｂ）の濃度が低下してしまう。更に、後述する相互拡散により、ボロン（Ｂ）が存在する領域にリン（Ｐ）が拡散されたり、リン（Ｐ）が存在する領域にボロン（Ｂ）が拡散されたりすることがある。その結果、半導体層８３Ａと導電体層８４との界面の抵抗が増加してしまうという問題がある。なお、相互拡散とは、半導体層８３Ａに含まれるボロン（Ｂ）が導電体層８４を経て半導体層８３Ｂへ拡散すること、及び半導体層８３Ｂに含まれるリン（Ｐ）が導電体層８４を経て半導体層８３Ａへ拡散することである。
そこで、図２０に示すように、半導体層８３Ａ及び８３Ｂと、導電体層８４との間に、絶縁膜を設けることにより、上述した相互拡散を抑制することができる。
しかしながら、この場合、図２１に示すように、半導体層８３Ａに含まれるボロン（Ｂ）がＮ型ウェル領域ＮＷ方向に拡散されてしまうことがある。そのため、半導体層８３Ａに含まれるボロン（Ｂ）の濃度が低下し、その結果、半導体層８３Ａと導電体層８４との界面の抵抗が増加してしまうという問題がある。また、半導体層８３Ａに含まれるボロン（Ｂ）がＮ型ウェル領域ＮＷに拡散されることもあり、この場合、ＰＭＯＳトランジスタＴｒＰの閾値電圧がバラついてしまうことになる。
また、図２１に示すように、熱処理により、半導体層８２Ａ中に含まれるリン（Ｐ）が半導体層８３Ｂに拡散される。その結果、半導体層８３Ｂに含まれるリン（Ｐ）の濃度が増加し、リン（Ｐ）に起因する増速酸化作用によって、半導体層８３Ｂと導電体層８４との界面に生成される絶縁膜の膜厚が、半導体層８３Ａと導電体層８４との界面に生成される絶縁膜の膜厚よりも厚くなる事がある。この場合、ＮＭＯＳトランジスタＴｒＮにおける、半導体層８３Ｂと導電体層８４との界面の抵抗が増加してしまうという問題がある。
ところで、上述したような、ボロン（Ｂ）やリン（Ｐ）の拡散は、メモリセルを形成する製造工程中の高温の熱処理工程などによって引き起こされる。つまり、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮのトランジスタを形成する際、或いはその後に、メモリセルを形成する製造工程中の、例えば、熱拡散などの高温処理の際に、上述したトランジスタ動作の劣化や、メモリ性能へ支障の問題が顕著となる可能性がある。
前述した比較例に対し、本実施形態によれば、図２２に示すように半導体層８２Ｂ及び８２Ａと、半導体層８３Ａ及び８３Ｂと、の境界面には、絶縁膜８２Ｃが設けられる。そのため、半導体層８３Ａから半導体層８２Ｂへのボロン（Ｂ）の拡散が抑制される。また、半導体層８２Ａから半導体層８３Ｂへのリン（Ｐ）の拡散が抑制される。また、本実施形態では、半導体層８３Ａ及び８３Ｂと、導電体層８４の境界面には、絶縁膜８３Ｃが設けられている。そのため、半導体層８３Ａから導電体層８４へのボロン（Ｂ）の拡散を抑制することができる。
その結果、半導体層８３Ａに含まれるボロン（Ｂ）の濃度の低下を抑制でき、半導体層８３Ａと導電体層８４との界面における抵抗の増加を低減することができる。また、半導体層８３Ａに含まれるボロン（Ｂ）がＮ型ウェル領域ＮＷに拡散されることも抑制できる。
また、半導体層８３Ｂへのリン（Ｐ）の拡散を抑制できる。その結果、絶縁膜８３Ｃの形成時の増速酸化を抑制できる。そのため、ＮＭＯＳトランジスタＴｒＮにおける絶縁膜８３Ｃの膜厚を抑制でき、半導体層８３Ｂと、導電体層８４との界面抵抗を低減することができる。
更に、上述した実施形態に示すように、Ｎ型ウェル領域ＮＷと、半導体層８１Ｃの間に炭素（Ｃ）を含む半導体層８１Ｂが設けられている。この半導体層８１Ｂに含まれる炭素（Ｃ）は、ボロン（Ｂ）の拡散を抑制する。そのため、半導体層８１ＣからＮ型ウェルＮＷへのボロン（Ｂ）の拡散が抑制される。
また、上述した実施形態に示すように、半導体層８３Ａには炭素（Ｃ）が含まれる。そのため、半導体層８３Ａ中のボロン（Ｂ）の拡散を更に抑制することができる。
以上のように、上述した実施形態によれば、ＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮのトランジスタを形成した後に、高温にて熱処理が行われる半導体装置であっても、上述したボロン（Ｂ）やリン（Ｐ）の拡散を抑制することができる。その結果、上述した実施形態によれば、高品質なＰＭＯＳトランジスタＴｒＰ及びＮＭＯＳトランジスタＴｒＮを提供することができる。
＜２＞その他の変形例等
上記実施形態及び変形例で説明された製造工程はあくまで一例であり、各製造工程の間にその他の処理が挿入されても良いし、製造工程が適宜入れ替えられても良い。半導体装置１の製造工程は、上記実施形態及び変形例で説明した構造を形成することが可能であれば、どのような製造工程が適用されても良い。
上記実施形態において、メモリセルアレイ１０の構造はその他の構造であっても良い。例えば、メモリピラーＭＰは、複数のピラーがＺ方向に連結された構造であっても良い。例えば、メモリピラーＭＰは、導電体層２４（選択ゲート線ＳＧＤ）を貫通するピラーと、複数の導電体層２３（ワード線ＷＬ）を貫通するピラーとが連結された構造であっても良い。また、メモリピラーＭＰは、それぞれが複数の導電体層２３を貫通する複数のピラーがＺ方向に連結された構造であっても良い。
上記実施形態では、半導体装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合について例示したが、これに限定されない。例えば、半導体装置１は、半導体基板２０上にメモリセルアレイ１０が形成された構造であっても良い。この場合にメモリピラーＭＰは、例えばメモリピラーＭＰの底面を介して半導体層３１とソース線ＳＬとが電気的に接続される。
本明細書において“接続”とは、電気的に接続されている事を示し、例えば間に別の素子を介することを除外しない。
本明細書において“導電型”とは、Ｎ型又はＰ型であることを示している。例えば、第１導電型がＰ型に対応し、第２導電型がＮ型に対応する。
本明細書において“Ｎ型不純物拡散領域”は、ｎ＋不純物拡散領域ＮＰに対応している。“Ｐ型不純物拡散領域”は、ｐ＋不純物拡散領域ＰＰに対応している。
本明細書において“ポリシリコン”は、多結晶の半導体と言い換えることが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体装置
２…メモリコントローラ
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
２０…半導体基板
２１〜２５…導電体層
３０…コア部材
３１…半導体層
３２…積層膜
３３…トンネル絶縁膜
３４…絶縁膜
３５…ブロック絶縁膜
４０…絶縁膜
４１Ａ…半導体層
４１Ｂ…半導体層
４１Ｃ…絶縁膜
４２Ａ…半導体層
４２Ｂ…絶縁膜
４３Ａ…半導体層
４３Ｂ…絶縁膜
４４…導電体層
４５…絶縁膜
５０…絶縁膜
５１Ａ…半導体層
５１Ｂ…絶縁膜
５２Ａ…半導体層
５２Ｂ…半導体層
５２Ｃ…絶縁膜
５３Ａ…半導体層
５３Ｂ…絶縁膜
５４…導電体層
５５…絶縁膜
６０…絶縁膜
６１…絶縁膜
６２…絶縁膜
７０…導電体
７１…導電体
８０…絶縁膜
８１…半導体層
８１Ａ…半導体層
８１Ｂ…半導体層
８１Ｃ…半導体層
８１Ｄ…絶縁膜
８２…半導体層
８２Ａ…半導体層
８２Ｂ…半導体層
８２Ｃ…絶縁膜
８３…半導体層
８３Ａ…半導体層
８３Ｂ…半導体層
８３Ｃ…絶縁膜
８４…導電体層
８５…絶縁膜

Claims (17)

  1. Ｎ型の第１ウェル領域と、
    前記第１ウェル領域の上面に設けられる、Ｐ型のソース拡散層及びドレイン拡散層と、
    前記Ｐ型のソース拡散層、及びＰ型のドレイン拡散層間の前記第１ウェル領域の上に設けられる、第１ゲート絶縁層と、
    前記第１ゲート絶縁層の上に設けられる、Ｐ型の第１半導体層と、
    前記第１半導体層の上に第１絶縁層を介して設けられる、第２半導体層と、
    前記第２半導体層の上に第２絶縁層を介して設けられる、ボロンを含むＰ型の第３半導体層と、
    前記第３半導体層の上に第３絶縁層を介して設けられる、第１導電層と、
    を備える半導体装置。
  2. 素子分離膜を介して前記第１ウェル領域に隣接して設けられるＰ型の第２ウェル領域を有し、前記第２ウェル領域の上面に設けられる、Ｎ型のソース拡散層及びドレイン拡散層と、
    前記Ｎ型のソース拡散層、及びＮ型のドレイン拡散層間の前記第２ウェル領域の上に設けられる、第２ゲート絶縁層と、
    前記第２ゲート絶縁層の上に設けられる、Ｎ型の第４半導体層と、
    前記第４半導体層の上に第４絶縁層を介して設けられ、上層はリン（Ｐ）イオンを含み下層は不純物を含まない第５半導体層と、
    前記第５半導体層の上に第５絶縁層を介して設けられる、第６半導体層と、
    前記第６半導体層の上に第６絶縁層を介して設けられる、第２導電層と、
    をさらに備える請求項１に記載の半導体装置。
  3. 前記第１ウェル領域及び前記第２ウェル領域に設けられているのは、それぞれＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴである請求項２に記載の半導体装置。
  4. それぞれ複数のメモリセルが積層された複数のメモリセルピラーを更に備え、
    前記Ｐ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴは、前記メモリセルを制御する周辺回路の一部を構成する、請求項３に記載の半導体装置。
  5. 前記第２絶縁層及び前記第５絶縁層は、自然酸化膜である請求項２に記載の半導体装置。
  6. 前記第３絶縁層及び前記第６絶縁層は、自然酸化膜である請求項２に記載の半導体装置。
  7. 前記第３半導体層は、更に炭素を含む
    請求項１乃至６の何れか一項に記載の半導体装置。
  8. 前記第１半導体層の前記第１ゲート絶縁層の近傍領域には炭素が含まれる
    請求項１乃至７の何れか一項に記載の半導体装置。
  9. 前記第２半導体層の不純物濃度は、前記第１半導体層の不純物濃度よりも低い、または前記第２半導体層は不純物を含まない
    請求項１乃至８の何れか一項に記載の半導体装置。
  10. 前記第１絶縁層の膜厚は、前記第１半導体層及び前記第２半導体層の間の導電性を損ねない程度の厚さであり、
    前記第２絶縁層の膜厚は、前記第２半導体層及び前記第３半導体層の間の導電性を損ねない程度の厚さであり、
    前記第３絶縁層の膜厚は、前記第３半導体層及び前記第１導電層の間の導電性を損ねない程度の厚さである
    請求項１乃至９の何れか一項に記載の半導体装置。
  11. 前記第３絶縁層の膜厚と、前記第６絶縁層の膜厚と、は同程度である
    請求項２に記載の半導体装置。
  12. Ｐ型の第１ウェル領域と、
    前記第１ウェル領域の上面に設けられるＮ型のソース拡散層及びドレイン拡散層と、
    前記Ｎ型のソース拡散層、及びＮ型のドレイン拡散層間の前記第１ウェル領域の上に設けられる、第１ゲート絶縁層と、
    前記第１ゲート絶縁層の上に設けられる、Ｎ型の第１半導体層と、
    前記第１半導体層の上に第１絶縁層を介して設けられる、第２半導体層と、
    前記第２半導体層の上に第２絶縁層を介して設けられ、前記第２半導体層より高い濃度のリンを含むＮ型の第３半導体層と、
    前記第３半導体層の上に第３絶縁層を介して設けられる、第１導電層と、
    を備える半導体装置。
  13. Ｎ型の第２ウェル領域と、
    前記第２ウェル領域の上面に設けられるＰ型のソース拡散層及びドレイン拡散層と、
    前記Ｐ型のソース拡散層、及びＰ型のドレイン拡散層間の前記第２ウェル領域の上に設けられる、第２ゲート絶縁層と、
    前記第２ゲート絶縁層の上に設けられる、Ｐ型の第４半導体層と、
    前記第４半導体層の上に第４絶縁層を介して設けられる、第５半導体層と、
    前記第５半導体層の上に第５絶縁層を介して設けられる、ボロンを含むＰ型の第６半導体層と、
    前記第６半導体層の上に第６絶縁層を介して設けられる、第２導電層と、
    をさらに備える請求項１２に記載の半導体装置。
  14. 前記第２半導体層の上層に、前記第２半導体層より低い濃度のリンを含む、請求項１２または１３に記載の半導体装置。
  15. 前記第１半導体層の前記第１ゲート絶縁層の近傍領域には炭素（Ｃ）が含まれる
    請求項１２乃至１４の何れか一項に記載の半導体装置。
  16. 前記第３半導体層は、更に炭素を含む
    請求項１２乃至１５の何れか一項に記載の半導体装置。
  17. 前記第３絶縁層の膜厚と、前記第６絶縁層の膜厚と、は同程度である
    請求項１３に記載の半導体装置。
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