JP2021022645A - 半導体記憶装置及び半導体記憶装置の製造方法 - Google Patents

半導体記憶装置及び半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】メモリピラー内の半導体層が良好に接続される半導体記憶装置とその製造方法を提供する。【解決手段】一実施形態の半導体記憶装置は、第１方向に沿って積層された複数の第１導電体層と、上記複数の第１導電体層の上方に配置され、上記第１方向に積層された複数の第２導電体層と、を含む積層体と、上記積層体内を上記第１方向に沿って延び、半導体層を含むピラーと、上記複数の第１導電体層と上記半導体層との間、及び上記複数の第２導電体層と上記半導体層との間に配置される電荷蓄積層と、を備える。上記半導体層は、上記複数の第１導電体層のうち最上層の第１導電体層と上記複数の第２導電体層のうち最下層の第２導電体層との間において、上記第１方向に沿って延びる第１部分と、上記半導体層の上記第１部分より上方に配置され、上方に向かうにつれて径が減少する第２部分と、を含む。【選択図】図３

Description

実施形態は、半導体記憶装置及び半導体記憶装置の製造方法に関する。
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤフラッシュメモリが知られている。このＮＡＮＤフラッシュメモリのような半導体記憶装置においては、高集積化、大容量化のために３次元のメモリ構造が採用される。３次元のメモリ構造は、例えば、基板の上方にメモリピラーが設けられ、上記メモリピラー内に複数のメモリセルを含むメモリセル群（ＮＡＮＤストリング）が配置される。上記メモリピラーに対応するメモリホールは、下側部分と上側部分との２回に分けて形成される。
米国特許出願第２０１９／０２１４４０５号明細書
メモリピラー内の半導体層が良好に接続される半導体記憶装置とその製造方法を提供する。
実施形態の半導体記憶装置は、第１方向に沿って積層された複数の第１導電体層と、上記複数の第１導電体層の上方に配置され、上記第１方向に積層された複数の第２導電体層と、を含む積層体と、上記積層体内を上記第１方向に沿って延び、半導体層を含むピラーと、上記複数の第１導電体層と上記半導体層との間、及び上記複数の第２導電体層と上記半導体層との間に配置される電荷蓄積層と、を備える。上記半導体層は、上記複数の第１導電体層のうち最上層の第１導電体層と上記複数の第２導電体層のうち最下層の第２導電体層との間において、上記第１方向に沿って延びる第１部分と、上記半導体層の上記第１部分より上方に配置され、上方に向かうにつれて径が減少する第２部分と、を含む。
第１実施形態の半導体記憶装置を含むメモリシステムの全体構成を示すブロック図。 第１実施形態の半導体記憶装置のメモリセルアレイの部分を示す回路構成図。 第１実施形態の半導体記憶装置のメモリセルアレイの断面図。 第１実施形態の半導体記憶装置のメモリピラーにおけるジョイント部を含む部分の断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第２実施形態の半導体記憶装置のメモリセルアレイの断面図。 第２実施形態の半導体記憶装置のメモリピラーにおけるジョイント部を含む部分の断面図。 第３実施形態の半導体記憶装置のメモリセルアレイの断面図。 第３実施形態の半導体記憶装置のメモリピラーにおけるジョイント部を含む部分の断面図。 第３実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第３実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第３実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第３実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第３実施形態の半導体記憶装置の製造工程を説明するためのメモリセルアレイの断面図。 第１変形例の半導体記憶装置のメモリピラーにおけるジョイント部を含む部分の断面図。 第２変形例の半導体記憶装置のメモリピラーにおけるジョイント部を含む部分の断面図。
以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
本明細書において、“膜厚”は、例えば構成要素の内径と外径との差のことを示している。或る構成要素の“内径”及び“外径”とはそれぞれ、当該構成要素を、基板上に積層された積層体の積層面に平行な断面で切った場合における、当該構成要素の内側及び外側の径の平均を意味する。なお、“径”は、“外径”（又は“内径”）を意味するものとする。
また、本明細書において、近接している２つの構成要素の部分が“対向する”とは、当該２つの構成要素の各々の部分が互いに平行な面を有し、この平行な面同士が向かい合うように形成されていることを示す。
１． 第１実施形態
第１実施形態に係る半導体記憶装置について説明する。
１．１ 構成
まず、第１実施形態に係る半導体記憶装置の構成について説明する。
１．１．１ 半導体記憶装置
図１は、第１実施形態に係る半導体記憶装置の構成を説明するためのブロック図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートしている。
図１に示すように、半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備えている。
メモリセルアレイ１０は、複数のブロックＢＬＫ０〜ＢＬＫｎ（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。
コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。
アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置として構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
１．１．２ メモリセルアレイの回路構成
図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を説明するための回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫが示される。
図２に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０〜ＳＵ３を含んでいる。各ストリングユニットＳＵは、ビット線ＢＬ０〜ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０〜ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含んでいる。メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１５は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１５の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０〜ＭＴ１５の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０〜ＭＴ１５の制御ゲートは、それぞれワード線ＷＬ０〜ＷＬ１５に共通接続される。ストリングユニットＳＵ０〜ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０〜ＳＧＤ３に共通接続される。選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに共通接続される。
以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
なお、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。
１．１．３ メモリセルアレイの構造
以下に、第１実施形態に係る半導体記憶装置のメモリセルアレイの構造の一例について説明する。
なお、以下で参照される図面において、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向は半導体記憶装置１が形成される半導体基板２０の表面に対する鉛直方向に対応している。また、Ｘ方向は半導体基板２０の表面に平行な平面においてＹ方向と交差する方向である。断面図では、図を見易くするために絶縁層（層間絶縁膜）、配線、コンタクト等の構成要素が適宜省略されている。
図３は、第１実施形態に係る半導体記憶装置のメモリセルアレイ１０の断面構造の一例を示している。図３に示すように、メモリセルアレイ１０は、例えば導電体層２１〜２５を含む。導電体層２１〜２５は、半導体基板２０の上方に設けられる。
図３に示すように、半導体基板２０の上方に、絶縁体層（図示せず）を介して導電体層２１が設けられる。この絶縁体層には、センスアンプモジュール１６等の回路が設けられ得る。導電体層２１は、例えばＸＹ平面に沿って広がった板状に形成され、ソース線ＳＬとなる。導電体層２１は、例えばシリコンを含む。
導電体層２１の上方に、絶縁体層（図示せず）を介して導電体層２２が設けられる。導電体層２２は、選択ゲート線ＳＧＳとして使用される。
導電体層２２の上方に、絶縁体層（図示せず）と導電体層２３とが交互に複数積層される。導電体層２３は、例えば、半導体基板２０側から順に、それぞれワード線ＷＬ０〜ＷＬ７として使用される。
最上層に積層された導電体層２３の上方に、絶縁体層（図示せず）と導電体層２４とが交互に複数積層される。導電体層２４は、例えば、半導体基板２０側から順に、それぞれワード線ＷＬ８〜ＷＬ１５として使用される。
最上層の導電体層２３と最下層の導電体層２４とのＺ方向の間隔は、隣り合う導電体層２３間同士又は導電体層２４間同士のＺ方向の間隔よりも大きい。つまり、最上層の導電体層２３と最下層の導電体層２４との間の絶縁体層の厚さは、隣り合う導電体層２３間同士又は導電体層２４間同士の絶縁体層よりも厚い。当該最上層の導電体層２３と最下層の導電体層２４との間には、後述するメモリピラーにおけるジョイント部が形成される。
最上層に積層された導電体層２４の上方に、絶縁体層（図示せず）を介して導電体層２５が設けられる。導電体層２５は、選択ゲート線ＳＧＤとして使用される。
導電体層２２〜２５は、例えばＸＹ平面に沿って広がった板状に形成され、例えばタングステン（Ｗ）を含む。
導電体層２５の上方に、絶縁体層（図示せず）を介して導電体層２６が設けられる。例えば導電体層２６は、Ｙ軸に沿って延伸し、Ｘ軸に沿って複数本がライン状に配列され、それぞれがビット線ＢＬとして使用される。導電体層２６は、例えば銅（Ｃｕ）を含む。
メモリピラーＭＰは、Ｚ軸に沿って延伸して設けられ、導電体層２２〜２５を貫通し、底部が導電体層２１に接触している。メモリピラーＭＰは、下部ピラーＬＭＰと、下部ピラーＬＭＰの上方に形成される上部ピラーＵＭＰと、下部ピラーＬＭＰと上部ピラーＵＭＰとの間を接続するジョイント部ＪＴと、を含む。
ジョイント部ＪＴは、メモリピラーＭＰのうち、最上層の導電体層２３と最下層の導電体層２４との間の部分に形成される。下部ピラーＬＭＰ及び上部ピラーＵＭＰはそれぞれ、メモリピラーＭＰのうち、ジョイント部ＪＴの下方及び上方の部分に相当する。下部ピラーＬＭＰの上端は、最上層の導電体層２３の上面より上方において、ジョイント部ＪＴの下端と接触し、上部ピラーＵＭＰの下端は、最下層の導電体層２４の下面より下方において、ジョイント部ＪＴの上端と接触する。ジョイント部ＪＴは、例えば、下部ピラーＬＭＰにおける径の最大値、及び上部ピラーＵＭＰにおける径の最大値よりも大きい径となる部分を有し得る。
下部ピラーＬＭＰは、下方から上方に向かって径が大きくなるような、テーパ形状を有する。このため、下部ピラーＬＭＰは、導電体層２１と接触する部分において径が最小となり、ジョイント部ＪＴと接触する部分において径が最大となる。
上部ピラーＵＭＰは、下方から上方に向かって径がいったん小さくなった後、更に上方に向かうにしたがって径が大きくなるような、くびれ形状（径が最小となる部分が端部に位置しない形状）を有する。このため、上部ピラーＵＭＰは、少なくともジョイント部ＪＴと接触する部分よりも上方において径が最小となる。
ジョイント部ＪＴ及びその周辺の構成については、後述する。
メモリピラーＭＰは、例えばコア部材３０、半導体層３１、トンネル絶縁膜３２、電荷蓄積層３３、ブロック絶縁膜３４、及び半導体部３５と含む。コア部材３０、半導体層３１、トンネル絶縁膜３２、電荷蓄積層３３、及びブロック絶縁膜３４の各々は、下部ピラーＬＭＰ、ジョイント部ＪＴ、及び上部ピラーＵＭＰ内において、連続膜として形成される。
具体的には、コア部材３０は、下部ピラーＬＭＰのほぼ中心に設けられ、Ｚ軸に沿って延伸する。コア部材３０の上端は、例えば導電体層２５よりも上方に位置し、下端は、例えば導電体層２１の層内に位置する。コア部材３０は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
半導体層３１は、コア部材３０の底面及び側面を覆い、例えば、コア部材３０の側面全体を囲むようにＺ軸に沿って形成される円筒状の部分を含む。半導体層３１の下端は、導電体層２１に接触し、その上端は、導電体層２５よりも上層に位置する。半導体層３１は、例えばポリシリコンを含む。
トンネル絶縁膜３２は、半導体層３１の側面を覆い、例えば、半導体層３１の側面全体を囲むようにＺ軸に沿って形成される円筒状の部分を含む。トンネル絶縁膜３２は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
電荷蓄積層３３は、トンネル絶縁膜３２の側面を覆い、例えば、トンネル絶縁膜３２の側面全体を囲むようにＺ軸に沿って形成される円筒状の部分を含む。電荷蓄積層３３は、例えば窒化シリコン（ＳｉＮ）を含む。
ブロック絶縁膜３４は、電荷蓄積層３３の側面を覆い、例えば、電荷蓄積層３３の側面全体を囲むようにＺ軸に沿って形成される円筒状の部分を含む。ブロック絶縁膜３４は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
半導体部３５は、コア部材３０の上面を覆い、コア部材３０の上方の半導体層３１の内壁部分と、半導体部３５の直上に形成されたコンタクトＭＰＣの下端と、に接触する。半導体部３５は、例えば円柱状であり、上部ピラーＵＭＰの上端に達する。
メモリピラーＭＰ内の半導体層３１、及び半導体部３５の上面には、柱状のコンタクトＭＰＣが設けられる。図３の断面図においては、２本のメモリピラーＭＰのうち、１つのメモリピラーＭＰに対応するコンタクトＭＰＣが示されている。コンタクトＭＰＣが図示されていない残りの１つのメモリピラーＭＰは、図３の紙面奥行き側又は手前側の断面においてコンタクトＭＰＣが設けられる。各コンタクトＭＰＣの上面は、対応する１つの導電体層２６（ビット線ＢＬ）が接触し、電気的に接続されている。
絶縁体層３６は、例えばＸＺ平面に沿って板状に形成され、導電体層２２〜２５をＹ軸に沿って分断するスリットＳＬＴとして機能する。絶縁体層３６により、導電体層２２〜２５は、例えばブロックＢＬＫ毎に分断される。絶縁体層３６の上端は、導電体層２５と導電体層２６との間に位置し、下端は、例えば導電体層２１が設けられた層に位置する。絶縁体層３６は、例えば酸化シリコン（ＳｉＯ２）等の絶縁体を含む。
絶縁体層３６の上端及び下端と、メモリピラーＭＰの上端及び下端は、揃っていても良いし、揃っていなくても良い。
以上で説明したメモリピラーＭＰの構造では、下部ピラーＬＭＰと導電体層２２とが交差する部分が、選択トランジスタＳＴ２として機能する。下部ピラーＬＭＰと導電体層２３とが交差する部分が、メモリセルトランジスタＭＴ０〜ＭＴ７として機能する。上部ピラーＵＭＰと導電体層２４とが交差する部分が、メモリセルトランジスタＭＴ８〜ＭＴ１５として機能する。上部ピラーＵＭＰと導電体層２５とが交差する部分が、選択トランジスタＳＴ１として機能する。
つまり、半導体層３１は、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれのチャネルとして使用される。これにより、メモリピラーＭＰの各々は、例えば１つのＮＡＮＤストリングＮＳとして機能する。
なお、以上で説明したメモリセルアレイ１０の構造はあくまで一例であり、メモリセルアレイ１０はその他の構造を有していても良い。例えば、導電体層２３及び２４の個数は、ワード線ＷＬの本数に基づいて設計される。選択ゲート線ＳＧＳ及びＳＧＤにはそれぞれ、複数層に設けられた複数の導電体層２２及び２５が割り当てられても良い。選択ゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ内は、複数種類の絶縁体により構成されても良い。
図４は、図３において示したメモリピラーＭＰのうち、ジョイント部ＪＴを含む部分の断面構造を拡大して示したものである。
以下の説明において、「トンネル絶縁膜３２、電荷蓄積層３３、及びブロック絶縁膜３４」は、単に「積層膜」とも言うことがある。また、「トンネル絶縁膜３２と電荷蓄積層３３との界面、又は電荷蓄積層３３とブロック絶縁膜３４との界面」は、単に「積層膜間における界面」とも言うことがある。
図４に示すように、ジョイント部ＪＴは、部分ＪＴａ、ＪＴｂ、及びＪＴｃを含み、上部ピラーＵＭＰは、部分ＵＭＰａ及びＵＭＰｂを含み、下部ピラーＬＭＰは、部分ＬＭＰａ及びＬＭＰｂを含む。
部分ＪＴａは、メモリピラーＭＰ内の積層膜又は積層膜間における界面が、メモリピラーＭＰの延伸する軸（Ｚ軸）に沿って形成される部分である。
まず、部分ＪＴａより上方の構成の詳細について説明する。
部分ＪＴｂは、部分ＪＴａの上方において、積層膜又は積層膜間における界面が、導電体層２３及び２４の積層面と平行な面（ＸＹ平面）内の軸（例えば、Ｙ軸）に沿って形成される部分である。部分ＪＴｂにおいて、ブロック絶縁膜３４は最下層の導電体層２４に接し、かつＺ軸に沿って電荷蓄積層３３の上方に設けられ得、電荷蓄積層３３はＺ軸に沿ってトンネル絶縁膜３２の上方に設けられ得、トンネル絶縁膜３２はＺ軸に沿って半導体層３１の上方に設けられ得る。部分ＪＴｂは、ジョイント部ＪＴの上端に位置し、境界ＩＦｕを介して上部ピラーＵＭＰの部分ＵＭＰａに接続される。
境界ＩＦｕは、半導体層３１及び積層膜が、部分ＪＴａの上方において、ＸＹ平面内の軸に沿って延伸する部分からＸＹ平面に交差する軸に沿って延伸する部分に変化する部分である。積層膜間における界面は、境界ＩＦｕにおいて、メモリピラーＭＰの外側に向かって、鈍角の角度θｕ（＞９０度）を形成する。つまり、部分ＵＭＰａにおける半導体層３１及び積層膜は、境界ＩＦｕから上方に向かうにつれて、メモリピラーＭＰの中心に近づく方向に延びる。言い換えると、部分ＵＭＰａにおける半導体層３１及び積層膜は、境界ＩＦｕから上方に向かうにつれて径が減少する。
部分ＵＭＰａの上端は、部分ＵＭＰｂに接続される。部分ＵＭＰｂにおける半導体層３１及び積層膜は、部分ＵＭＰａの上端から上方に向かうにつれて、メモリピラーＭＰの中心から離れる方向に延びる。言い換えると、部分ＵＭＰｂにおける半導体層３１及び積層膜は、部分ＵＭＰａの上端から上方に向かうにつれて径が増加する。このため、上部ピラーＵＭＰは、部分ＵＭＰａと部分ＵＭＰｂとの境界において径が極小となるような、くびれ形状となる。
また、最下層の導電体層２４は、部分ＪＴｂにおけるブロック絶縁膜３４と、部分ＵＭＰａにおけるブロック絶縁膜３４と接し、部分ＵＭＰｂにおけるブロック絶縁膜３４とも接し得る。すなわち、最下層の導電体層２４は、部分ＵＭＰａにおける積層膜に対向する面を有する。また、最下層の導電体層２４における積層面（ＸＹ平面）に平行な部分の面積は、上面よりも下面の方が小さい。
次に、部分ＪＴａより下方の構成の詳細について説明する。
部分ＪＴｃは、部分ＪＴａの下方において、積層膜又は積層膜間における界面が、導電体層２３及び２４の積層面と平行な面（ＸＹ平面）内の軸（例えば、Ｙ軸）に沿って形成される部分である。部分ＪＴｃにおいて、ブロック絶縁膜３４はＺ軸に沿って電荷蓄積層３３の下方に設けられ得、電荷蓄積層３３はＺ軸に沿ってトンネル絶縁膜３２の下方に設けられ得、トンネル絶縁膜３２はＺ軸に沿って半導体層３１の下方に設けられ得る。部分ＪＴｃは、ジョイント部ＪＴの下端に位置し、境界ＩＦｄを介して下部ピラーＬＭＰの部分ＬＭＰａに接続される。
境界ＩＦｄは、半導体層３１及び積層膜が、部分ＪＴａの下方において、ＸＹ平面内の軸に沿って延伸する部分からＸＹ平面に交差する軸に沿って延伸する部分に変化する部分である。積層膜間における界面は、境界ＩＦｄにおいて、メモリピラーＭＰの外側に向かって、鈍角の角度θｄ（＞９０度）を形成する。つまり、部分ＬＭＰａにおける半導体層３１及び積層膜は、境界ＩＦｄから下方に向かうにつれて、メモリピラーＭＰの中心に近づく方向に延びる。言い換えると、部分ＬＭＰａにおける半導体層３１及び積層膜は、境界ＩＦｄから下方に向かうにつれて径が減少する。
部分ＬＭＰａの下端は、部分ＬＭＰｂに接続される。部分ＬＭＰｂにおける半導体層３１及び積層膜は、部分ＬＭＰａにおける半導体層３１及び積層膜よりも、部分ＬＭＰａの下端から下方に向かうにつれて、メモリピラーＭＰの中心に緩やかに近づく方向に延びる。言い換えると、部分ＬＭＰｂにおける半導体層３１及び積層膜は、部分ＬＭＰａの下端から下方に向かうにつれて、部分ＬＭＰａにおける半導体層３１及び積層膜よりも緩やかな割合で径が減少する。このため、下部ピラーＬＭＰは、２段階の傾きを有するテーパ形状となる。
なお、ジョイント部ＪＴは、部分ＪＴｃを介さずに下部ピラーＬＭＰと接続されてもよい。この場合、境界ＩＦｄは、積層膜間における界面のうち、部分ＪＴａの下方において、Ｚ軸に沿って延伸する部分と、Ｚ軸及びＸＹ平面に交差する軸に沿って延伸する部分と、が交差する部分となる。
１．２ 半導体記憶装置の製造方法
以下に、第１実施形態に係る半導体記憶装置における、ワード線ＷＬに対応する積層構造の形成から選択ゲート線ＳＧＤの形成までの一連の製造工程の一例について説明する。図５〜図２１のそれぞれは、第１実施形態に係る半導体記憶装置の製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示している。なお、以下で参照される製造工程の断面図には、半導体基板２０の表面に鉛直な断面が含まれる。また、各製造工程の断面図に表示された領域は、２つのメモリピラーＭＰと、スリットＳＬＴとが形成される領域を含む。
まず、図５に示すように、選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７に対応する複数の犠牲材５２が積層される。具体的には、まず半導体基板２０上に、絶縁体層５０、導電体層２１、及び絶縁体層５１が順に積層される。絶縁体層５１上に、犠牲材５２及び絶縁体層５１が交互に複数回積層される。そして、最上層の絶縁体層５１上に、更に絶縁体層５３が積層される。絶縁体層５３は、ジョイント部ＪＴが形成される部分に対応し、例えば、絶縁体層５１及び後述する絶縁体層５６よりも厚く形成される。
絶縁体層５１及び５３は、例えば酸化シリコン（ＳｉＯ２）を含む。犠牲材５２が形成される層数が、積層される選択ゲート線ＳＧＳ及び下部ピラーＬＭＰのワード線ＷＬの本数に対応している。犠牲材５２は、例えば窒化シリコン（ＳｉＮ）を含む。
次に、図６に示すように、下部ピラーＬＭＰ及びジョイント部ＪＴに対応する下部メモリホールＬＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、下部メモリホールＬＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、下部メモリホールＬＭＨが形成される。
本工程で形成される下部メモリホールＬＭＨは、絶縁体層５３及び５１、並びに犠牲材５２を貫通し、底部が導電体層２１内に達する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
次に、図７に示すように、下部メモリホールＬＭＨ内にジョイント部ＪＴが形成される領域が更に形成された後、犠牲材５４が埋め込まれる。犠牲材５４は、例えばアモルファスシリコンを含む。
具体的には、まず、下部メモリホールＬＭＨ内に犠牲材５４が埋め込まれた後、ジョイント部ＪＴが形成される予定の深さまで犠牲材５４がエッチバックされる。続いて、絶縁体層５３の上面上に図示しないマスクが設けられた後、絶縁体層５３を選択的に除去し得るウェットエッチングが実行される。これにより、絶縁体層５３は、犠牲材５４がエッチバックされたことによって露出した部分から横方向にエッチングされる。このため、下部メモリホールＬＭＨの開口部の径が広がり、ジョイント部ＪＴに対応する形状のホールが形成される。続いて、ジョイント部ＪＴに対応する形状のホールに、再び犠牲材５４が埋め込まれる。
次に、図８に示すように、ワード線ＷＬ８〜ＷＬ１５及び選択ゲート線ＳＧＤに対応する複数の犠牲材５５が積層される。具体的には、まず絶縁体層５３及び犠牲材５４上に、犠牲材５５が積層される。犠牲材５５上に、絶縁体層５６及び犠牲材５５が交互に複数回積層される。そして、最上層の犠牲材５５上に、更に絶縁体層５７が積層される。
犠牲材５５は、例えば窒化シリコン（ＳｉＮ）を含み、絶縁体層５６及び５７は、例えば酸化シリコン（ＳｉＯ２）を含む。犠牲材５５が形成される層数が、積層される上部ピラーＵＭＰのワード線ＷＬ及び選択ゲート線ＳＧＤの本数に対応している。
次に、図９に示すように、上部ピラーＵＭＰに対応する上部メモリホールＵＭＨが形成される。具体的には、まずフォトリソグラフィ等によって、上部メモリホールＵＭＨに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、上部メモリホールＵＭＨが形成される。
本工程で形成される上部メモリホールＵＭＨは、絶縁体層５７及び５６、並びに犠牲材５５を貫通し、底部が犠牲材５４に達する。これにより、上部メモリホールＵＭＨの下端に犠牲材５４が露出する。本工程における異方性エッチングは、例えばＲＩＥである。
次に、図１０に示すように、上部メモリホールＵＭＨ内に露出する犠牲材５４が、例えばウェットエッチングにより選択的に除去される。これにより、絶縁体層５７から導電体層２１に達するメモリホールＭＨが形成される。メモリホールＭＨ内には、最上層の絶縁体層５１の側面及び上面により形成される部分と、最下層の犠牲材５５の側面及び下面により形成される部分と（図１０では、これらを総称して凸部ＣＮと表記している）が形成される。
次に、図１１に示すように、全面にわたって犠牲材５８が形成される。犠牲材５８は、例えばアモルファスシリコンを含む。これにより、絶縁体層５７の上面上及びメモリホールＭＨ内が均一な犠牲材５８の膜によってマスクされる。本工程には、例えばＣＶＤ（Chemical vapor deposition）が使用される。
次に、図１２に示すように、等方性エッチングによって犠牲材５８をスリミングすることにより、全面にわたって犠牲材５８の一部が除去される。この際、メモリホールＭＨ内の凸部ＣＮに形成された犠牲材５８は、凸部ＣＮ以外の部分（つまり、平坦な面上）に形成された犠牲材５８よりもエッチングされやすい。このため、凸部ＣＮ以外の部分では犠牲材５８が薄く残っている状態において、凸部ＣＮでは犠牲材５８が完全に除去され、更に凸部ＣＮを形成する最上層の絶縁体層５１又は最下層の犠牲材５５が削られる。これにより、メモリホールＭＨ内には、最上層の絶縁体層５１及び最下層の犠牲材５８が露出する面であってＸＹ平面及びＺ軸のいずれにも交差する斜めの面、を有する部分ＣＮ’が形成される。
これに伴い、犠牲材５８は、メモリホールＭＨ内のうち絶縁体層５３よりも下方に形成された部分５８ａ、絶縁体層５３上に形成された部分５８ｂ、及び絶縁体層５３よりも上方に形成された部分５８ｃと、メモリホールＭＨ外の絶縁体層５７の上面上に形成された部分５８ｄと、の４つの部分に分断される。
次に、図１３に示すように、上述したスリミング後に残存する犠牲材５８の部分５８ａ〜５８ｄが、選択的に除去される。これにより、メモリホールＭＨ内において、部分ＣＮ’以外の部分についても犠牲材５２及び５５等が露出する。本工程における除去は、例えばシリコンを選択的に除去し得るウェットエッチングである。
次に、図１４に示すように、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び犠牲材５９が順に積層される。本工程には、例えばＣＶＤが使用される。犠牲材５９は、例えばアモルファスシリコンを含む。その後、メモリホールＭＨの底部を異方性エッチングによって除去し、導電体層２１を露出させる。本工程における異方性エッチングは、例えばＲＩＥである。犠牲材５９は、メモリホールＭＨの底部をエッチングする際に、積層膜をエッチングから保護する機能を有する。
次に、図１５に示すように、犠牲材５９を選択的に除去し、トンネル絶縁膜３２を露出させる。本工程における除去は、例えばシリコンを選択的に除去し得るウェットエッチングである。
次に、図１６に示すように、半導体層３１を形成してトンネル絶縁膜３２を覆うと共に、半導体層３１を導電体層２１に接触させる。本工程には、例えばＣＶＤが使用される。半導体層３１は、例えばアモルファスシリコンを含む。その後、半導体層３１は、アニーリングによって加熱され、アモルファス状態から結晶状態になる。なお、結晶状態の半導体層３１の粒径を大きくするため、本工程に際して、半導体層３１はできるだけ厚く成膜されることが好ましい。
次に、図１７に示すように、等方性エッチングによって結晶化した半導体層３１をスリミングすることにより、全面にわたって半導体層３１の一部が除去される。本工程におけるスリミングは、例えば、図１２において説明したスリミングと同等の条件で実行される。なお、図１２において説明した場合と異なり、メモリホールＭＨ内の凸部ＣＮは既にエッチングされて、斜めの面を有する部分ＣＮ’となっている。このため、部分ＣＮ’におけるエッチングレートは、部分ＣＮ’以外の部分と同等となり、半導体層３１は、部分ＣＮ’とそれ以外の部分とで膜厚が実質的に均一となるようにエッチングされる。
次に、図１８に示すように、メモリホールＭＨ内がコア部材３０によって埋め込まれた後、絶縁体層５７よりも上層に残存するブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、半導体層３１、及びコア部材３０が除去される。本工程には、例えばＣＭＰ（Chemical mechanical polishing）が使用される。そして、メモリホールＭＨ上部に形成されたコア部材３０の一部が更に除去され、その空間に半導体部３５が埋め込まれる。これにより、メモリピラーＭＰが形成される。絶縁体層５７及びメモリピラーＭＰの上面上には、絶縁体層６０が形成される。
次に、図１９に示すように、スリットＳＬＴに対応するホールＳＬＴＨが形成される。具体的には、まずフォトリソグラフィ等によって、ホールＳＬＴＨに対応する領域が開口したマスクが形成される。それから、形成されたマスクを用いた異方性エッチングによって、ホールＳＬＴＨが形成される。
本工程で形成されるホールＳＬＴＨは、絶縁体層５１、５３、５６、５７、及び６０、並びに犠牲材５２及び５５のそれぞれを分断し、底部が例えば導電体層２１内に達する。なお、ホールＳＬＴＨの底部は、少なくとも導電体層２１が形成された層に達していれば良い。本工程における異方性エッチングは、例えばＲＩＥである。
次に、犠牲材５２の選択ゲート線ＳＧＳ及びワード線ＷＬ０〜ＷＬ７への置換処理、並びに犠牲材５５のワード線ＷＬ８〜ＷＬ１５及び選択ゲート線ＳＧＤへの置換処理が同時に実行される。具体的には、まずホールＳＬＴＨ内で露出した導電体層２１の表面が酸化され、図示されない酸化保護膜が形成される。その後、例えば熱リン酸によるウェットエッチングによって、犠牲材５２及び５５が選択的に除去される。犠牲材５２及び５５が除去された構造体は、複数のメモリピラーＭＰ等によってその立体構造が維持される。
そして、図２０に示すように、犠牲材５２及び５５が除去された空間にホールＳＬＴＨを介して導電体が埋め込まれる。本工程には、例えばＣＶＤが使用される。導電体のうち、ホールＳＬＴＨ内部、及び絶縁体層６０の上面に形成された部分は、エッチバック処理によって除去される。これにより、隣り合う配線層に形成された導電体が分離され、選択ゲート線ＳＧＳに対応する導電体層２２、各々がワード線ＷＬ０〜ＷＬ７にそれぞれ対応する複数の導電体層２３、各々がワード線ＷＬ８〜ＷＬ１５にそれぞれ対応する複数の導電体層２４、及び選択ゲート線ＳＧＤに対応する導電体層２５が形成される。本工程において形成される導電体層２２〜２５は、バリアメタルを含んでいても良い。この場合、犠牲材５２及び５５の除去後の導電体の形成では、例えば、バリアメタルとして窒化チタン（ＴｉＮ）が成膜された後に、タングステン（Ｗ）が形成される。
次に、図２１に示すように、ホールＳＬＴＨ内にスリットＳＬＴに対応する絶縁体層３６が形成される。具体的には、絶縁体層６０上に、ホールＳＬＴＨが埋まるように絶縁体層３６が形成される。そして、絶縁体層６０よりも上層に形成された絶縁体層３６が、例えばＣＭＰによって除去される。
以上で説明した第１実施形態に係る半導体記憶装置の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。なお、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、問題が生じない範囲で製造工程の順番が入れ替えられても良い。
１．３ 本実施形態に係る効果
第１実施形態よれば、メモリピラー内の半導体層を良好に接続することができる。本効果について以下に説明する。
メモリピラーＭＰは、部分ＪＴａ、ＪＴｂ、及びＪＴｃを含むジョイント部ＪＴと、部分ＵＭＰａ及びＵＭＰｂを含む上部ピラーＵＭＰと、部分ＬＭＰａ及びＬＭＰｂを含む下部ピラーＬＭＰと、を含む。ジョイント部ＪＴは、上部ピラーＵＭＰと境界ＩＦｕを介して接続され、下部ピラーＬＭＰと境界ＩＦｄを介して接続される。部分ＪＴａは、最上層の導電体層２３と最下層の導電体層２４との間においてＺ軸に沿って延び、部分ＪＴｂは、部分ＪＴａの上方において導電体層２３及び２４の積層面内に延び、部分ＪＴｃは、部分ＪＴａの下方において上記積層面内に延びる。部分ＵＭＰａは、部分ＪＴｂより上方に向かうにつれて径が減少し、部分ＬＭＰａは、部分ＪＴｃより下方に向かうにつれて径が部分ＬＭＰｂよりも大きく減少する。これにより、半導体層３１が境界ＩＦｕ及びＩＦｄにおいてＺ軸に沿って分断されることを抑制できる。
補足すると、図１０〜図１３において説明したように、形成直後のメモリホールＭＨ内に存在する凸部ＣＮは、犠牲材５９を用いたスリミングによって除去され、角が取れた形状の部分ＣＮ’に整形される。凸部ＣＮは、スリミングの際のエッチングレートが他の部分に対して大きいのに対して、部分ＣＮ’は、スリミングの際のエッチングレートが他の部分に対して同等となる。このため、図１６及び図１７において説明したように、半導体層３１の成膜において実行されるスリミングの際に、半導体層３１に対するエッチングレートを、メモリピラーＭＰ内部で場所によらず均一にすることができる。したがって、半導体層３１がＺ軸に沿って分断されることを抑制しつつ、半導体層３１の膜厚を薄くすることができ、ひいては、メモリピラーＭＰ内の電流経路を良好に接続することができる。
また、上述のスリミングによって、上部ピラーＵＭＰの径の極小値は、ジョイント部ＪＴとの境界ＩＦｕよりも上方に位置する。これにより、上部ピラーＵＭＰの径の極小値がジョイント部ＪＴとの境界ＩＦｕに位置する場合よりも、メモリホールＭＨの径の極小値を大きくすることができる。このため、メモリホールＭＨの底部をエッチングして導電体層２１を露出させる際に、開口面積を大きくすることができ、ひいては、半導体層３１と導電体層２１との接触を良好にすることができる。したがって、メモリピラーＭＰ内の電流経路を良好に接続することができる。
また、最下層の導電体層２４は、上述したスリミングの際に凸部ＣＮが削れた部分ＣＮ’となった犠牲材５５がリプレースされて形成される。このため、最下層の導電体層２４をゲートとして機能させるメモリセルトランジスタＭＴ８が、凸部ＣＮを含む場合よりもオンしやすい形状となる。このため、上部ピラーＵＭＰにおける最下層のメモリセルトランジスタＭＴの寄生抵抗を低減することができ、ひいては、メモリピラーＭＰ内を流れる読出し電流を低減することができる。
２． 第２実施形態
第２実施形態に係る半導体記憶装置は、ジョイント部ＪＴに対応する位置の絶縁体層５３と、最下層の導電体層２４との間に、新たな絶縁体層が形成される点において、第１実施形態と異なる。以下に、第２実施形態に係る半導体記憶装置について、第１実施形態と異なる点を説明する。
２．１ メモリセルアレイ
図２２は、第２実施形態に係る半導体記憶装置の備えるメモリセルアレイ１０の断面構造の一例を示している。図２２に示すように、第２実施形態におけるメモリセルアレイ１０の構造は、第１実施形態で図３を用いて説明したメモリセルアレイ１０の構造に対して、ジョイント部ＪＴより上方の積層体の構造が異なっている。具体的には、第２実施形態における積層体は、ジョイント部ＪＴが位置する図示しない絶縁体層と、最下層の導電体層２４との間に、絶縁体層２７が設けられる。メモリピラーＭＰの形状は、第１実施形態と同等である。
図２３は、図２２において示したメモリピラーＭＰのうち、ジョイント部ＪＴを含む部分の断面構造を拡大して示したものである。
部分ＪＴｂにおいて、ブロック絶縁膜３４は絶縁体層２７に接し、かつＺ軸に沿って電荷蓄積層３３の上方に設けられ得、電荷蓄積層３３はＺ軸に沿ってトンネル絶縁膜３２の上方に設けられ得、トンネル絶縁膜３２はＺ軸に沿って半導体層３１の上方に設けられ得る。部分ＪＴｂは、ジョイント部ＪＴの上端に位置し、境界ＩＦｕを介して上部ピラーＵＭＰの部分ＵＭＰａに接続される。
絶縁体層２７は、部分ＪＴｂにおけるブロック絶縁膜３４と、部分ＵＭＰａにおけるブロック絶縁膜３４と接する。また、絶縁体層２７は、部分ＵＭＰｂにおけるブロック絶縁膜３４とも接し得る。このため、絶縁体層２７における積層面に平行な部分の面積は、上面よりも下面の方が小さい。
一方、最下層の導電体層２４は、部分ＵＭＰｂにおけるブロック絶縁膜３４と主に接する。このため、最下層の導電体層２４における積層面に平行な部分の面積は、他の導電体層２４と同様に、上面と下面とでほぼ同等である。
２．２ 本実施形態に係る効果
第２実施形態では、絶縁体層５３と最下層の導電体層２４との間に、絶縁体層２７が設けられる。これにより、最下層の導電体層２４は、他の導電体層２４と同様に、部分ＵＭＰｂにおけるブロック絶縁膜３４と主に接する形状となる。このため、最下層の導電体層２４のみ他の導電体層２４と異なる形状となることを抑制でき、メモリセルトランジスタＭＴ間の特性の差異を低減することができる。
また、第２実施形態におけるメモリピラーＭＰは、第１実施形態におけるメモリピラーＭＰと同等の構成を有する。このため、第２実施形態における構成は、第１実施形態における構成と同等の効果を奏することができる。
３． 第３実施形態
第３実施形態に係る半導体記憶装置は、ジョイント部ＪＴと上部ピラーＵＭＰとの接続部分、及びジョイント部ＪＴと下部ピラーＬＭＰとの接続部分において、積層膜の膜厚が他の部分における膜厚よりも薄くなる点において、第２実施形態と異なる。以下に、第３実施形態に係る半導体記憶装置について、第２実施形態と異なる点を説明する。
３．１ メモリセルアレイ
図２４は、第３実施形態に係る半導体記憶装置の備えるメモリセルアレイ１０の断面構造の一例を示している。図２４に示すように、第３実施形態におけるメモリセルアレイ１０の構造は、第２実施形態で図２２を用いて説明したメモリセルアレイ１０の構造に対して、積層膜の構造が異なっている。具体的には、例えば、トンネル絶縁膜３２は、下部ピラーＬＭＰに対応する部分３２ａ、ジョイント部ＪＴに対応する部分３２ｂ、及び上部ピラーＵＭＰに対応する部分３２ｃに分断されている。
図２５は、図２４において示したメモリピラーＭＰのうち、ジョイント部ＪＴを含む部分の断面構造を拡大して示したものである。
図２５に示すように、ジョイント部ＪＴにおける半導体層３１及び積層膜は、部分ＪＴａ、ＪＴｂ、及びＪＴｃを含む。上部ピラーＵＭＰにおける積層膜は部分ＵＭＰｂを含み、半導体層３１は部分ＵＭＰｂに加えて部分ＵＭＰａを更に含む。下部ピラーＬＭＰにおける積層膜は部分ＬＭＰｂを含み、半導体層３１は部分ＬＭＰｂに加えて部分ＬＭＰａを更に含む。
まず、部分ＪＴａより上方の構成の詳細について説明する。
図２５の例では、半導体層３１、電荷蓄積層３３、及びブロック絶縁膜３４は、ジョイント部ＪＴと上部ピラーＵＭＰとの接続部分において連続膜である。このうち電荷蓄積層３３は、ジョイント部ＪＴと上部ピラーＵＭＰとの接続部分において、膜厚が薄くなる。
半導体層３１は、ジョイント部ＪＴの部分ＪＴｂから、境界ＩＦｕを介して上部ピラーＵＭＰの部分ＵＭＰａに接続される。半導体層３１とトンネル絶縁膜３２との界面は、境界ＩＦｕにおいて、メモリピラーＭＰの外側に向かって、鈍角の角度θｕ（＞９０度）を形成する。つまり、部分ＵＭＰａにおける半導体層３１は、境界ＩＦｕから上方に向かうにつれて、メモリピラーＭＰの中心に近づく方向に延びる。言い換えると、部分ＵＭＰａにおける半導体層３１は、境界ＩＦｕから上方に向かうにつれて径が減少する。部分ＵＭＰｂにおける半導体層３１は、部分ＵＭＰａの上端から上方に向かうにつれて、メモリピラーＭＰの中心から離れる方向に延びる。言い換えると、部分ＵＭＰｂにおける半導体層３１は、部分ＵＭＰａの上端から上方に向かうにつれて径が増加する。このため、上部ピラーのうち半導体層３１は、部分ＵＭＰａと部分ＵＭＰｂとの境界において径が極小となるような、くびれ形状となる。
電荷蓄積層３３及びブロック絶縁膜３４は、ジョイント部ＪＴの部分ＪＴｂから、部分ＵＭＰａを介することなく、上部ピラーＵＭＰの部分ＵＭＰｂに接続される。電荷蓄積層３３とブロック絶縁膜３４との界面は、部分ＪＴｂと部分ＵＭＰｂとの接続部分において、メモリピラーＭＰの外側に向かって、直角又は鋭角の角度θｕ’（≦９０度）を形成する。つまり、部分ＵＭＰｂにおける電荷蓄積層３３及びブロック絶縁膜３４は、部分ＪＴｂと部分ＵＭＰｂとの接続部分から上方に向かうにつれて、メモリピラーＭＰの中心から離れる方向に延びる。言い換えると、部分ＵＭＰｂにおける電荷蓄積層３３及びブロック絶縁膜３４は、部分ＪＴｂと部分ＵＭＰｂとの接続部分から上方に向かうにつれて径が増加する。また、部分ＵＭＰｂにおけるトンネル絶縁膜３２の部分３２ｃは、上方に向かうにつれて径が増加する。
次に、部分ＪＴａより下方の構成の詳細について説明する。
図２５の例では、半導体層３１、電荷蓄積層３３、及びブロック絶縁膜３４は、ジョイント部ＪＴと下部ピラーＬＭＰとの接続部分において連続膜である。このうち電荷蓄積層３３は、ジョイント部ＪＴと下部ピラーＬＭＰとの接続部分において、膜厚が薄くなる。
半導体層３１は、ジョイント部ＪＴの部分ＪＴｃから、境界ＩＦｄを介して下部ピラーＬＭＰの部分ＬＭＰａに接続される。半導体層３１とトンネル絶縁膜３２との界面は、境界ＩＦｄにおいて、メモリピラーＭＰの外側に向かって、鈍角の角度θｕ（＞９０度）を形成する。つまり、部分ＬＭＰａにおける半導体層３１は、境界ＩＦｄから下方に向かうにつれて、メモリピラーＭＰの中心に近づく方向に延びる。言い換えると、部分ＬＭＰａにおける半導体層３１は、境界ＩＦｄから下方に向かうにつれて径が減少する。部分ＬＭＰｂにおける半導体層３１は、部分ＬＭＰａにおける半導体層３１よりも、部分ＬＭＰａの下端から下方に向かうにつれて、メモリピラーＭＰの中心に緩やかに近づく方向に延びる。言い換えると、部分ＬＭＰｂにおける半導体層３１は、部分ＬＭＰａの下端から下方に向かうにつれて、部分ＬＭＰａにおける半導体層３１よりも緩やかな割合で径が減少する。このため、下部ピラーＬＭＰのうち半導体層３１は、２段階の傾きを有するテーパ形状となる。
電荷蓄積層３３及びブロック絶縁膜３４は、ジョイント部ＪＴの部分ＪＴｂから、部分ＬＭＰａを介することなく、下部ピラーＬＭＰの部分ＬＭＰｂに接続される。電荷蓄積層３３とブロック絶縁膜３４との界面は、部分ＪＴｂと部分ＬＭＰｂとの接続部分において、メモリピラーＭＰの外側に向かって、角度θｄより小さく、かつ直角又は鈍角の角度θｄ’（＜θｄかつ≧９０度）を形成する。つまり、部分ＬＭＰｂにおける電荷蓄積層３３及びブロック絶縁膜３４は、部分ＪＴｂと部分ＬＭＰｂとの接続部分から下方に向かうにつれて、メモリピラーＭＰの中心に近づく方向に延びる。言い換えると、部分ＬＭＰｂにおける電荷蓄積層３３及びブロック絶縁膜３４は、部分ＪＴｂと部分ＬＭＰｂとの接続部分から下方に向かうにつれて、半導体層３１よりも緩やかな割合で径が減少する。また、部分ＬＭＰｂにおけるトンネル絶縁膜３２の部分３２ｃは、下方に向かうにつれて半導体層３１よりも緩やかな割合で径が減少する。
３．２ 半導体記憶装置の製造方法
以下に、第３実施形態に係る半導体記憶装置における、ワード線ＷＬに対応する積層構造の形成から選択ゲート線ＳＧＤの形成までの一連の製造工程の一例について説明する。図２６〜図３０のそれぞれは、第３実施形態に係る半導体記憶装置の製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示している。
まず、第１実施形態において説明した図５〜図１０と同様に、選択ゲート線ＳＧＳ、ワード線ＷＬ、及び選択ゲート線ＳＧＤに対応する犠牲材５２及び５５が積層された積層体内に、メモリピラーＭＰに対応するメモリホールＭＨが形成される。
次に、図２６に示すように、メモリホールＭＨ内に、ブロック絶縁膜３４、電荷蓄積層３３、トンネル絶縁膜３２、及び犠牲材６１が順に積層される。メモリホールＭＨ内において犠牲材６１は、犠牲材５２及び５５の積層面（ＸＹ平面）に平行な部分と、メモリホールＭＨの延伸する軸（Ｚ軸）に平行な部分と、が結合して形成される凸部ＣＮが形成される。
次に、図２７に示すように、等方性エッチングによって犠牲材６１をスリミングすることにより、全面にわたって犠牲材６１の一部が除去される。この際、メモリホールＭＨ内の凸部ＣＮに形成された犠牲材６１は、凸部ＣＮ以外の部分（つまり、平坦な面上）に形成された犠牲材６１よりもエッチングされやすい。このため、凸部ＣＮ以外の部分では犠牲材６１が薄く残っている状態において、凸部ＣＮでは犠牲材６１が完全に除去され、更に凸部ＣＮを形成するトンネル絶縁膜３２及び電荷蓄積層３３の一部が削られる。これにより、メモリホールＭＨ内には、電荷蓄積層３３が露出する面であってＸＹ平面及びＺ軸のいずれにも交差する斜めの面、を有する部分ＣＮ’が形成される。
これに伴い、犠牲材６１は、メモリホールＭＨ内のうち絶縁体層５３よりも下方に形成された部分６１ａ、絶縁体層５３上に形成された部分６１ｂ、及び絶縁体層５３よりも上方に形成された部分６１ｃと、メモリホールＭＨ外の絶縁体層５７の上面上に形成された部分６１ｄと、の４つの部分に分断される。
次に、図２８に示すように、上述したスリミング後に残存する犠牲材６１の部分６１ａ〜６１ｄが、選択的に除去される。これにより、メモリホールＭＨ内の部分ＣＮ’に露出した電荷蓄積層３３以外の部分において、トンネル絶縁膜３２が露出する。本工程における除去は、例えばシリコンを選択的に除去し得るウェットエッチングである。
次に、図２９に示すように、部分ＣＮ’において露出する電荷蓄積層３３及び部分ＣＮ’以外の部分において露出するトンネル絶縁膜３２上に半導体層３１を形成し、当該半導体層３１を導電体層２１に接触させる。本工程には、例えばＣＶＤが使用される。その後、半導体層３１は、アニーリングによって加熱され、アモルファス状態から結晶状態になる。なお、結晶状態の半導体層３１の粒径を大きくするため、本工程に際して、半導体層３１はできるだけ厚く成膜されることが好ましい。
次に、図３０に示すように、等方性エッチングによって結晶化した半導体層３１をスリミングすることにより、全面にわたって半導体層３１の一部が除去される。本工程におけるスリミングは、例えば、図２７において説明したスリミングと同等の条件で実行される。なお、図２７において説明した場合と異なり、メモリホールＭＨ内の凸部ＣＮは既にエッチングされて、斜めの面を有する部分ＣＮ’となっている。このため、部分ＣＮ’のエッチングレートは、部分ＣＮ’以外の部分と同等となり、半導体層３１は、部分ＣＮ’とそれ以外の部分とで膜厚が実質的に均一となるようにエッチングされる。
以後、第１実施形態において説明した図１８〜図２１と同様に、コア部材３０及び半導体部３５の埋め込み処理、並びにスリットＳＬＴに対応するホールＳＬＴＨを介しての犠牲材５２及び５５の導電体層２２〜２５への置換処理が実行される。
以上で説明した第３実施形態に係る半導体記憶装置の製造工程によって、メモリピラーＭＰと、メモリピラーＭＰに接続されるソース線ＳＬ、ワード線ＷＬ、並びに選択ゲート線ＳＧＳ及びＳＧＤとのそれぞれが形成される。
３．３ 本実施形態に係る効果
第３実施形態によれば、トンネル絶縁膜３２は、ジョイント部ＪＴと上部ピラーＵＭＰとの間で分断される。また、電荷蓄積層３３は連続膜として形成され、部分ＪＴｂと部分ＵＭＰｂとを接続する部分における膜厚が、他の部分における膜厚よりも薄い。これにより、半導体層３１は、メモリホールＭＨ内において、凸部ＣＮではなく、斜めの面を形成する部分ＣＮ’に形成される。このため、図２９及び図３０において説明したように、半導体層３１の成膜において実行されるスリミングの際に、半導体層３１に対するエッチングレートを、メモリピラーＭＰ内部で場所によらず均一にすることができる。したがって、半導体層３１がＺ軸に沿って分断されることを抑制しつつ、半導体層３１の膜厚を薄くすることができ、ひいては、メモリピラーＭＰ内の電流経路を良好に接続することができる。
４． 変形例等
なお、上述の第１実施形態、第２実施形態，及び第３実施形態は、種々の変形が可能である。
４．１ 第１変形例
例えば、上述の第３実施形態では、ジョイント部ＪＴと、上部ピラーＵＭＰ又は下部ピラーＬＭＰと、の接続部分において、トンネル絶縁膜３２が分断される場合について説明したが、これに限られない。例えば、ジョイント部ＪＴと、上部ピラーＵＭＰ又は下部ピラーＬＭＰと、の接続部分において、トンネル絶縁膜３２及び電荷蓄積層３３が分断されてもよい。
図３１は、第１変形例に係る半導体記憶装置のメモリピラーＭＰにおけるジョイント部ＪＴを含む部分の断面図である。図３１は、第３実施形態において説明した図２５に対応する。
図３１に示すように、半導体層３１、及びブロック絶縁膜３４は、ジョイント部ＪＴと上部ピラーＵＭＰ又は下部ピラーＬＭＰとの接続部分において連続膜である。このうちブロック絶縁膜３４は、ジョイント部ＪＴと上部ピラーＵＭＰ又は下部ピラーＬＭＰとの接続部分において、膜厚が薄くなる。
トンネル絶縁膜３２は、下部ピラーＬＭＰに対応する部分３２ａ、ジョイント部ＪＴに対応する部分３２ｂ、及び上部ピラーＵＭＰに対応する部分３２ｃに分断されている。また、電荷蓄積層３３は、下部ピラーＬＭＰに対応する部分３３ａ、ジョイント部ＪＴに対応する部分３３ｂ、及び上部ピラーＵＭＰに対応する部分３３ｃに分断されている。
以上のような構成を形成する場合、例えば、第３実施形態において説明した図２７におけるスリミング処理の際に、残存する犠牲材６１の膜厚がより薄くなるように調整する。これにより、凸部ＣＮにおいて、積層膜がエッチングされる量をより厚くすることができ、トンネル絶縁膜３２に加えて、電荷蓄積層３３を全て除去することができ得る。このため、スリミングによって形成される部分ＣＮ’では、ブロック絶縁膜３４が露出する構造が形成され、以降で第３実施形態と同等の処理を実行することによって、図３１に示した構造を形成することができる。
４．２ 第２変形例
また、例えば、ジョイント部ＪＴと、上部ピラーＵＭＰ又は下部ピラーＬＬＭＰと、の接続部分において、トンネル絶縁膜３２は分断されなくてもよい。
図３２は、第２変形例に係る半導体記憶装置のメモリピラーＭＰにおけるジョイント部ＪＴを含む部分の断面図である。図３２は、第３実施形態において説明した図２５に対応する。
図３２に示すように、半導体層３１、トンネル絶縁膜３２、電荷蓄積層３３、及びブロック絶縁膜３４は、ジョイント部ＪＴと上部ピラーＵＭＰ又は下部ピラーＬＭＰとの接続部分において連続膜である。このうちトンネル絶縁膜３２は、ジョイント部ＪＴと上部ピラーＵＭＰ又は下部ピラーＬＭＰとの接続部分において、膜厚が薄くなる。
以上のような構成を形成する場合、例えば、第３実施形態において説明した図２７におけるスリミング処理の際に、残存する犠牲材６１の膜厚がより厚くなるように調整する。これにより、凸部ＣＮにおいて、積層膜がエッチングされる量をより薄くすることができ、トンネル絶縁膜３２の一部を除去することができ得る。このため、スリミングによって形成される部分ＣＮ’では、トンネル絶縁膜３２が露出する構造が形成され、以降で第３実施形態と同等の処理を実行することによって、図３２に示した構造を形成することができる。
第１変形例及び第２変形例のいずれの場合においても、第３実施形態と同様、上部ピラーＵＭＰにおいて、くびれ形状を形成することができ、メモリホールＭＨの径の極小値を大きくすることができる。このため、メモリホールＭＨの底部をエッチングして導電体層２１を露出させる際に、開口面積を大きくすることができ、ひいては、半導体層３１と導電体層２１との接触を良好にすることができる。したがって、メモリピラーＭＰ内の電流経路を良好に接続することができる。
また、凸部ＣＮが削られるため、半導体層３１の成膜において実行されるスリミングの際に、半導体層３１に対するエッチングレートを、メモリピラーＭＰ内部で場所によらず均一にすることができる。したがって、半導体層３１がＺ軸に沿って分断されることを抑制しつつ、半導体層３１の膜厚を薄くすることができ、ひいては、メモリピラーＭＰ内の電流経路を良好に接続することができる。
４．３ その他
上記各実施形態では、半導体記憶装置１がメモリセルアレイ１０下にセンスアンプモジュール１６等の回路が設けられた構造を有する場合を例に説明したが、これに限定されない。例えば、半導体記憶装置１は、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６等が形成された構造であっても良い。また、半導体記憶装置１は、センスアンプモジュール１６等が設けられたチップと、メモリセルアレイ１０が設けられたチップとが貼り合わされた構造であっても良い。
上記各実施形態では、ワード線ＷＬと選択ゲート線ＳＧＳとが隣り合い、ワード線ＷＬと選択ゲート線ＳＧＤとが隣り合う構造について説明したが、これに限定されない。例えば、最上層のワード線ＷＬと選択ゲート線ＳＧＤとの間には、ダミーワード線が設けられても良い。同様に、最下層のワード線ＷＬと選択ゲート線ＳＧＳとの間には、ダミーワード線が設けられても良い。また、複数のピラーが連結された構造である場合には、連結部分近傍の導電体層がダミーワード線として使用されても良い。
上記各実施形態では、メモリピラーＭＰの底部を介して半導体層３１と導電体層２１とが電気的に接続される場合について例示したが、これに限定されない。半導体層３１と導電体層２１とは、メモリピラーＭＰの側面を介して電気的に接続されても良い。この場合、メモリピラーＭＰの側面に形成された積層膜の一部が除去され、当該部分を介して半導体層３１と導電体層２１とが接触する構造が形成される。
半導体記憶装置１が、半導体基板２０上にメモリセルアレイ１０及びセンスアンプモジュール１６等が形成された構造である場合においては、例えば、半導体基板に形成した導電領域上に導電性の単結晶シリコンをエピタキシャル成長させ、その上にメモリピラーＭＰを配置する。この導電領域と半導体層３１とが、導電性の単結晶シリコン及びメモリピラーＭＰの底部を介して、電気的に接続される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２…メモリコントローラ、１０…メモリセルアレイ、１１…コマンドレジスタ、１２…アドレスレジスタ、１３…シーケンサ、１４…ドライバモジュール、１５…ロウデコーダモジュール、１６…センスアンプモジュール、２０…半導体基板、２１〜２６…導電体層、３０…コア部材、３１…半導体層、３２…トンネル絶縁膜、３３…電荷蓄積層、３４…ブロック絶縁膜、３５…半導体部、２７，３６，５０，５１，５３，５６，５７，６０…絶縁体層、５２，５４，５５，５８，５９，６１…犠牲材、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線。

Claims (20)

  1. 第１方向に沿って積層された複数の第１導電体層と、前記複数の第１導電体層の上方に配置され、前記第１方向に積層された複数の第２導電体層と、を含む積層体と、
    前記積層体内を前記第１方向に沿って延び、半導体層を含むピラーと、
    前記複数の第１導電体層と前記半導体層との間、及び前記複数の第２導電体層と前記半導体層との間に配置される電荷蓄積層と、
    を備え、
    前記半導体層は、
    前記複数の第１導電体層のうち最上層の第１導電体層と前記複数の第２導電体層のうち最下層の第２導電体層との間において、前記第１方向に沿って延びる第１部分と、
    前記半導体層の前記第１部分より上方に配置され、上方に向かうにつれて径が減少する第２部分と、
    を含む、
    半導体記憶装置。
  2. 前記半導体層は、前記半導体層の前記第２部分より上方に配置され、上方に向かうにつれて径が増加する第３部分を更に含む、
    請求項１記載の半導体記憶装置。
  3. 前記半導体層は、
    前記半導体層の前記第１部分より下方に配置され、下方に向かうにつれて第１割合で径が減少する第４部分と、
    前記半導体層の前記第４部分より下方に配置され、下方に向かうにつれて前記第１割合よりも小さい第２割合で径が減少する第５部分と、
    を更に含む、
    請求項２記載の半導体記憶装置。
  4. 前記電荷蓄積層は、
    前記最上層の第１導電体層と前記最下層の第２導電体層との間において、前記第１方向に沿って延びる第１部分と、
    前記電荷蓄積層の前記第１部分より上方に配置され、上方に向かうにつれて径が増加する第２部分と、
    を含み、
    前記電荷蓄積層の前記第１部分及び前記電荷蓄積層の前記第２部分は、連続膜である、
    請求項１記載の半導体記憶装置。
  5. 前記電荷蓄積層は、前記電荷蓄積層の前記第１部分と前記電荷蓄積層の前記第２部分との間において、上方に向かうにつれて径が減少する第３部分を更に含む、
    請求項４記載の半導体記憶装置。
  6. 前記電荷蓄積層は、前記電荷蓄積層の前記第１部分と前記電荷蓄積層の前記第３部分のとの間において、前記積層体の積層面内の第２軸に沿って延びる第４部分を更に含む、
    請求項５記載の半導体記憶装置。
  7. 前記最下層の第２導電体層は、前記半導体層の前記第２部分に対向する面を有する、
    請求項１記載の半導体記憶装置。
  8. 前記最下層の第２導電体層は、前記最下層の第２導電体層の下面と、前記半導体層の前記第３部分に対向する面と、が交差する部分を有する、
    請求項２記載の半導体記憶装置。
  9. 前記電荷蓄積層は、前記電荷蓄積層の前記第１部分と前記電荷蓄積層の前記第２部分とを接続する第５部分を更に含み、
    前記電荷蓄積層の前記第５部分の膜厚は、前記電荷蓄積層の前記第１部分及び前記電荷蓄積層の前記第２部分の膜厚よりも薄い、
    請求項４記載の半導体記憶装置。
  10. 前記電荷蓄積層と前記半導体層との間に配置される第１絶縁体層を更に備え、
    前記第１絶縁体層は、
    前記最上層の第１導電体層と前記最下層の第２導電体層との間において、前記第１方向に沿って延びる第１部分と、
    前記第１絶縁体層の前記第１部分より上方に配置され、上方に向かうにつれて径が増加する第２部分と、
    を含み、
    前記第１絶縁体層の前記第１部分及び前記第１絶縁体層の前記第２部分は、分断されている、
    請求項１記載の半導体記憶装置。
  11. 前記電荷蓄積層は、
    前記最上層の第１導電体層と前記最下層の第２導電体層との間において、前記第１方向に沿って延びる第１部分と、
    前記電荷蓄積層の前記第１部分より上方に配置され、上方に向かうにつれて径が増加する第２部分と、
    を含み、
    前記電荷蓄積層の前記第１部分及び前記電荷蓄積層の前記第２部分は、分断されている、
    請求項１０記載の半導体記憶装置。
  12. 前記複数の第１導電体層及び前記複数の第２導電体層と前記電荷蓄積層との間に配置される第２絶縁体層を更に備え、
    前記第２絶縁体層は、
    前記最上層の第１導電体層と前記最下層の第２導電体層との間において、前記第１方向に沿って延びる第１部分と、
    前記第２絶縁体層の前記第１部分より上方に配置され、上方に向かうにつれて径が増加する第２部分と、
    を含み、
    前記第２絶縁体層の前記第１部分及び前記第２絶縁体層の前記第２部分は、連続膜である、
    請求項１１記載の半導体記憶装置。
  13. 前記第２絶縁体層は、前記第２絶縁体層の前記第１部分と前記第２絶縁体層の前記第２部分とを接続する第３部分を更に含み、
    前記第２絶縁体層の前記第３部分の膜厚は、前記第２絶縁体層の前記第１部分及び前記第２絶縁体層の前記第２部分の膜厚よりも薄い、
    請求項１２記載の半導体記憶装置。
  14. 前記電荷蓄積層と前記半導体層との間に配置される第１絶縁体層を更に備え、
    前記第１絶縁体層は、
    前記最上層の第１導電体層と前記最下層の第２導電体層との間において、前記第１方向に沿って延びる第１部分と、
    前記第１絶縁体層の前記第１部分より上方に配置され、上方に向かうにつれて径が増加する第２部分と、
    を含み、
    前記第１絶縁体層の前記第１部分及び前記第１絶縁体層の前記第２部分は、連続膜である、
    請求項１記載の半導体記憶装置。
  15. 前記第１絶縁体層は、前記第１絶縁体層の前記第１部分と前記第１絶縁体層の前記第２部分とを接続する第３部分を更に含み、
    前記第１絶縁体層の前記第３部分の膜厚は、前記第１絶縁体層の前記第１部分及び前記第１絶縁体層の前記第２部分の膜厚よりも薄い、
    請求項１４記載の半導体記憶装置。
  16. 前記最上層の第１導電体層と前記最下層の第２導電体層との間の層の膜厚は、前記複数の第１導電体層のうちの隣り合う２つの間の層の膜厚、又は前記複数の第２導電体層のうちの隣り合う２つの間の層の膜厚より大きい、
    請求項１記載の半導体記憶装置。
  17. 複数の第１犠牲材を第１方向に沿って積層された第１積層体を形成し、前記第１積層体上に層間絶縁膜を更に積層し、前記層間絶縁膜及び前記複数の第１犠牲材を貫通する第１ホールを形成した後に前記第１ホール内に第２犠牲材を形成し、前記層間絶縁膜及び前記第２犠牲材上に複数の第３犠牲材を前記第１方向に沿って積層された第２積層体を形成し、前記複数の第３犠牲材を貫通して前記第２犠牲材に達する第２ホールを形成した後に前記第２犠牲材を除去して第３ホールを形成することと、ここで、前記層間絶縁膜の膜厚は、前記複数の第１犠牲材のうちの隣り合う２つの間の層の膜厚、及び前記複数の第３犠牲材のうちの隣り合う２つの間の層の膜厚よりも厚く、前記第１積層体及び前記第２積層体は、前記層間絶縁膜との接続部分において前記第３ホール内に凸部を有し、
    前記第３ホール内に第４犠牲材を形成した後に、前記凸部における前記第４犠牲材、前記第１積層体の一部、及び前記第２積層体の一部を除去しつつ前記第４犠牲材のうち前記凸部を除く部分における前記第４犠牲材の一部を除去することと、
    前記凸部を除く部分に残存する前記第４犠牲材を選択的に除去することと、
    前記第４犠牲材が選択的に除去された前記第３ホール内に、電荷蓄積層を含む積層膜と、半導体層と、を順に形成することと、
    を備えた、半導体記憶装置の製造方法。
  18. 前記複数の第３犠牲材、前記層間絶縁膜、及び前記複数の第１犠牲材を貫通する第４ホールを形成することと、
    前記第４ホールを介して、前記複数の第１犠牲材及び前記複数の第３犠牲材の各々を導電体層に置換することと、
    を更に備えた、請求項１７記載の製造方法。
  19. 複数の第１犠牲材を第１方向に沿って積層された第１積層体を形成し、前記第１積層体上に層間絶縁膜を更に積層し、前記層間絶縁膜及び前記複数の第１犠牲材を貫通する第１ホールを形成した後に前記第１ホール内に第２犠牲材を形成し、前記層間絶縁膜及び前記第２犠牲材上に複数の第３犠牲材を前記第１方向に沿って積層された第２積層体を形成し、前記複数の第３犠牲材を貫通して前記第２犠牲材に達する第２ホールを形成した後に前記第２犠牲材を除去して第３ホールを形成することと、ここで、前記層間絶縁膜の膜厚は、前記複数の第１犠牲材のうちの隣り合う２つの間の層の膜厚、及び前記複数の第３犠牲材のうちの隣り合う２つの間の層の膜厚よりも厚く、前記第１積層体及び前記第２積層体は、前記層間絶縁膜との接続部分において前記第３ホール内に凸部を有し、
    前記第３ホール内に、電荷蓄積層を含む積層膜と、第５犠牲材と、を順に形成することと、
    前記凸部における前記第５犠牲材及び前記積層膜の一部を除去しつつ前記第５犠牲材のうち前記凸部を除く部分の一部を除去することと、
    前記凸部を除く部分に残存する前記第５犠牲材を選択的に除去することと、
    前記第５犠牲材が選択的に除去された前記第３ホール内に、半導体層を順に形成することと、
    を備えた、半導体記憶装置の製造方法。
  20. 前記複数の第３犠牲材、前記層間絶縁膜、及び前記複数の第１犠牲材を貫通する第４ホールを形成することと、
    前記第４ホールを介して、前記複数の第１犠牲材及び前記複数の第３犠牲材の各々を導電体層に置換することと、
    を更に備えた、請求項１９記載の製造方法。
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