CN112530967B - 存储器器件 - Google Patents

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Abstract

实施方式提供一种能够提高特性的存储器器件。实施方式的存储器器件包含：积层体(200)，包含衬底(20)的上方的第1、第2及第3导电层(21A、21B、21C)、及积层在导电层(21C)的上方的第4导电层(23)；存储器柱(MP)，在区域(R1)内沿Z方向在积层体内(200)及导电层(21B、21C)内延伸，且包含有在Y方向上与导电层(21B)连接的半导体层(31)；存储单元(MC)，分别设置在导电层(23)与存储器柱(MP)之间；及绝缘体(60)，设置在与第1区域(R1)在Y方向上排列的第2区域(R2)内，且在积层体(200)及导电层(21B、21C)内沿Z方向延伸。区域(R2)内的导电层(21C)的Z方向的尺寸(D2)大于区域(R1)内的导电层(21C)的Z方向的第2尺寸(D1)。

Description

存储器器件
[相关申请案]
本申请案享有以日本专利申请案2019-169365号(申请日：2019年9月18日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式涉及一种存储器器件。
背景技术
三维构造的NAND(Not And，与非)型闪速存储器为人所周知。
发明内容
实施方式提供一种能够提高特性的存储器器件。
实施方式的存储器器件包含：衬底；积层体，包含设置在第1方向上的所述衬底的上方的第1导电层、设置在所述第1导电层上的第2导电层、设置在所述第2导电层上的第3导电层、及设置在所述第1方向上的所述第3导电层的上方且沿所述第1方向积层的多个第4导电层；存储器柱，在第1区域内沿所述第1方向在所述积层体内及所述第2及第3导电层内延伸，且包含有在与所述第1方向交叉的第2方向上与所述第2导电层电连接的半导体层；多个存储单元，分别设置在所述第4导电层与所述存储器柱之间；及绝缘体，设置在与所述第1区域在所述第2方向上排列的第2区域内，在所述积层体内及所述第2及第3导电层内沿所述第1方向延伸；且所述第2区域内的所述第3导电层的所述第1方向的第1尺寸，大于所述第1区域内的所述第3导电层的所述第1方向的第2尺寸。
附图说明
图1是实施方式的存储器器件的框图。
图2是实施方式的存储器器件的存储单元阵列的等效电路图。
图3是表示实施方式的存储器器件的存储单元阵列的布局的一例的图。
图4是表示实施方式的存储器器件的存储单元阵列的构造的截面图。
图5是表示实施方式的存储器器件的存储单元的构造的一例的图。
图6是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图7是表示实施方式的存储器器件的制造方法的一步骤的俯视图。
图8是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图9是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图10是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图11是表示实施方式的存储器器件的制造方法的一步骤的俯视图。
图12是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图13是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图14是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图15是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图16是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图17是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图18是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
图19是表示实施方式的存储器器件的制造方法的一步骤的截面步骤图。
具体实施方式
以下，参照附图对实施方式进行说明。各实施方式例示用以将发明的技术思想具体化的装置、方法。附图为示意性或概念性的图，各附图的尺寸及比率等未必与实际情况相同。本发明的技术思想并非由构成要素的形状、构造、配置等特定。
[1]实施方式
以下，参照图1至图19对实施方式的存储器器件及其制造方法进行说明。
(a)构成例
参照图1至图5对本实施方式的存储器器件的构成例进行说明。
图1是表示本实施方式的存储器器件的构成例的框图。
如图1所示，本实施方式的存储器器件1与存储器控制器2电性耦合。
存储器控制器2将指令CMD、地址信息ADD及各种控制信号CNT发送至本实施方式的存储器器件1。
存储器器件1接收指令CMD、地址信息ADD及各种控制信号CNT。数据DAT在存储器器件1与存储器控制器2之间传送。以下，写入动作时从存储器控制器2传送至存储器器件1的数据DAT称为写入数据。写入数据DAT写入至存储器器件1内。读出动作时从存储器器件1传送至存储器控制器2的数据DAT称为读出数据。读出数据DAT被从存储器器件1读出。
本实施方式的存储器器件1例如包含存储单元阵列10、指令寄存器11、地址寄存器12、定序器13、驱动器电路14、行控制电路15、及感测放大器电路16。
存储单元阵列10存储数据。在存储单元阵列10内设置有多条位线及多条字线。存储单元阵列10包含多个区块BLK0～BLKn(n为1以上的整数)。区块BLK为多个存储单元的集合，例如作为数据的抹除单位使用。各存储单元与1条位线及1条字线建立关联。下文说明存储单元阵列10的构成。
指令寄存器11保存来自存储器控制器2的指令CMD。指令CMD例如包含使定序器13执行读出动作、写入动作、及抹除动作等的命令。
地址寄存器12保存来自存储器控制器2的地址信息ADD。地址信息ADD例如包含区块地址、页地址、及列地址。例如，区块地址、页地址、及列地址分别用于选择区块BLK、字线、及位线。以下，根据区块地址选择的区块称为选择区块。根据页地址选择的字线称为选择字线。
定序器13控制存储器器件1全体的动作。例如，定序器13根据指令寄存器11内的指令CMD对驱动器电路14进行控制。
驱动器电路14将在读出动作、写入动作、抹除动作等中使用的电压输出至存储单元阵列10。驱动器电路14根据地址寄存器12内的页地址，例如对与选择字线对应的配线施加特定电压。
行控制电路15控制与存储单元阵列10的行相关的动作。行控制电路15根据地址寄存器12内的区块地址，选择存储单元阵列10内的1个区块BLK。行控制电路15例如将对与选择字线对应的配线施加的电压传送至选择区块BLK内的选择字线。
感测放大器电路16控制与存储单元阵列10的列相关的动作。感测放大器电路16在写入动作中，根据来自存储器控制器2的写入数据DAT，对设置在存储单元阵列10内的各位线施加电压。感测放大器电路16在读出动作中，根据位线的电位(或有无产生电流)而判定存储单元中存储的数据。感测放大器电路16将基于该判定结果的数据作为读出数据DAT传送至存储器控制器2。
例如，存储器器件1为NAND型闪速存储器。
该情况下，存储器器件1与存储器控制器2之间的通信例如通过NAND接口标准支持。例如，在存储器器件1与存储器控制器2之间的通信中，使用指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEn、读出使能信号REn、准备忙碌信号RBn、及输入输出信号IO。
指令锁存使能信号CLE是表示存储器器件1接收到的输入输出信号IO为指令CMD的信号。地址锁存使能信号ALE是表示存储器器件1接收到的信号IO为地址信息ADD的信号。写入使能信号WEn是对存储器器件1命令进行输入输出信号IO的输入的信号。读出使能信号REn是对存储器器件1命令进行输入输出信号I/O的输出的信号。
准备忙碌信号RBn是对存储器控制器2通知存储器器件1受理来自存储器控制器2的命令的准备状态、或不受理命令的忙碌状态的信号。输入输出信号IO例如为8比特宽度的信号，可包含指令CMD、地址信息ADD、数据DAT等。
存储器器件1及存储器控制器2也可以通过其等的组合而构成1个半导体器件(存储器系统或存储器件)。此种半导体器件例如列举SD(secure digital，安全数码)TM卡般的存储卡、SSD(solid state drive，固态驱动器)等。
另外，实施方式的NAND型闪速存储器1中，存在如下情况，即，通过包含存储单元阵列10、行控制电路15及感测放大器电路16的构成(控制单位)形成被称为存储器面的控制单位。图1中，表示NAND型闪速存储器1具有1个存储器面的例。然而，NAND型闪速存储器1也可以包含2个以上存储器面。存储器面的构成并不限定于所述构成，存储器面至少包含存储单元阵列10即可。
＜电路构成＞
图2是表示实施方式的存储器器件(NAND型闪速存储器)1的存储单元阵列10的电路构成的一例的等效电路图。图2中，抽取显示存储单元阵列10中所含的多个区块BLK中的1个区块BLK。
如图2所示，区块BLK例如包含4个串组SU0、SU1、SU2、SU3。各串组SU包含多个存储单元(以下，称为NAND串)NS。多个NAND串NS分别与多条位线BL0～BLm(m为1以上的整数)中的对应的一者建立关联。
NAND串NS包含多个存储单元MC0～MC7、及选择晶体管ST1、ST2。
例如，8个存储单元MC设置在各NAND串NS内。NAND串NS内的存储单元MC的个数并不限定于8个。
例如，各选择晶体管ST1也可以包含1个以上晶体管。
存储单元(以下，也称为存储单元晶体管)MC为包含电荷储存层的场效应晶体管。存储单元MC可实质上非易失地存储1比特以上的数据。
选择晶体管ST1、ST2分别用于各种动作时的串组SU的选择。
各NAND串NS中，存储单元MC0～MC7串联连接在选择晶体管ST1的源极与选择晶体管ST2的漏极之间。同一区块BLK内的存储单元MC0～MC7的控制栅极与多条字线WL0～WL7中的对应的一者共通连接。
各NAND串NS中，选择晶体管ST1的漏极与对应的位线BL连接。
选择晶体管ST1的一端与串联连接的存储单元MC0～MC7的一端连接，选择晶体管ST1的另一端与对应的位线BL连接。
选择晶体管ST1的栅极与对应的选择栅极线SGD连接。
串组SU0内的选择晶体管ST1的栅极与选择栅极线SGD0连接。串组SU1内的选择晶体管ST1的栅极与选择栅极线SGD1连接。串组SU2内的选择晶体管ST1的栅极与选择栅极线SGD2连接。串组SU3内的选择晶体管ST1的栅极分别与选择栅极线SGD3连接。
同一区块BLK内的多个选择晶体管ST2的源极与源极线SL共通连接。同一区块BLK内的多个选择晶体管ST2的栅极与选择栅极线SGS共通连接。
所述存储单元阵列10的电路构成中，在多个区块BLK间与同一列对应的选择晶体管ST1的漏极与相同的位线BL连接。源极线SL例如在多个区块BLK间共通连接。
在1个串组SU内与共通的字线WL连接的多个存储单元MC例如称为单元组CU。
例如，1个单元组CU在存储单元MC的各者存储1比特数据的情况下，能够存储1页数据，在存储单元MC的各者存储2比特数据的情况下能够存储2页数据。“1页数据”例如以由存储1比特数据的存储单元MC构成的单元组CU存储的数据总量来定义。
另外，实施方式的存储器器件1的存储单元阵列10的电路构成并不限定于所述构成。例如，各NAND串NS内的存储单元MC及选择晶体管ST1、ST2的个数可分别设计为任意个数。各区块BLK内的串组SU的个数可设计为任意个数。
＜构造例＞
使用图3至5对实施方式的存储器器件(NAND型闪速存储器)的构造的一例进行说明。
如下所述，实施方式的NAND型闪速存储器1中，存储单元阵列10在相对于半导体衬底的表面(X-Y平面、上表面)垂直的方向(Z方向)上，设置在半导体衬底的表面的上方。
例如，本实施方式的NAND型闪速存储器1也可以具有如下构造，即，在半导体衬底的表面与存储单元阵列10之间(在Z方向上，存储单元阵列10的下方)，设置有感测放大器电路16等电路(以下，称为CMOS(complementary metal oxide semiconductor，互补金氧半导体)电路或周边电路)。
另外，以下参照的附图中，X方向对应于字线WL的延伸方向，Y方向对应于位线BL的延伸方向，Z方向对应于与供形成半导体存储器1的半导体衬底20的上表面垂直的方向。
对于以下参照的截面图，为了图的视认性及简化，适当省略绝缘层(层间绝缘膜)、配线、接点等构成要素。俯视图中，为了图的视认性及构成要素的辨识，适当附加影线。俯视图上附加的影线未必与附加影线的构成要素的素材、特性相关联。
(存储单元阵列的平面布局)
图3表示实施方式的NAND型闪速存储器的存储单元阵列的平面布局的一例。图3中，抽取显示存储单元阵列的1个区块。
如图3所示，在存储单元阵列10内设置有多个狭缝SLT。狭缝SLT包含沿X方向延伸的部分。例如，绝缘体设置在狭缝SLT内。
狭缝SHE设置在沿Y方向排列的2个狭缝SLT间。狭缝SHE包含沿X方向延伸的部分。例如，绝缘体设置在狭缝SHE内。
多个存储器柱MP设置在存储单元阵列10内。例如，多个存储器柱MP以错位排列的布局排列在存储单元阵列10内。存储器柱MP具有圆柱状(或椭圆柱状)构造。例如，1个存储器柱MP用于1个NAND串NS。
狭缝SLT与狭缝SHE之间的区域内的多个存储器柱MP的集合相当于1个串组SU。
串组SU沿X方向延伸。串组SU0～SU3排列在Y方向上。
1个区块BLK中，1个狭缝SLT设置在2个狭缝SHE间的2个串组SU1、SU2间。2个串组SU在Y方向上设置在2个狭缝SLT间。狭缝SHE设置在2个狭缝SLT间的2个串组SU间。
多个存储器柱MP以错位排列配置在狭缝SLT与狭缝SHE之间的区域内。以下，设置有存储器柱的区域(2个狭缝SLT之间的区域)R1称为单元区域R1。设置有狭缝SLT(绝缘体60)的区域R2称为狭缝区域R2。狭缝区域R2包含与单元区域R1在Y方向上相邻的部分。设置有狭缝SHE的区域R3称为虚设区域R3。另外，虚设区域R3也可以视为单元区域R1的一部分。
例如，连结区域(未图示)以与单元区域在X方向上相邻的方式设置在存储单元阵列10内。连结区域为设置多个接触插塞的区域。连结区域内的接触插塞将与NAND串NS连接的选择栅极线SGD、SGS、字线WL、源极线SL、及与存储单元阵列10连接的配线电连接于CMOS电路。
例如，虚设单元也可以设置在存储单元阵列10内。虚设单元具有与存储单元实质上相同的构造。虚设单元使用虚设柱形成。虚设柱具有与存储器柱MP实质上相同的构造。虚设单元不用于存储数据。
(存储单元阵列的截面构造)
图4表示本实施方式的NAND型闪速存储器的存储单元阵列的截面构造的一例。图4中表示存储单元阵列的沿Y方向的截面构造。
如图4所示，导电层21A、21B、21C、22、23、24积层在Z方向上的半导体衬底20的上方。
导电层21A隔着绝缘体(未图示)设置在半导体衬底20的上方。
导电层21B设置在导电层21A上。导电层21B例如与导电层21A直接接触。例如，导电层21B包含第1层210与第2层211。2个层210、211可以为连续的层，也可以为不连续的层(层210、211间存在界面的层)。
导电层21C设置在导电层21B上。在狭缝区域R2内，导电层21C与导电层21B的侧面(与Y方向交叉的面)对向。例如，导电层21C与导电层21B的层211直接接触。
导电层21C在单元区域R1内与狭缝区域R2内的Z方向的尺寸(膜厚)不同。导电层21C具有单元区域R1内的部分215与狭缝区域R2内的部分216。
狭缝区域R2内的导电层21C(部分216)的Z方向的尺寸D2大于单元区域R1内的导电层21C(部分215)的Z方向的尺寸D1。导电层21C的具有尺寸D2的部分覆盖导电层21B的侧面。
导电层21A、21B、21C相互电连接。导电层21A、21B、21C例如具有沿X-Y平面扩展的板状构造。
导电层21A、21B、21C用作源极线SL(或源极线接点)。
例如，导电层21A、21C在存储单元阵列10的形成步骤中，也可以用作蚀刻的终止层。
导电层21A、21B、21C为半导体层。例如，导电层21A的掺杂剂浓度(杂质浓度)低于导电层21B的掺杂剂浓度。导电层21A的杂质浓度也可以与导电层21C的掺杂剂浓度不同。
导电层21A、21C例如为非掺杂的多晶硅层。导电层21B例如为导电性硅层(例如掺杂有磷的多晶硅层)。另外，导电层21A、21C的材料的至少一者也可以与导电层21B的材料(例如导电性多晶硅)相同。
如上所述，在Z方向上的存储单元阵列10的下方，行控制电路及感测放大器电路等CMOS电路(未图示)设置在半导体衬底20的上表面与导电层21A之间的绝缘体(未图示)内。
导电层22隔着绝缘层(未图示)设置在导电层21C上。导电层22例如具有沿XY平面扩展的板状构造。导电层22用作选择栅极线SGS。导电层22例如为金属层(例如钨层或包含钨的层)。
多个导电层23设置在导电层22的上方。导电层23与绝缘层(未图示)在Z方向上交替积层在导电层22上。导电层23例如具有沿XY平面扩展的板状构造。积层的多个导电层23从半导体衬底20侧依序分别用作字线WL0～WL7。导电层23例如为金属层(钨层或包含钨的层)。
1个以上的导电层24设置在最上层(相对于半导体衬底侧而位于最相反侧的层)的导电层23的上方。导电层24与绝缘层(未图示)在Z方向上交替积层在最上层的导电层23上。导电层24例如具有沿XY平面扩展的板状构造。导电层24例如为金属层(钨层或包含钨的层)。
另外，导电层22、23、24例如也可以为导电性多晶硅层。
以下，包含导电层22、23、24及绝缘层的构造体称为积层体200。
导电层25隔着绝缘层(未图示)设置在Z方向上的导电层24的上方。导电层25例如具有沿Y方向延伸的直线状的构造。导电层25用作位线BL。多个导电层25排列在X方向(附图的进深方向或近前方向)。导电层25为金属层(例如铜(Cu))。
存储器柱MP具有沿Z方向延伸的柱状构造。存储器柱MP贯通积层体200内(积层的多个导电层22、23、24)。
例如，Z方向上的存储器柱MP的上端在Z方向上配置在设置有导电层24的区域(高度)与设置有导电层25的区域之间的区域。
Z方向上的存储器柱MP的下端设置在源极线SL内。存储器柱MP的下端例如在Z方向上配置在设置有导电层21B的区域。存储器柱MP的下端不贯通导电层21B而与导电层21B接触。导电层21B设置在存储器柱MP的下端与导电层21A之间。
另外，存储器柱MP的下端为存储器柱的Z方向上的半导体衬底20侧的端部，存储器柱MP的上端为在Z方向上与存储器柱MP的下端对向的端部。
存储器柱MP的侧面(存储器柱MP的沿Z方向的面)与导电层22、23、24(及绝缘层)对向。
存储器柱MP例如包含核心层30、半导体层(导电层)31、及存储器层32。
核心层30具有沿Z方向延伸的柱状构造。例如，核心层30的上端配置在设置有最上层的导电层24的区域与设置有导电层25的区域之间的区域内。核心层30的下端例如配置在设置有导电层21B的区域内。核心层30例如包含二氧化硅(SiO2)等绝缘体。
半导体层31设置在核心层30与存储器层32之间。半导体层31具有在设置有导电层21B的区域中与导电层21B直接接触的部分。半导体层31通过该部分与导电层21B电连接。
例如，半导体层31覆盖核心层30。半导体层31的侧面及下表面除半导体层31与导电层21B接触的部分以外，均被存储器层32覆盖。另外，核心层30的上端也可以不被半导体层31覆盖。
半导体层(以下也称为导电层)31例如为包含硅的层(例如多晶硅层或非晶形硅层)。
存储器层32设置在积层体200与半导体层31之间。存储器层32的侧面(沿Z方向的面)与导电层22、23、24对向。在半导体层31与导电层21B接触的区域中，在存储器层32内设置有开口部。在核心层30的下端(底部)与存储器层32之间设置有半导体层31。
存储器层32为包含多个层的积层膜。使用图5对存储器层32的构造进行说明。
图5表示与半导体衬底20的上表面平行的截面中的存储器柱的截面构造的一例。
如图5所示，存储器柱MP具有圆形状(或椭圆形状)的平面形状。
在包含导电层(字线)23的区域中，核心层30设置在存储器柱MP的中央部。半导体层31设置在核心层30的侧面与存储器层32之间。存储器层32设置在半导体层31的侧面与导电层23之间。存储器层32例如包含绝缘层321、电荷储存层322、及绝缘层323。
电荷储存层322设置在2个绝缘层321、323间。电荷储存层322覆盖绝缘层321、323的侧面。
在电荷储存层322内储存与应存储的数据对应的量的电荷。例如，电荷储存层322使用包含陷阱能阶的电荷陷阱膜(例如氮化硅膜)。关于使用有电荷陷阱膜的电荷储存层322，电荷被电荷储存层322内的陷阱能阶捕获。存储单元MC的阈值电压的大小根据电荷储存层322内的电荷量而变化。
绝缘层(以下，也称为阻挡绝缘层)321设置在电荷储存层322与导电层23之间。阻挡绝缘层321设置在电荷储存层322与导电层23之间。阻挡绝缘层321覆盖电荷储存层322的侧面。阻挡绝缘层323与导电层23接触。
阻挡绝缘层321作为电位障壁抑制电荷储存层322与导电层23之间的电子移动。例如，阻挡绝缘层321使用绝缘性氧化物膜(例如氧化铝膜)。
绝缘层(以下，也称为栅极绝缘层或隧道绝缘层)323设置在半导体层31与电荷储存层322之间。栅极绝缘层323覆盖半导体层31的侧面。栅极绝缘层323与半导体层31接触。
栅极绝缘层323作为存储单元MC的栅极绝缘层发挥功能。栅极绝缘层323作为电荷储存层322与半导体层31之间的隧道障壁发挥功能。例如，栅极绝缘层323使用绝缘性氧化物层(例如氧化硅膜)。
各层321、322、323在Z方向上的积层体200的上部至底部之间连续。各层321、322、323在存储器孔内，设置在积层体200与半导体层31之间。
返回至图4，关于存储器柱MP与NAND串NS的关系，例如在存储器柱MP与导电层22对向的部分设置有选择晶体管ST2。在存储器柱MP与导电层23对向的部分设置有存储单元MC。在存储器柱MP与导电层24对向的部分设置有选择晶体管ST1。
存储器柱MP中所包含的导电层(半导体层)31作为存储单元MC及选择晶体管ST1、ST2各者的通道区域发挥功能。
接触插塞CH设置在存储器柱MP与导电层25之间。接触插塞CH例如为金属层。接触插塞CH的上端与1个导电层25(位线BL)接触。接触插塞CH的下端与半导体层31的上端接触。由此，位线BL与NAND串NS(存储器柱MP)电连接。
在区域R3内，绝缘体61设置在狭缝SHE内。狭缝SHE内的绝缘体61例如包含氧化硅。
绝缘体61具有沿X-Z平面扩展的板状构造。导电层24由绝缘体61(及狭缝SHE)在Y方向上分断。绝缘体61覆盖半导体层31的上端。
例如，绝缘体61的上端配置在设置有存储器柱MP的上端的区域与设置有导电层25的区域之间的区域内。例如，绝缘体61的下端配置在设置有最上层的导电层23的区域与设置有导电层24的区域之间。例如，比绝缘体61更下方的存储器柱DMP与导电层23对向的部分成为虚设单元。
设置有狭缝SLT的区域R2例如以某周期设置在区块BLK内。多个狭缝区域R2排列在Y方向上。狭缝区域R2也可以具有以将狭缝区域R2的在X方向上延伸的多个部分连接的方式在Y方向上延伸的部分。
在狭缝SLT内设置有绝缘体60。狭缝SLT内的绝缘体60例如包含氧化硅(例如SiO2)。
绝缘体60具有沿XZ平面扩展的板状构造。绝缘体60在积层体200与源极线SL之间在Z方向上延伸。
绝缘体60的侧面与导电层22、23、24(积层体200)对向。例如，导电层22、23、24由绝缘体60在Y方向上分断。
绝缘体60的上端例如配置在包含存储器柱MP的上端的区域与设置有导电层25的区域之间的区域。绝缘体60的下端例如配置在设置有导电层21A的区域内。
绝缘体60的下端设置在源极线SL内。绝缘体60(及狭缝SLT)的下端例如不贯通导电层21A而配置在设置有导电层21A的区域(高度)内。
例如，比积层体200的下端更下方的区域(高度)的绝缘体60的部分(源极线SL内的绝缘体60的部分)被绝缘层29覆盖。导电层21A、21B、21C隔着绝缘层29与绝缘体60的侧面对向。绝缘层29设置在导电层21A、21B、21C与绝缘体60之间。绝缘层29设置在绝缘体60的下端(底部)与导电层21A的上表面之间。
例如，Z方向上的绝缘体60下端(狭缝SLT下端)的位置设置在比Z方向上的存储器柱MP下端的位置更靠半导体衬底20侧。
Z方向上的绝缘体60的尺寸(长度、高度)大于Z方向上的存储器柱MP的尺寸。
绝缘层29包含第1部分290与第2部分291。绝缘层29例如为包含氧化硅的层。
第1部分290在设置有导电层21A、21B、21C的区域内，覆盖绝缘体60的侧面及底面。
第2部分(以下，也称为突出部)291例如设置在设置有导电层21B的区域(导电层21B与导电层21A的边界附近的区域)内。第2部分291从第1部分290向Y方向突出。例如，第2部分291在Z方向上设置在导电层21A与导电层21C之间。关于Z方向上的位置(高度)，第2部分291位于比存储器柱MP的下端更靠半导体衬底侧。关于Z方向上的位置，第2部分291位于比绝缘体60的下端更靠位线侧(相对于半导体衬底侧为相反侧)。例如，第2部分291将导电层21C从导电层21A分离。
例如，导电层24通过狭缝SLT、SHE分离为4个部分。导电层24的所分离的4个部分作为选择栅极线SGD分别对应于串组SU0～SU3。
(b)制造方法
参照图6至图19对本实施方式的存储器器件(例如NAND型闪速存储器)的制造方法进行说明。
图6是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的截面步骤图。图6中表示沿Y方向的截面(Z-Y平面)。
如图6所示，导电层21A例如通过CVD(Chemical vapor deposition，化学气相沉积)形成在覆盖半导体衬底20的上表面的绝缘体(未图示)上。导电层21A例如为非掺杂的多晶硅层。
导电层210X例如通过CVD形成在导电层21A上。导电层210X例如为导电性多晶硅层(例如，掺杂有磷的多晶硅层)。
另外，在形成导电层21A、210X之前，CMOS电路(周边电路)也可以形成在半导体衬底20上。绝缘体(未图示)以覆盖所形成的CMOS电路的方式形成在半导体衬底20上。导电层21A、210X隔着绝缘体在Z方向上形成在半导体衬底20的上方。
图7是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的俯视图。图8是沿图7的Q1-Q1线的截面步骤图。
如图7及图8所示，在狭缝区域R2中，开口部(槽)90通过周知的光刻及蚀刻(例如反应性蚀刻)形成在导电层210X内。例如，开口部90具有在X方向上延伸的直线状的形状。在形成开口部90时，单元区域R1内的导电层210X的上表面被掩模层(未图示)覆盖。另外，本实施方式中，导电层210X等各种层的上表面为在Z方向上与层的半导体衬底侧的面对向的面。层的下表面(底面)为Z方向上的层的半导体衬底侧的面。
例如，开口部90的Y方向上的尺寸设定为“DA”。另外，尺寸DA在开口部90具有锥状的截面形状的情况下，设为开口部90在Y方向上尺寸最大的部分(例如，开口部90的上部)的尺寸。在锥状的开口部90中，Y方向上的开口部90的底部的尺寸DX小于尺寸DA。
导电层21A的上表面经由开口部90露出。
另外，如图8的虚线99所示，开口部90内的导电层21A的上表面(露出面)也可以比导电层21A与导电层210X的边界(界面)更向半导体衬底20侧后退。该情况下，关于Z方向上的距半导体衬底20的上表面的位置，狭缝区域R2内的导电层21A上表面(露出面)的位置低于单元区域R1内的导电层21A上表面的位置(导电层21A与导电层210X的边界位置)。
图9是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的截面步骤图。图9中表示沿Y方向的截面(Z-Y平面的截面)。
如图9所示，绝缘层218(以下，称为牺牲层或间隔层)例如通过CVD形成在导电层21A、210X上。由此，牺牲层218覆盖经由开口部90露出的导电层21A的上表面及导电层210X的侧面(侧壁)。导电层210X的侧面为与Y方向(与衬底20的上表面平行的方向)交叉的面。
绝缘层219(以下，称为牺牲层或间隔层)例如通过CVD形成在牺牲层218上。
牺牲层218例如为氧化硅层。牺牲层219例如为氮化硅层。另外，2个牺牲层218、219的材料只要为在2个牺牲层218、219间确保所需蚀刻选择比的材料，则并不限定于氮化硅及氧化硅。
此处，以开口部90不被牺牲层218、219堵塞的方式分别控制牺牲层218的膜厚t1及牺牲层219的膜厚t2。另外，牺牲层218、219的膜厚t1、t2设为相对于半导体衬底20的上表面(表面)平行的方向的尺寸(此处为Y方向上的尺寸)。该情况下，优选以膜厚t1与膜厚t2之和的2倍的尺寸“2×(t1+t2)”小于开口部90的Y方向上的尺寸(Y方向上的最大尺寸)DA的方式，控制牺牲层218、219的膜厚t1、t2而分别形成牺牲层218、219。
在形成牺牲层219之后，导电层21C例如通过CVD形成在牺牲层219上。导电层21C埋入于开口部90内。开口部90被导电层21C填满。导电层21C经由牺牲层218、219覆盖导电层21A的上表面、导电层21C的上表面及导电层210X的侧面。
例如，导电层21C为非掺杂的多晶硅层。
导电层21C在单元区域R1与狭缝区域R2中Z方向的尺寸不同。导电层21C具有单元区域R1内的部分215与狭缝区域R2内的部分216。
狭缝区域R2内的部分216的Z方向的尺寸D2大于单元区域R1内的部分215的Z方向的尺寸D1。
图10是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的截面步骤图。图10中表示沿Y方向的截面(Z-Y平面的截面)。
如图10所示，绝缘层29例如通过CVD形成在导电层21C上。绝缘层28例如通过CVD法形成在绝缘层29上。其后，绝缘层29及绝缘层28在Z方向上交替形成。
由此，包含多个绝缘层28、29的积层体200在Z方向上形成在半导体衬底20的上方。
例如，绝缘层29为氧化硅层。绝缘层28例如为氮化硅层。另外，只要在2个层28、29之间确保所需蚀刻选择比，则层28、29的材料不受限定。例如，氧化硅用作层29的材料，半导体(例如硅)用作层28的材料。
在单元区域R1内，多个孔(以下，称为存储器孔)MH通过光刻及蚀刻(例如各向异性蚀刻)形成在积层体200内。存储器孔MH在积层体200内沿Z方向延伸。存储器孔MH的底部到达导电层210X。例如，在孔MH的形成位置上，导电层210X的上表面向半导体衬底20侧后退。
存储器层32例如通过CVD形成在积层体200上、牺牲层218、219上、导电层210X、211X上。如上所述(例如图5)，存储器层32为包含3个层的积层膜。该情况下，形成阻挡绝缘层321之后，电荷储存层322形成在阻挡绝缘层321上。形成电荷储存层322之后，栅极绝缘层323形成在电荷储存层322上。
在孔MH内，存储器层32形成在绝缘层28、29、218、219的侧面上、导电层211X的侧面上及导电层210X的上表面上。由此，在孔MH内，与孔MH的形状对应的各构件28、29、210X、211X、218、219的露出部被存储器层32覆盖。
另外，以存储器层32不堵塞存储器孔MH内的方式控制存储器层32的膜厚而形成存储器层32。
半导体层31例如通过CVD形成在存储器层32上。半导体层31为硅层。另外，以半导体层31不堵塞孔MH内的方式控制半导体层31的膜厚而形成半导体层31。
核心层(绝缘层)30例如通过CVD形成在半导体层31上。通过形成核心层30而堵塞存储器孔MH内。
例如，CMP(Chemical mechanical polishing，化学机械抛光)或回蚀是对核心层30、半导体层31及存储器层32，使用积层体200的上表面作为终止层而实施。核心层30、半导体层31及存储器层32被从积层体200的上表面上除去。例如，核心层30的上端通过导电层的再次形成及加热处理而被与半导体层31连续的半导体层覆盖。
由此，存储器柱MP形成在存储器孔MH内。例如，Z方向上的存储器柱MP上端的位置与积层体200上表面的位置实质上一致。
在存储器柱MP的下端侧，存储器柱MP的侧面(存储器柱MP的与X方向或Y方向交叉的面)与牺牲层218、219及导电层21C接触。例如，存储器柱MP的底部侧的存储器层32与牺牲层218、219及导电层21C直接接触。
存储器柱MP的下端(底部)与导电层210X接触。例如，存储器柱MP的下端的存储器层32与导电层210X直接接触。
图11是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的俯视图。图12是沿图11的Q2-Q2线的截面图。
如图11及图12所示，狭缝SLT通过光刻及蚀刻形成在狭缝区域R2内。本实施方式中，以在狭缝SLT的底部残存导电层21C的方式，执行用以形成狭缝SLT的蚀刻。例如，导电层21C用作蚀刻终止层。
从Z方向观察的狭缝SLT的平面形状为在X方向上延伸的四边形状(直线状)。从X方向观察的狭缝SLT的截面形状为在Z方向上延伸的四边形状。
狭缝SLT在Z方向上从积层体200的上表面延伸至导电层21C为止。Z方向上的狭缝SLT的下端配置在导电层21C内。
例如，狭缝SLT的Y方向的尺寸DB为导电层21A的开口部90的尺寸DA以下。
导电层21C经由狭缝SLT露出。
在狭缝SLT的形成位置上，导电层21C的上表面向半导体衬底20侧后退。在狭缝区域R2中，槽(凹部)99形成在导电层21C内。
牺牲层218、219的上表面被导电层21C覆盖。
图13是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的截面步骤图。图13中表示沿Y方向的截面(Z-Y平面的截面)。
如图13所示，层(以下，也称为保护层或间隔层)50例如通过CVD形成在积层体200上及狭缝SLT内。对层50实施回蚀。层50被从积层体200的上表面上及狭缝SLT的底部(狭缝SLT内的导电层21C的上表面)上除去。
由此，保护层50自行对准地残存在狭缝SLT内的积层体200的侧面(绝缘层28、29的侧面)上及导电层21C的侧面上。保护层50沿积层体200的侧面在X方向上延伸。
在狭缝SLT内，绝缘层28、29的侧面及导电层21C的侧面被保护层50覆盖。
保护层50例如为半导体层。作为更具体的一例，保护层50为非掺杂的多晶硅层。另外，保护层50的材料只要为能够确保相对于其它构件(例如，绝缘层28、29及导电层211X)的蚀刻选择比的材料，则并不限定于硅。
图14及图15是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的截面步骤图。图14及图15中表示沿Y方向的截面(Z-Y平面的截面)。
如图14所示，对导电层211X的蚀刻是在保护层50覆盖积层体200及导电层211X的侧面的状态下执行。
由此，在狭缝区域R2内的狭缝SLT对应的位置将导电层211X除去。例如，在狭缝SLT对应的位置，导电层21A的上表面向半导体衬底20侧后退。其结果，槽98形成在导电层21A的上表面(上部)内。
通过除去导电层211X，牺牲层218、219经由狭缝SLT露出。
牺牲层(氧化硅层)218通过湿式蚀刻除去。
其后，牺牲层(氮化硅层)219通过湿式蚀刻除去。
如图15所示，通过除去2个牺牲层218、219，在导电层210X与导电层21C之间形成空隙(间隙)AG。
在对牺牲层218、219蚀刻时，狭缝SLT内的积层体200的侧面被保护层50覆盖。
由此，在蚀刻牺牲层218、219时，积层体200内的层28、29未被蚀刻。
图16表示牺牲层218、219的蚀刻状态。
例如，在形成狭缝SLT时(参照图11及图12)，当狭缝SLT以到达导电层21A的方式形成的情况下，保护层50覆盖牺牲层218、219的侧面。该情况下，在牺牲层218、219的除去步骤时，蚀刻溶液因保护层50而难以从Y方向朝Y方向的侧面被保护层50覆盖的牺牲层218、219流入。此外，在存储单元阵列10内的某部分，存在如下情况，即，蚀刻溶液从Y方向朝牺牲层218、219的流入因导电层210X与导电层21C之间的间隔狭窄而受到阻碍。
本实施方式中，狭缝SLT在Y方向上延伸，牺牲层218、219在Y方向上连续。
由此，如图15所示，在未从X方向供给蚀刻溶液的区域中，残存的牺牲层218z、219z可通过从Y方向的蚀刻溶液的供给ESy而被蚀刻。
如此，本实施方式中，牺牲层218、219被从导电层210X与导电层21C之间的区域相对干净地除去。
另外，牺牲层219及牺牲层218也可以通过相同蚀刻溶液除去。
本实施方式中，存储器柱MP的下端侧的侧面经由通过除去牺牲层218、219而产生的间隙被暴露在蚀刻溶液中。存储器柱MP的底部的存储器层32例如通过用于除去牺牲层219的湿式蚀刻而除去。由此，在存储器柱MP的侧面形成开口部95。另外，用于除去存储器层的蚀刻溶液也可以与用于除去牺牲层219的蚀刻溶液不同地在除去牺牲层218之后另行供给。
其结果，导电层(半导体层)31经由存储器柱MP侧面的开口部95露出在2个导电层210X、21C间的间隙中。
图17是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的截面步骤图。图16中表示沿Y方向的截面(Z-Y平面的截面)。
导电层210选择性地形成在导电层21C与导电层210之间的间隙AG内。间隙AG中的导电层210的形成物的供给路径为从导电层21A的上部(导电层210的底部)侧向导电层21的上部侧的路径。
例如，反复执行选择CVD(层21的形成物的供给)与间隙AG中的附着物的蚀刻。
由此，导电层211埋入于导电层21C与导电层210之间。导电层21A、210、211、21C相互电连接。
在导电层211为硅层的情况下，导电层210例如为硅层。在通过硅的选择生长而形成导电层210的情况下，导电层210与导电层211成为连续的1个层21B。
另外，导电层210的材料也可以与导电层211的材料不同。该情况下，在非连续的2个层210、211间形成边界(界面)。
导电层211经由存储器柱MP的底部侧的开口部95形成在存储器柱MP的半导体层31的侧面上。导电层211与半导体层31直接接触。
由此，成为源极线的导电层21A、21B、21C与存储器柱MP的半导体层31电连接。
图18是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的截面步骤图。图18中表示沿Y方向的截面(Z-Y平面的截面)。
如图18所示，覆盖积层体200的侧面的保护层被从狭缝SLT内除去。由此，在积层体200的侧面，绝缘层28、29经由狭缝露出。
例如，在导电层21A、21B的材料与保护层的材料相同的情况下，导电层21B也被以与保护层的膜厚相同程度的量蚀刻。
图19是用以对本实施方式的闪速存储器的制造方法的一步骤进行说明的截面步骤图。图19中表示沿Y方向的截面(Z-Y平面的截面)。
如图19所示，对导电层21A、21B、21C执行氧化处理。
导电层21A、21B、21C的半导体层(多晶硅层)的露出面选择性地氧化。由此，绝缘层29沿导电层21A、21B、21C的槽99的形状形成。例如，部分290形成在导电层21A的上表面上及侧面上、导电层21B、21C的侧面上。
在非掺杂的多晶硅用于导电层21B，且掺杂有磷的多晶硅用于导电层21B的情况下，相比于非掺杂的硅层21A，用于氧化处理的氧化剂更容易在包含磷的硅层21B扩散。
因此，向Y方向突出的部分291在导电层21A与导电层21B的边界附近形成在导电层21B内。
由氧化处理所致的氧化几乎不产生于经由狭缝SLT露出的积层体200的绝缘层28、29。
其后，经由狭缝执行对积层体200内的绝缘层28的置换处理。
置换处理中，绝缘层28被从积层体200内除去之后，导电层形成在已除去绝缘层的间隙(在Z方向上相邻的绝缘层28间的间隙)内。
由此，如图4所示，导电层(字线)23形成在积层体200内。
在形成导电层23之后，绝缘体60埋入于狭缝SLT内。此外，在形成狭缝SHE之后，绝缘体61形成在狭缝SHE内。
其后，通过周知技术依序形成接触插塞及位线BL。在连结区域中形成接触插塞及配线。
通过以上步骤完成本实施方式的NAND型闪速存储器。
(c)总结
本实施方式的NAND型闪速存储器具有源极线经由存储器柱的侧面的开口部与存储器柱内的半导体层(导电层)电连接的构造。
本实施方式中，源极线(或源极线接点)包含3个层21A、21B、21C。导电层21B在Z方向上设置在2个导电层21A、21B间。
导电层21C作为狭缝形成时的终止层发挥功能。狭缝区域内的导电层21C(部分216)的Z方向的尺寸大于单元区域内的导电层21C(部分215)的Z方向的尺寸。
某构造的闪速存储器中，用于形成狭缝的终止层的Z方向的尺寸在单元区域与狭缝区域之间为固定。在终止层的Z方向的尺寸较薄的情况下，有可能会因狭缝形成步骤中的蚀刻的Z方向上的不均而导致意外的层在狭缝露出。在经由狭缝的某层的除去步骤中，意外露出的层有可能暴露于某层的蚀刻条件下而被除去。其结果，有可能在闪速存储器内产生缺陷。
本实施方式中，可通过相对较厚的终止层而在狭缝的形成区域中抑制因蚀刻的深度方向的不均所引起的加工不良。
如此，本实施方式的闪速存储器可提高狭缝形成时相对于蚀刻的深度方向的不均的制程稳定性。对应于此，本实施方式的闪速存储器可提高闪速存储器的制造良率。
本实施方式在狭缝区域内设置较厚的终止层，并且可在单元区域中使导电层21B与导电层22的距离变小。例如，用于源极线的导电层(例如，杂质半导体层)用作向存储器柱的半导体层的掺杂剂的扩散源。
本实施方式中，由于单元区域内的终止层21C的Z方向的尺寸较小，因此成为源极侧的选择栅极线的导电层22与成为掺杂剂的扩散源的导电层21B之间的距离缩小。由此，导电层21B内的掺杂剂(例如磷)容易通过掺杂剂的扩散而到达与导电层22对向的存储器柱的部分。其结果，本实施方式的闪速存储器可改善源极侧的选择晶体管的特性。
某构造的闪速存储器中，存在构成单元串的源极侧的选择栅极线的多个层中的任一者用作狭缝形成时的终止层的情况。该情况下，根据终止层的材料，源极侧的选择栅极线的电阻值有可能升高。
本实施方式的闪速存储器可不使用用于形成狭缝的终止层而构成NAND串的源极侧的选择栅极线。
由此，本实施方式的闪速存储器可降低单元串的源极侧的选择栅极线的电阻值。
其结果，本实施方式的闪速存储器可抑制NAND串的源极侧的选择栅极线的配线延迟(例如，RC(resistor-capacitor，电阻电容)延迟)。
如上所述，本实施方式的存储器器件可提高特性。
(d)其它
本说明书中，“连接”不排除连接的2个构成要素间介隔有其它构成要素的情况。本说明书中，“接触”不排除接触的2个构成要素间介隔有其它构成要素的情况。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提出的，并未意图限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，可在不脱离发明主旨的范围进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围、主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
1 存储器器件
21A,21B,21C,22,23,24 导电层
SL 源极线
MC 存储单元

Claims (5)

1.一种存储器器件，具备：
衬底；
第1半导体层，设置在所述衬底的上方，且从下依序具有第1区域、杂质浓度比所述第1区域高的第2区域及杂质浓度比所述第2区域低的第3区域；
积层体，设置在所述第1半导体层的上方，且包含沿着第1方向积层的多个第1导电层；
存储器柱，沿所述第1方向在所述积层体内及所述第1半导体层内延伸，且包含第2半导体层，所述第2半导体层具有与所述第1半导体层的所述第2区域相接的侧壁；
多个存储单元，分别设置在所述多个第1导电层与所述存储器柱的交叉点；及
绝缘体，沿所述第1方向及与所述第1方向交叉的第2方向在所述积层体内及所述第1半导体层内延伸，且将所述多个第1导电层在与所述第1方向及所述第2方向交叉的第3方向上分断；且
所述第3区域具有：与所述绝缘体相接的第1部分、及与所述存储器柱相接的第2部分；
所述第1部分在所述第1方向的第1尺寸大于所述第2部分在所述第1方向的第2尺寸。
2.根据权利要求1所述的存储器器件，其中
所述第1方向的所述绝缘体的底部位于比所述第1方向上的所述存储器柱的底部更靠所述衬底侧。
3.根据权利要求1所述的存储器器件，其中
在所述第1方向上的所述存储器柱的底部与所述衬底之间，设置有所述第1区域与所述第2区域，
在所述第1方向上的所述绝缘体的底部与所述衬底之间设置有所述第1区域。
4.根据权利要求1所述的存储器器件，还具备：第1绝缘层，设置在所述第1半导体层与所述绝缘体之间，
所述第1绝缘层包含：在所述第2方向上向所述第2区域内突出的部分。
5.根据权利要求1所述的存储器器件，其中
所述第2区域包含：所述第1区域上的第1层、及所述第1层的上表面上及侧面上的第2层，
所述第2层与所述第2半导体层接触。
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