TWI819090B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態提供一種能提高可靠性之半導體記憶裝置。 實施形態之半導體記憶裝置包含：導電層，其包含第1部分、及與第1部分電性連接之第2部分；第1接觸插塞，其與第1部分電性連接；第1半導體層；第1絕緣層，其設置於第2部分與第1半導體層之間、及第1部分與第1半導體層之間；第2接觸插塞，其於形成有第1絕緣層之區域內與第1半導體層連接；第1配線；及第1記憶單元，其為了於第1半導體層與第1配線之間記憶資訊，而設置於與第2部分隔開之位置。

Description

半導體記憶裝置
本發明之實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有NAND(Not And，反及)型快閃記憶體。
本發明所欲解決之問題係提供一種能提高可靠性之半導體記憶裝置。
實施形態之半導體記憶裝置包含：導電層，其包含沿著第1方向延伸之第1部分、及與第1部分電性連接且沿著與第1方向交叉之第2方向延伸之第2部分；第1接觸插塞，其沿著與第1方向及第2方向交叉之第3方向延伸，且與第1部分電性連接；第1半導體層，其沿著第2方向延伸；第1絕緣層，其設置於第2部分與第1半導體層之間、及第1部分與第1半導體層之間；第2接觸插塞，其沿著第3方向延伸，且於形成有第1絕緣層之區域內與第1半導體層連接；第1配線，其沿著第3方向延伸；及第1記憶單元，其設置在於第2方向上與第2部分隔開之位置，於第1半導體層與第1配線之間記憶資訊。
以下，參照圖式對實施形態進行說明。再者，於以下之說明中，對於具有大致相同之功能及構成之構成要素，標註相同之符號，重複之說明僅於必要情形時進行。又，以下所示之各實施形態係例示用以將該實施形態之技術思想具體化之裝置或方法，實施形態之技術思想並不將構成零件之材質、形狀、構造、配置等特定為下述之材質、形狀、構造、配置。實施形態之技術思想可於申請專利範圍內，施以各種變更。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉記憶單元電晶體三維積層於半導體基板上方而成之三維積層型NAND型快閃記憶體為例進行說明。
1.1構成 1.1.1半導體記憶裝置之整體構成 首先，使用圖1對半導體記憶裝置之整體構成進行說明。圖1係表示半導體記憶裝置之基本之整體構成之方塊圖之一例。再者，於圖1中，利用箭頭線表示各塊之連接之一部分，但塊間之連接並不限定於此。
如圖1所示，半導體記憶裝置1包含輸入輸出電路10、邏輯控制電路11、狀態暫存器12、位址暫存器13、指令暫存器14、序列發生器15、就緒/忙碌電路16、電壓產生電路17、記憶單元陣列18、行解碼器19、感測放大器20、資料暫存器21及列解碼器22。
輸入輸出電路10控制與外部控制器2之間之信號DQ之輸入輸出。信號DQ例如包含資料DAT、位址ADD及指令CMD。更具體而言，輸入輸出電路10將自外部控制器2接收到之資料DAT發送至資料暫存器21，將位址ADD發送至位址暫存器13，將指令CMD發送至指令暫存器14。又，輸入輸出電路10將自狀態暫存器12接收到之狀態資訊STS、自資料暫存器21接收到之資料DAT、及自位址暫存器13接收到之位址ADD等發送至外部控制器2。
邏輯控制電路11自外部控制器2接收各種控制信號。而且，邏輯控制電路11根據所接收到之控制信號，控制輸入輸出電路10及序列發生器15。
狀態暫存器12臨時保持例如寫入動作、讀出動作及抹除動作中之狀態資訊STS，通知外部控制器2動作是否已正常結束。
位址暫存器13臨時保持所接收到之位址ADD。而且，位址暫存器13將行位址RADD傳送至行解碼器19，將列位址CADD傳送至列解碼器22。
指令暫存器14臨時保持所接收到之指令CMD，並將其傳送至序列發生器15。
序列發生器15控制半導體記憶裝置1整體之動作。更具體而言，序列發生器15根據所接收到之指令CMD，控制例如狀態暫存器12、就緒/忙碌電路16、電壓產生電路17、行解碼器19、感測放大器20、資料暫存器21及列解碼器22等，而執行寫入動作、讀出動作及抹除動作等。
就緒/忙碌電路16根據序列發生器15之動作狀況，將就緒/忙碌信號RBn發送至外部控制器2。
電壓產生電路17根據序列發生器15之控制，產生寫入動作、讀出動作及抹除動作所需之電壓，並將所產生之電壓供給至例如記憶單元陣列18、行解碼器19及感測放大器20等。行解碼器19及感測放大器20將自電壓產生電路17供給而至之電壓施加至記憶單元陣列18內之記憶單元電晶體。
記憶單元陣列18具備包含與行及列建立有對應關係之複數個非揮發性記憶單元電晶體(以下，亦記作「記憶單元」)之複數個塊BLK(BLK0～BLK3)。各個塊BLK包含複數個記憶體單元MU。而且，各個記憶體單元MU包含複數個記憶體集群MG。再者，記憶單元陣列18內之塊BLK、塊BLK內之記憶體單元MU、及記憶體單元MU內之記憶體集群MG之個數任意。關於記憶單元陣列18之詳情將於下文進行敍述。
行解碼器19將行位址RADD解碼。行解碼器19基於解碼結果，對記憶單元陣列18施加必要之電壓。
感測放大器20於讀出動作時，感測自記憶單元陣列18讀出之資料。而且，感測放大器20將讀出資料發送至資料暫存器21。又，感測放大器20於寫入動作時，將寫入資料發送至記憶單元陣列18。
資料暫存器21具備複數個鎖存電路。鎖存電路臨時保持寫入資料或讀出資料。
列解碼器22於例如寫入動作、讀出動作及抹除動作時，將列位址CADD解碼，並根據解碼結果，選擇資料暫存器21內之鎖存電路。
1.1.2記憶單元陣列之整體構成 其次，使用圖2對記憶單元陣列18之整體構成進行說明。圖2係記憶單元陣列18之立體圖。再者，於圖2之例中，省略了絕緣層之一部分。
如圖2所示，記憶單元陣列18包含複數個半導體層31、複數個字元線柱WLP、複數條字元線WL、複數個選擇閘極SGD及SGS、複數個接觸插塞CSGD及CSGS、複數條選擇閘極線SGDL及SGSL、複數條全局選擇閘極線GSGDL、複數個接觸插塞CBL、複數條位元線BL、複數個接觸插塞CSL、及源極線SL。
半導體層31與下述1個記憶體集群MG對應，作為形成複數個記憶單元電晶體MC以及選擇電晶體ST1及ST2之通道層之工作區域而發揮功能。半導體層31沿著與半導體基板平行之X方向延伸，於與半導體基板垂直之Z方向上隔開(隔著未圖示之絕緣層)而積層。又，於Z方向上之各層中，複數個半導體層31沿著與半導體基板平行且與X方向交叉之Y方向排列。
於沿著Y方向配置之複數個半導體層31之間，沿著X方向配置有於Z方向上延伸之複數個字元線柱WLP。換言之，沿著X方向配置之複數個字元線柱WLP、及沿著Z方向積層之複數個半導體層31沿著Y方向交替配置。於字元線柱WLP之上方，設置有沿著Y方向延伸之字元線WL。於半導體層31之同層，字元線柱WLP與半導體層31之間設置有阻擋絕緣膜、電荷儲存層及隧道絕緣膜。
於1個字元線柱WLP與半導體層31交叉之位置，設置有1個記憶單元電晶體MC。因此，複數個記憶單元電晶體MC經由半導體層31，於X方向上連接。換言之，複數個記憶單元電晶體MC之通道於X方向上連接。
於沿著Z方向積層之複數個半導體層31之X方向上之一端之附近區域中，設置有貫通沿著Z方向積層之複數個半導體層31之接觸插塞CBL。接觸插塞CBL共通連接於沿著Z方向積層之複數個半導體層31。與沿著Y方向配置之複數個半導體層31對應地，設置有複數個接觸插塞CBL。於各接觸插塞CBL上，設置有沿著X方向延伸之位元線BL。複數個接觸插塞CBL分別連接於不同之位元線BL。
於沿著Z方向積層之複數個半導體層31之X方向上之另一端之附近區域中，設置有貫通沿著Z方向積層之複數個半導體層31之接觸插塞CSL。接觸插塞CSL共通連接於沿著Z方向積層之複數個半導體層31。與沿著Y方向配置之複數個半導體層31對應地，設置有複數個接觸插塞CSL。於複數個接觸插塞CSL上，設置有沿著Y方向延伸之源極線SL。複數個接觸插塞CSL共通連接於源極線SL。
沿著Y方向，在配置於1層之複數個半導體層31之X方向上之配置有接觸插塞CBL之一端，分別隔著不同之絕緣層形成有個別之選擇閘極SGD，形成於同一層之選擇閘極SGD共通連接於沿著Y方向延伸之選擇閘極線SGDL。藉此，半導體層31與選擇閘極線SGDL不電性連接。同樣地，沿著Y方向，在配置於1層之複數個半導體層31之X方向上之配置有接觸插塞CSL之另一端，分別隔著不同之絕緣層形成有個別之選擇閘極SGS，形成於同一層之選擇閘極SGS共通連接於沿著Y方向延伸之選擇閘極線SGSL。藉此，半導體層31與選擇閘極線SGSL不電性連接。與沿著Z方向積層之複數個半導體層31同層地，分別積層有與各層之半導體層31對應之複數條選擇閘極線SGDL及SGSL。
於沿著Z方向積層之複數個半導體層31、複數條選擇閘極線SGDL之下方，沿著XY平面，形成有複數條全局選擇閘極線GSGDL。
於選擇閘極線SGDL與全局選擇閘極線GSGDL之交點，配置有沿著Z方向延伸之接觸插塞CSGD。複數個接觸插塞CSGD沿著Y方向配置。接觸插塞CSGD具有與複數條選擇閘極線SGDL中任一條電性連接之連接部。即，接觸插塞CSGD將任一條全局選擇閘極線GSGDL與任一條選擇閘極線SGDL電性連接。於圖2之例中，沿著Y方向配置之複數個接觸插塞CSGD之連接部與各層之選擇閘極SGD連接。
於沿著Z方向積層之複數個半導體層31、選擇閘極線SGSL之下方，沿著XY平面，形成有複數條全局選擇閘極線GSGSL(未圖示)。
於選擇閘極線SGSL與全局選擇閘極線GSGSL之交點，配置有沿著Z方向延伸之接觸插塞CSGS。複數個接觸插塞CSGS沿著Y方向配置。接觸插塞CSGS具有與複數條選擇閘極線SGSL中任一條電性連接之連接部。即，接觸插塞CSGS將任一條全局選擇閘極線GSGSL與任一條選擇閘極線SGSL電性連接。
與1條選擇閘極線SGDL及SGSL對應地，1個記憶體單元MU中包含沿著Y方向配置之複數個記憶體集群MG(半導體層31)。又，1個塊BLK中包含共同擁有字元線柱WLP之複數個記憶體單元MU。
1.1.3記憶單元陣列之電路構成 其次，使用圖3～圖5對記憶單元陣列18之電路構成進行說明。圖3係記憶單元陣列18之電路圖。圖4係表示選擇閘極線SGDL與全局選擇閘極線GSGDL之連接之電路圖。圖5係表示選擇閘極線SGSL與全局選擇閘極線GSGSL之連接之電路圖。再者，圖3之例表示出了與沿著Z方向積層且共通連接於1個接觸插塞CBL之複數個半導體層31對應之複數個記憶體集群MG。圖4之例表示出了與沿著Z方向積層之複數條選擇閘極線SGDL各者連接之接觸插塞CSGD及全局選擇閘極線GSGDL。圖5之例表示出了與沿著Z方向積層之複數條選擇閘極線SGSL各者連接之接觸插塞CSGS及全局選擇閘極線GSGSL。以下，將與最上層之半導體層31(記憶體集群MG)對應之選擇閘極線記作SGDL1及SGSL1，將與最下層之半導體層31(記憶體集群MG)對應之選擇閘極線記作SGDLk(k為2以上之整數)及SGSLk。
如圖3所示，記憶單元陣列18包含複數個記憶體集群MG。記憶體集群MG各自包含2個記憶體串MSa及MSb、以及選擇電晶體ST1及ST2。以下，於不限定記憶體串MSa及MSb之情形時，記作記憶體串MS。
記憶體串MSa包含例如4個記憶單元電晶體MCa0～MCa3。同樣地，記憶體串MSb包含例如4個記憶單元電晶體MCb0～MCb3。以下，於不限定記憶單元電晶體MCa0～MCa3及MCb0～MCb3之情形時，記作記憶單元電晶體MC。
記憶單元電晶體MC具備控制柵與電荷儲存層，非揮發地保持資料。再者，記憶單元電晶體MC可為對於電荷儲存層使用介電膜之MONOS(Metal-Oxide-Nitride-Oxide-Silicon，金屬-氧化物-氮化物-氧化物-矽)型，亦可為對於電荷儲存層使用導電膜之浮動閘極(FG)型。又，記憶體串MS各者中包含之記憶單元電晶體MC之個數可為8個、16個、32個、48個、64個、96個、128個等，其數量亦可不作限定。
記憶體串MSa中包含之記憶單元電晶體MCa0～MCa3串聯連接於其電流路徑。同樣地，記憶體串MSb中包含之記憶單元電晶體MCb0～MCb3串聯連接於其電流路徑。記憶單元電晶體MCa0及MCb0之汲極共通連接於選擇電晶體ST1之源極。記憶單元電晶體MCa3及MCb3之源極共通連接於選擇電晶體ST2之汲極。再者，記憶體集群MG中包含之選擇電晶體ST1及ST2之個數任意，只要各自為1個以上即可。
沿著Z方向配置之複數個記憶體集群MG之記憶單元電晶體MC之閘極經由字元線柱WLP，共通連接於1條字元線WL。更具體而言，例如，沿著Z方向配置之複數個記憶單元電晶體MCa0之閘極共通連接於字元線WLa0。同樣地，記憶單元電晶體MCa1、MCa2及MCa3之閘極分別連接於字元線WLa1、WLa2及WLa3。記憶單元電晶體MCb0～MCb3之閘極分別連接於字元線WLb0～WLb3。
沿著Z方向配置之複數個記憶體集群MG之選擇電晶體ST1之汲極經由接觸插塞CBL，共通連接於1條位元線BL。又，沿著Z方向配置之複數個記憶體集群MG之選擇電晶體ST1之(選擇)閘極SGD分別連接於不同之選擇閘極線SGDL。更具體而言，例如，與配置於最上層之記憶體集群MG對應之選擇電晶體ST1之(選擇)閘極SGD1連接於選擇閘極線SGDL1。與配置於最下層之記憶體集群MG對應之選擇電晶體ST1之(選擇)閘極SGDk連接於選擇閘極線SGDLk。
沿著Z方向配置之複數個記憶體集群MG之選擇電晶體ST2之源極經由接觸插塞CSL，共通連接於1條源極線SL。又，沿著Z方向配置之複數個記憶體集群MG之選擇電晶體ST2之(選擇)閘極SGS分別連接於不同之選擇閘極線SGSL。更具體而言，例如與配置於最上層之記憶體集群MG對應之選擇電晶體ST2之(選擇)閘極SGS1連接於選擇閘極線SGSL1，與配置於最下層之記憶體集群MG對應之選擇電晶體ST2之(選擇)閘極SGSk連接於選擇閘極線SGSLk。
其次，對選擇閘極線SGDL、接觸插塞CSGD及全局選擇閘極線GSGDL之連接進行說明。以下，將與沿著Z方向積層之複數條選擇閘極線SGDL1～SGDLk各者對應之接觸插塞CSGD分別記作CSGD1～CSGDk，將全局選擇閘極線GSGDL記作GSGDL1～GSGDLk。
如圖4所示，選擇閘極線SGDL1經由接觸插塞CSGD1，連接於全局選擇閘極線GSGDL1。其他選擇閘極線SGDL亦同樣如此。即，沿著Z方向積層之複數條選擇閘極線SGDL經由不同之接觸插塞CSGD，分別連接於不同之全局選擇閘極線GSGDL。
其次，對選擇閘極線SGSL、接觸插塞CSGS及全局選擇閘極線GSGSL之連接進行說明。以下，將與沿著Z方向積層之複數條選擇閘極線SGSL1～SGSLk各者對應之接觸插塞CSGS分別記作CSGS1～CSGSk，將全局選擇閘極線GSGSL記作GSGSL1～GSGSLk。
如圖5所示，選擇閘極線SGSL1經由接觸插塞CSGS1，連接於全局選擇閘極線GSGSL1。其他選擇閘極線SGSL亦同樣如此。即，沿著Z方向積層之複數條選擇閘極線SGSL經由不同之接觸插塞CSGS，分別連接於不同之全局選擇閘極線GSGSL。
1.1.4記憶單元陣列之平面構成 其次，對記憶單元陣列18之平面構成之一例進行說明。
1.1.4.1半導體層及選擇閘極線之佈局 首先，使用圖6對最上層之半導體層31、以及選擇閘極線SGDL及SGSL之佈局進行說明。圖6係最上層之半導體層31、以及選擇閘極線SGDL及SGSL之俯視圖。再者，於圖6之例中，省略了絕緣層之一部分。
如圖6所示，記憶單元陣列18包含記憶單元區域、SGD區域、SGS區域、與選擇閘極線SGDL對應之選擇閘極接觸區域、及與選擇閘極線SGSL對應之選擇閘極接觸區域。於記憶單元區域中，設置有記憶單元電晶體MC，即，於記憶單元區域中，配置有字元線柱WLP。SGD區域於X方向上與記憶單元區域相鄰而設，作為半導體層31與接觸插塞CBL之連接區域而發揮功能。於SGD區域中，設置有選擇電晶體ST1。SGS區域於X方向上與記憶單元區域相鄰而設，作為半導體層31與接觸插塞CSL之連接區域而發揮功能。於SGS區域中，設置有選擇電晶體ST2。與選擇閘極線SGDL對應之選擇閘極接觸區域於X方向上與BL區域相鄰而設，使得接觸插塞CSGD與選擇閘極線SGDL連接。與選擇閘極線SGSL對應之選擇閘極接觸區域於X方向上與SL區域相鄰而設，使得接觸插塞CSGS與選擇閘極線SGSL連接。再者，記憶單元陣列18中包含之記憶單元區域、SGD區域、SGS區域、與選擇閘極線SGDL對應之選擇閘極接觸區域、及與選擇閘極線SGSL對應之選擇閘極接觸區域之個數任意。
於記憶單元區域中，沿著Y方向配置有於X方向上延伸之複數個(於圖6之例中，為12個)半導體層31。於2個半導體層31之間，沿著X方向配置有複數個(於圖6之例中，為12個)字元線柱WLP。又，字元線柱WLP以於Y方向上成為錯位排列之方式配置。例如，字元線柱WLP1與WLP2於X方向上相鄰而配置，字元線柱WLP3於X方向上配置於字元線柱WLP1與WLP2之間，於Y方向上配置於與字元線柱WLP1及WLP2不同之位置。
於圖6之例中，設置於2個半導體層31之間、沿著X方向配置之12個字元線柱WLP中，各為2個地配置於兩端之字元線柱WLP與虛設記憶單元電晶體DMC(以下，亦記作「虛設單元」)對應。即，沿著X方向，依序配置有2個虛設記憶單元電晶體DMC、8個記憶單元電晶體MC、及2個虛設記憶單元電晶體DMC。例如，虛設記憶單元電晶體DMC用於將於記憶單元區域中形成於半導體層31之記憶單元電晶體MC之通道區域、以及於SGD區域及SGS區域中形成於半導體層31之選擇電晶體ST1及ST2兩者電性連接時。再者，虛設記憶單元電晶體DMC之個數任意，亦可為0個。
於SGD區域中，於半導體層31之側面，隔著閘極氧化膜設置有選擇閘極線SGD(詳見下文)。
又，設置有與沿著Y方向配置之複數個半導體層31分別連接之複數個(於圖6之例中為12個)接觸插塞CBL。於圖6之例中，複數個接觸插塞CBL以沿著Y方向排成4排(行)錯位排列之方式設置。即，將於Y方向相鄰之4個接觸插塞CBL一面改變X方向上之位置一面配置之4行圖案沿著Y方向重複地配置。
對4排錯位排列進行說明。例如，對於接觸插塞CBL1～CBL4，一面使X方向上之位置依序位移，一面進行配置。更具體而言，與接觸插塞CBL1相鄰之接觸插塞CBL2於X方向上，設置在與接觸插塞CBL1不同之位置。與接觸插塞CBL2相鄰之接觸插塞CBL3於X方向上，設置在與接觸插塞CBL1及CBL2不同之位置。同樣地，與接觸插塞CBL3相鄰之接觸插塞CBL4於X方向上，設置在與接觸插塞CBL1、CBL2及CBL3不同之位置。
此時，例如，以於X方向上之接觸插塞CBL1與CBL2之間之距離、接觸插塞CBL2與接觸插塞CBL3之間之距離、及接觸插塞CBL3與CBL4之間之距離大體相同之方式，配置接觸插塞CBL1～CBL4。
於Y方向重複此種4排錯位排列。例如，將於Y方向上與接觸插塞CBL4相鄰之接觸插塞CBL5於X方向上配置在與接觸插塞CBL1相同之位置。
再者，於4排錯位排列中，X方向上之接觸插塞CBL1～CBL4之位置為任意。例如，接觸插塞CBL1～CBL4可於X方向上隔開相同之間隔而配置，亦可調換X方向上之接觸插塞CBL1～CBL4之順序。又，接觸插塞CBL之配置並不限定於4排錯位排列。例如，複數個接觸插塞CBL可沿著Y方向成一行配置，亦可為2排以上錯位排列。
於SGS區域中之半導體層31之側面，隔著閘極氧化膜設置有選擇閘極線SGSL(詳見下文)。
又，沿著Y方向相鄰之2個半導體層31被集束成1個，而共通連接於1個接觸插塞CSL。於圖6之例中，2個半導體層31共通連接於1個接觸插塞CSL，但並不限定於此。例如，可於1個半導體層31設置1個接觸插塞CSL，亦可使3個以上半導體層31集束，而共通連接於1個接觸插塞CSL。
於與選擇閘極線SGDL對應之選擇閘極接觸區域中，沿著Y方向設置有複數個接觸插塞CSGD。複數個接觸插塞CSGD貫通沿著Z方向積層之複數條選擇閘極線SGDL，且電性連接於沿著Z方向積層之複數條選擇閘極線SGDL中任一條。
又，於與選擇閘極線SGDL對應之選擇閘極接觸區域中，設置有貫通沿著Z方向積層之複數條選擇閘極線SGDL之複數個虛設柱HR。虛設柱HR之配置任意。虛設柱HR由絕緣層形成，且不與其他配線電性連接。虛設柱HR於下述蝕刻步驟中，作為形成有空隙時支持層間絕緣膜之支柱而發揮功能。
同樣地，於與選擇閘極線SGSL對應之選擇閘極接觸區域中，沿著Y方向設置有複數個接觸插塞CSGS。複數個接觸插塞CSGS貫通沿著Z方向積層之複數條選擇閘極線SGSL，且電性連接於沿著Z方向積層之複數條選擇閘極線SGSL中任一條。
又，於與選擇閘極線SGSL對應之選擇閘極接觸區域中，和與選擇閘極線SGDL對應之選擇閘極接觸區域同樣地，設置有貫通沿著Z方向積層之複數條選擇閘極線SGSL之複數個虛設柱HR。
1.1.4.2字元線及源極線之佈局 其次，對字元線WL及源極線SL之佈局進行說明。圖7係字元線WL及源極線SL之俯視圖。圖7之例表示出了字元線WL及源極線SL設置於同層之情形。再者，於圖7之例中，省略了絕緣層之一部分。
如圖7所示，於記憶單元區域中，沿著X方向配置有於Y方向上延伸之複數條(於圖7之例中，為24條)字元線WL。字元線WL設置於字元線柱WLP之上方，且與配置於下方之複數個字元線柱WLP電性連接。圖7之例表示出了X方向上之2條字元線WL之間距(間隔)係沿著X方向配置之2個字元線柱WLP之間距之1/2之情形。再者，字元線WL之間距可任意設定。例如，字元線WL之間距可係字元線柱WLP之間距之1/4。
又，圖7表示出了24條字元線WL中各為2條地配置於兩端之合計4條字元線為虛設字元線DWL之情形，但虛設字元線DWL之條數及配置任意。例如，虛設字元線DWL亦可為0條。
於SGS區域中，設置有沿著Y方向延伸之源極線SL。源極線SL設置於接觸插塞CSL上，且與配置於下方之複數個接觸插塞CSL電性連接。
1.1.4.3位元線之佈局 其次，使用圖8對位元線BL之佈局進行說明。圖8係位元線BL之俯視圖。圖8之例表示出了位元線BL設置於字元線WL及源極線SL之上方之情形。再者，於圖8之例中，省略了絕緣層之一部分。
如圖8所示，沿著X方向延伸之複數條(於圖8之例中，為33條)位元線BL沿著Y方向配置於字元線WL及源極線SL之上方。位元線BL設置於接觸插塞CBL上，且與配置於下方之複數個接觸插塞CBL電性連接。圖8之例表示出了Y方向上之2條位元線BL之間距(間隔)係Y方向上之2個接觸插塞CBL之間距之1/4之情形。再者，位元線BL之間距可任意設定。例如，位元線BL之間距可係接觸插塞CBL之間距之1/2。
1.1.4.4全局選擇閘極線之佈局 其次，使用圖9對全局選擇閘極線GSGDL及GSGSL之佈局進行說明。圖9係表示記憶單元陣列18中之全局選擇閘極線GSGDL及GSGSL之配置之模式圖。例如，全局選擇閘極線GSGDL及GSGSL設置於記憶單元陣列18之最下層。再者，於圖9之例中，省略了絕緣層之一部分。
如圖9所示，全局選擇閘極線GSGDL包含沿著X方向延伸且連接於接觸插塞CSGD之第1部分GSGDL_1、以及連接於第1部分GSGDL_1之端部且沿著Y方向延伸之2個第2部分GSGDL_2a及GSGDL_2b。更具體而言，包含連接於第1部分GSGDL_1之一端且沿著Y方向(圖9之紙面之上方向)延伸之第2部分GSGDL_2a、及連接於第1部分GSGDL_1之另一端且沿著Y方向(圖9之紙面之下方向)延伸之第2部分GSGDL_2b。換言之，沿著Y方向延伸之全局選擇閘極線GSGDL於X方向上折曲，且連接於接觸插塞CSGD。而且，全局選擇閘極線GSGDL若連接於接觸插塞CSGD，則於Y方向上折曲並延伸(以下，將此種形狀記作「曲柄形狀」)。
於複數條全局選擇閘極線GSGDL中，複數個第1部分GSGDL_1沿著Y方向配置，複數個第2部分GSGDL_2a及GSGDL_2b沿著X方向配置。
全局選擇閘極線GSGSL亦同樣如此。
1.1.4.5記憶單元區域、SGD區域及選擇閘極接觸區域之詳情 其次，使用圖10對記憶單元區域、SGD區域、及與選擇閘極線SGDL對應之選擇閘極接觸區域中之記憶單元陣列18之平面構成之詳情進行說明。圖10係圖6中之區域RA之放大圖。再者，於圖10之例中，省略了絕緣層之一部分。進而，於圖10之例中，為了使說明簡化，省略了虛設記憶單元電晶體DMC。
如圖10所示，於沿著Y方向配置之2個半導體層31之間，設置有記憶槽MT，記憶槽MT埋入有未圖示之絕緣層。
於記憶單元區域中之半導體層31之側面，設置有絕緣層32。絕緣層32作為形成下述絕緣層36(隧道絕緣膜)及電荷儲存層35時之蝕刻終止層而發揮功能。
又，於記憶單元區域中，以將記憶槽MT分離之方式設置有複數個字元線柱WLP。字元線柱WLP包含沿著Z方向延伸之導電層33、及與導電層33之側面接觸之絕緣層34。絕緣層34作為記憶單元電晶體MC之阻擋絕緣膜而發揮功能。
於Y方向上，字元線柱WLP與半導體層31之間以將絕緣層32分離之方式設置有電荷儲存層35及絕緣層36。絕緣層36作為隧道絕緣膜而發揮功能。更具體而言，於XY平面上，沿著X方向之電荷儲存層35之一側面與字元線柱WLP之絕緣層34接觸，其他側面(沿著X方向之另一側面、及沿著X方向之2個側面)與絕緣層36接觸。而且，絕緣層36之側面之一部分與半導體層31及絕緣層32接觸。
因此，於導電層33與半導體層31之間，自導電層33向半導體層31依序形成有絕緣層34、電荷儲存層35及絕緣層36。包含半導體層31之一部分、導電層33之一部分、絕緣層34之一部分、電荷儲存層35及絕緣層36之區域(亦記作半導體層31與字元線柱WLP之交叉區域)作為記憶單元電晶體MC而發揮功能。圖10之例中，於1個半導體層31中，半導體層31與設置於圖10之紙面下側之字元線柱WLP之交叉區域作為記憶單元電晶體MCa而發揮功能，半導體層31與設置於圖10之紙面上側之字元線柱WLP之交叉區域作為記憶單元電晶體MCb而發揮功能。又，例如，與1個半導體層31對應之複數個記憶單元電晶體MCa自SGD區域向SGS區域依序記作MCa0、MCa1、…。記憶單元電晶體MCb0、MCb1、…亦同樣如此。
於SGD區域中，設置有貫通半導體層31之導電層37。導電層37作為接觸插塞CBL而發揮功能。於圖10之例中，半導體層31於與導電層37之連接區域中，具有圓形之形狀。再者，與導電層37之連接區域中之半導體層31之形狀任意。例如，連接區域之形狀亦可為多邊形。連接區域只要係如下形狀即可：加工貫通半導體層31之接觸插塞CBL之孔時，能於XY平面上，確保用以避免由於製造差異等而導致接觸插塞CBL之孔自半導體層31溢出之充足之裕度。
於SGD區域中，以包圍半導體層31之側面之方式，設置有絕緣層38，即，設置有與X方向上之半導體層31之端部及沿著X方向之半導體層31之側面接觸之絕緣層38。絕緣層38作為選擇電晶體ST1之閘極絕緣膜而發揮功能。絕緣層38之和與半導體層31接觸之側面相對向之側面與導電層39接觸。
導電層39作為選擇閘極線SGDL而發揮功能。更具體而言，導電層39包含：第1部分(SGDL)，其沿著Y方向延伸；及複數個第2部分(SGD)，其等於SGD區域中，沿著X方向延伸，且沿著X方向之一側面與絕緣層38接觸，端部連接於導電層39之第1部分。
於SGD區域中，包含自記憶單元區域至導電層37之半導體層31、絕緣層38、及導電層39之第2部分之區域作為選擇電晶體ST1而發揮功能。更具體而言，導電層39之第2部分作為選擇電晶體ST1之閘極電極而發揮功能，絕緣層38作為選擇電晶體ST1之閘極絕緣膜而發揮功能，於半導體層31形成有選擇電晶體ST1之通道。因此，與4排接觸插塞CBL對應之選擇電晶體ST1之閘極長度各不相同。
於選擇閘極接觸區域中，設置有貫通導電層39之第1部分之導電層40及絕緣層44。導電層40作為接觸插塞CSGD而發揮功能。絕緣層44作為虛設柱HR而發揮功能。導電層40電性連接於沿著Z方向積層之導電層39之第1部分中任一個部分。絕緣層42以與導電層40之側面(以下，亦記作「外表面」)接觸之方式設置。絕緣層43以與絕緣層42之外表面相接之方式設置。
1.1.4.6記憶單元區域、SGS區域及選擇閘極接觸區域之詳情 其次，使用圖11對記憶單元區域、SGS區域、及與選擇閘極線SGSL對應之選擇閘極接觸區域中之記憶單元陣列18之平面構成之詳情進行說明。圖11係圖6中之區域RB之放大圖。再者，於圖11之例中，省略了絕緣層之一部分。再者，於圖11之例中，為了使說明簡化，省略了虛設記憶單元電晶體DMC。
如圖11所示，2個半導體層31於SGS區域之附近共通連接，於SGS區域中，設置有貫通半導體層31之導電層45。導電層45作為接觸插塞CSL而發揮功能。與圖10同樣地，於圖11之例中，半導體層31於與導電層45之連接區域中，具有圓形之形狀。再者，導電層45亦可由與導電層37(接觸插塞CBL)相同之導電材料構成。
於SGS區域中，與絕緣層38同樣地，以包圍半導體層31之側面之方式，設置有絕緣層46。絕緣層46作為選擇電晶體ST2之閘極絕緣膜而發揮功能。再者，絕緣層46亦可由與絕緣層38相同之絕緣材料構成。
絕緣層46之和與半導體層31接觸之側面相對向之側面與導電層47接觸。導電層47作為選擇閘極線SGSL而發揮功能。更具體而言，導電層47包含：第1部分，其沿著Y方向延伸；及複數個第2部分，其等於SGS區域中，一側面與絕緣層46接觸，端部與導電層47之第1部分接觸。再者，導電層47亦可由與導電層39(選擇閘極線SGDL)相同之導電材料構成。
於SGS區域中，包含自記憶單元區域至導電層45之半導體層31、絕緣層46、及導電層47之第2部分之區域作為選擇電晶體ST2而發揮功能。更具體而言，導電層47之第2部分作為選擇電晶體ST2之閘極電極而發揮功能，絕緣層46作為選擇電晶體ST2之閘極絕緣膜而發揮功能，於半導體層31形成有選擇電晶體ST1之通道。
於選擇閘極接觸區域中，設置有貫通導電層47之第1部分之導電層49及絕緣層44。導電層49作為接觸插塞CSGD而發揮功能。導電層49電性連接於沿著Z方向積層之導電層47之第1部分中任一個部分。和與選擇閘極線SGDL對應之選擇閘極接觸區域同樣地，以包圍導電層49之方式設置有絕緣層42及43。再者，導電層49亦可由與導電層40(接觸插塞CSGD)相同之導電材料構成。
1.1.5記憶單元陣列之剖面構成 其次，對記憶單元陣列18之剖面構成之一例進行說明。
1.1.5.1記憶單元區域之剖面構成 首先，使用圖12對記憶單元區域之剖面構成進行說明。圖12表示出了沿著圖10中之A1-A2線之剖視圖。
如圖12所示，於半導體基板50上，形成有絕緣層51。對於絕緣層51，例如使用氧化矽(SiO2 )。絕緣層51中包含形成於半導體基板50上之電晶體(未圖示)及複數個配線層(未圖示)。於絕緣層51上，形成有記憶單元陣列18。
更具體而言，於絕緣層51上，形成有絕緣層52。絕緣層52作為加工記憶槽MT、及用於各種接觸插塞等之孔時之蝕刻終止層而發揮功能。絕緣層52只要係能獲得對形成於上層之絕緣層53而言充分之蝕刻選擇比之絕緣材料即可，例如使用氮化矽(SiN)等金屬氮化物、或氧化鋁(AlO)等金屬氧化物之單層膜或者混合物或積層構造等。
於絕緣層52上，形成有絕緣層53。例如，對於絕緣層53，使用SiO2 。於絕緣層53上，各層間插置有絕緣層53地，例如積層有9層半導體層31。即，於絕緣層52上，例如交替積層有9層絕緣層53與9層半導體層31。再者，半導體層31之積層數任意。對於半導體層31，例如使用多晶矽。
於最上層之半導體層31上，形成有絕緣層54。對於絕緣層54，例如使用SiO2 。
形成有貫通絕緣層54以及交替積層之9層半導體層31及9層絕緣層53從而底面到達絕緣層52之孔AH。於孔AH內，形成有字元線柱WLP。於孔AH之側面及底面，形成有絕緣層34，孔AH之內部埋入有導電層33。於絕緣層34與半導體層31之間，形成有與絕緣層34之側面接觸之電荷儲存層35、及設置於電荷儲存層35與半導體層31之間之絕緣層36。
對於導電層33，使用導電材料。導電材料例如可為金屬材料，亦可為添加有雜質之半導體材料。
對於絕緣層34，使用絕緣材料。關於絕緣材料，例如使用鋁(Al)、鉿(Hf)、鈦(Ti)、鋯(Zr)及鑭(La)等之氧化物或氮化物等高介電常數膜，或者矽氧化物或矽氮氧化物等高耐壓膜，或者它們之混合物或積層膜等。
對於電荷儲存層35，例如使用矽，但亦可使用氮化矽、氮化鉭(TaN)、氮化鈦(TiN)等金屬氮化物，鎢(W)、釕(Ru)等之金屬矽化合物、混合有金屬微粒子之矽或絕緣膜等混合物或積層膜等。
對於絕緣層36，例如使用氧化矽(SiO2 )、氮化矽(SiN)或氮氧化矽(SiON)之混合物或積層膜等。
又，形成有貫通絕緣層54以及交替積層之9層半導體層31及9層絕緣層53從而底面到達絕緣層52之記憶槽MT。記憶槽MT內之內部埋入有絕緣層55。對於絕緣層55，例如使用SiO2 。
於絕緣層55與半導體層31之間，形成有絕緣層32。對於絕緣層32，例如使用SiO2 。
1.1.5.2  SGD區域之剖面構成 其次，使用圖13對SGD區域之剖面構成進行說明。圖13表示出了沿著圖10中之B1-B2線之剖視圖。
如圖13所示，與圖12同樣地，於絕緣層52上，例如交替積層有9層絕緣層53與9層半導體層31，於最上層之半導體層31上，形成有絕緣層54。
形成有貫通絕緣層54以及交替積層之9層半導體層31及9層絕緣層53從而底面到達絕緣層52之孔BH。於孔BH內，形成有接觸插塞CBL。孔BH之內部埋入有導電層37。對於導電層37，使用導電材料。導電材料例如可為金屬材料，亦可為添加有雜質之半導體材料。
於SGD區域中，絕緣層55與半導體層31之間形成有與絕緣層55之側面接觸之導電層39、及設置於導電層39與半導體層31之間之絕緣層38。對於導電層39，使用導電材料。導電材料例如可為金屬材料，亦可為添加有雜質之Si等半導體。對於絕緣層38，例如使用SiO2 。
1.1.5.3選擇閘極接觸區域之剖面構成 其次，使用圖14對與選擇閘極線SGDL對應之選擇閘極接觸區域之剖面構成進行說明。圖14表示出了沿著圖10中之C1-C2線之剖視圖。
如圖14所示，於絕緣層51之上表面附近，形成有沿著X方向延伸之複數個導電層60。導電層60作為全局選擇閘極線GSGDL而發揮功能。對於導電層60，例如使用金屬材料、或添加有雜質之半導體等。
於絕緣層52上，例如交替積層有9層絕緣層53與9層導電層39。導電層39形成於與半導體層31相同之層。於最上層之導電層39上，形成有絕緣層54。
形成有貫通絕緣層54從而底面到達所積層之導電層39中任一層之複數個孔HL1。於各導電層39上，形成有至少1個以上孔HL1。藉此，孔HL1之個數為導電層39之層數以上。圖14之例表示出了底面到達自上層數第3層導電層39之孔HL1、底面到達自上層數第4層導電層39之孔HL1、及底面到達自上層數第5層導電層39之孔HL1。
於孔HL1之側面及底面之一部分，形成有絕緣層43。對於絕緣層43，例如使用SiN。又，於孔HL1內，形成有側面與絕緣層43接觸之絕緣層42。對於絕緣層42，例如使用SiO2 。
形成有將孔HL1內貫通從而底面到達導電層60之孔HL2。於孔HL2之側面之一部分，形成有絕緣層41，孔HL2之內部埋入有導電層40。
於孔HL1之底面附近，絕緣層43之一部分被去除，於導電層40，形成有向側面突出之連接部57。連接部57之底面連接於導電層39。即，導電層40(接觸插塞CSGD)之底面電性連接於導電層60(全局選擇閘極線GSGDL)，且經由突出之連接部57，電性連接於任一層導電層39(選擇閘極線SGDL)。
例如，連接部57之上表面之高度位置低在設置於上方之導電層39之底面。
1.2記憶單元陣列之製造方法 其次，使用圖15～圖30對記憶單元陣列18之製造方法進行說明。圖15～圖26分別表示出了製造步驟中之最上層之半導體層31之上表面(半導體層上表面)、沿著A1-A2線之剖面(A1-A2剖面)、沿著B1-B2線之剖面(B1-B2剖面)、沿著C1-C2線之剖面(C1-C2剖面)、及沿著D1-D2線之剖面(D1-D2剖面)中某一個面。再者，於圖15～圖26之例中，為了使說明簡化，省略了SGS區域及與選擇閘極線SGSL對應之選擇閘極接觸區域之製造方法，但SGD區域及與選擇閘極線SGDL對應之階梯區域相同，例如，同時形成。
如圖15所示，首先，於半導體基板50上，依序積層絕緣層51及52，於絕緣層52上，交替積層例如9層絕緣層53及9層半導體層31。然後，於最上層之半導體層31上，形成絕緣層54。
其次，於選擇閘極接觸區域中，藉由乾式蝕刻，形成貫通絕緣層51、9層半導體層31及9層絕緣層53從而底面到達絕緣層52之虛設柱HR之孔。
其次，執行將虛設柱HR附近之半導體層31之蝕刻速率增大之處理之後，向虛設柱HR之孔中埋入絕緣層44。對於絕緣層44，例如使用SiO2 。
如圖16所示，藉由乾式蝕刻，形成貫通絕緣層51、9層半導體層31及9層絕緣層53從而底面到達絕緣層52之記憶槽MT。
如圖17所示，藉由濕式蝕刻，自開口之記憶槽MT之側面蝕刻半導體層31之一部分，而形成凹槽區域RS2。
其次，向凹槽區域RS2中埋入絕緣層32。更具體而言，形成共形之絕緣層32之後，將記憶槽MT之側面及底面、以及絕緣層54上之絕緣層32去除，而僅於凹槽區域RS2，形成絕緣層32。
其次，向記憶槽MT內埋入絕緣層55。
如圖18所示，藉由乾式蝕刻，將絕緣層55之一部分去除，而形成孔AH。
如圖19所示，於孔AH之周邊，形成絕緣層36及電荷儲存層35。
更具體而言，首先，藉由濕式蝕刻，將孔AH周邊之絕緣層32去除。
其次，於露出之半導體層31之側面，形成絕緣層36。其次，形成電荷儲存層35，並向將絕緣層32之一部分去除而形成之凹槽區域RS3中埋入。
更具體而言，形成共形之電荷儲存層35。
將孔AH之側面及底面、以及絕緣層54上之電荷儲存層35去除，而僅於凹槽區域RS3，形成電荷儲存層35。
如圖20所示，於孔AH之底面及側面形成絕緣層34之後，向孔AH內部埋入導電層33。
如圖21所示，於SGD區域(及未圖示之SGS區域)中，將記憶槽MT內之絕緣層54去除，而形成孔AH2。
如圖22所示，於SGD區域(孔AH2區域)中，例如，藉由濕式蝕刻將絕緣層32去除，而形成凹槽區域RS4。
其次，將露出於孔AH2側面之半導體層31去除，但要以SGD區域之半導體層31殘留，虛設柱HR附近之半導體層31不殘存之方式，調整蝕刻量。虛設柱HR內之絕緣層44成為支持，即便於沿著Z方向積層之複數個絕緣層53之層間形成有空隙AG，亦能抑制圖案崩塌。
如圖23所示，於SGD區域中之露出於凹槽區域RS4之半導體層31之側面，形成絕緣層38。
如圖24所示，形成導電層39。
更具體而言，以向虛設柱HR周邊之空隙AG及凹槽區域RS4中埋入之方式，形成導電層39。
其次，將記憶槽MT之側面(絕緣層53之側面)及底面、以及絕緣層54上之導電層39去除。
如圖25所示，向SGD區域之記憶槽MT(孔AH2)中埋入絕緣層55。
如圖26所示，形成接觸插塞CBL。
更具體而言，於SGD區域中，形成貫通絕緣層54、9層半導體層31及9層絕緣層53從而底面到達絕緣層52之孔BH，並向內部埋入導電層37。
1.3讀出動作中之各配線之電壓 其次，使用圖27及圖28對讀出動作中之各配線之電壓進行說明。圖27之例係沿著Z方向積層且共通連接於1個接觸插塞CBL之複數個記憶體集群MG之電路圖，表示出了選擇與最下層之選擇閘極線SGDLk對應之記憶體集群MG內之記憶單元電晶體MCa1作為讀出對象之情形。圖28之例係表示選擇閘極線SGDLk及其對應之半導體層31之上表面以及字元線WL之上表面之模式圖。於圖28之例中，為了使說明簡化，對1個半導體層31與1個接觸插塞CSL對應之情形進行說明。
如圖27所示，行解碼器19對與被選擇之記憶體集群MG對應之選擇閘極線SGDLk及SGSLk，分別施加閘極電位Vsgd_readselect及Vsgs_readselect。電位Vsgd_readselect及Vsgs_readselect係對於使該選擇電晶體成為接通狀態而言適當之電位。又，行解碼器19對與非選擇之記憶體集群MG對應之其他選擇閘極線SGDL1～SGDL(k－1)施加閘極電位Vsgd_readunselect，對選擇閘極線SGSL1～SGSL(k－1)施加閘極電位Vsgs_readunselect。電位Vsgd_readunselect及Vsgs_readunselect係對於要將該選擇電晶體設為斷開狀態而言適當之電位。藉此，與被選擇之記憶體集群MG對應之選擇電晶體ST1及ST2成為接通狀態，與非選擇之記憶體集群MG對應之選擇電晶體ST1及ST2成為斷開狀態。
行解碼器19對與被選擇之記憶單元電晶體MCa1對應之選擇字元線WLa1施加讀出電位Vsense。電位Vsense係與讀出對象資料之閾值位準相應之電位。例如，在記憶單元電晶體MCa1之閾值低於電位Vsense之情形時，記憶單元電晶體MCa1成為接通狀態，在高於電位Vsense之情形時，記憶單元電晶體MCa1成為斷開狀態。
行解碼器19於包含被選擇之記憶單元電晶體MCa1之記憶體串MSa中，對與非選擇之記憶單元電晶體MCa0、MCa2及MCa3分別對應之字元線WLa0、WLa1及WLa3施加電位Vread。電位Vread係無論記憶單元電晶體MC之閾值為何皆將記憶單元電晶體MC設為接通狀態之電位。雖亦有電位Vread於非選擇單元中一律相同之情形，但亦有根據各個記憶單元之閾值或相對於選擇記憶單元之位置等而個別調整成適當之值之情形。
又，行解碼器19於不包含記憶單元電晶體MCa1之記憶體串MSb中，對與非選擇之記憶單元電晶體MCb0～MCb3分別對應之字元線WLb0～WLb3施加電位Vcounter。電位Vcounter係無論記憶單元電晶體MC之閾值為何皆將記憶單元電晶體MC設為切斷狀態之電位。例如，電位Vcounter亦可為負電壓。
於該狀態下，感測放大器20對成為讀出對象之位元線BL施加電位Vbl_read。又，對源極線SL施加電位Vsl_read。
如圖28所示，於讀出動作之情形時，一次讀出與連接於選擇字元線WLa1之複數個字元線柱WLP對應、且與被選擇之選擇閘極線SGDLk對應之複數個記憶單元電晶體MCa1之資料。
於與選擇閘極線SGDLk對應之半導體層31中，例如，以斜線標示之區域作為形成導通區域即形成通道之區域而發揮功能。
更具體而言，於SGD區域及SGS區域中，半導體層31於隔著絕緣層38與分別被施加電位Vsgd_readselect及Vsgs_readselect之選擇閘極線SGDLk及SGSLk相接之面之附近形成導通區域，且電性連接於接觸插塞CBL及CSL。
於記憶單元區域中，半導體層31於與被施加電位Vread之非選擇字元線WL對應之非選擇記憶單元電晶體MC之附近，形成有導通區域，即通道。於與被施加電位Vcounter之非選擇字元線WL對應之非選擇記憶單元電晶體MC之附近，未形成導通區域。
又，於與被施加電位Vsense之選擇字元線WL對應之選擇記憶單元電晶體MC之附近，當選擇記憶單元電晶體MCa1為接通狀態之情形時，形成有導通區域。另一方面，當選擇記憶單元電晶體MCa1為斷開狀態之情形時，未形成導通區域。
因此，於選擇記憶單元電晶體MCa1為接通狀態之情形時，藉由半導體層31之導通區域，接觸插塞CBL與接觸插塞CSL電性連接。於選擇記憶單元電晶體MCa1為斷開狀態之情形時，接觸插塞CBL與接觸插塞CSL不電性連接。
1.4寫入動作中之各配線之電壓 其次，使用圖29及圖30對讀出動作中之各配線之電壓進行說明。圖29之例係沿著Z方向積層且共通連接於1個接觸插塞CBL之複數個記憶體集群MG之電路圖，表示出了選擇與最下層之選擇閘極線SGDLk對應之記憶體集群MG內之記憶單元電晶體MCa1作為寫入對象之情形。圖30之例係表示選擇閘極線SGDLk及其對應之半導體層31之上表面以及字元線WL之上表面之模式圖。於圖30之例中，為了使說明簡化，對1個半導體層31與1個接觸插塞CSL對應之情形進行說明。
如圖29所示，行解碼器19對與被選擇之記憶體集群MG對應之選擇閘極線SGDLk施加閘極電位Vsgd_progselect。電位Vsgd_progselect係對於使該選擇電晶體成為接通狀態而言適當之電位。
又，行解碼器19對與非選擇之記憶體集群MG對應之選擇閘極線SGDL1～SGDL(k－1)施加閘極電位Vsgd_progunselect。行解碼器19對與被選擇之記憶體集群MG對應之選擇閘極線SGSLk、以及與非選擇之記憶體集群MG對應之其他選擇閘極線SGSL1～SGSL(k－1)，施加閘極電位Vsgs_progunselect。電位Vsgd_progunselect及Vsgs_progunselect係對於使該選擇電晶體成為斷開狀態而言適當之電位。藉此，與被選擇之記憶體集群MG對應之選擇電晶體ST2、以及與非選擇之記憶體集群MG對應之選擇電晶體ST1及ST2成為斷開狀態。
行解碼器19對與被選擇之記憶單元電晶體MCa1對應之選擇字元線WLa1施加寫入電位Vprog，對非選擇字元線WLa0、WLa1及WLa3、以及WLb0～WLb3施加電位Vpass。電位Vprog係用以將電子注入電荷儲存層35中之高電壓。電位Vpass係無論記憶單元電晶體MC之閾值為何皆將記憶單元電晶體MC設為通狀態之電位。電位Vprog與電位Vpass存在Vprog＞Vpass之關係。
於該狀態下，感測放大器20對作為寫入對象之位元線BL例如施加電位Vbl_progselect，對作為非寫入對象之位元線BL施加電位Vbl_progunselect。電位Vbl_progselect係使該選擇閘極成為接通狀態之電位。電位Vbl_progunselect係使該選擇閘極成為斷開狀態之電位。藉此，於與選擇閘極線SGDLk對應之選擇電晶體ST1中，與被施加電位Vbl_progunselect之接觸插塞CBL對應之選擇電晶體ST1成為斷開狀態，與被施加電位Vbl_progselect之接觸插塞CBL對應之選擇電晶體ST1成為接通狀態。
如圖30所示，於與選擇字元線WLa1及選擇閘極線SGDL0對應，且接觸插塞CBL被施加電位Vbl_progselect之記憶單元電晶體MCa1中，執行寫入動作。
更具體而言，於SGD區域及記憶單元區域中之與被施加電位Vbl_progselect之接觸插塞CBL對應之半導體層31，形成有導通區域，寫入對象之記憶單元電晶體MCa1與接觸插塞CBL電性連接。另一方面，於與被施加電位Vbl_progunselect之接觸插塞CBL對應之半導體層31，未形成導通區域。因此，並非寫入對象之記憶單元電晶體MCa1成為浮動狀態。
於該狀態下，若對連接於選擇字元線WLa1之字元線柱WLP施加寫入電位Vprog，則於寫入對象之記憶單元電晶體MCa1中，電荷藉由字元線柱WLP與通道之電位差，向電荷儲存層35中注入。另一方面，於非寫入對象之記憶單元電晶體MCa1中，通道之電位藉由電位Vprog及Vpass之耦合而上升，因此電荷幾乎不向電荷儲存層35中注入。
1.5抹除動作中之各配線之電壓 其次，使用圖31及圖32對抹除動作中之各配線之電壓進行說明。圖31之例係沿著Z方向積層且共通連接於1個接觸插塞CBL之複數個記憶體集群MG之電路圖。圖32之例係表示選擇閘極線SGDLk及其對應之半導體層31之上表面以及字元線WL之上表面之模式圖。於圖32之例中，為了使說明簡化，對1個半導體層31與1個接觸插塞CSL對應之情形進行說明。
於抹除動作中，例如，選擇1個塊BLK中包含之記憶單元電晶體MC作為抹除對象。因此，於圖31之例中，選擇沿著Z方向積層且共通連接於1個接觸插塞CBL之各記憶體集群MG中包含之記憶單元電晶體MCa0～MCa3及MCb0～MCb3作為抹除對象。
如圖31所示，行解碼器19對源極線SL施加電位Vera。電位Vera係用以將電子自電荷儲存層35抽出之高電位。又，行解碼器19對與選擇塊BLK對應之選擇閘極線SGDL及SGSL施加電位Vsg_eraseselect。電位Vsg_eraseselect係對於傳送電位Vera而言適當之電位。
行解碼器19對與選擇塊BLK對應之字元線WL，施加使該記憶單元具有合適之抹除特性之電位Vwl_eraseselect。
如圖32所示，於抹除動作之情形時，對半導體層31與被選擇之字元線柱WLP之間施加抹除電位Vera，從而抹除各記憶單元電晶體MC之資料。
1.6本實施形態之效果 若為本實施形態之構成，則可提供一種能提高可靠性之半導體記憶裝置。關於本效果，將加以詳細敍述。
本實施形態之構成具有如下單元構造：複數個記憶單元電晶體MC串聯連接而成之記憶體串MS沿著與半導體基板平行之XY平面形成，連接於字元線WL之字元線柱WLP沿著Z方向延伸。
因此，無論沿著Z方向積層之記憶單元電晶體MC之個數為何，皆能任意設定與1個記憶體集群MG對應之半導體層31之長度，即記憶體串MS之通道長度。因此，能抑制記憶體串MS中之通道電阻之增大，從而能抑制單元電流之降低。藉此，能抑制誤讀出，從而能提高半導體記憶裝置之可靠性。
進而，於本實施形態之構成中，能形成貫通沿著Z方向積層之複數條選擇閘極線SGDL(或SGSL)，且與複數條選擇閘極線SGDL中任一條電性連接之接觸插塞CSGD(或CSGS)。
例如，於按(選擇閘極線SGDL之積層數)×(沿著Y方向排列之位元線BL之條數)之數量，分別形成有階梯狀之引出部，且於各個引出部之上設置有接觸插塞之情形時，若增加選擇閘極線SGDL(半導體層31)之積層數，則選擇閘極接觸區域之面積變大。因此，若晶片面積有限制，則選擇閘極線SGDL(半導體層31)之積層數受到限制。相對於此，於本實施形態之構成中，無論Z方向上之積層數為何，皆能保證選擇閘極接觸區域之面積固定，因此能增加積層數。藉此，能增加每個晶片之位元數，從而能降低位元成本。
進而，於本實施形態之構成中，能將與沿著Y方向配置之複數個半導體層31分別連接之複數個接觸插塞CBL錯位排列成複數行。藉此，能使Y方向上之半導體層31之間隔較不錯位排列之情形時更緻密。藉此，能抑制半導體記憶裝置之晶片面積增加。
進而，本實施形態之構成中，於1個半導體層31之沿著X方向延伸之2個側面，分別設置有記憶體串MS(記憶單元電晶體MC)。藉此，能提高記憶單元區域中之單元密度。
進而，若為本實施形態之構成，則能將設置於記憶單元區域之複數個字元線柱WLP錯位排列。藉此，能使設置於半導體層31之相對向之側面之2個記憶單元電晶體MC之距離較例如沿著Y方向配置有複數個字元線柱WLP之情形時更寬。藉此，能抑制來自於相對向之記憶體串MS之耦合等所造成之干涉，從而能抑制誤讀出。
第2實施形態
其次，對第2實施形態進行說明。於第2實施形態中，關於積層有複數個記憶單元陣列之情形，說明2個例。以下，以與第1實施形態不同之點為中心進行說明。
2.1第1例 首先，使用圖33對第1例之記憶單元陣列18之剖面構造進行說明。再者，於圖33之例中，為了使說明簡化，於半導體基板50上，表示出了用於感測放大器20之1個電晶體。又，於圖33之例中，省略了絕緣層之一部分。
如圖33所示，於半導體基板50上，例如形成有用於感測放大器20之電晶體，於半導體基板50之上方，積層而設置有記憶單元陣列18之第1梯層及第2梯層。第1梯層及第2梯層各自分別對應於第1實施形態中所說明之記憶單元陣列18之構成。
更具體而言，於S/A區域中之半導體基板50上，例如形成有用於感測放大器20之電晶體。例如，於電晶體之源極及汲極上，經由接觸插塞C0～C1連接有複數個配線層D0～D1。於電晶體之閘極電極上，經由接觸插塞C0及C1連接有配線層D0及D1。
於與電晶體之源極或汲極其中一者對應之配線層D1上，形成有接觸插塞CY，於接觸插塞CY上，形成有配線層DY。
於配線層DY之同層，形成有全局選擇閘極線GSGDL及GSGSL。
於全局選擇閘極線GSGDL及GSGSL上，形成有絕緣層52，進而其上形成有第1梯層。
於第1梯層之字元線柱WLP_1上，形成有與第1梯層對應之字元線WL_1。於接觸插塞CBL_1上，形成有接觸插塞CH_1，於接觸插塞CSL_1上，形成有源極線SL_1。接觸插塞CSGD與第1梯層之選擇閘極線SGDL中任一條及第2梯層之選擇閘極線SGDL中任一條連接，且底面連接於全局選擇閘極線GSGDL。同樣地，接觸插塞CSGS與第1梯層之選擇閘極線SGSL中任一條及第2梯層之選擇閘極線SGSL中任一條連接，且底面連接於全局選擇閘極線GSGSL。
於第1梯層之字元線WL之上方，形成有與第2梯層對應之絕緣層52，進而其上形成有第2梯層。
於第2梯層之字元線柱WLP_2上，形成有與第2梯層對應之字元線WL_2。
第2梯層之接觸插塞CBL_2貫通絕緣層52，而形成於第1梯層之接觸插塞CH_1上。於第2梯層之接觸插塞CBL_2上，形成有與第2梯層對應之接觸插塞CH_2，於接觸插塞CH_2上，形成有接觸插塞VY。於接觸插塞VY上，形成有沿著X方向延伸之位元線BL。即，於1條位元線BL上，連接有接觸插塞CBL_1及CBL_2。
第2梯層之接觸插塞CSL_2貫通絕緣層52，而形成於第1梯層之源極線SL_1上。於第2梯層之接觸插塞CSL_2上，形成有源極線SL_2。即，第1梯層之源極線SL_1與第2梯層之源極線SL_2共通連接。
於S/A區域中，形成有貫通記憶單元陣列之第1梯層及第2梯層從而底面到達配線層DY之接觸插塞CL。於接觸插塞CL之側面，形成有絕緣層，與半導體層31成為非電性連接之狀態。於接觸插塞CL上，經由接觸插塞VY及V1連接有配線層M0及M1。
2.2第2例 其次，對第2例之記憶單元陣列18進行說明。
2.2.1記憶單元陣列之構造 首先，使用圖34對第2例之記憶單元陣列18之剖面構造進行說明。再者，於圖34之例中，為了使說明簡化，於半導體基板50上，表示出了用於感測放大器20之1個電晶體。又，於圖34之例中，省略了絕緣層之一部分。以下，以與第1例不同之點為中心進行說明。
如圖34所示，第2例如下所述：於1個梯層中，字元線WL以與字元線柱WLP之上表面或下表面中任一個面相接之方式，於X方向上，交替配置在半導體層31之上方與下方。
更具體而言，於第1梯層中，字元線WL_1a形成於絕緣層52上，且其上表面連接於字元線柱WLP_1之底面。另一方面，字元線WL_1b形成於字元線柱WLP_1上。
第2梯層中之字元線WL_2a及WL_2b之配置亦與字元線WL_1a及WL_1b之配置分別相同。
其他構成與第1例之圖33相同。
2.2.2讀出動作中之各配線之電壓 其次，使用圖35對讀出動作中之各配線之電壓進行說明。圖35之例表示出了於讀出動作中，選擇第1梯層中之一條字元線WL_1b之情形。再者，於圖35之例中，為了使說明簡化，省略了對位元線BL、源極線SL、以及選擇閘極線SGDL及SGSL施加之電壓，它與第1實施形態之圖27及圖28相同。
如圖35所示，行解碼器19於第1梯層中，對非選擇字元線WL_1a施加電位Vcounter，對選擇字元線WL_1b施加電位Vsense，對非選擇字元線WL_1b施加電位Vread。
字元線WL_1a與WL_1b交替配置於半導體層31之下方與上方之情形時，於讀出動作中，被施加電位Vread(正電壓)之字元線WL與被施加電位Vcounter(例如，負電壓)之字元線WL相對於半導體層31分為上下而配置。
2.3本實施形態之構成 若為本實施形態之構成，則可得到與第1實施形態相同之效果。
進而，若為本實施形態之構成，則無論沿著Z方向積層之記憶單元電晶體MC之個數為何，皆能任意設定與1個梯層對應之字元線柱WLP之高度，從而能抑制字元線柱WLP之電阻增加。
進而，若為本實施形態之第2例之構成，則於X方向上，能將複數條字元線WL交替配置於半導體層31之上方與下方。因此，於X方向上，能使1層中之字元線WL之配線間隔寬於字元線柱WLP之間隔。又，例如，於讀出動作中，被施加電位Vread(正電壓)之字元線WL與被施加電位Vcounter(例如，負電壓)之字元線WL相對於半導體層31分為上下而配置。藉此，能減小1層中之字元線WL之配線間電容。
3.第3實施形態 其次，對第3實施形態進行說明。於第3實施形態中，對全局選擇閘極線GSGDL(及GSGSL)連接於與1條選擇閘極線SGDL(及SGSL)連接之複數個接觸插塞CSGD(及CSGS)之情形進行說明。以下，以與第1及第2實施形態不同之點為中心進行說明。
3.1全局選擇閘極線之佈局 使用圖36對全局選擇閘極線GSGDL及GSGSL之佈局進行說明。圖36係表示記憶單元陣列18中之全局選擇閘極線GSGDL及GSGSL之配置之模式圖。例如，全局選擇閘極線GSGDL及GSGSL設置於記憶單元陣列18之最下層。再者，於圖36之例中，表示出了1條全局選擇閘極線GSGDL(及GSGSL)連接於2個接觸插塞CSGD(及CSGS)之情形。或者，於圖36之例中，省略了絕緣層之一部分。
如圖36所示，全局選擇閘極線GSGDL包含：2個第1部分GSGDL_1a及GSGDL_1b，其等沿著X方向延伸，分別連接於2個接觸插塞CSGD；第2部分GSGDL_2b，其沿著Y方向延伸，將第1部分GSGDL_1a之一端與GSGDL_1b之一端連接；第2部分GSGDL_2a，其沿著Y方向延伸，連接於第1部分GSGDL_1a之另一端；及第2部分GSGDL_2c，其沿著Y方向延伸，連接於第1部分GSGDL_1b之另一端。
即，全局選擇閘極線GSGDL於XY平面上，一面反覆折曲一面連接於2個接觸插塞CSGD。換言之，全局選擇閘極線GSGDL具有2個曲柄形狀。
全局選擇閘極線GSGSL亦同樣如此。
再者，連接於1條全局選擇閘極線GSGDL(及GSGSL)之接觸插塞CSGD(及CSGS)之個數亦可為3個以上。
3.2本實施形態之效果 可將本實施形態之構成應用於第1及第2實施形態。
進而，若為本實施形態之構成，則能設置複數個連接於1條選擇閘極線SGDL(或SGSL)之接觸插塞CSGD(或CSGS)。藉此，於連接於1條選擇閘極線SGDL(或SGSL)之複數個半導體層31中，能減小接觸插塞CSGD(或CSGS) 至半導體層31之距離，即配線電阻之差異。
進而，於本實施形態之構成中，全局選擇閘極線GSGDL(或GSGSL)與選擇閘極線SGDL(或SGSL)經由複數個接觸插塞CSGD(或CSGS)並聯連接。因此，能減小選擇閘極線SGDL(或SGSL)之實效配線電阻。
4.第4實施形態 其次，對第4實施形態進行說明。於第4實施形態中，對藉由(n＋1)次加工(微影＋蝕刻)形成與沿著Z方向積層之2n (n為任意整數)層導電層39各者對應之複數個孔HL1之情形進行說明。再者，以下，只對於選擇閘極線SGDL形成孔HL1之情形進行說明，但於選擇閘極線SGSL形成孔HL1之情形亦同樣如此。
4.1孔HL1之形成方法 使用圖37對孔HL1之形成方法進行說明。圖37之例係表示與沿著Z方向積層之16層(24 層)導電層39_1～39_16各者對應之16個孔HL1之加工條件之表、及表示SGD區域之剖面之圖。再者，於圖37之表中，“1”表示受到蝕刻之情形，“0”表示表面被抗蝕遮罩加以保護從而未受到蝕刻之情形。或者，16層導電層39(選擇閘極線SGDL)自上層往下依序記作39_1～39_16。
如圖37所示，於本實施形態中，藉由5次(4＋1次)加工E0～E4形成底面分別到達16層導電層39_1～39_16之上表面之16個孔HL1。
首先，第1次加工E0中，對應於與導電層39_1～39_16對應之孔HL1，蝕刻設置於導電層39_1上之最上層之絕緣層54(硬質遮罩HM)。此時，導電層39未受到蝕刻。即，於加工E0中，蝕刻0層導電層39。
其次，第2次加工E1中，於與導電層39_2、39_4、39_6、39_8、39_10、39_12、39_14及39_16對應之孔HL1中，蝕刻1層(20 層)導電層39。更具體而言，於孔HL1內，自上層往下依序蝕刻導電層39及絕緣層53。
其次，第3次加工E2中，於與導電層39_3、39_4、39_7、39_8、39_11、39_12、39_15及39_16對應之孔HL1中，蝕刻2層(21 層)導電層39。更具體而言，蝕刻孔HL1內之2層導電層39及2層絕緣層53。
其次，第4次加工E3中，於與導電層39_5、39_6、39_7、39_8、39_13、39_14、39_15及39_16對應之孔HL1中，蝕刻4層(22 層)導電層39。更具體而言，蝕刻孔HL1內之4層導電層39及4層絕緣層53。
其次，第5次加工E4中，於與導電層39_9、39_10、39_11、39_12、39_13、39_14、39_15及39_16對應之孔HL1中，蝕刻8層(23 層)導電層39。更具體而言，蝕刻孔HL1內之8層導電層39及8層絕緣層53。
再者，加工E1～E4之順序可任意設定。例如按照E4→E3→E2→E1之順序，將蝕刻量較多之步驟放於前面，藉此能確保更加穩定之加工裕度。
4.2本實施形態之效果 可將本實施形態之構成應用於第1～第3實施形態。
進而，若為本實施形態之構成，則於孔HL1之加工中，能將要加以蝕刻之導電層39(選擇閘極線SGDL)之層數以2之乘方增加。藉此，相較於按與導電層39之層數相當之次數反覆執行加工而逐一形成孔HL1之情形，能減少加工之次數。藉此，能減少半導體記憶裝置之製造步驟數，從而能降低製造成本。
5.變化例等 上述實施形態之半導體記憶裝置包含：導電層(39)，其包含沿著第1方向(Y方向)延伸之第1部分、及與第1部分(39)電性連接且沿著與第1方向交叉之第2方向(X方向)延伸之第2部分(39)；第1接觸插塞(CSGD)，其沿著與第1方向及第2方向交叉之第3方向(Z方向)延伸，且與第1部分電性連接；第1半導體層(31)，其沿著第2方向延伸；第1絕緣層(38)，其設置於第2部分與第1半導體層之間、及第1部分與第1半導體層之間；第2接觸插塞(37、CBL)，沿著第3方向(Z方向)延伸，於形成有第1絕緣層之區域(SGD區域)內與第1半導體層連接；第1配線(CWL)，其沿著第3方向延伸；及第1記憶單元，其設置在於第2方向上與第2部分隔開之位置，於第1半導體層與第1配線之間記憶資訊。
藉由應用上述實施形態，可提供一種能提高可靠性之半導體記憶裝置。再者，實施形態並不限定於上文所說明之方式，而可施以各種變化。
或者，上述實施形態中之「連接」，亦包括中間插置有例如電晶體或電阻等其他零件而間接連接之狀態。
已經說明了本發明之若干個實施形態，但該等實施形態僅作為示例提出，並不意圖限定發明之範圍。該等新穎之實施形態可採用其他各種形態而實施，於不脫離發明主旨之範圍內，可進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其同等之範圍內。
[相關申請案]
本申請案享有以日本專利申請案2018-227378號(申請日：2018年12月04日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
1:半導體記憶裝置 2:外部控制器 10:輸入輸出電路 11:邏輯控制電路 12:狀態暫存器 13:位址暫存器 14:指令暫存器 15:序列發生器 16:就緒/忙碌電路 17:電壓產生電路 18:記憶單元陣列 19:行解碼器 20:感測放大器 21:資料暫存器 22:列解碼器 31:半導體層 32、34、36、38、41～44、46、51～55、70:絕緣層 33、37、39、40、45、47、49、60:導電層 35:電荷儲存層 50:半導體基板 57:連接部 BL:位元線 CBL:接觸插塞 CSGD:接觸插塞 CSGS:接觸插塞 CSL:接觸插塞 GSGDL:全局選擇閘極線 GSGSL:全局選擇閘極線 MG:記憶體集群 SGDL:選擇閘極線 SGSL:選擇閘極線 SL:源極線 WL:字元線 WLP:字元線柱
圖1係第1實施形態之半導體記憶裝置之方塊圖。 圖2係第1實施形態之半導體記憶裝置所具備之記憶單元陣列之立體圖。 圖3係第1實施形態之半導體記憶裝置所具備之記憶單元陣列之電路圖。 圖4係表示第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的選擇閘極線SGDL之連接之電路圖。 圖5係表示第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的選擇閘極線SGSL之連接之電路圖。 圖6係第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的半導體層之俯視圖。 圖7係第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的字元線及源極線之俯視圖。 圖8係第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的位元線之俯視圖。 圖9係表示第1實施形態之半導體記憶裝置所具備之記憶單元陣列中的全局選擇閘極線之模式圖。 圖10係圖6之區域RA之放大圖。 圖11係圖6之區域RB之放大圖。 圖12係沿著圖10中之A1-A2之剖視圖。 圖13係沿著圖10中之B1-B2之剖視圖。 圖14係沿著圖10中之C1-C2之剖視圖。 圖15～圖26係表示第1實施形態之半導體記憶裝置所具備之記憶單元陣列的製造步驟之圖。 圖27係針對第1實施形態之半導體記憶裝置，表示讀出動作時之各配線之電壓的記憶單元陣列之電路圖。 圖28係針對第1實施形態之半導體記憶裝置，表示讀出動作時之各配線之電壓的記憶單元陣列之俯視圖。 圖29係針對第1實施形態之半導體記憶裝置，表示寫入動作時之各配線之電壓的記憶單元陣列之電路圖。 圖30係針對第1實施形態之半導體記憶裝置，表示寫入動作時之各配線之電壓的記憶單元陣列之俯視圖。 圖31係針對第1實施形態之半導體記憶裝置，表示抹除動作時之各配線之電壓的記憶單元陣列之電路圖。 圖32係針對第1實施形態之半導體記憶裝置，表示抹除動作時之各配線之電壓的記憶單元陣列之俯視圖。 圖33係第2實施形態之第1例之半導體記憶裝置所具備的記憶單元陣列之剖視圖。 圖34係第2實施形態之第2例之半導體記憶裝置所具備的記憶單元陣列之剖視圖。 圖35係針對第2實施形態之第2例之半導體記憶裝置，表示讀出動作時之字元線之電壓的記憶單元陣列之剖視圖。 圖36係表示第3實施形態之半導體記憶裝置所具備之記憶單元陣列中的全局選擇閘極線之模式圖。 圖37係針對第4實施形態之半導體記憶裝置所具備之記憶單元陣列，表示孔HL1之形成方法之圖。
31:半導體層
BL:位元線
CBL:接觸插塞
CSGD:接觸插塞
CSGS:接觸插塞
CSL:接觸插塞
GSGDL:全局選擇閘極線
MG:記憶體集群
SGDL:選擇閘極線
SGSL:選擇閘極線
SL:源極線
WL:字元線
WLP:字元線柱

Claims (20)

  1. 一種半導體記憶裝置，其具備：導電層，其包含沿著第1方向延伸之第1部分、及與上述第1部分電性連接且沿著與上述第1方向交叉之第2方向延伸之第2部分；第1接觸插塞，其沿著與上述第1方向及上述第2方向交叉之第3方向延伸，且與上述第1部分電性連接；第1半導體層，其沿著上述第2方向延伸；第1絕緣層，其設置於上述第2部分與上述第1半導體層之間、及上述第1部分與上述第1半導體層之間；第2接觸插塞，其沿著上述第3方向延伸，且於形成有上述第1絕緣層之區域內與上述第1半導體層連接；第1配線，其沿著上述第3方向延伸；及第1記憶單元，其設置在於上述第2方向上與上述第2部分隔開之位置，於上述第1半導體層與上述第1配線之間記憶資訊。
  2. 如請求項1之半導體記憶裝置，其中上述第1記憶單元包含：第2絕緣層，其設置於上述第1配線與上述第1半導體層之間；電荷儲存層，其設置於上述第1配線與上述第2絕緣層之間；及第3絕緣層，其設置於上述第1配線與上述電荷儲存層之間。
  3. 如請求項1之半導體記憶裝置，其中上述第1絕緣層設置於上述第2部分朝向上述第1方向之面及與其相對向之上述第1半導體層朝向上述第1方 向之面之間、及上述第1部分朝向上述第2方向之面及與其相對向之上述第1半導體層之間。
  4. 如請求項1之半導體記憶裝置，其進而包含：第2半導體層，其與上述第1半導體層於上述第1方向相鄰，且沿著上述第2方向延伸；第4絕緣層；及第2記憶單元，其設置在於上述第1方向上與上述第1記憶單元隔開之位置，於上述第1配線與上述第2半導體層之間記憶資訊；且上述導電層進而包含與上述第2部分於上述第1方向上隔開且沿著上述第2方向延伸之第3部分，上述第4絕緣層設置於上述第2半導體層與上述第3部分之間、及上述第2半導體層與上述第1部分之間。
  5. 如請求項1之半導體記憶裝置，其進而具備：第2導電層，其包含沿著上述第1方向延伸之第4部分、及沿著上述第2方向延伸之第5部分；第3接觸插塞，其沿著上述第3方向(Z方向)延伸，且與上述第4部分電性連接；第5絕緣層，其設置於上述第5部分與上述第1半導體層之間、及上述第4部分與上述第1半導體層之間；及第4接觸插塞，其沿著上述第3方向延伸，且在形成有上述第5絕緣層之區域內與上述第1半導體層連接。
  6. 如請求項4之半導體記憶裝置，其進而具備：第2配線，其設置於上述第1半導體層與上述第2半導體層之間，與上述第1配線於上述第2方向上相鄰，且沿著上述第3方向延伸；第3記憶單元，其設置在於上述第2方向上與上述第1記憶單元隔開之位置，於上述第2配線與上述第1半導體層之間記憶資訊；及第4記憶單元，其設置在於上述第2方向上與上述第2記憶單元隔開之位置，於上述第2配線與上述第2半導體層之間記憶資訊。
  7. 如請求項6之半導體記憶裝置，其進而具備：第3配線，其於上述第2方向上配置在上述第1配線與上述第2配線之間，於上述第1方向上配置在不同之位置，且沿著上述第3方向延伸；及第5記憶單元，其設置在於上述第2方向上與上述第1記憶單元及上述第3記憶單元隔開之位置，於上述第3配線與上述第2半導體層之間記憶資訊。
  8. 如請求項1之半導體記憶裝置，其進而具備與上述第1配線電性連接且沿著上述第1方向延伸之第4配線。
  9. 如請求項1之半導體記憶裝置，其進而具備與上述第2接觸插塞電性連接且沿著上述第2方向延伸之第5配線。
  10. 如請求項5之半導體記憶裝置，其進而具備與上述第4接觸插塞電性 連接且沿著上述第1方向延伸之第6配線。
  11. 一種半導體記憶裝置，其具備：第1半導體層，其沿著與半導體基板平行之第1方向延伸；第2半導體層，其沿著與半導體基板平行之上述第1方向延伸，於與上述半導體基板垂直之第2方向上設置於上述第1半導體層之上方；第3及第4半導體層，其於與上述第1及第2方向交叉之第3方向上，與上述第1及第2半導體層分別相鄰而配置，且沿著上述第1方向延伸；第1配線，其設置於上述第1半導體層與上述第3半導體層之間、及上述第2半導體層與上述第4半導體層之間，且沿著上述第2方向延伸；第1記憶單元，其於上述第1半導體層與上述第1配線之間記憶資訊；第2記憶單元，其於上述第2半導體層與上述第1配線之間記憶資訊；第3記憶單元，其於上述第3半導體層與上述第1配線之間記憶資訊；第4記憶單元，其於上述第4半導體層與上述第1配線之間記憶資訊；第1~第4絕緣層，其等於第1區域中，與上述第1~第4半導體層之側面分別接觸；第1導電層，其於上述第1區域中，側面與上述第1及第3絕緣層接觸；及第2導電層，其於上述第1區域中，側面與上述第2及第4絕緣層接觸，且設置於上述第1導電層之上方。
  12. 如請求項11之半導體記憶裝置，其中上述第1區域包含上述第1至第4半導體層之一端， 上述第1絕緣層於上述第1區域中，與上述第1半導體層之上述一端之側面、及自上述一端沿著上述第1方向延伸之上述第1半導體層之側面之一部分接觸，上述第2絕緣層於上述第1區域中，與上述第2半導體層之上述一端之側面、及自上述一端沿著上述第1方向延伸之上述第2半導體層之側面之一部分接觸，上述第3絕緣層於上述第1區域中，與上述第3半導體層之上述一端之側面、及自上述一端沿著上述第1方向延伸之上述第3半導體層之側面之一部分接觸，上述第4絕緣層於上述第1區域中，與上述第4半導體層之上述一端之側面、及自上述一端沿著上述第1方向延伸之上述第4半導體層之側面之一部分接觸，上述第1導電層包含：第1部分，其沿著上述第3方向延伸，且與上述第1及第3絕緣層之一部分接觸；及複數個第2部分，其等沿著上述第1方向延伸，一端連接於上述第1部分，且與沿著上述第1方向延伸之上述第1或第3絕緣層之側面接觸；且上述第2導電層包含：第3部分，其沿著上述第3方向延伸，與上述第2及第4絕緣層之一部分接觸，且設置於上述第1導電層之上述第1部分之上方；及複數個第4部分，其等沿著上述第1方向延伸，一端連接於上述第3部分，且與沿著上述第1方向延伸之上述第2或第4絕緣層之側面接觸。
  13. 如請求項12之半導體記憶裝置，其進而具備：第1接觸插塞，其沿著上述第2方向延伸，且與上述第1導電層之上述 第1部分電性連接；及第2接觸插塞，其沿著上述第2方向延伸，且與上述第2導電層之上述第3部分電性連接。
  14. 如請求項11之半導體記憶裝置，其進而具備：第1電晶體，其於上述第1區域中，包含上述第1半導體層之一部分、上述第1導電層之一部分、及上述第1絕緣層之一部分；第2電晶體，其於上述第1區域中，包含上述第2半導體層之一部分、上述第2導電層之一部分、及上述第2絕緣層之一部分；第3電晶體，其於上述第1區域中，包含上述第3半導體層之一部分、上述第1導電層之一部分、及上述第3絕緣層之一部分；及第4電晶體，其於上述第1區域中，包含上述第4半導體層之一部分、上述第3導電層之一部分、及上述第4絕緣層之一部分。
  15. 如請求項11之半導體記憶裝置，其進而具備：第5絕緣層，其設置於上述第1半導體層與上述第1配線之間；電荷儲存層，其設置於上述第5絕緣層與上述第1配線之間；及第6絕緣層，其設置於上述電荷儲存層與上述第1配線之間。
  16. 如請求項11之半導體記憶裝置，其進而具備：第3接觸插塞，其設置於上述第1區域內，沿著上述第2方向延伸，貫通上述第1及第2半導體層，且分別連接於上述第1及第2半導體層；及第4接觸插塞，其設置於上述第1區域內，沿著上述第2方向延伸，貫 通上述第3及第4半導體層，且分別連接於上述第3及第4半導體層。
  17. 如請求項16之半導體記憶裝置，其中上述第4接觸插塞於上述第1及第3方向上，配置在與上述第3接觸插塞不同之位置。
  18. 如請求項13之半導體記憶裝置，其中上述第1接觸插塞包含至少於上述第1方向突出之連接部，且上述連接部之底面連接於上述第1導電層之上表面。
  19. 如請求項13之半導體記憶裝置，其中上述第1接觸插塞貫通上述第1及第2導電層，且不與上述第2導電層電性連接，上述第2接觸插塞貫通上述第1及第2導電層，且不與上述第1導電層電性連接。
  20. 如請求項11之半導體記憶裝置，其進而具備：第2配線，其沿著上述第2方向延伸；第5記憶單元，其於上述第1半導體層與上述第2配線之間記憶資訊；及第6記憶單元，其於上述第2半導體層與上述第2配線之間記憶資訊；且上述第1及第2半導體層配置於上述第1配線與上述第2配線之間。
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