JP2022146819A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高集積化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に並ぶ複数のメモリブロック領域と、複数のメモリブロック領域に対して第１方向に並ぶフックアップ領域と、第１方向に延伸し、第１方向と交差する第２方向において複数のメモリブロック領域及びフックアップ領域と並ぶ配線領域と、を備える。複数のメモリブロック領域は、それぞれ、第１方向に延伸し、第２方向に並ぶ複数のメモリストリングと、第２方向に延伸し、複数のメモリストリングに共通に接続された第１配線と、を備える。配線領域は、第１方向に延伸し、複数のメモリブロック領域に対応する複数の第１配線に共通に接続された第２配線を備える。フックアップ領域は、第２配線に電気的に接続された第３配線と、第１方向及び第２方向と交差する第３方向に延伸し、第３配線に接続されたコンタクト電極と、を備える。【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。
基板の表面と交差する方向に複数のメモリセルが積層された半導体記憶装置が知られている。
米国特許第１０，６０７，９９５号明細書 特開２０１７－０５６４５２号公報
高集積化が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数のメモリブロック領域と、複数のメモリブロック領域に対して第１方向に並ぶフックアップ領域と、第１方向に延伸し、第１方向と交差する第２方向において複数のメモリブロック領域及びフックアップ領域と並ぶ配線領域と、を備える。複数のメモリブロック領域は、それぞれ、第１方向に延伸し、第２方向に並ぶ複数のメモリストリングと、第２方向に延伸し、複数のメモリストリングに共通に接続された第１配線と、を備える。配線領域は、第１方向に延伸し、複数のメモリブロック領域に対応する複数の第１配線に共通に接続された第２配線を備える。フックアップ領域は、第２配線に電気的に接続された第３配線と、第１方向及び第２方向と交差する第３方向に延伸し、第３配線に接続されたコンタクト電極と、を備える。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数のメモリセルと、第１方向に並び、複数のメモリセルに電気的に接続された複数の第１配線と、第１方向に延伸し、複数の第１配線のいずれかに接続されたコンタクト電極と、を備える。コンタクト電極は、第１方向に延伸する第１部分と、第１部分に接続され、複数の第１配線のいずれかの第１方向と交差する第２方向の側面に接続された第２部分と、を備える。第１方向に対して垂直であり、コンタクト電極の第２部分を含む断面を第１の断面とすると、第１の断面において、第２部分の輪郭線の一部は、第１の円の円周に沿って設けられ、第２部分の輪郭線のそれ以外の部分は、第１の円の内側に設けられている。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数のメモリ層と、第１方向に延伸し、複数のメモリ層に接続された複数のコンタクト電極と、第１方向に延伸し、複数のメモリ層に接続された電圧供給線と、を備える。複数のメモリ層は、それぞれ、メモリセルと、メモリセルに電気的に接続された第１配線と、複数のコンタクト電極のいずれかに電気的に接続された第２配線と、第１配線及び第２配線の間に電気的に接続された第１トランジスタと、第２配線及び電圧供給線の間に電気的に接続された第２トランジスタと、第２トランジスタ及び電圧供給線の間に電気的に接続された第３トランジスタと、を備える。第１配線は、第３トランジスタのゲート電極として機能する。
第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 図１のＡで示す部分を拡大して示す模式的な平面図である。 図２のＢで示す部分を拡大して示す模式的な平面図である。 図３に示す部分を含む模式的な斜視図である。 図１のＣで示す部分を拡大して示す模式的な平面図である。 図５に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 図５に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。 同半導体記憶装置の一部の構成を示す模式的な回路図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な平面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の変形例について説明するための模式的な平面図である。 第２実施形態に係る半導体記憶装置の変形例について説明するための模式的な平面図である。 第２実施形態に係る半導体記憶装置の変形例について説明するための模式的な回路図である。 第２実施形態に係る半導体記憶装置の変形例について説明するための模式的な平面図である。 第２実施形態に係る半導体記憶装置の変形例について説明するための模式的な平面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［構成］
図１は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。本実施形態に係る半導体記憶装置は、複数のメモリブロック領域ＲＢＬＫと、複数のフックアップ領域ＲＨＵと、複数のビット線領域ＲＢＬと、を備える。メモリブロック領域ＲＢＬＫは、Ｘ方向及びＹ方向においてマトリクス状に並ぶ。フックアップ領域ＲＨＵは、それぞれ、Ｙ方向に並ぶ複数のメモリブロック領域ＲＢＬＫに対応して設けられている。フックアップ領域ＲＨＵは、Ｘ方向に並び、Ｙ方向においてメモリブロック領域ＲＢＬＫと隣り合う。ビット線領域ＲＢＬは、それぞれ、Ｙ方向に並ぶ複数のメモリブロック領域ＲＢＬＫと、これらに対応するフックアップ領域ＲＨＵと、に対応して設けられている。ビット線領域ＲＢＬは、Ｘ方向において、これら複数のメモリブロック領域ＲＢＬＫ及びフックアップ領域ＲＨＵと並ぶ。
図１の例では、Ｙ方向に並ぶ２つのメモリブロック領域ＲＢＬＫの間に、Ｘ方向に延伸するローカルブロック接続線ＬＢＩが設けられている。これら２つのメモリブロック領域ＲＢＬＫ中の構成は、それぞれ、ローカルブロック接続線ＬＢＩに接続されている。また、ビット線領域ＲＢＬには、Ｙ方向に延伸するビット線ＢＬが設けられている。Ｙ方向に並ぶ複数のローカルブロック接続線ＬＢＩは、このビット線ＢＬに共通に接続されている。また、ビット線ＢＬは、フックアップ領域ＲＨＵ中の構成を介して、図示しない周辺回路に電気的に接続される。
図２は、図１のＡで示す部分を拡大して示す模式的な平面図である。図３は、図２のＢで示す部分を拡大して示す模式的な平面図である。図４は、図３に示す部分を含む模式的な斜視図である。
図２に示す様に、メモリブロック領域ＲＢＬＫには、Ｙ方向に並ぶ複数のメモリセル領域ＲＭＣと、Ｙ方向において隣り合う２つのメモリセル領域ＲＭＣの間に設けられたラダー領域ＲＬＤと、が設けられている。また、メモリブロック領域ＲＢＬＫのＹ方向の端部には、選択トランジスタ領域ＲＳＧＤが設けられている。尚、Ｙ方向において並ぶ２つのメモリブロック領域ＲＢＬＫの間には、ローカルブロック接続線領域ＲＬＢＩが設けられている。
図４には、半導体基板Ｓｕｂの一部を示している。半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。図示の様に、本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬを備える。また、Ｚ方向において隣り合う２つのメモリ層ＭＬの間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
メモリ層ＭＬは、Ｘ方向に並ぶ複数の半導体層１１０を備える。これら複数の半導体層１１０は、それぞれ、図２を参照して説明した複数のメモリセル領域ＲＭＣ、複数のラダー領域ＲＬＤ、及び、選択トランジスタ領域ＲＳＧＤにわたってＹ方向に延伸する。半導体層１１０は、例えば、直列に接続された複数のメモリトランジスタ（メモリセル）、及び、これらに接続された選択トランジスタのチャネル領域として機能する。尚、以下の説明において、直列に接続された複数のメモリトランジスタと、これらに接続された選択トランジスタと、を含む構成を、メモリストリングと呼ぶ場合がある。半導体層１１０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等を含んでいても良い。
メモリセル領域ＲＭＣには、例えば図３に示す様に、Ｘ方向において隣り合う２つの半導体層１１０の間に位置し、Ｙ方向に並ぶ複数の導電層１２０が設けられている。また、メモリセル領域ＲＭＣにおいて、メモリ層ＭＬは、複数の導電層１２０のＸ方向の側面と半導体層１１０との間に設けられた複数のゲート絶縁層１３０を備える。
導電層１２０は、例えば、複数のメモリトランジスタのゲート電極、及び、これらに接続されたワード線等として機能する。導電層１２０は、例えば図３に示す様に、窒化チタン（ＴｉＮ）等のバリア導電層１２１と、タングステン（Ｗ）等の導電層１２２と、を含んでいても良い。導電層１２０は、例えば図４に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。尚、Ｙ方向において隣り合う２つの導電層１２０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１２３（図３）が設けられている。
ゲート絶縁層１３０は、例えば、半導体層１１０のＸ方向の側面に設けられたトンネル絶縁層１３１と、そのＸ方向の側面に設けられた電荷蓄積層１３２と、そのＸ方向の側面に設けられたブロック絶縁層１３３と、を備える。
トンネル絶縁層１３１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。
電荷蓄積層１３２は、例えば、多結晶シリコン（Ｓｉ）等を含んでいても良い。また、この多結晶シリコン（Ｓｉ）には、リン（Ｐ）等のＮ型の不純物又はホウ素（Ｂ）等のＰ型の不純物が含まれていても良いし、これらの不純物が含まれていなくても良い。
ブロック絶縁層１３３は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。また、ブロック絶縁層１３３は、酸化アルミニウム（ＡｌＯ）、酸化ハフニウム（ＨｆＯ）又はその他の、絶縁性の金属酸化膜を含んでいても良い。
選択トランジスタ領域ＲＳＧＤ（図２）には、Ｘ方向において隣り合う２つの半導体層１１０の間に位置し、Ｙ方向に並ぶ導電層１４０及び導電層１５０が設けられている。選択トランジスタ領域ＲＳＧＤにおいて、メモリ層ＭＬは、複数の半導体層１１０のＹ方向の一端に接続された複数の半導体層１６０を備える。
導電層１４０は、例えば、半導体層１１０に正孔のチャネルを形成したり、半導体層１１０に形成された正孔のチャネルに電圧を供給したりするためのコンタクト電極等として機能する。導電層１４０は、例えば図３に示す様に、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層１４１と、窒化チタン（ＴｉＮ）等の導電層１４２と、を含んでいても良い。導電層１４０は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、導電層１４０の外周面には、ノンドープの多結晶シリコン（Ｓｉ）等を含むの半導体層１４３が設けられていても良い。尚、半導体層１４３は、省略しても良い。
導電層１５０は、例えば、トランジスタのゲート電極、及び、これに接続された配線等として機能する。導電層１５０は、例えば図３に示す様に、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層１５１と、窒化チタン（ＴｉＮ）等の導電層１５２と、を含んでいても良い。導電層１５０は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、導電層１５０の外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層１５３が設けられている。また、導電層１５０の中心部分には、酸化シリコン（ＳｉＯ２）等の絶縁層１５４が設けられていても良い。尚、導電層１５０のＹ方向における幅は、導電層１４０のＹ方向における幅より大きくても良い。
半導体層１６０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等の半導体層を含んでいても良い。また、Ｘ方向において隣り合う２つの半導体層１６０の間には、絶縁層１６１が設けられている。絶縁層１６１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層１６１は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
ラダー領域ＲＬＤ（図２）において、Ｘ方向において隣り合う２つの半導体層１１０の間には、導電層１４０又は導電層１５０が設けられている。また、図示は省略するものの、導電層１４０及び導電層１５０の外周面には、それぞれ、半導体層１４３（図３）及び絶縁層１５３（図３）が設けられている。
ローカルブロック接続線領域ＲＬＢＩ（図２）において、メモリ層ＭＬは、導電層１７０を備える。また、ローカルブロック接続線領域ＲＬＢＩには、導電層１７０に沿ってＸ方向に並ぶ複数の絶縁層１７１（図３）が設けられている。
導電層１７０は、例えば、ローカルブロック接続線ＬＢＩ（図１）として機能する。導電層１７０は、例えば、窒化チタン（ＴｉＮ）等の導電層を含んでいても良い。導電層１７０は、Ｘ方向に延伸し、複数の半導体層１６０を介して、複数の半導体層１１０に接続されている。尚、導電層１７０は、Ｙ方向において並ぶ２つのメモリブロック領域ＲＢＬＫ中の半導体層１１０に、電気的に接続されている。
絶縁層１７１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層１７１は、例えば図４に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
ビット線領域ＲＢＬにおいて、メモリ層ＭＬは、Ｙ方向に延伸する一対の導電層１８０を備える。また、ビット線領域ＲＢＬには、Ｘ方向において隣り合う２つの導電層１８０の間に位置し、Ｙ方向に並ぶ複数の絶縁層１８１が設けられている。
導電層１８０は、例えば、ビット線ＢＬ（図１）として機能する。導電層１８０は、例えば、窒化チタン（ＴｉＮ）等の導電層を含んでいても良い。導電層１８０は、Ｙ方向に延伸し、複数の導電層１７０のＸ方向の一端部に接続されている。
絶縁層１８１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層１８１は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。尚、Ｙ方向において隣り合う２つの絶縁層１８１の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１８２が設けられている。絶縁層１８１のＸ方向における幅は、絶縁層１８２のＸ方向における幅より大きくても良い。
図５は、図１のＣで示す部分を拡大して示す模式的な平面図である。図６は、図５に示す構造をＤ－Ｄ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。図７は、図５に示す構造をＥ－Ｅ´線に沿って切断し、矢印の方向に沿って見た模式的な断面図である。
図５に示す様に、フックアップ領域ＲＨＵには、Ｘ方向に並ぶ複数の引出線領域ＲＬＬと、Ｘ方向において隣り合う２つの引出線領域ＲＬＬの間に設けられたコンタクト電極領域ＲＣＣと、が設けられている。
引出線領域ＲＬＬにおいて、メモリ層ＭＬは、Ｙ方向に延伸する導電層１９０を備える。また、引出線領域ＲＬＬには、導電層１９０に沿ってＹ方向に並ぶ複数の絶縁層１９１が設けられている。
導電層１９０は、例えば、窒化チタン（ＴｉＮ）等の導電層を含んでいても良い。導電層１９０は、図２～図４を参照して説明した導電層１８０と導通しており、これらを介して図２～図４を参照して説明した導電層１７０と導通している。尚、図５の例において、導電層１９０のＸ方向の側面には、複数の絶縁層１９１に対応する複数の凸状の曲面が設けられている。
絶縁層１９１は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。絶縁層１９１は、例えば図６に示す様に、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。
コンタクト電極領域ＲＣＣには、例えば図５に示す様に、導電層１９０に沿ってＹ方向に並ぶ複数のコンタクト電極ＣＣが設けられている。また、コンタクト電極領域ＲＣＣにおいて、メモリ層ＭＬは、窒化シリコン（Ｓｉ３Ｎ４）等の絶縁層１０２を備える。
コンタクト電極ＣＣは、例えば図６に示す様に、略円柱状の部分１９２と、この部分１９２の下端部に設けられた略円盤状の部分１９３と、を備える。
部分１９２は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層１９４と、タングステン（Ｗ）等の導電層１９５と、を含んでいても良い。部分１９２は、複数のメモリ層ＭＬを貫通してＺ方向に延伸する。また、この部分１９２の外周面には、酸化シリコン（ＳｉＯ２）等の絶縁層１９６が設けられていても良い。絶縁層１９６の外周面の一部は、絶縁層１０１に接する。また、絶縁層１９６の外周面の一部は、絶縁層１０２に接する。絶縁層１９６の、絶縁層１０２に接する部分の径方向における厚みは、絶縁層１０１に接する部分の径方向における厚みより大きくても良い。
部分１９３は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層１９４を含んでいても良い。部分１９３は、いずれかのメモリ層ＭＬに含まれており、いずれかのメモリ層ＭＬに含まれる導電層１９０のＸ方向の側面に接続されている。尚、フックアップ領域ＲＨＵには、全てのメモリ層ＭＬに対応するコンタクト電極ＣＣが設けられていても良い。この場合、コンタクト電極ＣＣの数は、メモリ層ＭＬの数と一致していても良いし、メモリ層ＭＬの数より多くても良い。
尚、例えば図５に例示する様に、部分１９２の輪郭線は、所定の半径を備える円の円周に沿って設けられていても良い。また、部分１９３の輪郭線の一部は、これよりも大きい半径を有する円の円周に沿って設けられていても良い。また、部分１９３の輪郭線のそれ以外の部分は、この円の内側に設けられていても良い。例えば、図５の例では、部分１９３の導電層１９０との接続部分が、複数の凹状の曲面を含んでいる。この部分は、上記円の内側に設けられている。また、図５の例では、部分１９３の絶縁層１９６との接続部分が、この絶縁層１９６に対応するコンタクト電極ＣＣの中心点を中心とする円の外周面に沿って設けられた凹状の曲面を含んでいる。この部分は、上記円の内側に設けられている。尚、部分１９３のＸＹ断面における面積は、部分１９２のＸＹ断面における面積より大きくても良い。
［効果］
Ｚ方向に並ぶ複数の導電層又は半導体層を備える半導体記憶装置が知られている。この様な半導体記憶装置においては、これら複数の導電層又は半導体層と周辺回路とを接続するための、フックアップ領域を設ける場合がある。フックアップ領域には、Ｚ方向に延伸する複数のコンタクト電極が設けられる。また、フックアップ領域においては、複数の導電層又は半導体層を複数のコンタクト電極と接続するために、例えば、複数の導電層又は半導体層の端部位置をずらして略階段状の構造を形成する場合がある。この様な場合、Ｚ方向に並ぶ導電層又は半導体層の数が増えれば増える程、フックアップ領域の面積が増大してしまう。
ここで、図１を参照して説明した様に、本実施形態に係る半導体記憶装置においては、複数のメモリブロック領域ＲＢＬＫがＹ方向に並んでいる。また、これら複数のメモリブロック領域ＲＢＬＫに対応してそれぞれフックアップ領域を設けるのではなく、これら複数のメモリブロック領域ＲＢＬＫに対応する共通のフックアップ領域ＲＨＵを設けている。この様な構成によれば、フックアップ領域ＲＨＵの面積を、大幅に削減することが可能である。
また、上述の様な略階段状の構造を採用する場合、導電層又は半導体層の下面全体が、これよりも下層の導電層又は半導体層の上面と対向する。従って、Ｚ方向において隣り合う２つの導電層又は半導体層の間の静電容量が、比較的大きくなってしまう場合がある。また、下層に設けられた導電層又は半導体層ほど、この様な対向面積が大きくなってしまう。
そこで、本実施形態に係る半導体記憶装置においては、上述の様な略階段状の構造のかわりに、図５～図７を参照して説明したコンタクト電極ＣＣを採用している。このコンタクト電極ＣＣは、Ｚ方向に延伸する部分１９２と、この部分１９２の下端に接続された略円盤状の部分１９３と、を備える。また、この略円盤状の部分１９３は、それぞれ、導電層１９０の側面に接続されている。
この様な構成では、Ｚ方向に並ぶ２つの部分１９３の間の対向面積を比較的小さくすることが可能である。従って、Ｚ方向において隣り合う２つの導電層又は半導体層の間の静電容量を、比較的小さくすることが可能である。また、この様な構成によれば、下層に設けられた導電層又は半導体層の間の静電容量も、一定の大きさの範囲内に抑えることが可能である。
［製造方法］
図８～図３９は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図又は平面図である。図８、図１０、図１１、図１３、図１４、図１６、図１７、図１９～図２２、図２８及び図２９は、図４の一部に示した断面に対応している。ただし、説明の都合上、これらの図には、絶縁層１８１に対応する断面が追加されている。図９、図１２、図１５、図１８、及び、図２３～図２７は、図３に対応する部分を示している。図３０、図３２、図３４、図３６及び図３８は、図６に対応する部分を示している。図３１、図３３、図３５、図３７及び図３９は、図７に対応する部分を示している。
同製造方法においては、例えば図８に示す様に、複数の絶縁層１０１と、複数の絶縁層１０２と、を交互に形成する。この工程は、例えば、ＣＶＤ（Chemical VaporDeposition）等によって行う。
次に、例えば図９及び図１０に示す様に、開口１２３Ａを形成する。開口１２３Ａは、図９に示す様にＹ方向に延伸し、Ｘ方向に並ぶ。また、開口１２３Ａは、図１０に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０１及び複数の絶縁層１０２を貫通する。この工程は、例えば、ＲＩＥ（Reactive IonEtching）等によって行う。
次に、例えば図１１に示す様に、絶縁層１２３，１８２を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図１２及び図１３に示す様に、導電層１２０に対応する位置に、開口１２０Ａを形成する。また、導電層１４０に対応する位置に、開口１４０Ａを形成する。また、絶縁層１６１に対応する位置に、開口１６１Ａを形成する。これらの開口１２０Ａ，１４０Ａ，１６１Ａは、図１３に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０１及び複数の絶縁層１０２のＸ方向の側面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図１４に示す様に、開口１２０Ａの内部に、犠牲層１２０Ｂを形成する。また、図示は省略するものの、開口１４０Ａの内部に、犠牲層１４０Ｂを形成する。また、図示は省略するものの、開口１６１Ａの内部に、犠牲層１６１Ｂを形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図１５及び図１６に示す様に、導電層１５０に対応する位置に、開口１５０Ａを形成する。また、絶縁層１７１に対応する位置に、開口１７１Ａを形成する。また、絶縁層１８１に対応する位置に、開口１８１Ａを形成する。また、図示は省略するものの、絶縁層１９１（図５）に対応する位置に、開口を形成する。これらの開口１５０Ａ，１７１Ａ，１８１Ａ等は、図１６に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０１及び複数の絶縁層１０２のＸ方向の側面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図１７に示す様に、開口１８１Ａの内部に、犠牲層１８１Ｂを形成する。また、図示は省略するものの、開口１５０Ａの内部に、犠牲層１５０Ｂを形成する。また、図示は省略するものの、開口１７１Ａの内部に、犠牲層１７１Ｂを形成する。また、図示は省略するものの、絶縁層１９１（図５）に対応する位置に、犠牲層を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図１８及び図１９に示す様に、犠牲層１２０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２０に示す様に、半導体層１１０の一部を形成する。この工程では、例えば、開口１２０Ａを介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、ＣＶＤ等の方法によって、半導体層１１０の一部が形成される。
次に、例えば図２１に示す様に、トンネル絶縁層１３１及び電荷蓄積層１３２が形成される。この工程では、例えば、開口１２０Ａを介したウェットエッチング等の方法によって、半導体層１１０の一部が除去され、絶縁層１０１の上面の一部及び下面の一部が露出する。また、酸化処理又はＣＶＤ等の方法によって、トンネル絶縁層１３１が形成される。また、ＣＶＤ等の方法によって、電荷蓄積層１３２が形成される。また、ウェットエッチング等の方法によって電荷蓄積層１３２の一部が除去され、電荷蓄積層１３２がＺ方向において分断される。
次に、例えば図２２に示す様に、開口１２０Ａの内部に、ブロック絶縁層１３３、バリア導電層１２１及び導電層１２２が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２３に示す様に、犠牲層１４０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２４に示す様に、半導体層１１０の一部を形成する。この工程では、例えば、開口１４０Ａを介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、ＣＶＤ等の方法によって、半導体層１１０の一部が形成される。
次に、開口１４０Ａの内部に、半導体層１４３、半導体層１４１及び導電層１４２が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、犠牲層１５０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２５に示す様に、開口１５０Ａの内部に、絶縁層１５３、半導体層１５１、導電層１５２及び半導体層１５４が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、犠牲層１６１Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２６に示す様に、半導体層１６０を形成する。この工程では、例えば、開口１６１Ａを介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、ＣＶＤ等の方法によって、半導体層１６０が形成される。
次に、開口１６１Ａの内部に、絶縁層１６１が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２７及び図２８に示す様に、犠牲層１７１Ｂ，１８１Ｂを除去する。また、図示は省略するものの、絶縁層１９１に対応する位置において、犠牲層を除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２９に示す様に、導電層１８０を形成する。また、図示は省略するものの、導電層１７０（図３）及び導電層１９０（図５）を形成する。この工程では、例えば、開口１７１Ａ，１８１Ａ等を介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、ＣＶＤ等の方法によって、導電層１７０，１８０，１９０が形成される。
次に、例えば図３及び図４に示す様に、開口１７１Ａ，１８１Ａの内部に、絶縁層１７１，１８１が形成される。また、図示は省略するものの、絶縁層１９１（図５，図６）が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３０及び図３１に示す様に、コンタクト電極ＣＣに対応する位置に、開口ＣＣＡを形成する。開口ＣＣＡは、Ｚ方向に延伸し、いずれかの絶縁層１０１の上面の一部を露出させる。この工程では、フックアップ領域ＲＨＵに設けられた全ての絶縁層１０１の上面の一部が、複数の開口ＣＣＡを介して、露出しても良い。また、複数の開口ＣＣＡは、複数の絶縁層１０１，１０２を貫通してＺ方向に延伸し、これらの側面を露出させる。
次に、例えば図３２及び図３３に示す様に、開口ＣＣＡを介して、絶縁層１０２の一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。
次に、例えば図３４及び図３５に示す様に、開口ＣＣＡを介して、絶縁層１９６を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図３６及び図３７に示す様に、開口ＣＣＡを介して、絶縁層１９６の一部及び絶縁層１０１の一部を除去し、絶縁層１０２の上面を露出させる。この工程は、例えば、ＲＩＥ等の方法によって行う。
次に、例えば図３８及び図３９に示す様に、開口ＣＣＡを介して、絶縁層１０２の一部を除去する。この工程は、例えば、ウェットエッチング等の方法によって行う。この工程では、例えば、開口ＣＣＡの内部に導電層１９０のＸ方向の側面が露出するまで、絶縁層１０２が除去される。
次に、例えば図５～図７に示す様に、開口ＣＣＡの内部に、コンタクト電極ＣＣが形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
［第２実施形態］
［構成］
図４０は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な平面図である。図４１は、同半導体記憶装置の一部の構成を示す模式的な回路図である。図４２は、同半導体記憶装置の一部の構成を示す模式的な斜視図である。
尚、以下の説明では、第１実施形態と同様の構成には同一の符号を付し、説明を省略する
第２実施形態に係る半導体記憶装置は、基本的には第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第２実施形態に係る半導体記憶装置は、メモリ層ＭＬのかわりに、メモリ層ＭＬ２（図４２）を備えている。メモリ層ＭＬ２は、基本的には、メモリ層ＭＬと同様に構成されている。ただし、メモリ層ＭＬ２のフックアップ領域における構造は、メモリ層ＭＬのフックアップ領域ＲＨＵにおける構造と異なる。
フックアップ領域において、メモリ層ＭＬ２は、図４１に例示する様なプリアンプ回路ＰＡ（信号増幅回路）を備える。
次に、プリアンプ回路ＰＡの回路構成について説明する。
プリアンプ回路ＰＡは、ノードＮ１～Ｎ５を備える。ノードＮ１は、図２～図４を参照して説明した導電層１８０（ビット線ＢＬ）と導通している。ノードＮ２は、図５～図７を参照して説明したコンタクト電極ＣＣと導通している。ノードＮ３は、接地電圧が供給される電圧供給線と導通している。ノードＮ４，Ｎ５は、それぞれ、図示しないシーケンサに接続されている。
また、プリアンプ回路ＰＡは、ノードＮ１，Ｎ２の間に接続されたトランジスタＴｒ１と、ノードＮ２，Ｎ３の間に直列に接続されたトランジスタＴｒ２，Ｔｒ３と、を備えている。トランジスタＴｒ１～Ｔｒ３は、例えば、Ｎチャネル型の電界効果トランジスタである。
トランジスタＴｒ１のソース電極は、ノードＮ２に接続されている。トランジスタＴｒ１のドレイン電極は、ノードＮ１に接続されている。トランジスタＴｒ１のゲート電極は、ノードＮ４に接続されている。
トランジスタＴｒ２のソース電極は、トランジスタＴｒ３のドレイン電極に接続されている。トランジスタＴｒ２のドレイン電極は、ノードＮ２に接続されている。トランジスタＴｒ２のゲート電極は、ノードＮ５に接続されている。
トランジスタＴｒ３のソース電極は、ノードＮ３に接続されている。トランジスタＴｒ３のドレイン電極は、トランジスタＴｒ２のソース電極に接続されている。トランジスタＴｒ３のゲート電極は、ノードＮ１に接続されている。
次に、プリアンプ回路ＰＡの動作について、簡単に説明する。
例えば、半導体記憶装置の読出動作に際しては、まず、ノードＮ４，Ｎ５に“Ｈ，Ｌ”の信号を供給する。これにより、トランジスタＴｒ１をＯＮ状態とし、トランジスタＴｒ２をＯＦＦ状態とする。この状態で、ノードＮ１，Ｎ２を介して、ビット線ＢＬ（図１）の充電を行う。
次に、ノードＮ４，Ｎ５に“Ｌ，Ｌ”の信号を供給する。これにより、トランジスタＴｒ１，Ｔｒ２をＯＦＦ状態とする。この状態で、所定の導電層１２０（図２～図４）に読出電圧を供給する。これにより、この導電層１２０に接続された選択メモリセルは、記録されたデータに応じてＯＮ状態又はＯＦＦ状態となる。また、複数の導電層１２０（図２～図４）に、この読出電圧よりも大きい読出パス電圧を供給する。これにより、選択メモリセルが、ビット線ＢＬ（図１）及び図示しないソース線ＳＬと導通する。これにより、ＯＮ状態の選択メモリセルに接続されたビット線の電荷は放電される。これに伴い、トランジスタＴｒ３（図４１）は、ＯＦＦ状態となる。一方、ＯＦＦ状態の選択メモリセルに接続されたビット線の電荷は維持される。この場合、トランジスタＴｒ３（図４１）は、ＯＮ状態に維持される。
次に、ノードＮ４，Ｎ５に“Ｌ，Ｈ”の信号を供給する。これにより、トランジスタＴｒ１をＯＦＦ状態とし、トランジスタＴｒ２をＯＮ状態とする。この場合、ＯＮ状態の選択メモリセルに対応するコンタクト電極ＣＣには電流が流れない。一方、ＯＦＦ状態の選択メモリセルに対応するコンタクト電極ＣＣには電流が流れる。従って、この電流を検出することにより、選択メモリセルに記録されたデータを検出可能である。
この様な構成によれば、ノードＮ１と導通するビット線ＢＬ（図１）の放電を行う際、ビット線ＢＬがコンタクト電極ＣＣから電気的に切り離される。従って、ビット線ＢＬの放電を、比較的高速に実行可能である。
次に、プリアンプ回路ＰＡの構成について、より詳しく説明する。
フックアップ領域において、メモリ層ＭＬ２は、例えば図４０に示す様に、導電層２１０を備える。また、フックアップ領域には、導電層２１０に沿って並ぶ複数の絶縁層２１１が設けられている。
導電層２１０は、図４１を参照して説明したノードＮ１として機能する。導電層２１０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。
絶縁層２１１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２１１は、例えば図４２に示す様に、複数のメモリ層ＭＬ２を貫通してＺ方向に延伸する。
また、フックアップ領域において、メモリ層ＭＬ２は、導電層２２０を備える。また、フックアップ領域には、導電層２２０に沿って並ぶ複数の絶縁層２２１が設けられている。
導電層２２０は、図４１を参照して説明したノードＮ２として機能する。導電層２２０は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。
絶縁層２２１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２２１は、複数のメモリ層ＭＬ２を貫通してＺ方向に延伸する。
また、フックアップ領域において、メモリ層ＭＬ２は、半導体層２３０を備える。また、フックアップ領域には、半導体層２３０に接続された導電層２３１が設けられている。
半導体層２３０は、図４１を参照して説明したトランジスタＴｒ３のソース領域として機能する。半導体層２３０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
導電層２３１は、図４１を参照して説明したノードＮ３として機能する。導電層２３１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。導電層２３１は、例えば図４２に示す様に、複数のメモリ層ＭＬ２を貫通してＺ方向に延伸する。
また、フックアップ領域において、メモリ層ＭＬ２は、複数の半導体層２４０を備える。また、フックアップ領域には、複数の半導体層２４０に対応して設けられた複数の導電層２４１と、これら複数の導電層２４１の外周面を覆う絶縁層２４２と、が設けられている。
半導体層２４０は、図４１を参照して説明したトランジスタＴｒ１，Ｔｒ２のチャネル領域として機能する。半導体層２４０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
導電層２４１は、図４１を参照して説明したＴｒ１，Ｔｒ２のゲート電極として機能する。また、導電層２４１は、図４１を参照して説明したノードＮ４又はノードＮ５として機能する。導電層２４１は、例えば、窒化チタン（ＴｉＮ）等のバリア導電層と、タングステン（Ｗ）等の導電層と、を含んでいても良い。
絶縁層２４２は、図４１を参照して説明したトランジスタＴｒ１，Ｔｒ２のゲート絶縁膜として機能する。絶縁層２４２は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。導電層２４１及び絶縁層２４２は、例えば図４２に示す様に、複数のメモリ層ＭＬ２を貫通してＺ方向に延伸する。
また、フックアップ領域において、メモリ層ＭＬ２は、半導体層２３０の外周面の一部に接続された半導体層２５０と、半導体層２５０の外周面の一部に接続された絶縁層２５１と、を備える。また、フックアップ領域には、半導体層２５０に接続された絶縁層２５２と、半導体層２５０の外周面の一部に接続された半導体層２５３と、が設けられている。
半導体層２５０は、図４１を参照して説明したトランジスタＴｒ３のチャネル領域として機能する。半導体層２５０は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
絶縁層２５１は、図４１を参照して説明したトランジスタＴｒ３のゲート絶縁膜として機能する。絶縁層２５１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。
絶縁層２５２は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２５２は、例えば図４２に示す様に、複数のメモリ層ＭＬ２を貫通してＺ方向に延伸する。
半導体層２５３は、半導体層２５０等によって構成されるトランジスタＴｒ３において、リーク電流を抑制する。半導体層２５３は、例えば、ホウ素（Ｂ）等のＰ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。尚、半導体層２５３に含まれる不純物の濃度は、半導体層２５０に含まれる不純物の濃度よりも大きい。半導体層２５３は、複数のメモリ層ＭＬ２を貫通してＺ方向に延伸する。
また、フックアップ領域において、メモリ層ＭＬ２は、複数の半導体層２６０を備える。また、フックアップ領域には、複数の半導体層２６０に接続された複数の絶縁層２６１が設けられている。
複数の半導体層２６０の一部は、導電層２１０及び半導体層２４０に接続されている。この様な半導体層２６０は、図４１を参照して説明したトランジスタＴｒ１のドレイン領域として機能する。また、複数の半導体層２６０の一部は、２つの半導体層２４０、及び、導電層２２０に接続されている。この様な半導体層２６０は、図４１を参照して説明したトランジスタＴｒ１のソース領域、及び、トランジスタＴｒ２のドレイン領域として機能する。また、複数の半導体層２６０の一部は、半導体層２４０及び半導体層２５０に接続されている。この様な半導体層２６０は、図４１を参照して説明したトランジスタＴｒ２のソース領域、及び、トランジスタＴｒ３のドレイン領域として機能する。半導体層２６０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
絶縁層２６１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２６１は、複数のメモリ層ＭＬ２を貫通してＺ方向に延伸する。
また、フックアップ領域において、メモリ層ＭＬ２は、半導体層２７０を備える。半導体層２７０は、絶縁層２５１を介して半導体層２５０に対向し、且つ、導電層２１０に接続されている。また、フックアップ領域には、半導体層２７０に接続された絶縁層２７１が設けられている。
半導体層２７０は、図４１を参照して説明したトランジスタＴｒ３のゲート電極として機能する。半導体層２７０は、例えば、リン（Ｐ）等のＮ型の不純物を含む多結晶シリコン（Ｓｉ）等を含んでいても良い。
絶縁層２７１は、例えば、酸化シリコン（ＳｉＯ２）等を含んでいても良い。絶縁層２７１は、複数のメモリ層ＭＬ２を貫通してＺ方向に延伸する。
［製造方法］
図４３～図７２は、第２実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図又は平面図である。図４３、図４５、図４７、図５１、図５５、図５９、及び、図６３～図６９は、図４０に対応する平面を示している。図４４、図４６、図４８～図５０、図５２～図５４、図５６～図５８、図６０～図６２、及び、図７０～図７２は、図４２の一部に示した断面に対応している。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に製造される。
ただし、第２実施形態に係る半導体記憶装置の製造方法においては、図１２及び図１３を参照して説明した工程、又は、図１５及び図１６を参照して説明した工程において、例えば図４３及び図４４に示す様に、絶縁層２１１に対応する位置に、開口２１０Ａを形成する。また、絶縁層２２１に対応する位置に、開口２２０Ａを形成する。また、導電層２３１に対応する位置に、開口２３０Ａを形成する。また、導電層２４１に対応する位置に、開口２４０Ａを形成する。また、絶縁層２５２に対応する位置に、開口２５０Ａを形成する。また、半導体層２５３に対応する位置に、開口２５３Ａを形成する。また、絶縁層２６１に対応する位置に、開口２６０Ａを形成する。また、絶縁層２７１に対応する位置に、開口２７０Ａを形成する。これらの開口２１０Ａ、開口２２０Ａ、開口２３０Ａ、開口２４０Ａ、開口２５０Ａ、開口２５３Ａ、開口２６０Ａ及び開口２７０Ａは、図４４に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０１及び複数の絶縁層１０２のＸ方向の側面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図４５及び図４６に示す様に、開口２１０Ａ、開口２２０Ａ、開口２３０Ａ、開口２４０Ａ、開口２５０Ａ、開口２５３Ａ、開口２６０Ａ及び開口２７０Ａの内部に、犠牲層２３０Ｂ、犠牲層２４０Ｂ、犠牲層２５０Ｂ、犠牲層２５３Ｂ、犠牲層２６０Ｂ及び犠牲層２７０Ｂを形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図４７及び図４８に示す様に、犠牲層２５０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図４９に示す様に、半導体層２５０を形成する。この工程では、例えば、開口２５０Ａを介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、ＣＶＤ等の方法によって、半導体層２５０が形成される。
次に、例えば図５０に示す様に、開口２５０Ａの内部に、絶縁層２５１が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図５１及び図５２に示す様に、犠牲層２４０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図５３に示す様に、半導体層２４０を形成する。この工程では、例えば、開口２４０Ａを介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、ＣＶＤ等の方法によって、半導体層２４０が形成される。
次に、例えば図５４に示す様に、開口２４０Ａの内部に、絶縁層２４２及び導電層２４１が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図５５及び図５６に示す様に、犠牲層２３０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図５７に示す様に、半導体層２３０を形成する。この工程では、例えば、開口２３０Ａを介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、ＣＶＤ等の方法によって、半導体層２３０が形成される。
次に、例えば図５８に示す様に、開口２３０Ａの内部に、導電層２３１が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図５９及び図６０に示す様に、犠牲層２６０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図６１に示す様に、半導体層２６０を形成する。この工程では、例えば、開口２６０Ａを介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、ＣＶＤ等の方法によって、半導体層２６０が形成される。
次に、例えば図６２に示す様に、開口２６０Ａの内部に、絶縁層２６１が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図６３に示す様に、犠牲層２７０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図６４に示す様に、絶縁層２５１を形成する。この工程では、例えば、開口２７０Ａを介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、熱酸化処理等の方法によって半導体層２５０の外周面の一部が酸化され、これによって絶縁層２５１が形成される。
次に、例えば図６５に示す様に、半導体層２７０を形成する。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図６６に示す様に、開口２７０Ａの内部に、絶縁層２７１が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図６７に示す様に、犠牲層２５３Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図６８に示す様に、開口２５３Ａの内部に、半導体層２５３が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
次に、例えば図２７及び図２８を参照して説明した工程において、例えば図６９及び図７０に示す様に、犠牲層２１０Ｂ，２２０Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２９を参照して説明した工程において、例えば図７１に示す様に、導電層２１０を形成する。また、図示は省略するものの、導電層２２０を形成する。この工程では、例えば、開口２１０Ａ，２２０Ａを介したウェットエッチング等の方法によって、絶縁層１０２の一部が除去される。また、ＣＶＤ等の方法によって、導電層２１０，２２０が形成される。
次に、例えば図７２に示す様に、開口２１０Ａの内部に、絶縁層２１１が形成される。また、図示は省略するものの、開口２２０Ａの内部に、絶縁層２２１が形成される。この工程は、例えば、ＣＶＤ等の方法によって行う。
［プリアンプ回路ＰＡの構成例］
図４０～図４２に例示した様なプリアンプ回路ＰＡの構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。
例えば、図４０に例示した構成は、半導体層２５０と、この外周面の一部に接する半導体層２５３と、を備える。一方、図７３に例示する構成は、基本的には図４０に例示した構成と同様に構成されているものの、半導体層２５０のかわりに、半導体層３５０を備える。また、この構成は、半導体層２５３を備えていない。
半導体層３５０は、基本的には半導体層２５０と同様に構成されている。ただし、半導体層２５０の外周面には１つの絶縁層２５１が設けられており、半導体層２５０はこの絶縁層２５１を介して１つの半導体層２７０と対向していた。一方、半導体層３５０の外周面には２つの絶縁層２５１が設けられており、半導体層３５０はこれらの絶縁層２５１を介して２つの半導体層２７０と対向している。この様な構成では、半導体層３５０によって構成されるトランジスタＴｒ３のチャネル幅を大きくして、ＯＮ電流を増大させることが可能である。
また、例えば、図４０に例示した構成は、半導体層２５０と、この半導体層２５０に接する１つの絶縁層２５２と、を備える。一方、図７４に例示する構成は、基本的には図４０に例示した構成と同様に構成されているものの、半導体層２５０のかわりに、半導体層４５０と、この半導体層４５０に接する２つの絶縁層２５２と、を備える。
半導体層４５０は、基本的には半導体層２５０と同様に構成されている。ただし、半導体層２５０の外周面の一部は、１つの絶縁層２５２の中心位置を中心とする１つの円の円周に沿って設けられていた。また、半導体層２５０の外周面のその他の部分は、この円の範囲内に設けられていた。一方、半導体層４５０の外周面の一部は、２つの絶縁層２５２の中心位置をそれぞれ中心とする２つの円の円周に沿って設けられている。また、半導体層４５０の外周面のその他の部分は、この２つの円の少なくとも一方の範囲内に設けられている。また、半導体層４５０と半導体層２７０との対向面積は、半導体層２５０と半導体層２７０との対向面積よりも大きい。この様な構成では、半導体層４５０によって構成されるトランジスタＴｒ３のチャネル長を大きくして、ＯＦＦリーク電流を抑制することが可能である。
また、プリアンプ回路ＰＡは、例えば図７５に示す様に、ノードＮ１，Ｎ２の間に並列に接続された２以上の回路要素ｐａを備えていても良い。回路要素ｐａは、それぞれ、図４１を参照して説明したトランジスタＴｒ１，Ｔｒ２，Ｔｒ３を備えていても良い。この様な場合には、例えば図７６に示す様に、上述したいずれかの構成の構成要素を２組以上フックアップ領域に設け、共通の導電層２１０，２２０の間に並列に接続しても良い。
また、以上の例では、導電層２１０，２２０、及び、半導体層２３０，２４０，２５０，２６０，２７０の輪郭線の少なくとも一部が、これらを貫通する構成の中心位置を中心とする円の円周に沿って、曲線状に形成されていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば図７７の例では、導電層２１０，２２０及び半導体層２３０，２４０，２５０，２６０，２７０の輪郭線が、Ｘ方向又はＹ方向に延伸する直線に沿って形成されている。この様な構成を製造する場合には、例えば、図９及び図１０を参照して説明した工程においてフックアップ領域のパターニングを行い、複数の溝を形成し、図１１を参照して説明した工程において、これら複数の溝に酸化シリコン（ＳｉＯ２）等の絶縁層を形成することが可能である。
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
例えば、第１実施形態及び第２実施形態に係る半導体記憶装置は、いわゆるＮＡＮＤフラッシュメモリを備えていた。しかしながら、第１実施形態及び第２実施形態において例示した様な構成は、ＮＡＮＤフラッシュメモリ以外の半導体記憶装置についても適用可能である。例えば、複数のメモリ層ＭＬ，ＭＬ２に、Ｙ方向に延伸する半導体層を設け、この半導体層をチャネル領域とする一又は複数のメモリトランジスタを備える構成に対して、第１実施形態及び第２実施形態において例示した様な構成を適用することも可能である。また、その他のメモリトランジスタを備える構成に対して、第１実施形態及び第２実施形態において例示した様な構成を適用することも可能である。また、その他のメモリに対して、第１実施形態及び第２実施形態において例示した様な構成を適用することも可能である。
また、図１等を参照して説明した様に、第１実施形態及び第２実施形態に係る半導体記憶装置は、Ｙ方向に並ぶ複数のメモリブロック領域ＲＢＬＫと、これら複数のメモリブロック領域ＲＢＬＫに対応して設けられた１のフックアップ領域ＲＨＵと、を備えていた。しかしながら、フックアップ領域ＲＨＵの配置は、適宜調整可能である。例えば、第１実施形態及び第２実施形態においては、複数のメモリブロック領域ＲＢＬＫに対応して、複数のフックアップ領域ＲＨＵを設けても良い。この様な場合には、ビット線領域ＲＢＬを省略しても良い。
また、図５～図７を参照して説明した様に、第１実施形態及び第２実施形態に係るコンタクト電極ＣＣは、Ｚ方向に延伸する部分１９２と、部分１９２の下端に接続された略円盤状の部分１９３と、を備えていた。しかしながら、コンタクト電極ＣＣの構成は、適宜調整可能である。例えば、第１実施形態及び第２実施形態においては、コンタクト電極ＣＣから略円盤状の部分１９３を省略しても良い。この様な場合、例えば、Ｚ方向に積層された複数の導電層１９０の上面に、それぞれ、複数のコンタクト電極ＣＣの下端を接続しても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１０…半導体層、１２０…導電層、１３０…ゲート絶縁層、１４０…導電層、１５０…導電層、１６０…半導体層、１７０…導電層、１８０…導電層、ＲＢＬＫ…メモリブロック領域、ＲＨＵ…フックアップ領域、ＲＢＬ…ビット線領域。

Claims (7)

  1. 第１方向に並ぶ複数のメモリブロック領域と、
    前記複数のメモリブロック領域に対して前記第１方向に並ぶフックアップ領域と、
    前記第１方向に延伸し、前記第１方向と交差する第２方向において前記複数のメモリブロック領域及び前記フックアップ領域と並ぶ配線領域と
    を備え、
    前記複数のメモリブロック領域は、それぞれ、
    前記第１方向に延伸し、前記第２方向に並ぶ複数のメモリストリングと、
    前記第２方向に延伸し、前記複数のメモリストリングに共通に接続された第１配線と
    を備え、
    前記配線領域は、前記第１方向に延伸し、前記複数のメモリブロック領域に対応する複数の第１配線に共通に接続された第２配線を備え、
    前記フックアップ領域は、
    前記第２配線に電気的に接続された第３配線と、
    前記第１方向及び前記第２方向と交差する第３方向に延伸し、前記第３配線に接続されたコンタクト電極と
    を備える半導体記憶装置。
  2. 前記コンタクト電極は、
    前記第３方向に延伸する第１部分と、
    前記第１部分に接続され、前記第３配線の前記第１方向又は前記第２方向の側面に接続された第２部分と
    を備え、
    前記第１方向及び前記第２方向に延伸し、前記コンタクト電極の第２部分を含む断面を第１の断面とすると、
    前記第１の断面において、
    前記第２部分の輪郭線の一部は、第１の円の円周に沿って設けられ、
    前記第２部分の輪郭線のそれ以外の部分は、前記第１の円の内側に設けられている
    請求項１記載の半導体記憶装置。
  3. 前記第３方向に並ぶ複数のメモリ層を備え、
    前記複数のメモリ層は、それぞれ、前記複数のメモリストリングと、前記複数の第１配線と、前記第２配線と、前記第３配線と、を備え、
    前記フックアップ領域は、前記複数のメモリ層に対応して、前記コンタクト電極を複数備える
    請求項１又は２記載の半導体記憶装置。
  4. 前記複数のメモリ層は、それぞれ、信号増幅回路を備える
    請求項３記載の半導体記憶装置。
  5. 前記フックアップ領域は、前記第３方向に延伸する電圧供給線を備え、
    前記フックアップ領域において、前記複数のメモリ層は、それぞれ、
    前記第２配線及び前記第３配線の間に電気的に接続された第４配線と、
    前記第３配線及び前記第４配線の間に電気的に接続された第１トランジスタと、
    前記第３配線及び前記電圧供給線の間に電気的に接続された第２トランジスタと、
    前記第２トランジスタ及び前記電圧供給線の間に電気的に接続された第３トランジスタと
    を備え、
    前記第４配線は、前記第３トランジスタのゲート電極として機能する
    請求項３又は４記載の半導体記憶装置。
  6. 第１方向に並ぶ複数のメモリセルと、
    前記第１方向に並び、前記複数のメモリセルに電気的に接続された複数の第１配線と、
    前記第１方向に延伸し、前記複数の第１配線のいずれかに接続されたコンタクト電極と
    を備え、
    前記コンタクト電極は、
    前記第１方向に延伸する第１部分と、
    前記第１部分に接続され、前記複数の第１配線のいずれかの前記第１方向と交差する第２方向の側面に接続された第２部分と
    を備え、
    前記第１方向に対して垂直であり、前記コンタクト電極の第２部分を含む断面を第１の断面とすると、
    前記第１の断面において、
    前記第２部分の輪郭線の一部は、第１の円の円周に沿って設けられ、
    前記第２部分の輪郭線のそれ以外の部分は、前記第１の円の内側に設けられている
    半導体記憶装置。
  7. 第１方向に並ぶ複数のメモリ層と、
    前記第１方向に延伸し、前記複数のメモリ層に接続された複数のコンタクト電極と、
    前記第１方向に延伸し、前記複数のメモリ層に接続された電圧供給線と
    を備え、
    前記複数のメモリ層は、それぞれ、
    メモリセルと、
    前記メモリセルに電気的に接続された第１配線と、
    前記複数のコンタクト電極のいずれかに電気的に接続された第２配線と、
    前記第１配線及び前記第２配線の間に電気的に接続された第１トランジスタと、
    前記第２配線及び前記電圧供給線の間に電気的に接続された第２トランジスタと、
    前記第２トランジスタ及び前記電圧供給線の間に電気的に接続された第３トランジスタと
    を備え、
    前記第１配線は、前記第３トランジスタのゲート電極として機能する
    半導体記憶装置。
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EP3891801A4 (en) * 2018-12-04 2022-08-24 Sunrise Memory Corporation PROCESS FOR FABRICATION OF MULTILAYERY HORIZONTAL NOR THIN FILM MEMORY STRINGS
JP2020092141A (ja) * 2018-12-04 2020-06-11 キオクシア株式会社 半導体記憶装置
CN113424319A (zh) * 2019-02-11 2021-09-21 日升存储公司 垂直薄膜晶体管以及作为用于三维存储器阵列的位线连接器的应用
TWI720547B (zh) * 2019-03-22 2021-03-01 日商東芝記憶體股份有限公司 半導體記憶裝置

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