JP2020150083A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】半導体メモリにおいて、制御性を向上させる。【解決手段】不揮発性半導体記憶装置は、複数の不揮発性メモリセルが直列接続されて構成されるメモリストリングがｋ層積層形成されたメモリストリング群と、各メモリストリングにそれぞれ対応して設けられたｋ個の選択トランジスタからなる選択トランジスタ群と、各メモリストリングと並行して配置されたｎ本のビット線群と、垂直方向に配置されｎ本のビット線群とそれぞれ接続されたｎ本のビット線コンタクトと、から構成され、選択トランジスタ群はｋ／ｎ個の選択トランジスタからなるｎ個の選択トランジスタ部分群に区分され、この部分群に属するｋ／ｎ個の選択トランジスタは対応するｎ本のビット線コンタクトの一つとそれぞれ接続されている。【選択図】 図３

Description

本開示の実施形態は不揮発性半導体記憶装置に関する。

不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリを大容量化するために、多くのメモリセルを積層した構成をとる三次元ＮＡＮＤ型フラッシュメモリが実用化されている。三次元ＮＡＮＤ型フラッシュメモリには、セルストリングを縦に形成する形態とセルストリングを水平方向に形成する形態がある。後者をＶＧＮＡＮＤ（Ｖｉｒｔｉｃａｌ Ｇａｔｅ ＮＡＮＤ）と呼ぶことがある。

特開２００８−７８４０４号公報 米国特許第７３８２０１８号明細書

ＶＧＮＡＮＤなどのＮＡＮＤ型フラッシュメモリにおいて、制御性を向上させることが求められている。

本実施形態にかかる不揮発性半導体記憶装置は、複数の不揮発性メモリセルが直列接続されて構成されるメモリストリングがｋ層積層形成されたメモリストリング群と、各メモリストリングにそれぞれ対応して設けられたｋ個の選択トランジスタからなる選択トランジスタ群と、各メモリストリングと並行して配置されたｎ本のビット線群と、垂直方向に配置されｎ本のビット線群とそれぞれ接続されたｎ本のビット線コンタクトと、から構成され、選択トランジスタ群はｋ／ｎ個の選択トランジスタからなるｎ個の選択トランジスタ部分群に区分され、この部分群に属するｋ／ｎ個の選択トランジスタは対応するｎ本のビット線コンタクトの一つとそれぞれ接続されていることを特徴とする。

本実施形態にかかる不揮発性半導体記憶装置のブロック図である。 本実施形態にかかる第１実施形態にかかる不揮発性半導体記憶装置の備えるメモリセルアレイの回路図である。 本実施形態にかかる不揮発性半導体記憶装置のメモリセル領域及びＳＧＤ領域を示した平面図である。 本実施形態にかかる不揮発性半導体装置のＳＧＤ領域の断面図である。 本実施形態にかかる不揮発性半導体記憶装置のメモリセル領域及びＳＧＳ領域を示した平面図である。 比較例にかかる不揮発性半導体記憶装置のメモリセル領域及びＳＧＤ領域を示した平面図である。 比較例にかかる不揮発性半導体装置のＳＧＤ領域の断面図である。

以下、本実施形態にかかる不揮発性半導体記憶装置を図面を参照して具体的に説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。また、以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示するものであって、実施形態の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。実施形態の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。

［半導体記憶装置の全体構成］
まず、半導体記憶装置の全体構成について、図１を用いて説明する。図１は、半導体記憶装置の基本的な全体構成を示すブロック図の一例である。なお、図１では、各ブロックの接続の一部を矢印線により示しているが、ブロック間の接続はこれに限定されない。

図１に示すように、半導体記憶装置１は、入出力回路１０、ロジック制御回路１１、ステータスレジスタ１２、アドレスレジスタ１３、コマンドレジスタ１４、シーケンサ１５、レディ／ビジー回路１６、電圧発生回路１７、メモリセルアレイ１８、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２を含む。

入出力回路１０は、外部コントローラ２との信号ＤＱの入出力を制御する。信号ＤＱは、例えばデータＤＡＴ、アドレスＡＤＤ、及びコマンドＣＭＤを含む。より具体的には、入出力回路１０は、外部コントローラ２から受信したデータＤＡＴをデータレジスタ２１に送信し、アドレスＡＤＤをアドレスレジスタ１３に送信し、コマンドＣＭＤをコマンドレジスタ１４に送信する。また、入出力回路１０は、ステータスレジスタ１２から受信したステータス情報ＳＴＳ、データレジスタ２１から受信したデータＤＡＴ、及びアドレスレジスタ１３から受信したアドレスＡＤＤ等を、外部コントローラ２に送信する。

ロジック制御回路１１は、外部コントローラ２から各種制御信号を受信する。そしてロジック制御回路１１は、受信した制御信号に応じて、入出力回路１０及びシーケンサ１５を制御する。

ステータスレジスタ１２は、例えば、書き込み動作、読み出し動作、及び消去動作におけるステータス情報ＳＴＳを一時的に保持し、外部コントローラ２に動作が正常に終了したか否かを通知する。

アドレスレジスタ１３は、受信したアドレスＡＤＤを一時的に保持する。そしてアドレスレジスタ１３は、ロウアドレスＲＡＤＤをロウデコーダ１９へ転送し、カラムアドレスＣＡＤＤをカラムデコーダ２２に転送する。

コマンドレジスタ１４は、受信したコマンドＣＭＤを一時的に保存し、シーケンサ１５に転送する。

シーケンサ１５は、半導体記憶装置１全体の動作を制御する。より具体的には、シーケンサ１５は、受信したコマンドＣＭＤに応じて、例えば、ステータスレジスタ１２、レディ／ビジー回路１６、電圧発生回路１７、ロウデコーダ１９、センスアンプ２０、データレジスタ２１、及びカラムデコーダ２２等を制御し、書き込み動作、読み出し動作、及び消去動作等を実行する。

レディ／ビジー回路１６は、シーケンサ１５の動作状況に応じて、レディ／ビジー信号ＲＢｎを外部コントローラ２に送信する。

電圧発生回路１７は、シーケンサ１５の制御に応じて、書き込み動作、読み出し動作、及び消去動作に必要な電圧を発生させ、発生した電圧を例えばメモリセルアレイ１８、ロウデコーダ１９、及びセンスアンプ２０等に供給する。ロウデコーダ１９及びセンスアンプ２０は、電圧発生回路１７より供給された電圧をメモリセルアレイ１８内のメモリセルトランジスタに印加する。

メモリセルアレイ１８は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルトランジスタ（以下、「メモリセル」とも表記する）を含む複数のブロックＢＬＫ（ＢＬＫ０〜ＢＬＫ３、・・・）を備えている。各々のブロックＢＬＫは、複数のメモリユニットＭＵを含む。そして各々のメモリユニットＭＵは、複数のメモリグループＭＧを含む。なお、メモリセルアレイ１８内のブロックＢＬＫ、ブロックＢＬＫ内のメモリユニットＭＵ、及びメモリユニットＭＵ内のメモリグループＭＧの個数は任意である。メモリセルアレイ１８の詳細については後述する。

ロウデコーダ１９は、ロウアドレスＲＡＤＤをデコードする。ロウデコーダ１９は、デコード結果に基づき、メモリセルアレイ１８に、必要な電圧を印加する。

センスアンプ２０は、読み出し動作のときには、メモリセルアレイ１８から読み出されたデータをセンスする。そして、センスアンプ２０は、読み出しデータをデータレジスタ２１に送信する。また、センスアンプ２０は、書き込み動作のときには、書き込みデータをメモリセルアレイ１８に送信する。

データレジスタ２１は、複数のラッチ回路を備える。ラッチ回路は、書き込みデータまたは読み出しデータを一時的に保持する。

カラムデコーダ２２は、例えば書き込み動作、読み出し動作、及び消去動作の際、カラムアドレスＣＡＤＤをデコードし、デコード結果に応じてデータレジスタ２１内のラッチ回路を選択する。

［メモリセルアレイの回路構成］
次に、メモリセルアレイ１８の回路構成について、図２を用いて説明する。図２は、メモリセルアレイ１８の回路図である。なお、図２の例は、Ｚ方向に積層され、４つのビット線コンタクトＣＢＬに共通に接続された複数の半導体層に対応する複数のメモリグループＭＧを示している。以下では、最上層の半導体層３１（メモリグループＭＧ）に対応する選択ゲート線のうちドレイン側をＳＧＤ１と表記し、ソース側をＳＧＳ１と表記する。最下層の半導体層３１（メモリグループＭＧ）に対応する選択ゲート線のうちドレイン側をＳＧＤｋ（ｋは２以上の整数）と表記し、ソース側をＳＧＳｋと表記する。

図２に示すように、メモリセルアレイ１８は、複数のメモリグループＭＧを含む。メモリグループＭＧの各々は、２つのメモリストリングＭＳａ及びＭＳｂ、並びに選択トランジスタＳＴ１及びＳＴ２を含む。以下、メモリストリングＭＳａ及びＭＳｂを限定しない場合は、メモリストリングＭＳと表記する。

メモリストリングＭＳａは、例えば４個のメモリセルトランジスタＭＣａ０〜ＭＣａ３を含む。同様に、メモリストリングＭＳｂは、例えば４個のメモリセルトランジスタＭＣｂ０〜ＭＣｂ３を含む。以下、メモリセルトランジスタＭＣａ０〜ＭＣａ３及びＭＣｂ０〜ＭＣｂ３を限定しない場合は、メモリセルトランジスタＭＣと表記する。

メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＣは、電荷蓄積層に絶縁層を用いたＭＯＮＯＳ型であってもよいし、電荷蓄積層に導電層を用いたＦＧ型であってもよい。以下、本実施形態では、ＦＧ型を例として説明する。また、メモリストリングＭＳの各々に含まれるメモリセルトランジスタＭＣの個数は、８個や１６個、３２個、４８個、６４個、９６個、１２８個等であってもよく、その数は限定されるものではない。

メモリストリングＭＳａに含まれるメモリセルトランジスタＭＣａ０〜ＭＣａ３は、その電流経路が直列に接続される。同様に、メモリストリングＭＳｂに含まれるメモリセルトランジスタＭＣｂ０〜ＭＣｂ３は、その電流経路が直列に接続される。メモリセルトランジスタＭＣａ０及びＭＣｂ０のドレインは、選択トランジスタＳＴ１のソースに共通に接続される。メモリセルトランジスタＭＣａ３及びＭＣｂ３のソースは、選択トランジスタＳＴ２のドレインに共通に接続される。なお、メモリグループＭＧに含まれる選択トランジスタＳＴ１及びＳＴ２の個数は、任意であり、それぞれ１個以上あればよい。

Ｚ方向に沿って配置された複数のメモリグループＭＧのメモリセルトランジスタＭＣのゲートは、コンタクトプラグＣＷＬを介して１つのワード線ＷＬに共通に接続される。より具体的には、例えば、Ｚ方向に沿って配置された複数のメモリセルトランジスタＭＣａ０のゲートは、ワード線ＷＬａ０に共通に接続される。同様に、メモリセルトランジスタＭＣａ１、ＭＣａ２、及びＭＣａ３のゲートは、ワード線ＷＬａ１、ＷＬａ２、及びＷＬａ３にそれぞれ接続される。メモリセルトランジスタＭＣｂ０〜ＭＣｂ３のゲートは、ワード線ＷＬｂ０〜ＷＬｂ３にそれぞれ接続される。

Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のドレインは、ビット線コンタクトＣＢＬ１〜ＣＢＬ４のいずれかを介して対応する１つのビット線ＢＬ１〜ＢＬ４に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ１のゲートは、それぞれ異なる選択ゲート線ＳＧＤに接続される。より具体的には、例えば、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ１に接続される。最下層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤｋに接続される。なお、図２では共通のビット線コンタクトＣＢＬに接続される複数のメモリグループＭＧのうちの最上層のメモリグループＭＧごとに、ビット線コンタクトＣＢＬ１〜ＣＢＬ４、ビット線ＢＬ１〜ＢＬ４をＺ方向に並べて配置した。しかしながら、ビット線コンタクトＣＢＬ〜ＣＢＬ４はＺ方向に同じ長さを有してもよく、このときビット線ＢＬ１〜ＢＬ４は同じ層上にまとめて配置されてもよい。

Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のソースは、コンタクトプラグＣＳＬを介して１つのソース線ＳＬに共通に接続される。また、Ｚ方向に沿って配置された複数のメモリグループＭＧの選択トランジスタＳＴ２のゲートは、それぞれ異なる選択ゲート線ＳＧＳに接続される。より具体的には、例えば、最上層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ１に接続され、最下層に配置されたメモリグループＭＧに対応する選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳｋに接続される。

［複数ＳＧＤの同時選択］
図２に示したメモリセルアレイの動作について説明する。メモリストリングペアの層数をｋ、メモリストリング（ペア）１ピッチに対するビット線をｎとすれば、メモリストリングペアはｋ／ｎのメモリユニットＭＵにグループされる。それぞれのメモリユニットＭＵはｍ層のメモリストリングペアを含み、それぞれ、ｍ個のＳＧＤを含む。

具体例として、メモリストリングペアの層数ｋ＝１２であり、メモリストリング（ペア）１ピッチに対してビット線ｎ＝４本が対応する場合を例にとって説明する。メモリストリング（ペア）は、ＭＳ１、ＭＳ２、ＭＳ３、ＭＳ４、ＭＳ５、・・・ＭＳ１２と１２層が積層される。ＳＧＤもメモリストリング（ペア）ごとに設けられ、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＤ４、ＳＧＤ５、・・・ＳＧＤ１２と対応する。メモリストリング（ペア）１ピッチに対してビット線は４本が対応するのであるから、メモリストリングの延在する方向にビット線はＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４が伸びる。これらビット線は、垂直方向にビット線コンタクトＣＢＬ１、ＣＢＬ２、ＣＢＬ３及びＣＢＬ４にそれぞれ接続される。ＳＧＤ１、ＳＧＤ２及びＳＧＤ３はビット線コンタクトＣＢＬ１に接続される。ＳＧＤ４、ＳＧＤ５及びＳＧＤ６はビット線コンタクトＣＢＬ２に接続される。ＳＧＤ７、ＳＧＤ８及びＳＧＤ９はビット線コンタクトＣＢＬ３に接続される。ＳＧＤ１０、ＳＧＤ１１及びＳＧＤ１２はビット線コンタクトＣＢＬ４に接続される。

このようにして、ＭＳ１、ＭＳ２及びＭＳ３からメモリユニットＭＵ０が、ＭＳ４、ＭＳ５及びＭＳ６からメモリユニットＭＵ１が、ＭＳ７、ＭＳ８及びＭＳ９からメモリユニットＭＵ２が、ＭＳ１０、ＭＳ１１及びＭＳ１２からメモリユニットＭＵ３がそれぞれ構成される。

メモリユニットＭＵ０、ＭＵ１、ＭＵ２及びＭＵ３は同時に動作する１つのブロックＢＬＫを構成する。そのため、例えば、ＳＧＤ１、ＳＧＤ４、ＳＧＤ７及びＳＧＤ１０が同時に選択される（これらトランジスタを導通させるに足りる電位がロウデコーダ１９からゲートに供給され、そのための制御はシーケンサ１５が行う）。他の例として、ＳＧＤ２、ＳＧＤ５、ＳＧＤ８及びＳＧＤ１１が同時に、ＳＧＤ３、ＳＧＤ６、ＳＧＤ９及びＳＧＤ１２が同時に選択されることもある。

このように、積層した複数層のメモリストリングのなかから複数層を同時に選択することが可能になる。消去単位もこれらブロックＢＬＫである。

［メモリセル領域、ＳＧＤ領域、階段コンタクト領域の構造］
次に、メモリセル領域ＭＣＡ、ＳＧＤ領域ＳＧＤＡ、及び選択ゲート線ＳＧＤに対応する階段コンタクト領域ＳＣＤＡにおけるメモリセルアレイ１８の平面構成の詳細について、図３を用いて説明する。

図３に示すように、Ｘ方向に沿って配置された２つの半導体層３１の間には、メモリトレンチＭＴが設けられており、メモリトレンチＭＴは図示せぬ絶縁層が埋め込まれている。

メモリセル領域ＭＣＡにおいて、半導体層３１の側面には、絶縁層３２が設けられている。絶縁層３２は、後述する絶縁層３６（トンネル絶縁膜）及び電荷蓄積層３５を形成する際のエッチングストッパとして機能する。

また、メモリセル領域ＭＣＡにおいて、メモリトレンチＭＴを分離するように複数のワード線ピラーＷＬＰが設けられている。ワード線ピラーＷＬＰは、Ｚ方向に延伸する導電層３３及び導電層３３の側面に接触する絶縁層３４を含む。導電層３３は、コンタクトプラグＣＷＬとして機能する。絶縁層３４は、メモリセルトランジスタＭＣのブロック絶縁膜として機能する。

Ｙ方向において、ワード線ピラーＷＬＰと半導体層３１との間には、絶縁層３２を分離するように、電荷蓄積層３５及び絶縁層３６が設けられている。絶縁層３６は、トンネル絶縁膜として機能する。より具体的には、ＸＹ平面において、Ｘ方向に沿った電荷蓄積層３５の一方の側面は、ワード線ピラーＷＬＰの絶縁層３４に接触し、他の側面（Ｘ方向に沿った他方の側面、及びＹ方向に沿った２つの側面）は、絶縁層３６に接触している。そして、絶縁層３６の側面の一部は、半導体層３１及び絶縁層３２に接触している。

従って、導電層３３と半導体層３１との間には、導電層３３から半導体層３１に向かって絶縁層３４、電荷蓄積層３５、及び絶縁層３６が順に形成されている。半導体層３１の一部、導電層３３の一部、絶縁層３４の一部、電荷蓄積層３５、及び絶縁層３６を含む領域（半導体層３１とワード線ピラーＷＬＰとの交差領域とも表記する）が、メモリセルトランジスタＭＣとして機能する。図３の例では、１つの半導体層３１において、半導体層３１と図３の紙面下側に設けられたワード線ピラーＷＬＰとの交差領域が、メモリセルトランジスタＭＣａとして機能し、半導体層３１と図３の紙面上側に設けられたワード線ピラーＷＬＰとの交差領域が、メモリセルトランジスタＭＣｂとして機能する。また、例えば、１つの半導体層３１に対応する複数のメモリセルトランジスタＭＣａは、ＳＧＤ領域ＳＧＤＡからＳＧＳ領域ＳＧＳＡに向かって、順にＭＣａ０、ＭＣａ１、…と表記する。メモリセルトランジスタＭＣｂ０、ＭＣｂ１、…も同様である。

ＳＧＤ領域において、半導体層３１を貫通する導電層３７１、３７２、３７３、３７４が設けられている。導電層３７１、３７２、３７３、３７４は、それぞれ、ビット線コンタクトＣＢＬ１、ＣＢＬ２、ＣＢＬ３、ＣＢＬ４として機能する。図３の例では、半導体層３１は、導電層３７１、３７２、３７３、３７４との接続領域において、円形の形状を有している。そして、その円形の形状がＹ方向に１／４ピッチずつずれて複数個連結されている。導電層３７１、３７２、３７３、３７４との接続領域における半導体層３１の形状は、任意である。例えば、接続領域の形状は、複数の連結した多角形群でもよい。接続領域は、半導体層３１を貫通するビット線コンタクトＣＢＬ１、ＣＢＬ２、ＣＢＬ３、ＣＢＬ４のホールを加工する際に、製造ばらつき等によりビット線コンタクトＣＢＬのホールが半導体層３１からはみ出さないための十分なマージンがＸＹ平面において確保できている形状であればよい。

ＳＧＤ領域ＳＧＤＡにおいて、半導体層３１の側面を囲むように、すなわち、Ｘ方向における半導体層３１の端部及びＸ方向斜め（Ｘ―Ｙ方向）に沿った半導体層３１の側面に接触する絶縁層３８が設けられている。絶縁層３８は、選択トランジスタＳＴ１−１〜ＳＴ１−ｋのゲート絶縁膜として機能する。絶縁層３８は、半導体層３１と接触している側面と対向する側面が導電層３９と接触している。絶縁層３８はＳｉＯＮ膜からなることが望ましい。もし、選択トランジスタＳＴ１−１〜ＳＴ１−ｋのしきい値調整が必要であれば、絶縁層３８はＳｉＯＮ膜に代えてＳｉＯ２／ＳｉＮ／ＳｉＯ２の３層構造からなるＯＮＯ膜で構成することが望ましい。

導電層３９は、選択ゲート線ＳＧＤ１〜ＳＧＤｋとして機能する。より具体的には、導電層３９は、Ｙ方向に延伸する第１部分と、ＳＧＤ領域において、Ｘ方向斜めに延伸し、Ｘ方向斜めに沿った一方の側面が絶縁層３８に接触し、端部が導電層３９の第１部分に接続される複数の第２部分とを含む。

ＳＧＤ領域において、メモリセル領域から導電層３７１、３７２、３７３、３７４までの半導体層３１、絶縁層３８、及び導電層３９の第２部分を含む領域が、選択トランジスタＳＴ１−１〜ＳＴ１−ｋとして機能する。より具体的には、導電層３９の第２部分が選択トランジスタＳＴ１−１〜ＳＴ１−ｋのゲート電極として機能し、絶縁層３８が選択トランジスタＳＴ１−１〜ＳＴ１−ｋのゲート絶縁膜として機能し、半導体層３１に選択トランジスタＳＴ１−１〜ＳＴ１−ｋのチャネルが形成される。

導電層３７１、３７２、３７３、３７４と半導体層３１とは選択的に接続されている。つまり、導電層３７１、３７２、３７３、３７４の一つが半導体層３１と電気的に接続されており、残りの３つは半導体層３１との間に絶縁層３７１ｉ、３７２ｉ、３７３ｉ、３７４ｉが形成されている。図３の例では、導電層３７１のみが半導体層３１と電気的に接続され、導電層３７２、３７３、３７４は半導体層３１と電気的に接続されない。その結果この部分は選択トランジスタを形成しない。電気的に接続される導電層３７１と半導体層３１との間には導電層３７１ｃが配置される。電気的に接続されない導電層３７２、３７３、３７４と半導体層３１との間には絶縁層３７２ｉ、３７３ｉ、３７４ｉが配置される。ＳＧＤ領域の詳しい構成に関しては後述する。

階段コンタクト領域ＳＣＤＡにおいて、導電層３９の第１部分を貫通する導電層４０及び絶縁層４４が設けられている。導電層４０は、コンタクトプラグＣＳＧＤとして機能する。絶縁層４４は、ダミーピラーＨＲとして機能する。導電層４０は、Ｚ方向に積層されている導電層３９の第１部分のいずれか１つに電気的に接続される。電気的に接続されない導電層３９と導電層４０との間には絶縁層４０ｉが形成されている。絶縁層４０ｉは、絶縁層４１、４２、４３から構成される。絶縁層４１は、導電層４０の側面（以下、「外面」とも表記する）に接触するように、設けられている。絶縁層４２は、絶縁層４１の外面の一部に接触するように、設けられている。絶縁層４３は、絶縁層４２の外面に接するように、設けられている。

［ＳＧＤトランジスタの構造と動作］
ＳＧＤトランジスタの局部の構造は以下のとおりである。半導体層３１はｉ型ポリシリコン又はＢ（ボロン）をドープしたｐ型のポリシリコンである。他方で、導電層３７１等（ＣＢＬ１等）はＰ（リン）又はＡｓ（ヒ素）を高濃度にドープしたｎ＋型のポリシリコンである。その結果、導電層３７１等の周囲にはｎ−拡散層が形成される。

ＳＧＤトランジスタの動作は以下のとおりである。導電層４０と接続された導電層３９がＳＧＤトランジスタのゲートに、絶縁層３８がＳＧＤトランジスタのゲート絶縁膜に相当する。導電層３９に印加される電圧Ｖｇが低いと、半導体層３１はｉ型ポリシリコン又はｐ型のポリシリコンなのでトランジスタはカットオフした状態である。導電層３９に印加される電圧Ｖｇを上げていくと半導体層３１の絶縁層３８の近傍から反転層が形成される。導電層３９に印加される電圧Ｖｇが十分に高いと半導体層３１に形成された反転層は導電層３７１等の周囲のｎ−拡散層と接触するに至る。つまり、トランジスタは導通する。

［ＳＧＤ領域の断面構造］
図４は図３のＡ−Ａ’の断面図である。ＳＧＤ１〜ＳＧＤｋ（ＳＧＤ１２）が各メモリストリングに接続される様子が示されている。図示しない半導体基板上の絶縁層５００上に、絶縁層５１と半導体層３１とが順に積層形成されている。導電層３７１、３７２、３７３、３７４はこれら積層体を垂直に貫いて形成され、その周りには絶縁層３７１ｉ、３７２ｉ、３７３ｉ、３７４ｉが形成されている。絶縁層３７１ｉ、３７２ｉ、３７３ｉ、３７４ｉはそれぞれ、絶縁層３７１ｉ１〜３、３７２ｉ１〜３、３７３ｉ１〜３、３７４ｉ１〜３から構成される。例えば、絶縁層３７１ｉ１は、導電層３７１の側面（以下、「外面」とも表記する）に接触するように、設けられている。絶縁層３７１ｉ２は、絶縁層３７１ｉ１の外面の一部に接触するように、設けられている。絶縁層３７１ｉ３は、絶縁層３７１ｉ２の外面の一部に接するように、設けられている。絶縁層３７１ｉ、３７２ｉ、３７３ｉ、３７４ｉは一部が切り離されており、そこに、導電層３７１ｃ、３７２ｃ、３７３ｃ、３７４ｃが部分的に形成されている。絶縁層３７１ｉ、３７２ｉ、３７３ｉ、３７４ｉは二酸化シリコン、導電層３７１ｃ、３７２ｃ、３７３ｃ、３７４ｃはＰ（リン）かＡｓ（ヒ素）を高濃度にドープしたｎ＋型のポリシリコン又はＷ（タングステン）又はＴｉＮ（窒化チタン）等の金属乃至金属窒化物で形成される。導電層３７１ｃ、３７２ｃ、３７３ｃ、３７４ｃは複数層を接続する層であるため、ＨＵ（フックアップ）層として機能する。

導電層３７１、３７２、３７３、３７４は、それぞれ、導電層５１１、５１２、５１３、５１４と接続され、導電プラグ５２１、５２２、５２３、５２４を介して、ビット線ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４とそれぞれ接続されている。このようにして、ＳＧＤ１、ＳＧＤ２及びＳＧＤ３はビット線コンタクトＣＢＬ１に接続される。また、ＳＧＤ４、ＳＧＤ５及びＳＧＤ６はビット線コンタクトＣＢＬ２に接続される。また、ＳＧＤ７、ＳＧＤ８及びＳＧＤ９はビット線コンタクトＣＢＬ３に接続される。また、ＳＧＤ１０、ＳＧＤ１１及びＳＧＤ１２はビット線コンタクトＣＢＬ４に接続される。

［メモリセル領域、ＳＧＳ領域、階段コンタクト領域の構造］
次に、メモリセル領域ＭＣＡ、ＳＧＳ領域ＳＧＳＡ、及び選択ゲート線ＳＧＳに対応する階段コンタクト領域ＳＣＳＡにおけるメモリセルアレイ１８の平面構成の詳細について、図５を用いて説明する。

図５に示すように、２つの半導体層３１がＳＧＳ領域ＳＧＳＡの近傍において共通に接続され、ＳＧＳ領域において、半導体層３１を貫通する導電層４５が設けられている。導電層４５は、コンタクトプラグＣＳＬとして機能する。図３と同様に、図５の例では、半導体層３１は、導電層４５との接続領域において、円形の形状を有している。なお、導電層４５は、導電層３７１、３７２、３７３、３７４（ビット線コンタクトＣＢＬ１〜ＣＢＬ４）と同じ導電材料により構成されてもよい。

ＳＧＳ領域ＳＧＳＡにおいて、絶縁層３８と同様に、半導体層３１の側面を囲むように、絶縁層４６が設けられている。絶縁層４６は、選択トランジスタＳＴ２のゲート絶縁膜として機能する。なお、絶縁層４６は、絶縁層３８と同じ絶縁材料により構成されてもよい。

絶縁層４６は、半導体層３１と接触している側面と対向する側面が導電層４７と接触している。導電層４７は、選択ゲート線ＳＧＳとして機能する。より具体的には、導電層４７は、Ｙ方向に延伸する第１部分と、ＳＧＳ領域において、一方の側面が絶縁層４６に接触し、端部が導電層４７の第１部分に接触する複数の第２部分とを含む。なお、導電層４７は、導電層３９（選択ゲート線ＳＧＤ１〜ＳＧＤｋ）と同じ導電材料により構成されてもよい。

ＳＧＳ領域において、メモリセル領域から導電層４５までの半導体層３１、絶縁層４６、及び導電層４７の第２部分を含む領域が、選択トランジスタＳＴ２として機能する。より具体的には、導電層４７の第２部分が選択トランジスタＳＴ２のゲート電極として機能し、絶縁層４６が選択トランジスタＳＴ２のゲート絶縁膜として機能し、半導体層３１に選択トランジスタＳＴ２のチャネルが形成される。

階段コンタクト領域において、導電層４７の第１部分を貫通する導電層４９及び絶縁層４４が設けられている。導電層４９は、コンタクトプラグＣＳＧＳとして機能する。導電層４９は、Ｚ方向に積層されている導電層４７の第１部分のいずれか１つに電気的に接続される。選択ゲート線ＳＧＤに対応する階段コンタクト領域と同様に、導電層４９を囲むように絶縁層４１〜４３が設けられている。なお、導電層４９は、導電層４０（コンタクトプラグＣＳＧＤ）と同じ導電材料により構成されてもよい。

なお、ＳＧＳ領域ＳＧＳＡには、１つのメモリストリングペアごとに１つのＳＧＳを配置する例を示したが、これは、ＳＧＤ領域ＳＧＤＡと同様に、１つのメモリストリングペアごとに複数（例えば４個）のＳＧＳを配置してもよい。この場合は、メモリストリングペアに対する書き込みや消去が双方の端子から可能になる。

［実施形態の効果］
以上のようにメモリセルアレイが構成されることにより、ブロックサイズを小さくすることが可能になる。１ペアのメモリストリングＭＳａ及びＭＳｂを半導体基板上に形成するとそのピッチはビット線４本分のピッチとなる。つまり、１ペアのメモリストリングＭＳａ及びＭＳｂの幅にビット線ＢＬ１、ＢＬ２、ＢＬ３及びＢＬ４の４本を収容することができる。上記実施形態によれば、ビット線ＢＬ１、ＢＬ２、ＢＬ３及びＢＬ４にそれぞれ対応してビット線コンタクトＣＢＬ１、ＣＢＬ２、ＣＢＬ３及びＣＢＬ４が設けられ、それぞれ異なった層のメモリストリングＭＳａ及びＭＳｂのペアに選択ゲートＳＴ１を介して接続される。個々のビット線コンタクトＣＢＬ１、ＣＢＬ２、ＣＢＬ３及びＣＢＬ４は、全層の１／４のＳＧＤに接続される。言い換えると、ＳＧＤを４つにグルーピングし、ＢＬについては４本ごとの束にまとめ、それぞれ対応させて接続される。

比較例のＶＧＮＡＮＤを図６および図７に示す。ＶＧＮＡＮＤにおいては、Ｚ方向に沿って配置された複数ペアのメモリストリングＭＳａ及びＭＳｂに対してビット線ＢＬが１本対応している。これに対して、本実施形態においてはＺ方向に沿って配置された複数ペアのメモリストリングＭＳａ及びＭＳｂに対して複数本（４本）のビット線が対応する。その結果、ブロックサイズを１／４に小さくし、ブロック数を４倍に増やすことが可能になる。これを一般化すると、本実施形態によれば、Ｚ方向に沿って配置された複数ペアないし複数本のメモリストリングに対してｎ本のビット線を対応させ、ブロックサイズを１／ｎに小さくし、ブロック数をｎ倍に増やすことが可能になる。この結果、本実施形態によれば、メモリコントローラの制御を容易にし、ブロック内の非選択セルへのディスターブを改善できるという効果がある。

以上、本開示のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

ＭＣＡ メモリセル領域
ＳＧＤＡ ＳＧＤ領域
ＳＣＤＡ 階段領域
ＣＢＬ１、ＣＢＬ２、ＣＢＬ３、ＣＢＬ４ ビット線コンタクト
ＢＬ１、ＢＬ２、ＢＬ３、ＢＬ４ ビット線
ＭＣａ０、ＭＣａ１、ＭＣｂ０ メモリセルトランジスタ
ＭＴ メモリトレンチ
３１ 半導体層
３３、３５、３９、４０、３７１、３７２、３７３、３７４ 導電層３２、３４、３６、３８、４１、４２、４３、４４ 絶縁層

Claims (7)

1. 複数の不揮発性メモリセルが直列接続されて構成されるメモリストリングがｋ層積層形成されたメモリストリング群と、
   前記各メモリストリングにそれぞれ対応して設けられたｋ個の選択トランジスタからなる選択トランジスタ群と、
   前記各メモリストリングと並行して配置されたｎ本のビット線群と、
   垂直方向に配置され前記ｎ本のビット線群とそれぞれ接続されたｎ本のビット線コンタクトと、
   から構成され、
   前記選択トランジスタ群はｋ／ｎ個の選択トランジスタからなるｎ個の選択トランジスタ部分群に区分され、この部分群に属するｋ／ｎ個の選択トランジスタは対応する前記ｎ本のビット線コンタクトの一つとそれぞれ接続されていることを特徴とする不揮発性半導体記憶装置。
2. 請求項１記載の不揮発性半導体記憶装置において、前記部分群に属するｋ／ｎ個の選択トランジスタは対応する前記ｎ本のビット線コンタクトの周囲に積層して形成されていることを特徴とする不揮発性半導体記憶装置。
3. 請求項１記載の不揮発性半導体装置において、前記メモリストリングは２列でペアを構成し、このメモリストリングのペアが列状に配列するピッチの１／４のピッチでビット線が配置され、前記ｎが４であることを特徴とする不揮発性半導体記憶装置。
4. 請求項２記載の不揮発性半導体記憶装置において、前記ｎ本のビット線コンタクトは、それぞれ、対応するｋ／ｎ個の選択トランジスタと接続されない部分の周囲には絶縁層が形成されていることを特徴とする不揮発性半導体記憶装置。
5. 請求項１記載の不揮発性半導体記憶装置において、さらに、前記ｎ個の選択トランジスタ部分群毎に同時に複数の選択トランジスタを選択するロウデコーダを有することを特徴とする不揮発性半導体記憶装置。
6. 請求項１記載の不揮発性半導体記憶装置において、前記選択トランジスタ群と接続された前記メモリストリング群は一つのブロックを構成することを特徴とする不揮発性半導体記憶装置。
7. 請求項６記載の不揮発性半導体記憶装置において、前記ブロックに属するメモリストリングのメモリセルはブロック毎に消去されることを特徴とする不揮発性半導体記憶装置。

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